JP2001244812A - クロック切替え方法及びクロック切替え装置 - Google Patents
クロック切替え方法及びクロック切替え装置Info
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- JP2001244812A JP2001244812A JP2000052669A JP2000052669A JP2001244812A JP 2001244812 A JP2001244812 A JP 2001244812A JP 2000052669 A JP2000052669 A JP 2000052669A JP 2000052669 A JP2000052669 A JP 2000052669A JP 2001244812 A JP2001244812 A JP 2001244812A
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 本発明はクロック切替え方法及びクロック切
替え装置に関し、データエラー無しにクロック切り替え
を行なうことができるクロック切替え方法及びクロック
切替え装置を提供することを目的としている。 【解決手段】 第1のクロックから第2のクロックへの
クロック切替え装置において、該第1のクロックから該
第1のクロックに位相同期させた発振器からの出力クロ
ックにクロックの切り替えを行なう第1切替え手段と、
前記発振器からの出力クロックと前記第2のクロックの
位相差が所定値以下となったことを検出する検出手段
と、該検出により、前記発振器からの出力クロックから
前記第2のクロックへとクロック切り替えを行なう第2
切替え手段とを含んで構成される。
替え装置に関し、データエラー無しにクロック切り替え
を行なうことができるクロック切替え方法及びクロック
切替え装置を提供することを目的としている。 【解決手段】 第1のクロックから第2のクロックへの
クロック切替え装置において、該第1のクロックから該
第1のクロックに位相同期させた発振器からの出力クロ
ックにクロックの切り替えを行なう第1切替え手段と、
前記発振器からの出力クロックと前記第2のクロックの
位相差が所定値以下となったことを検出する検出手段
と、該検出により、前記発振器からの出力クロックから
前記第2のクロックへとクロック切り替えを行なう第2
切替え手段とを含んで構成される。
Description
【0001】
【発明の属する技術分野】本発明はクロック切替え方法
及びクロック切替え装置に関し、更に詳しくは切り替え
時の伝送装置のクロック安定度を向上させるクロック切
替え方法及びクロック切替え装置に関する。
及びクロック切替え装置に関し、更に詳しくは切り替え
時の伝送装置のクロック安定度を向上させるクロック切
替え方法及びクロック切替え装置に関する。
【0002】現在のデータ伝送装置(以下伝送装置と略
す)は、外部クロック(例えばDCS等のルビジウム発
振器で生成されたクロック)を基準として動作している
が、伝送系を二重化すると、二重化された外部クロック
の位相が異なることがある。この状態において、クロッ
クの切り替えを行なった場合にも、安定したクロックが
供給でき、データエラーが発生しない伝送装置が要求さ
れる。
す)は、外部クロック(例えばDCS等のルビジウム発
振器で生成されたクロック)を基準として動作している
が、伝送系を二重化すると、二重化された外部クロック
の位相が異なることがある。この状態において、クロッ
クの切り替えを行なった場合にも、安定したクロックが
供給でき、データエラーが発生しない伝送装置が要求さ
れる。
【0003】このため、PLL等により位相吸収を行な
い、PLL内部時定数で定められた速度で変動させてい
るが、変動速度が速い場合には伝送装置の作りによって
データエラーが発生し、既存PLLでは対応できないこ
とがある。そこで、外部クロックに位相差があった場合
にもデータエラー無しにクロック切り替えを行なう必要
がある。
い、PLL内部時定数で定められた速度で変動させてい
るが、変動速度が速い場合には伝送装置の作りによって
データエラーが発生し、既存PLLでは対応できないこ
とがある。そこで、外部クロックに位相差があった場合
にもデータエラー無しにクロック切り替えを行なう必要
がある。
【0004】
【従来の技術】図15は従来回路の構成例を示すブロッ
ク図である。図において、5は0系クロック信号と1系
クロック信号を受けて切り替え信号により受信クロック
を切り替えるCREC(クロックレシーバ)切替部、6
は該CREC切替部5の出力を受けて、クロック断の時
にクロックを一時的に再生するTANK(タンク)回路
である。7は該タンク回路6の出力を受けるPLL(フ
ェーズロックループ)回路である。8は断検出信号又は
設定(強制切り替え)信号を受けてCREC切替部5に
切り替え信号を与える切替制御部である。
ク図である。図において、5は0系クロック信号と1系
クロック信号を受けて切り替え信号により受信クロック
を切り替えるCREC(クロックレシーバ)切替部、6
は該CREC切替部5の出力を受けて、クロック断の時
にクロックを一時的に再生するTANK(タンク)回路
である。7は該タンク回路6の出力を受けるPLL(フ
ェーズロックループ)回路である。8は断検出信号又は
設定(強制切り替え)信号を受けてCREC切替部5に
切り替え信号を与える切替制御部である。
【0005】このように構成された回路において、CR
EC切替部5は切り替え信号により、受信クロックの0
系又は1系の何れかを現用系として用いている。該CR
EC切替部5の出力は、タンク回路6を介してPLL回
路7に与えられている。このような回路の動作中におい
て、現用系のクロック断が検出された場合、又は強制切
り替え信号が与えられた場合、切替制御部8は、CRE
C切替部5に切り替え信号を与え、それまでの待機系を
現用系に切り替える。
EC切替部5は切り替え信号により、受信クロックの0
系又は1系の何れかを現用系として用いている。該CR
EC切替部5の出力は、タンク回路6を介してPLL回
路7に与えられている。このような回路の動作中におい
て、現用系のクロック断が検出された場合、又は強制切
り替え信号が与えられた場合、切替制御部8は、CRE
C切替部5に切り替え信号を与え、それまでの待機系を
現用系に切り替える。
【0006】なお、このような従来の回路においては、
クロックの位相が大きく異なるときに、0系、1系間の
切り替えを行ってしまうと、切り替え前後でクロックの
位相が急激に変動することがある。しかしながら、この
ような切り替え時に生じるクロックの位相変動は、通常
PLL回路により吸収されることとなる。
クロックの位相が大きく異なるときに、0系、1系間の
切り替えを行ってしまうと、切り替え前後でクロックの
位相が急激に変動することがある。しかしながら、この
ような切り替え時に生じるクロックの位相変動は、通常
PLL回路により吸収されることとなる。
【0007】このことについて、図16を用いて説明す
る。図16はPLL回路の出力信号の位相変動量(pp
m)を縦軸、時間(t)を横軸として表現したものであ
る。
る。図16はPLL回路の出力信号の位相変動量(pp
m)を縦軸、時間(t)を横軸として表現したものであ
る。
【0008】クロック断補正用のTANK回路6からの
クロック信号は、PLL回路7に入力されるが、前述の
ごとく切り替えにより急激に位相が変動することがあ
る。しかしながら、PLL回路7の出力信号の位相変動
量は切り替えタイミングを境に増加するが、PLL回路
7におけるフィードバック制御により、時間経過に従っ
て、変動量が小さくなり出力信号の位相変動量は安定す
ることになる。
クロック信号は、PLL回路7に入力されるが、前述の
ごとく切り替えにより急激に位相が変動することがあ
る。しかしながら、PLL回路7の出力信号の位相変動
量は切り替えタイミングを境に増加するが、PLL回路
7におけるフィードバック制御により、時間経過に従っ
て、変動量が小さくなり出力信号の位相変動量は安定す
ることになる。
【0009】
【発明が解決しようとする課題】先に説明した従来の回
路においては、PLL回路7の追従動作により切り替え
時に生ずるクロックの急激な位相変動を抑えることがで
きるが、伝送装置が用いられるシステムによってPLL
回路の出力信号の許容位相変動量が異なることが一般的
である。従って、所定の時定数を持つPLL回路をシス
テムを問わず一律に用いようとすると、PLL回路の出
力信号の位相変動量がシステムで要求される位相変動量
以内に抑えることができないという問題がある。
路においては、PLL回路7の追従動作により切り替え
時に生ずるクロックの急激な位相変動を抑えることがで
きるが、伝送装置が用いられるシステムによってPLL
回路の出力信号の許容位相変動量が異なることが一般的
である。従って、所定の時定数を持つPLL回路をシス
テムを問わず一律に用いようとすると、PLL回路の出
力信号の位相変動量がシステムで要求される位相変動量
以内に抑えることができないという問題がある。
【0010】なお、ここで、時定数を大きな値とするこ
とにより、入力クロックの位相変動の範囲を拡大するこ
とができるが、一般に時定数をあまりに大きく設定する
と応答が遅くなり、後段の回路等に悪影響を及ぼすこと
になる。
とにより、入力クロックの位相変動の範囲を拡大するこ
とができるが、一般に時定数をあまりに大きく設定する
と応答が遅くなり、後段の回路等に悪影響を及ぼすこと
になる。
【0011】本発明は、クロック切り替えを実行した場
合でも、PLL回路に入力されるクロックの位相変動量
を極力抑えることにより、PLL回路の時定数を小さい
値に抑えることができることを目的とする。
合でも、PLL回路に入力されるクロックの位相変動量
を極力抑えることにより、PLL回路の時定数を小さい
値に抑えることができることを目的とする。
【0012】また、システムによらずPLL回路の時定
数は一定としつつ(PLL回路の共通利用を実現しつ
つ)も入力クロックの位相変動量をシステムに応じて変
更し、システムで要求されるPLL回路の出力信号の許
容位相変動量を満足することを目的とする。
数は一定としつつ(PLL回路の共通利用を実現しつ
つ)も入力クロックの位相変動量をシステムに応じて変
更し、システムで要求されるPLL回路の出力信号の許
容位相変動量を満足することを目的とする。
【0013】
【課題を解決するための手段】(1)請求項1記載の発
明は、第1のクロックから第2のクロックへのクロック
切替え方法において、該第1のクロックから該第1のク
ロックに位相同期させた発振器からの出力クロックにク
ロック切り替えを行なう過程と、前記発振器からの出力
クロックと前記第2のクロックの位相差が所定値以下と
なった時に、前記発振器からの出力クロックから前記第
2のクロックへとクロック切り替えを行なう過程と、を
含むことを特徴とする。
明は、第1のクロックから第2のクロックへのクロック
切替え方法において、該第1のクロックから該第1のク
ロックに位相同期させた発振器からの出力クロックにク
ロック切り替えを行なう過程と、前記発振器からの出力
クロックと前記第2のクロックの位相差が所定値以下と
なった時に、前記発振器からの出力クロックから前記第
2のクロックへとクロック切り替えを行なう過程と、を
含むことを特徴とする。
【0014】このように構成すれば、クロック切り替え
を実行した場合でも、PLL回路に入力されるクロック
の位相変動量を極力抑えることにより、PLL回路の時
定数を小さい値に抑えることができる。また、システム
によらずPLL回路の時定数は一定としつつも入力クロ
ックの位相変動量をシステムに応じて変更し、システム
で要求されるPLL回路の出力信号の許容位相変動量を
満足することができる。
を実行した場合でも、PLL回路に入力されるクロック
の位相変動量を極力抑えることにより、PLL回路の時
定数を小さい値に抑えることができる。また、システム
によらずPLL回路の時定数は一定としつつも入力クロ
ックの位相変動量をシステムに応じて変更し、システム
で要求されるPLL回路の出力信号の許容位相変動量を
満足することができる。
【0015】(2)図1は本発明の原理ブロック図であ
る。図15と同一のものは、同一の符号を付して示す。
図において、10は0系クロックと1系クロックの切り
替えを行なう受信クロック切替部、20は0系クロック
と1系クロックの位相を検出し、検出した位相差に応じ
て、内部発振器15の周波数偏差を利用して自然にクロ
ック位相を変化させるクロック発生部、12は前記受信
クロック切替部10の出力(外部クロック)とクロック
発生部20の出力(発振器分周クロック)を受けて、何
れか一方を選択する発振クロック切替部である。
る。図15と同一のものは、同一の符号を付して示す。
図において、10は0系クロックと1系クロックの切り
替えを行なう受信クロック切替部、20は0系クロック
と1系クロックの位相を検出し、検出した位相差に応じ
て、内部発振器15の周波数偏差を利用して自然にクロ
ック位相を変化させるクロック発生部、12は前記受信
クロック切替部10の出力(外部クロック)とクロック
発生部20の出力(発振器分周クロック)を受けて、何
れか一方を選択する発振クロック切替部である。
【0016】発信クロック切替部12は、第1のクロッ
クから該第1のクロックに位相同期させた発振器15か
らの出力クロックにクロックの切り替えを行なう。クロ
ック発生部20は、前記発振器15からの出力クロック
と第2のクロックの位相差が所定値以下となったことを
検出する。発振クロック切替部12は、該検出により、
前記発振器15からの出力クロックから前記第2のクロ
ックへとクロック切り替えを行なう。
クから該第1のクロックに位相同期させた発振器15か
らの出力クロックにクロックの切り替えを行なう。クロ
ック発生部20は、前記発振器15からの出力クロック
と第2のクロックの位相差が所定値以下となったことを
検出する。発振クロック切替部12は、該検出により、
前記発振器15からの出力クロックから前記第2のクロ
ックへとクロック切り替えを行なう。
【0017】このように構成すれば、クロック切り替え
を実行した場合でも、PLL回路に入力されるクロック
の位相変動量を極力抑えることにより、PLL回路の時
定数を小さい値に抑えることができる。また、システム
によらずPLL回路の時定数は一定としつつも入力クロ
ックの位相変動量をシステムに応じて変更し、システム
で要求されるPLL回路の出力信号の許容位相変動量を
満足することができる。
を実行した場合でも、PLL回路に入力されるクロック
の位相変動量を極力抑えることにより、PLL回路の時
定数を小さい値に抑えることができる。また、システム
によらずPLL回路の時定数は一定としつつも入力クロ
ックの位相変動量をシステムに応じて変更し、システム
で要求されるPLL回路の出力信号の許容位相変動量を
満足することができる。
【0018】(3)請求項3記載の発明は、2以上の外
部クロックが入力され、かつ該外部クロック間でのクロ
ック切り替えを行なう機能を備えた伝送装置において、
切り替え前に用いていた一の外部クロックに位相同期さ
せた発振器からの出力クロックにクロック切り替え行な
う第1切替え手段と、前記発振器からの出力クロックと
他の外部クロックとの位相差が所定値以下になったこと
を検出する検出手段と、該検出により、前記発振器から
の出力クロックから該他の外部クロックへとクロック切
り替えを行なう第2切替え手段と、を含むことにより、
該一のクロックから該他のクロックへのクリック切り替
えを実現することを特徴とする。
部クロックが入力され、かつ該外部クロック間でのクロ
ック切り替えを行なう機能を備えた伝送装置において、
切り替え前に用いていた一の外部クロックに位相同期さ
せた発振器からの出力クロックにクロック切り替え行な
う第1切替え手段と、前記発振器からの出力クロックと
他の外部クロックとの位相差が所定値以下になったこと
を検出する検出手段と、該検出により、前記発振器から
の出力クロックから該他の外部クロックへとクロック切
り替えを行なう第2切替え手段と、を含むことにより、
該一のクロックから該他のクロックへのクリック切り替
えを実現することを特徴とする。
【0019】このように構成すれば、一のクロックから
他のクロックへのクロック切り替えをデータエラー無し
に行なうことができる。
他のクロックへのクロック切り替えをデータエラー無し
に行なうことができる。
【0020】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。
施の形態例を詳細に説明する。
【0021】図2は本発明の一実施の形態例を示すブロ
ック図である。図1、図15と同一のものは、同一の符
号を付して示す。図において、5は0系クロックと1系
クロックを受けて切り替え信号Aにより何れかの系への
切り替えを行なうCREC切替部、6は該CREC切替
部5の出力を受けてクロック断の時にクロックを一時的
に再生するためのタンク回路である。これらCREC切
替部5とタンク回路6とで図1の受信クロック切替部1
0を構成している。
ック図である。図1、図15と同一のものは、同一の符
号を付して示す。図において、5は0系クロックと1系
クロックを受けて切り替え信号Aにより何れかの系への
切り替えを行なうCREC切替部、6は該CREC切替
部5の出力を受けてクロック断の時にクロックを一時的
に再生するためのタンク回路である。これらCREC切
替部5とタンク回路6とで図1の受信クロック切替部1
0を構成している。
【0022】12は、受信クロック切替部10の出力で
ある外部クロックと、装置内部で作成された発振器分周
クロック(内部クロック)を受けて、切り替え信号Bに
より何れか一方を選択する発振クロック切替部である。
発振クロック切替部12からはPLL入力リファレンス
信号が出力される。7は該発振クロック切替部12の出
力を受けるPLL回路である。
ある外部クロックと、装置内部で作成された発振器分周
クロック(内部クロック)を受けて、切り替え信号Bに
より何れか一方を選択する発振クロック切替部である。
発振クロック切替部12からはPLL入力リファレンス
信号が出力される。7は該発振クロック切替部12の出
力を受けるPLL回路である。
【0023】21は0系クロックと1系クロックの位相
を比較する位相比較部、22は該位相比較部21の出力
を受けて、設定された位相差よりも大きいか否かを比較
する比較部、23は外部クロックと内部発振器15の出
力を受けて発振器分周クロックを生成する発振クロック
生成部である。比較器22には、設定信号により位相差
が設定され、発振クロック生成部23には、外部設定信
号により変動率が設定され、変動率に基づいて発振器分
周クロックを生成する。
を比較する位相比較部、22は該位相比較部21の出力
を受けて、設定された位相差よりも大きいか否かを比較
する比較部、23は外部クロックと内部発振器15の出
力を受けて発振器分周クロックを生成する発振クロック
生成部である。比較器22には、設定信号により位相差
が設定され、発振クロック生成部23には、外部設定信
号により変動率が設定され、変動率に基づいて発振器分
周クロックを生成する。
【0024】24は0系クロックと1系クロックを受け
てクロック断を検出する断検出回路、25は該断検出回
路24の出力と前記比較器22の出力と、設定信号(強
制切り替え信号)とを受けてクロック切り替えの制御を
行ない、切り替え信号A、Bを発生する切替制御部であ
る。位相比較部21、比較器22、発振クロック生成部
23、断検出回路24及び切替制御部25とで図1のク
ロック発生部20を構成している。このように構成され
た装置の動作を説明すれば、以下の通りである。
てクロック断を検出する断検出回路、25は該断検出回
路24の出力と前記比較器22の出力と、設定信号(強
制切り替え信号)とを受けてクロック切り替えの制御を
行ない、切り替え信号A、Bを発生する切替制御部であ
る。位相比較部21、比較器22、発振クロック生成部
23、断検出回路24及び切替制御部25とで図1のク
ロック発生部20を構成している。このように構成され
た装置の動作を説明すれば、以下の通りである。
【0025】0系クロック、1系クロックの断を検出し
た場合に発生する自動切り替えの場合、コマンド等の設
定で強制的に切り替える場合には、設定信号で位相差
(0系クロック、1系クロックの位相差が設定値よりも
大きい場合に内部発振器15から生成したクロックを使
用する)、変動率(内部発振器15から生成したクロッ
クの変動率(設定した期間に内部発振クロックが1ビッ
ト変動等))を設定する。
た場合に発生する自動切り替えの場合、コマンド等の設
定で強制的に切り替える場合には、設定信号で位相差
(0系クロック、1系クロックの位相差が設定値よりも
大きい場合に内部発振器15から生成したクロックを使
用する)、変動率(内部発振器15から生成したクロッ
クの変動率(設定した期間に内部発振クロックが1ビッ
ト変動等))を設定する。
【0026】変動率は0から設定可能であり、0に設定
した場合、外部クロックと内部発振器15の発振クロッ
クとは非同期であるという特性を利用して、周波数偏差
で自然とエッジが移動する。
した場合、外部クロックと内部発振器15の発振クロッ
クとは非同期であるという特性を利用して、周波数偏差
で自然とエッジが移動する。
【0027】実際に0系から1系にクロックを切り替え
る場合には、通常時選択系クロックにエッジを合わせる
内部発振器分周クロックを発振クロック生成部23で生
成する。図3は通常時の動作波形を示す図である。
(a)は0系クロック、(b)は1系クロック、(c)
は外部クロック、(d)は発振器分周クロックである。
この図からも明らかなように、通常時においては、CR
EC切替部5は例えば0系を選択し、発振クロック切替
部12は外部クロックを選択している。そして、外部ク
ロックと内部発振器分周クロックとは位相が合ってい
る。
る場合には、通常時選択系クロックにエッジを合わせる
内部発振器分周クロックを発振クロック生成部23で生
成する。図3は通常時の動作波形を示す図である。
(a)は0系クロック、(b)は1系クロック、(c)
は外部クロック、(d)は発振器分周クロックである。
この図からも明らかなように、通常時においては、CR
EC切替部5は例えば0系を選択し、発振クロック切替
部12は外部クロックを選択している。そして、外部ク
ロックと内部発振器分周クロックとは位相が合ってい
る。
【0028】このようにすれば、伝送装置内に外部クロ
ックと同じ周波数の同相クロックを保持することによ
り、クロックを外部クロックから発振器分周クロック側
に問題なく切り替えることができる。
ックと同じ周波数の同相クロックを保持することによ
り、クロックを外部クロックから発振器分周クロック側
に問題なく切り替えることができる。
【0029】ここで、0系から1系への切り替え命令が
発生した場合(例えばクロック断や強制切り替え)を考
える。例えば設定信号で設定した位相差より0系クロッ
クと1系クロックの位相差が大きい場合(例えば所定値
を超える時等)、位相比較部21の出力は比較器22に
与えられ、該比較器22は、比較結果を切替制御部25
に与える。この結果、切替制御部25は発振クロック切
替部12に切り替え信号Bを与える。発振クロック切替
部12は、クロックをそれまでの外部クロックから0系
クロックに位相合わせした発振器分周クロック(内部ク
ロック)に切り替える。
発生した場合(例えばクロック断や強制切り替え)を考
える。例えば設定信号で設定した位相差より0系クロッ
クと1系クロックの位相差が大きい場合(例えば所定値
を超える時等)、位相比較部21の出力は比較器22に
与えられ、該比較器22は、比較結果を切替制御部25
に与える。この結果、切替制御部25は発振クロック切
替部12に切り替え信号Bを与える。発振クロック切替
部12は、クロックをそれまでの外部クロックから0系
クロックに位相合わせした発振器分周クロック(内部ク
ロック)に切り替える。
【0030】これによれば、切り替え前と切り替え後の
クロックに位相差を生じることなく、クロックを切り替
えることができる。
クロックに位相差を生じることなく、クロックを切り替
えることができる。
【0031】この時、CREC切替部5で0系クロック
から1系クロックに切り替えることで、外部クロックは
1系クロックに移行する。この場合において、内部発振
器15の周波数偏差が小さいものを使用することで、ゆ
っくりエッジを移動することが可能になる。
から1系クロックに切り替えることで、外部クロックは
1系クロックに移行する。この場合において、内部発振
器15の周波数偏差が小さいものを使用することで、ゆ
っくりエッジを移動することが可能になる。
【0032】発振クロック切替部12で発振器分周クロ
ックを選択している場合、発振クロック生成部23内の
発振器分周回路(図示せず)をフリーランさせること
で、外部クロックと発振器分周クロックは非同期とな
る。図4はフリーラン時の動作波形を示す図である。
(a)が0系クロック、(b)が1系クロック、(c)
が外部クロック、(d)が発振器分周クロックである。
図より明らかなように、発振器分周クロックは、外部ク
ロックに対してフリーラン状態となっている。フリーラ
ンで分周するので、外部クロックと発振器分周クロック
とは非同期になる。
ックを選択している場合、発振クロック生成部23内の
発振器分周回路(図示せず)をフリーランさせること
で、外部クロックと発振器分周クロックは非同期とな
る。図4はフリーラン時の動作波形を示す図である。
(a)が0系クロック、(b)が1系クロック、(c)
が外部クロック、(d)が発振器分周クロックである。
図より明らかなように、発振器分周クロックは、外部ク
ロックに対してフリーラン状態となっている。フリーラ
ンで分周するので、外部クロックと発振器分周クロック
とは非同期になる。
【0033】設定信号の変動率が0の場合、内部発振器
15の偏差分で自然にエッジが変動する。図6はこの時
の装置内クロック変動の説明図である。図のΔは発振器
偏差である。この期間は、発振器分周クロックはフリー
ラン状態である。
15の偏差分で自然にエッジが変動する。図6はこの時
の装置内クロック変動の説明図である。図のΔは発振器
偏差である。この期間は、発振器分周クロックはフリー
ラン状態である。
【0034】また、ある期間に内部発振器15の出力が
1ビット変動するように設定信号を設定した場合(例え
ば発振器分周クロック100周期に1回)、偏差+変動
率の速度でクロックは変動する。図7はこの時における
クロックの変動を示す図である。フリーラン状態の間に
変動率による変動分の増加がある。
1ビット変動するように設定信号を設定した場合(例え
ば発振器分周クロック100周期に1回)、偏差+変動
率の速度でクロックは変動する。図7はこの時における
クロックの変動を示す図である。フリーラン状態の間に
変動率による変動分の増加がある。
【0035】クロック変動中に、外部クロックと発振器
分周クロックのエッジが一致した場合、又はエッジが所
定間隔以内になった場合、発振クロック切替部12は、
外部クロックに切り替える。図5は位相一致時の動作波
形を示す図である。(a)が0系クロック、(b)が1
系クロック、(c)が外部クロック、(d)が発振器分
周クロックである。外部クロック(ここでは1系クロッ
ク)と発振器分周クロックの位相が一致した後、CRE
C切替部5は1系を選択のまま、発振クロック切替部1
2は外部クロックを選択する。即ち、発振クロック切替
部12の出力は外部クロックに切り戻る。本発明では、
位相一致後、常に外部クロックに位相を合わせている。
これによれば、外部クロックと発振器分周クロックの位
相が一致した時点でクロックの切り戻しを行なうため、
位相差が生じることなく、クロックの切り戻しを行なう
ことができる。
分周クロックのエッジが一致した場合、又はエッジが所
定間隔以内になった場合、発振クロック切替部12は、
外部クロックに切り替える。図5は位相一致時の動作波
形を示す図である。(a)が0系クロック、(b)が1
系クロック、(c)が外部クロック、(d)が発振器分
周クロックである。外部クロック(ここでは1系クロッ
ク)と発振器分周クロックの位相が一致した後、CRE
C切替部5は1系を選択のまま、発振クロック切替部1
2は外部クロックを選択する。即ち、発振クロック切替
部12の出力は外部クロックに切り戻る。本発明では、
位相一致後、常に外部クロックに位相を合わせている。
これによれば、外部クロックと発振器分周クロックの位
相が一致した時点でクロックの切り戻しを行なうため、
位相差が生じることなく、クロックの切り戻しを行なう
ことができる。
【0036】このように、本発明の実施の形態例によれ
ば、伝送装置に入力されるクロックの切り替えを行なう
場合において、内部発振器15の周波数偏差を利用して
自然にクロック位相を変化させることができ、外部クロ
ックに位相差があっても、クロック発生部20が内部発
振器15により任意速度で変動させたクロックをPLL
回路7に入力することで、伝送装置内部クロックを任意
速度で変動させ、データエラー無しにクロック切り替え
を行なうことができる。
ば、伝送装置に入力されるクロックの切り替えを行なう
場合において、内部発振器15の周波数偏差を利用して
自然にクロック位相を変化させることができ、外部クロ
ックに位相差があっても、クロック発生部20が内部発
振器15により任意速度で変動させたクロックをPLL
回路7に入力することで、伝送装置内部クロックを任意
速度で変動させ、データエラー無しにクロック切り替え
を行なうことができる。
【0037】また、本発明によれば、外部より変動率を
任意に設定して発振クロック生成部23に与える構成を
とっているので、最適なクロック無瞬断切り替えを行な
うことができる。
任意に設定して発振クロック生成部23に与える構成を
とっているので、最適なクロック無瞬断切り替えを行な
うことができる。
【0038】以上、説明したように、本発明によれば、
位相差の大きい外部クロックを切り替える場合、内部発
振器15の出力を分周したクロックを用い、PLL回路
7のリファレンスの変動率を任意に変動させることで、
従来のようにPLL回路の内部時定数による変動速度に
よらず、任意の変動速度で安定したクロックを供給する
ことが可能となる。
位相差の大きい外部クロックを切り替える場合、内部発
振器15の出力を分周したクロックを用い、PLL回路
7のリファレンスの変動率を任意に変動させることで、
従来のようにPLL回路の内部時定数による変動速度に
よらず、任意の変動速度で安定したクロックを供給する
ことが可能となる。
【0039】なお、内部発振器15への切り替えは、位
相比較部21により0系、1系の位相比較結果が大きく
なくとも(比較結果によらず)行なってよい。
相比較部21により0系、1系の位相比較結果が大きく
なくとも(比較結果によらず)行なってよい。
【0040】図8は本発明によるクロック切り替え動作
を示すフローチャートである。図中、波形1〜波形3
は、それぞれ図3〜図5の動作波形に対応している。先
ず、系が二重化されたクロックの0系選択状態にあるも
のとする(S1)。この時には、0系クロックと1系ク
ロックと外部クロックと発振器分周クロックは、図3に
示すようなタイミングとなっている。
を示すフローチャートである。図中、波形1〜波形3
は、それぞれ図3〜図5の動作波形に対応している。先
ず、系が二重化されたクロックの0系選択状態にあるも
のとする(S1)。この時には、0系クロックと1系ク
ロックと外部クロックと発振器分周クロックは、図3に
示すようなタイミングとなっている。
【0041】次に、0系と1系の位相差は任意に設定さ
れた値より大きいか否かが判定される(S2)。位相差
が任意に設定された値より小さい場合には、内部発振器
15を使用せずに切り替えを行なう(S3)。この結
果、外部クロックは0系から1系クロックに切り替えら
れ(S4)、1系クロックが選択される(S5)。この
結果、位相差が十分小さい状態で0系から1系へのクロ
ック切り替えが行なわれることになる。
れた値より大きいか否かが判定される(S2)。位相差
が任意に設定された値より小さい場合には、内部発振器
15を使用せずに切り替えを行なう(S3)。この結
果、外部クロックは0系から1系クロックに切り替えら
れ(S4)、1系クロックが選択される(S5)。この
結果、位相差が十分小さい状態で0系から1系へのクロ
ック切り替えが行なわれることになる。
【0042】一方、0系と1系の位相差が任意に設定さ
れた値よりも大きい場合、そのまま0系から1系に切り
替えるとデータエラーが発生する可能性がある。この場
合には、以下に示すような切り替え動作が行なわれる。
即ちこの場合には、内部発振器15を用いて切り替えを
行なう(S6)。次に、外部設定信号により、内部発振
器15で生成するクロック変動率(変動速度)が設定さ
れる(S7)。
れた値よりも大きい場合、そのまま0系から1系に切り
替えるとデータエラーが発生する可能性がある。この場
合には、以下に示すような切り替え動作が行なわれる。
即ちこの場合には、内部発振器15を用いて切り替えを
行なう(S6)。次に、外部設定信号により、内部発振
器15で生成するクロック変動率(変動速度)が設定さ
れる(S7)。
【0043】CREC切替部5は、受信したクロックを
1系クロックに切り替える(S4)。次に、発振クロッ
ク切替部12は、0系クロックに位相を合わせた内部発
振器で生成したクロックを選択する(S8)。つまり、
それまでの出力クロック(PLL入力リファレンスクロ
ック)として外部クロックである0系クロックが用いら
れていたので、該0系クロックと位相の合った発振器分
周クロック(内部クロック)に切り替えることで、位相
差なく切り替えることができる。
1系クロックに切り替える(S4)。次に、発振クロッ
ク切替部12は、0系クロックに位相を合わせた内部発
振器で生成したクロックを選択する(S8)。つまり、
それまでの出力クロック(PLL入力リファレンスクロ
ック)として外部クロックである0系クロックが用いら
れていたので、該0系クロックと位相の合った発振器分
周クロック(内部クロック)に切り替えることで、位相
差なく切り替えることができる。
【0044】図4はこの時の動作波形を示す図である。
発振クロック切替部12は発振器分周クロックを選択す
る。この結果、発振器分周クロックは、外部クロックに
対してフリーラン状態となる。
発振クロック切替部12は発振器分周クロックを選択す
る。この結果、発振器分周クロックは、外部クロックに
対してフリーラン状態となる。
【0045】フリーラン状態において、発振器分周クロ
ックは、1系クロックに位相が近づいてくる。位相一致
検出部(図示せず)では、外部クロック(この場合は1
系クロック)と発振器分周クロックとの位相を比較して
おり、位相が一致すると、切替制御部25は切り替え信
号Bを出力し、該切り替え信号Bにより、発振クロック
切替部12は、外部クロックに切り戻る(S9)。図5
はこの時の位相一致時の動作波形を示す図である。発振
器分周クロックと外部クロックが一致した時にてクロッ
クが外部クロックに切り戻る。この結果、それまで使用
されていた発振器分周クロックと位相差がない状態でク
ロック切り替えが行なわれることになり、無瞬断切り替
えが可能となる。
ックは、1系クロックに位相が近づいてくる。位相一致
検出部(図示せず)では、外部クロック(この場合は1
系クロック)と発振器分周クロックとの位相を比較して
おり、位相が一致すると、切替制御部25は切り替え信
号Bを出力し、該切り替え信号Bにより、発振クロック
切替部12は、外部クロックに切り戻る(S9)。図5
はこの時の位相一致時の動作波形を示す図である。発振
器分周クロックと外部クロックが一致した時にてクロッ
クが外部クロックに切り戻る。この結果、それまで使用
されていた発振器分周クロックと位相差がない状態でク
ロック切り替えが行なわれることになり、無瞬断切り替
えが可能となる。
【0046】次に、本発明の具体的実施の形態例につい
て説明する。図9は本発明の具体的構成例を示すブロッ
ク図、図10は切替制御部の具体的構成例を示すブロッ
ク図、図11は位相比較部の動作を示すタイムチャー
ト、図12は切替制御部の動作を示すタイムチャート、
図13は位相一致判定部の動作を示すタイムチャート、
図14は発振クロック生成部の動作を示すタイムチャー
トである。図2と同一のものは、同一の符号を付して示
す。
て説明する。図9は本発明の具体的構成例を示すブロッ
ク図、図10は切替制御部の具体的構成例を示すブロッ
ク図、図11は位相比較部の動作を示すタイムチャー
ト、図12は切替制御部の動作を示すタイムチャート、
図13は位相一致判定部の動作を示すタイムチャート、
図14は発振クロック生成部の動作を示すタイムチャー
トである。図2と同一のものは、同一の符号を付して示
す。
【0047】図9における実施の形態例は、受信クロッ
ク64K0系クロック(64KHzの0系クロック)
と、64K1系クロック(64KHzの1系クロック)
を切り替えるCREC切替部5と、クロックの断を検出
する断検出回路24と、0系と1系の位相を比較する位
相比較部21と、クロックの補正を行なうタンク回路6
と、タンク回路6の出力を微分する微分回路27と、ク
ロックの切り替え制御信号を発生する切替制御部25
と、発振器分周クロックを生成する発振クロック生成部
23と、発振器分周クロックと外部クロックとの位相一
致を判定する位相一致判定部26と、外部クロックと発
振器分周クロックの何れかを選択する発振クロック切替
部12より構成される。
ク64K0系クロック(64KHzの0系クロック)
と、64K1系クロック(64KHzの1系クロック)
を切り替えるCREC切替部5と、クロックの断を検出
する断検出回路24と、0系と1系の位相を比較する位
相比較部21と、クロックの補正を行なうタンク回路6
と、タンク回路6の出力を微分する微分回路27と、ク
ロックの切り替え制御信号を発生する切替制御部25
と、発振器分周クロックを生成する発振クロック生成部
23と、発振器分周クロックと外部クロックとの位相一
致を判定する位相一致判定部26と、外部クロックと発
振器分周クロックの何れかを選択する発振クロック切替
部12より構成される。
【0048】ここで、位相比較部21は、0系クロック
の位相を反転するインバータG1と、該インバータG1
の出力を微分する微分回路30と、1系クロックの位相
を反転するインバータG2と、該インバータG2の出力
と0系クロックとのアンドをとるアンドゲートG3と、
前記微分回路30の出力をロード(LD)信号、アンド
ゲートG3の出力をイネーブル(EN)信号、内部発振
器15の出力をクロックとして受けるカウンタ31と、
該カウンタ31の出力と、微分回路30の出力と、設定
値(例えば“20”)とを受けて位相差信号を出力する
比較器32より構成されている。内部発振器15の発振
周波数は、ここでは16.384MHzである。
の位相を反転するインバータG1と、該インバータG1
の出力を微分する微分回路30と、1系クロックの位相
を反転するインバータG2と、該インバータG2の出力
と0系クロックとのアンドをとるアンドゲートG3と、
前記微分回路30の出力をロード(LD)信号、アンド
ゲートG3の出力をイネーブル(EN)信号、内部発振
器15の出力をクロックとして受けるカウンタ31と、
該カウンタ31の出力と、微分回路30の出力と、設定
値(例えば“20”)とを受けて位相差信号を出力する
比較器32より構成されている。内部発振器15の発振
周波数は、ここでは16.384MHzである。
【0049】位相一致判定部26は、微分回路27の出
力をその一方の入力に受けるアンドゲートG11と、発
振クロック生成部23からの出力を受けるフリップフロ
ップ50より構成されている。そして、該フリップフロ
ップ50の出力は、前記アンドゲートG11の他方の入
力に入っている。
力をその一方の入力に受けるアンドゲートG11と、発
振クロック生成部23からの出力を受けるフリップフロ
ップ50より構成されている。そして、該フリップフロ
ップ50の出力は、前記アンドゲートG11の他方の入
力に入っている。
【0050】発振クロック生成部23は、前記微分回路
27の出力を一方の入力に、切替制御部25のマスク信
号を他方の入力に受けるアンドゲートG5と、前記マス
ク信号のインバータG10による反転信号をその一方の
入力に、フィードバック信号を他方の入力に受けるアン
ドゲートG7と、アンドゲートG5の出力をその一方の
入力に、アンドゲートG7の出力を他方の入力に受ける
オアゲートG8と、該オアゲートG8の出力をその一方
の入力に、フィードバック信号を他方の入力に受けるオ
アゲートG9と、該オアゲートG9の出力をロード(L
D)入力に、内部発振器15の出力をクロック(ck)
入力に受ける受ける8ビットカウンタ40と、アンドゲ
ートG7の出力をその一方の入力に、微分回路42の出
力を他方の入力に受けるオアゲートG12と、8ビット
カウンタ40のキャリーアウト信号Coをその一方の入
力に、セレクト信号Bを他方の入力に受けるアンドゲー
トG13と、設定値“156”と、オアゲートG12の
出力をロード(LD)入力に、アンドゲートG13の出
力をイネーブル(EN)入力に、内部発振器15の出力
をクロック(ck)入力に受ける8ビットカウンタ41
より構成されている。8ビットカウンタ40のキャリー
アウト信号Coは、前記オアゲートG9とフリップフロ
ップ50にフィードバック信号として入っている。8ビ
ットカウンタ41のキャリーアウト信号Coは、前記ア
ンドゲートG7に入っている。
27の出力を一方の入力に、切替制御部25のマスク信
号を他方の入力に受けるアンドゲートG5と、前記マス
ク信号のインバータG10による反転信号をその一方の
入力に、フィードバック信号を他方の入力に受けるアン
ドゲートG7と、アンドゲートG5の出力をその一方の
入力に、アンドゲートG7の出力を他方の入力に受ける
オアゲートG8と、該オアゲートG8の出力をその一方
の入力に、フィードバック信号を他方の入力に受けるオ
アゲートG9と、該オアゲートG9の出力をロード(L
D)入力に、内部発振器15の出力をクロック(ck)
入力に受ける受ける8ビットカウンタ40と、アンドゲ
ートG7の出力をその一方の入力に、微分回路42の出
力を他方の入力に受けるオアゲートG12と、8ビット
カウンタ40のキャリーアウト信号Coをその一方の入
力に、セレクト信号Bを他方の入力に受けるアンドゲー
トG13と、設定値“156”と、オアゲートG12の
出力をロード(LD)入力に、アンドゲートG13の出
力をイネーブル(EN)入力に、内部発振器15の出力
をクロック(ck)入力に受ける8ビットカウンタ41
より構成されている。8ビットカウンタ40のキャリー
アウト信号Coは、前記オアゲートG9とフリップフロ
ップ50にフィードバック信号として入っている。8ビ
ットカウンタ41のキャリーアウト信号Coは、前記ア
ンドゲートG7に入っている。
【0051】内部発振器15としては、例えば水晶発信
器が用いられ、その発振周波数としては16.384M
Hzのものが用いられ、8ビットカウンタ40で256
分周されて64Kのクロックとなる。
器が用いられ、その発振周波数としては16.384M
Hzのものが用いられ、8ビットカウンタ40で256
分周されて64Kのクロックとなる。
【0052】図10に示す切替制御部において、60は
64K(Hz)0系の断信号をセット入力に、64K1
系の断信号をリセット入力に受けるSRフリップフロッ
プ、61は該SRフリップフロップ60の出力と強制切
り替え信号を受けるセレクタで、該セレクタ61の出力
はセレクト信号Aとなる。G20は、64K0クロック
断信号と、64K1クロック断信号とイネーブル信号を
受けるアンドゲートで、その出力はセレクタ61にセレ
クト信号として与えられている。62は、前記セレクタ
61の出力を一方の入力に、発振器クロックを他方の入
力に受ける微分回路である。該微分回路62は、立ち上
がり微分回路62aと、立ち下がり微分回路62bとで
構成されている。
64K(Hz)0系の断信号をセット入力に、64K1
系の断信号をリセット入力に受けるSRフリップフロッ
プ、61は該SRフリップフロップ60の出力と強制切
り替え信号を受けるセレクタで、該セレクタ61の出力
はセレクト信号Aとなる。G20は、64K0クロック
断信号と、64K1クロック断信号とイネーブル信号を
受けるアンドゲートで、その出力はセレクタ61にセレ
クト信号として与えられている。62は、前記セレクタ
61の出力を一方の入力に、発振器クロックを他方の入
力に受ける微分回路である。該微分回路62は、立ち上
がり微分回路62aと、立ち下がり微分回路62bとで
構成されている。
【0053】G21は、位相差信号をその一方の入力
に、フィードバック信号(微分回路62の出力を受ける
オアゲートG23の出力)を他方の入力に受けるナンド
ゲート、63は該ナンドゲートG21の出力をそのセッ
ト入力に、位相一致信号をインバータG22により反転
した信号がリセット入力に入るSRフリップフロップで
ある。該フリップフロップ63の出力がセレクト信号B
になり、該フリップフロップ63の出力をインバータG
23で反転したものがマスク信号として出力されてい
る。
に、フィードバック信号(微分回路62の出力を受ける
オアゲートG23の出力)を他方の入力に受けるナンド
ゲート、63は該ナンドゲートG21の出力をそのセッ
ト入力に、位相一致信号をインバータG22により反転
した信号がリセット入力に入るSRフリップフロップで
ある。該フリップフロップ63の出力がセレクト信号B
になり、該フリップフロップ63の出力をインバータG
23で反転したものがマスク信号として出力されてい
る。
【0054】図11のタイムチャートにおいて、(a)
は64K0系クロック、(b)は64K1系クロック、
(c)は内部発振器クロック、(d)はカウンタLD
(ロード)信号、(e)はカウントEN(イネーブル)
信号、(f)はカウンタ出力、(g)は位相差設定値
(ここでは20)、(h)は位相差判定信号、(i)は
位相差ラッチ信号、(j)は位相差信号である。
は64K0系クロック、(b)は64K1系クロック、
(c)は内部発振器クロック、(d)はカウンタLD
(ロード)信号、(e)はカウントEN(イネーブル)
信号、(f)はカウンタ出力、(g)は位相差設定値
(ここでは20)、(h)は位相差判定信号、(i)は
位相差ラッチ信号、(j)は位相差信号である。
【0055】図12のタイムチャートにおいて、(a)
は64K0系断信号、(b)は64K1系断信号、
(c)は強制切り替え信号、(d)はイネーブル信号、
(e)は位相差信号、(f)はセレクト信号A、(g)
はセレクト信号B、(h)はマスク信号、(i)は位相
一致信号である。
は64K0系断信号、(b)は64K1系断信号、
(c)は強制切り替え信号、(d)はイネーブル信号、
(e)は位相差信号、(f)はセレクト信号A、(g)
はセレクト信号B、(h)はマスク信号、(i)は位相
一致信号である。
【0056】図13のタイムチャートにおいて、(a)
は外部クロック、(b)は位相一致微分パルス信号、
(c)は発信器分周クロック、(d)は分周カウンタの
Co(キャリーアウト信号)、(e)は位相一致判定部
26のフリップフロップ50の出力、(f)は位相一致
信号である。
は外部クロック、(b)は位相一致微分パルス信号、
(c)は発信器分周クロック、(d)は分周カウンタの
Co(キャリーアウト信号)、(e)は位相一致判定部
26のフリップフロップ50の出力、(f)は位相一致
信号である。
【0057】図14のタイムチャートにおいて、(a)
はゲートG10の出力、(b)はG7の出力、(c)は
G8の出力、(d)はG9の出力、(e)は発信器分周
クロック、(f)は外部クロック、(g)は位相一致信
号、(h)は位相一致微分パルス、(i)はカウンタ4
0のキャリーアウト(Co)信号、(j)はカウンタ4
1のキャリーアウト(Co)信号、(k)はカウンタ4
0のロード(LD)信号、(l)はカウンタ41の設定
値(ここでは156)、(m)はカウンタ41のイネー
ブル(EN)信号、(n)はカウンタ41のロード(L
D)信号、(o)はカウンタ41のQ出力、(p)はセ
レクト信号B、(q)はマスク信号である。
はゲートG10の出力、(b)はG7の出力、(c)は
G8の出力、(d)はG9の出力、(e)は発信器分周
クロック、(f)は外部クロック、(g)は位相一致信
号、(h)は位相一致微分パルス、(i)はカウンタ4
0のキャリーアウト(Co)信号、(j)はカウンタ4
1のキャリーアウト(Co)信号、(k)はカウンタ4
0のロード(LD)信号、(l)はカウンタ41の設定
値(ここでは156)、(m)はカウンタ41のイネー
ブル(EN)信号、(n)はカウンタ41のロード(L
D)信号、(o)はカウンタ41のQ出力、(p)はセ
レクト信号B、(q)はマスク信号である。
【0058】このように構成された装置の動作を説明す
れば、以下の通りである。
れば、以下の通りである。
【0059】CREC切替部5のセレクタは、切替制御
部25からのセレクト信号Aにより64Kの0系クロッ
クと、64Kの1系クロックを切り替える。断検出回路
24では、0系及び1系クロックの断検出を行ない、断
を検出した場合には、切替制御部25に64K0系断検
出信号及び64K1系断検出信号を送出する。
部25からのセレクト信号Aにより64Kの0系クロッ
クと、64Kの1系クロックを切り替える。断検出回路
24では、0系及び1系クロックの断検出を行ない、断
を検出した場合には、切替制御部25に64K0系断検
出信号及び64K1系断検出信号を送出する。
【0060】位相比較部21において、微分回路30で
は、0系クロックの微分を行ない、その微分パルスがカ
ウンタ31へロード信号(LD)として送出される(図
11の(d))。また、0系クロックと1系クロックを
インバータG2で反転したもののアンドをG3でとり、
カウンタイネーブル信号(EN)を生成する(図11の
(e))。
は、0系クロックの微分を行ない、その微分パルスがカ
ウンタ31へロード信号(LD)として送出される(図
11の(d))。また、0系クロックと1系クロックを
インバータG2で反転したもののアンドをG3でとり、
カウンタイネーブル信号(EN)を生成する(図11の
(e))。
【0061】カウンタ31では、ロード信号(LD)に
よりカウンタ31に0が設定され、イネーブル信号が
“High”の期間、内部発振器15をクロックとして6
4K0系のクロックと、64K1系のクロックの位相差
をカウントする(図11の(f))。比較器32では、
カウンタ31のQ出力が予め設定していた0系及び1系
クロックの位相差設定値“20”を超えると、位相差判
定が“High”になる(図11の(h))。そして、0
系クロックを反転した微分パルスを位相差ラッチ信号と
して位相差信号が生成される(図11の(j))。
よりカウンタ31に0が設定され、イネーブル信号が
“High”の期間、内部発振器15をクロックとして6
4K0系のクロックと、64K1系のクロックの位相差
をカウントする(図11の(f))。比較器32では、
カウンタ31のQ出力が予め設定していた0系及び1系
クロックの位相差設定値“20”を超えると、位相差判
定が“High”になる(図11の(h))。そして、0
系クロックを反転した微分パルスを位相差ラッチ信号と
して位相差信号が生成される(図11の(j))。
【0062】タンク回路6は、0系又は1系クロックが
断検出されてから、CREC切替部5のセレクタで切り
替えが実行されるまでの期間に、0系又は1系クロック
に相当するクロックを生成してクロックを補正する。
断検出されてから、CREC切替部5のセレクタで切り
替えが実行されるまでの期間に、0系又は1系クロック
に相当するクロックを生成してクロックを補正する。
【0063】微分回路27では、CREC切替部5のセ
レクタで選択されているクロックを微分する。そして、
その立ち上がり微分は位相一致判定部26の位相一致微
分パルスとなり、アンドゲートG11に入る。また、該
位相一致微分パルスは発振クロック生成部23のアンド
ゲートG5にも入力されている。
レクタで選択されているクロックを微分する。そして、
その立ち上がり微分は位相一致判定部26の位相一致微
分パルスとなり、アンドゲートG11に入る。また、該
位相一致微分パルスは発振クロック生成部23のアンド
ゲートG5にも入力されている。
【0064】切替制御部25では、CREC切替部5の
セレクタ及び発振クロック切替部12のセレクタにおい
て、クロックを切り替えるための制御信号を生成する。
図10に切替制御部25のブロック図を、図12にその
動作のタイムチャートを示す。図12は0系クロックが
断し、0系クロックと1系クロックの位相差が設定値よ
りも大きく、強制切り替えが行われていない場合のタイ
ムチャートを示したものである。
セレクタ及び発振クロック切替部12のセレクタにおい
て、クロックを切り替えるための制御信号を生成する。
図10に切替制御部25のブロック図を、図12にその
動作のタイムチャートを示す。図12は0系クロックが
断し、0系クロックと1系クロックの位相差が設定値よ
りも大きく、強制切り替えが行われていない場合のタイ
ムチャートを示したものである。
【0065】この場合、64K0系断検出信号が“Lo
w”でクロック断が検出され、64K1系は正常なので
SRフリップフロップ60のラッチ出力は(b)に示す
ように“High”となる。この信号であるセレクト信号
Aは、CREC切替部5のセレクタに送出されて、1系
クロックが選択される。
w”でクロック断が検出され、64K1系は正常なので
SRフリップフロップ60のラッチ出力は(b)に示す
ように“High”となる。この信号であるセレクト信号
Aは、CREC切替部5のセレクタに送出されて、1系
クロックが選択される。
【0066】そして、セレクト信号Aは微分回路62に
入り、微分パルスが生成される。この微分パルスと、比
較器32の出力である位相差信号がナンドゲートG21
に入力され、該ナンドゲートG21の出力がSRフリッ
プフロップ63のセット入力に入る。この結果、SRフ
リップフロップ63のQ出力は“High”になり、
(g)に示すセレクト信号Bとして出力され、そのイン
バータG23による反転信号が(h)に示すマスク信号
として出力される。
入り、微分パルスが生成される。この微分パルスと、比
較器32の出力である位相差信号がナンドゲートG21
に入力され、該ナンドゲートG21の出力がSRフリッ
プフロップ63のセット入力に入る。この結果、SRフ
リップフロップ63のQ出力は“High”になり、
(g)に示すセレクト信号Bとして出力され、そのイン
バータG23による反転信号が(h)に示すマスク信号
として出力される。
【0067】セレクト信号Bは発振クロック切替部12
に選択信号として送出され、“High”の時には発振ク
ロック生成部23の出力、“Low”の時には外部クロッ
ク(ここでは1系クロック)が選択される。
に選択信号として送出され、“High”の時には発振ク
ロック生成部23の出力、“Low”の時には外部クロッ
ク(ここでは1系クロック)が選択される。
【0068】発振クロック生成部23では、8ビットカ
ウンタ40において内部発振器15の出力を分周し、外
部クロックと同じ64kHzの発信器分周クロックを生
成する(図14の(e))。発振クロック切替部12の
セレクタで発信器分周クロックを選択している場合は、
マスク信号が“Low”であるため、アンドゲートG5が
閉じる。
ウンタ40において内部発振器15の出力を分周し、外
部クロックと同じ64kHzの発信器分周クロックを生
成する(図14の(e))。発振クロック切替部12の
セレクタで発信器分周クロックを選択している場合は、
マスク信号が“Low”であるため、アンドゲートG5が
閉じる。
【0069】この結果、外部クロックと発信器分周クロ
ックとは図14の(e)と(f)に示すように非同期に
なり、8ビットカウンタ40のキャリー出力Coがその
ままカウンタ40のロード信号となって8ビットカウン
タ40はフリーランする。
ックとは図14の(e)と(f)に示すように非同期に
なり、8ビットカウンタ40のキャリー出力Coがその
ままカウンタ40のロード信号となって8ビットカウン
タ40はフリーランする。
【0070】また、この8ビットカウンタ40の後に設
けた8ビットカウンタ41において、変動率を設定した
場合には、発信器分周クロックの変動速度を任意に設定
することができる。
けた8ビットカウンタ41において、変動率を設定した
場合には、発信器分周クロックの変動速度を任意に設定
することができる。
【0071】8ビットカウンタ41では、先ずセレクト
信号Bの立ち上がり微分により、設定値をロードする。
設定値は図14の(l)に示すように“156”であ
る。図9、図14の場合には、8ビットカウンタ41が
100カウントすると、合計カウント数が256にな
り、図14の(j)に示すようにキャリー信号Coが生
成される。
信号Bの立ち上がり微分により、設定値をロードする。
設定値は図14の(l)に示すように“156”であ
る。図9、図14の場合には、8ビットカウンタ41が
100カウントすると、合計カウント数が256にな
り、図14の(j)に示すようにキャリー信号Coが生
成される。
【0072】この信号と8ビットカウンタ40のキャリ
ー信号Coとのオア条件出力が8ビットカウンタ40の
ロード信号となる。即ち、8ビットカウンタ40のキャ
リー信号Coと8ビットカウンタ41のキャリー信号Co
とがオアゲートG9に入り、該オアゲートG9の出力が
8ビットカウンタ40のロード入力に入っている。この
ようにすることで、64K発信器分周クロックが100
カウントすると、8ビットカウンタ40のロード期間が
8ビットカウンタ41のロード期間分長くなり、8ビッ
トカウンタ40は遅れてカウントを開始する。
ー信号Coとのオア条件出力が8ビットカウンタ40の
ロード信号となる。即ち、8ビットカウンタ40のキャ
リー信号Coと8ビットカウンタ41のキャリー信号Co
とがオアゲートG9に入り、該オアゲートG9の出力が
8ビットカウンタ40のロード入力に入っている。この
ようにすることで、64K発信器分周クロックが100
カウントすると、8ビットカウンタ40のロード期間が
8ビットカウンタ41のロード期間分長くなり、8ビッ
トカウンタ40は遅れてカウントを開始する。
【0073】この結果、発信器分周クロックは、1.5
6ms(1/(64kHz×100))に16,384
MHzの内部発振器1ビット変動する。変動中に外部ク
ロックと発信器分周クロックのエッジが図14の(e)
と(f)に示すように一致すると、発振クロック切替部
12は、発信器分周クロックから外部クロックに切り替
える。
6ms(1/(64kHz×100))に16,384
MHzの内部発振器1ビット変動する。変動中に外部ク
ロックと発信器分周クロックのエッジが図14の(e)
と(f)に示すように一致すると、発振クロック切替部
12は、発信器分周クロックから外部クロックに切り替
える。
【0074】また、この時外部クロックの立ち下がり微
分パルス(微分回路27の出力)が8ビットカウンタ4
0のロード信号となり、外部クロックと同じ位相の発信
器分周クロックが新たに生成される。
分パルス(微分回路27の出力)が8ビットカウンタ4
0のロード信号となり、外部クロックと同じ位相の発信
器分周クロックが新たに生成される。
【0075】位相一致判定部26では、図13の(a)
に示す外部クロックと(c)に示す発信器分周クロック
の位相が一致すると、発振クロック生成部23の8ビッ
トカウンタ40から送出されるキャリー信号Coを1ビ
ット遅延させたフリップフロップ50の出力と図13の
(b)に示す位相一致微分パルスがアンドゲートG11
を通り、(f)に示す位相一致信号が生成される。そし
て、この位相一致信号は切替制御部25へ送出され、セ
レクト信号Bが“Low”となり、外部クロックが選択さ
れる。
に示す外部クロックと(c)に示す発信器分周クロック
の位相が一致すると、発振クロック生成部23の8ビッ
トカウンタ40から送出されるキャリー信号Coを1ビ
ット遅延させたフリップフロップ50の出力と図13の
(b)に示す位相一致微分パルスがアンドゲートG11
を通り、(f)に示す位相一致信号が生成される。そし
て、この位相一致信号は切替制御部25へ送出され、セ
レクト信号Bが“Low”となり、外部クロックが選択さ
れる。
【0076】以上、説明したように、本発明によれば、
伝送装置に供給される二重化された位相が異なるクロッ
クの切り替えを行なった場合、内部発振器で生成したク
ロック変動により、伝送装置のクロックを滑らかに切り
替えることができる。このため、データエラーが生じな
い安定したクロックを供給することが可能となり、デー
タ伝送装置において、性能向上に寄与することができ
る。
伝送装置に供給される二重化された位相が異なるクロッ
クの切り替えを行なった場合、内部発振器で生成したク
ロック変動により、伝送装置のクロックを滑らかに切り
替えることができる。このため、データエラーが生じな
い安定したクロックを供給することが可能となり、デー
タ伝送装置において、性能向上に寄与することができ
る。
【0077】
【発明の効果】以上説明したように、本発明によれば、
以下の効果が得られる。
以下の効果が得られる。
【0078】(1)請求項1記載の発明によれば、該第
1のクロックから該第1のクロックに位相同期させた発
振器からの出力クロックにクロック切り替えを行なう過
程と、前記発振器からの出力クロックと前記第2のクロ
ックの位相差が所定値以下となった時に、前記発振器か
らの出力クロックから前記第2のクロックへとクロック
切り替えを行なう過程と、を含むことにより、システム
で要求されるPLL回路の出力信号の許容位相変動量を
満足することができる。
1のクロックから該第1のクロックに位相同期させた発
振器からの出力クロックにクロック切り替えを行なう過
程と、前記発振器からの出力クロックと前記第2のクロ
ックの位相差が所定値以下となった時に、前記発振器か
らの出力クロックから前記第2のクロックへとクロック
切り替えを行なう過程と、を含むことにより、システム
で要求されるPLL回路の出力信号の許容位相変動量を
満足することができる。
【0079】(2)請求項2記載の発明によれば、該第
1のクロックから該第1のクロックに位相同期させた発
振器からの出力クロックにクロックの切り替えを行なう
第1切替え手段と、前記発振器からの出力クロックと前
記第2のクロックの位相差が所定値以下となったことを
検出する検出手段と、該検出により、前記発振器からの
出力クロックから前記第2のクロックへとクロック切り
替えを行なう第2切替え手段と、を含むことにより、シ
ステムで要求されるPLL回路の出力信号の許容位相変
動量を満足することができる。
1のクロックから該第1のクロックに位相同期させた発
振器からの出力クロックにクロックの切り替えを行なう
第1切替え手段と、前記発振器からの出力クロックと前
記第2のクロックの位相差が所定値以下となったことを
検出する検出手段と、該検出により、前記発振器からの
出力クロックから前記第2のクロックへとクロック切り
替えを行なう第2切替え手段と、を含むことにより、シ
ステムで要求されるPLL回路の出力信号の許容位相変
動量を満足することができる。
【0080】(3)請求項3記載の発明は、2以上の外
部クロックが入力され、かつ該外部クロック間でのクロ
ック切り替えを行なう機能を備えた伝送装置において、
切り替え前に用いていた一の外部クロックに位相同期さ
せた発振器からの出力クロックにクロック切り替え行な
う第1切替え手段と、前記発振器からの出力クロックと
他の外部クロックとの位相差が所定値以下になったこと
を検出する検出手段と、該検出により、前記発振器から
の出力クロックから該他の外部クロックへとクロック切
り替えを行なう第2切替え手段と、を含むことにより、
一のクロックから他のクロックへのクロック切り替えを
データエラー無しに行なうことができる。
部クロックが入力され、かつ該外部クロック間でのクロ
ック切り替えを行なう機能を備えた伝送装置において、
切り替え前に用いていた一の外部クロックに位相同期さ
せた発振器からの出力クロックにクロック切り替え行な
う第1切替え手段と、前記発振器からの出力クロックと
他の外部クロックとの位相差が所定値以下になったこと
を検出する検出手段と、該検出により、前記発振器から
の出力クロックから該他の外部クロックへとクロック切
り替えを行なう第2切替え手段と、を含むことにより、
一のクロックから他のクロックへのクロック切り替えを
データエラー無しに行なうことができる。
【図1】本発明の原理ブロック図である。
【図2】本発明の一実施の形態例を示すブロック図であ
る。
る。
【図3】通常時の動作波形を示す図である。
【図4】フリーラン時の動作波形を示す図である。
【図5】位相一致時の動作波形を示す図である。
【図6】本発明の装置内クロック変動の説明図である。
【図7】本発明の装置内クロックの他の変動の説明図で
ある。
ある。
【図8】本発明によるクロック切り替え動作を示すフロ
ーチャートである。
ーチャートである。
【図9】本発明の具体的構成例を示すブロック図であ
る。
る。
【図10】切替制御部の具体的構成例を示すブロック図
である。
である。
【図11】位相比較部の動作を示すタイムチャートであ
る。
る。
【図12】切替制御部の動作を示すタイムチャートであ
る。
る。
【図13】位相一致判定部の動作を示すタイムチャート
である。
である。
【図14】発振クロック生成部の動作を示すタイムチャ
ートである。
ートである。
【図15】従来回路の構成例を示すブロック図である。
【図16】従来の装置内クロック変動の説明図である。
10 受信クロック切替部 12 発振クロック切替部 15 内部発振器 20 クロック発生部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中尾 洋一 福岡県福岡市博多区博多駅前三丁目22番8 号 富士通九州ディジタル・テクノロジ株 式会社内 Fターム(参考) 5J106 AA04 BB02 CC03 CC21 DD03 DD06 DD09 DD17 DD43 DD48 EE01 EE06 FF06 GG18 HH10 KK05 5K014 AA01 CA06 FA01 5K028 AA15 NN31 QQ01 5K047 AA06 AA12 GG03 GG07 GG08 GG11 KK18 MM49 MM60 MM63
Claims (3)
- 【請求項1】 第1のクロックから第2のクロックへの
クロック切替え方法において、 該第1のクロックから該第1のクロックに位相同期させ
た発振器からの出力クロックにクロック切り替えを行な
う過程と、 前記発振器からの出力クロックと前記第2のクロックの
位相差が所定値以下となった時に、前記発振器からの出
力クロックから前記第2のクロックへとクロック切り替
えを行なう過程と、 を含むことを特徴とするクロック切替え方法 - 【請求項2】 第1のクロックから第2のクロックへの
クロック切替え装置において、 該第1のクロックから該第1のクロックに位相同期させ
た発振器からの出力クロックにクロックの切り替えを行
なう第1切替え手段と、 前記発振器からの出力クロックと前記第2のクロックの
位相差が所定値以下となったことを検出する検出手段
と、 該検出により、前記発振器からの出力クロックから前記
第2のクロックへとクロック切り替えを行なう第2切替
え手段と、を含むことを特徴とするクロック切替え装
置。 - 【請求項3】 2以上の外部クロックが入力され、かつ
該外部クロック間でのクロック切り替えを行なう機能を
備えた伝送装置において、 切り替え前に用いていた一の外部クロックに位相同期さ
せた発振器からの出力クロックにクロック切り替え行な
う第1切替え手段と、 前記発振器からの出力クロックと他の外部クロックとの
位相差が所定値以下になったことを検出する検出手段
と、 該検出により、前記発振器からの出力クロックから該他
の外部クロックへとクロック切り替えを行なう第2切替
え手段と、を含むことにより、該一のクロックから該他
のクロックへのクリック切り替えを実現することを特徴
とするクロック切替え装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000052669A JP2001244812A (ja) | 2000-02-29 | 2000-02-29 | クロック切替え方法及びクロック切替え装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000052669A JP2001244812A (ja) | 2000-02-29 | 2000-02-29 | クロック切替え方法及びクロック切替え装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001244812A true JP2001244812A (ja) | 2001-09-07 |
Family
ID=18574150
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000052669A Withdrawn JP2001244812A (ja) | 2000-02-29 | 2000-02-29 | クロック切替え方法及びクロック切替え装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001244812A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7215210B2 (en) | 2004-03-01 | 2007-05-08 | Seiko Epson Corporation | Clock signal outputting method, clock shaper and electronic equipment using the clock shaper |
JP2011082788A (ja) * | 2009-10-07 | 2011-04-21 | Nec Access Technica Ltd | クロック無瞬断切替装置およびクロック無瞬断切替方法 |
JP2012003639A (ja) * | 2010-06-18 | 2012-01-05 | Canon Inc | 情報処理装置又は情報処理方法 |
-
2000
- 2000-02-29 JP JP2000052669A patent/JP2001244812A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7215210B2 (en) | 2004-03-01 | 2007-05-08 | Seiko Epson Corporation | Clock signal outputting method, clock shaper and electronic equipment using the clock shaper |
JP2011082788A (ja) * | 2009-10-07 | 2011-04-21 | Nec Access Technica Ltd | クロック無瞬断切替装置およびクロック無瞬断切替方法 |
JP2012003639A (ja) * | 2010-06-18 | 2012-01-05 | Canon Inc | 情報処理装置又は情報処理方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070501 |