JP2001244812A

JP2001244812A - クロック切替え方法及びクロック切替え装置

Info

Publication number: JP2001244812A
Application number: JP2000052669A
Authority: JP
Inventors: Toshitsugu Hagio; 俊継萩尾; Yoichi Nakao; 洋一中尾
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-02-29
Filing date: 2000-02-29
Publication date: 2001-09-07

Abstract

(57)【要約】【課題】本発明はクロック切替え方法及びクロック切
替え装置に関し、データエラー無しにクロック切り替え
を行なうことができるクロック切替え方法及びクロック
切替え装置を提供することを目的としている。【解決手段】第１のクロックから第２のクロックへの
クロック切替え装置において、該第１のクロックから該
第１のクロックに位相同期させた発振器からの出力クロ
ックにクロックの切り替えを行なう第１切替え手段と、
前記発振器からの出力クロックと前記第２のクロックの
位相差が所定値以下となったことを検出する検出手段
と、該検出により、前記発振器からの出力クロックから
前記第２のクロックへとクロック切り替えを行なう第２
切替え手段とを含んで構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック切替え方法
及びクロック切替え装置に関し、更に詳しくは切り替え
時の伝送装置のクロック安定度を向上させるクロック切
替え方法及びクロック切替え装置に関する。

【０００２】現在のデータ伝送装置（以下伝送装置と略
す）は、外部クロック（例えばＤＣＳ等のルビジウム発
振器で生成されたクロック）を基準として動作している
が、伝送系を二重化すると、二重化された外部クロック
の位相が異なることがある。この状態において、クロッ
クの切り替えを行なった場合にも、安定したクロックが
供給でき、データエラーが発生しない伝送装置が要求さ
れる。

【０００３】このため、ＰＬＬ等により位相吸収を行な
い、ＰＬＬ内部時定数で定められた速度で変動させてい
るが、変動速度が速い場合には伝送装置の作りによって
データエラーが発生し、既存ＰＬＬでは対応できないこ
とがある。そこで、外部クロックに位相差があった場合
にもデータエラー無しにクロック切り替えを行なう必要
がある。

【０００４】

【従来の技術】図１５は従来回路の構成例を示すブロッ
ク図である。図において、５は０系クロック信号と１系
クロック信号を受けて切り替え信号により受信クロック
を切り替えるＣＲＥＣ（クロックレシーバ）切替部、６
は該ＣＲＥＣ切替部５の出力を受けて、クロック断の時
にクロックを一時的に再生するＴＡＮＫ（タンク）回路
である。７は該タンク回路６の出力を受けるＰＬＬ（フ
ェーズロックループ）回路である。８は断検出信号又は
設定（強制切り替え）信号を受けてＣＲＥＣ切替部５に
切り替え信号を与える切替制御部である。

【０００５】このように構成された回路において、ＣＲ
ＥＣ切替部５は切り替え信号により、受信クロックの０
系又は１系の何れかを現用系として用いている。該ＣＲ
ＥＣ切替部５の出力は、タンク回路６を介してＰＬＬ回
路７に与えられている。このような回路の動作中におい
て、現用系のクロック断が検出された場合、又は強制切
り替え信号が与えられた場合、切替制御部８は、ＣＲＥ
Ｃ切替部５に切り替え信号を与え、それまでの待機系を
現用系に切り替える。

【０００６】なお、このような従来の回路においては、
クロックの位相が大きく異なるときに、０系、１系間の
切り替えを行ってしまうと、切り替え前後でクロックの
位相が急激に変動することがある。しかしながら、この
ような切り替え時に生じるクロックの位相変動は、通常
ＰＬＬ回路により吸収されることとなる。

【０００７】このことについて、図１６を用いて説明す
る。図１６はＰＬＬ回路の出力信号の位相変動量（ｐｐ
ｍ）を縦軸、時間（ｔ）を横軸として表現したものであ
る。

【０００８】クロック断補正用のＴＡＮＫ回路６からの
クロック信号は、ＰＬＬ回路７に入力されるが、前述の
ごとく切り替えにより急激に位相が変動することがあ
る。しかしながら、ＰＬＬ回路７の出力信号の位相変動
量は切り替えタイミングを境に増加するが、ＰＬＬ回路
７におけるフィードバック制御により、時間経過に従っ
て、変動量が小さくなり出力信号の位相変動量は安定す
ることになる。

【０００９】

【発明が解決しようとする課題】先に説明した従来の回
路においては、ＰＬＬ回路７の追従動作により切り替え
時に生ずるクロックの急激な位相変動を抑えることがで
きるが、伝送装置が用いられるシステムによってＰＬＬ
回路の出力信号の許容位相変動量が異なることが一般的
である。従って、所定の時定数を持つＰＬＬ回路をシス
テムを問わず一律に用いようとすると、ＰＬＬ回路の出
力信号の位相変動量がシステムで要求される位相変動量
以内に抑えることができないという問題がある。

【００１０】なお、ここで、時定数を大きな値とするこ
とにより、入力クロックの位相変動の範囲を拡大するこ
とができるが、一般に時定数をあまりに大きく設定する
と応答が遅くなり、後段の回路等に悪影響を及ぼすこと
になる。

【００１１】本発明は、クロック切り替えを実行した場
合でも、ＰＬＬ回路に入力されるクロックの位相変動量
を極力抑えることにより、ＰＬＬ回路の時定数を小さい
値に抑えることができることを目的とする。

【００１２】また、システムによらずＰＬＬ回路の時定
数は一定としつつ（ＰＬＬ回路の共通利用を実現しつ
つ）も入力クロックの位相変動量をシステムに応じて変
更し、システムで要求されるＰＬＬ回路の出力信号の許
容位相変動量を満足することを目的とする。

【００１３】

【課題を解決するための手段】（１）請求項１記載の発
明は、第１のクロックから第２のクロックへのクロック
切替え方法において、該第１のクロックから該第１のク
ロックに位相同期させた発振器からの出力クロックにク
ロック切り替えを行なう過程と、前記発振器からの出力
クロックと前記第２のクロックの位相差が所定値以下と
なった時に、前記発振器からの出力クロックから前記第
２のクロックへとクロック切り替えを行なう過程と、を
含むことを特徴とする。

【００１４】このように構成すれば、クロック切り替え
を実行した場合でも、ＰＬＬ回路に入力されるクロック
の位相変動量を極力抑えることにより、ＰＬＬ回路の時
定数を小さい値に抑えることができる。また、システム
によらずＰＬＬ回路の時定数は一定としつつも入力クロ
ックの位相変動量をシステムに応じて変更し、システム
で要求されるＰＬＬ回路の出力信号の許容位相変動量を
満足することができる。

【００１５】（２）図１は本発明の原理ブロック図であ
る。図１５と同一のものは、同一の符号を付して示す。
図において、１０は０系クロックと１系クロックの切り
替えを行なう受信クロック切替部、２０は０系クロック
と１系クロックの位相を検出し、検出した位相差に応じ
て、内部発振器１５の周波数偏差を利用して自然にクロ
ック位相を変化させるクロック発生部、１２は前記受信
クロック切替部１０の出力（外部クロック）とクロック
発生部２０の出力（発振器分周クロック）を受けて、何
れか一方を選択する発振クロック切替部である。

【００１６】発信クロック切替部１２は、第１のクロッ
クから該第１のクロックに位相同期させた発振器１５か
らの出力クロックにクロックの切り替えを行なう。クロ
ック発生部２０は、前記発振器１５からの出力クロック
と第２のクロックの位相差が所定値以下となったことを
検出する。発振クロック切替部１２は、該検出により、
前記発振器１５からの出力クロックから前記第２のクロ
ックへとクロック切り替えを行なう。

【００１７】このように構成すれば、クロック切り替え
を実行した場合でも、ＰＬＬ回路に入力されるクロック
の位相変動量を極力抑えることにより、ＰＬＬ回路の時
定数を小さい値に抑えることができる。また、システム
によらずＰＬＬ回路の時定数は一定としつつも入力クロ
ックの位相変動量をシステムに応じて変更し、システム
で要求されるＰＬＬ回路の出力信号の許容位相変動量を
満足することができる。

【００１８】（３）請求項３記載の発明は、２以上の外
部クロックが入力され、かつ該外部クロック間でのクロ
ック切り替えを行なう機能を備えた伝送装置において、
切り替え前に用いていた一の外部クロックに位相同期さ
せた発振器からの出力クロックにクロック切り替え行な
う第１切替え手段と、前記発振器からの出力クロックと
他の外部クロックとの位相差が所定値以下になったこと
を検出する検出手段と、該検出により、前記発振器から
の出力クロックから該他の外部クロックへとクロック切
り替えを行なう第２切替え手段と、を含むことにより、
該一のクロックから該他のクロックへのクリック切り替
えを実現することを特徴とする。

【００１９】このように構成すれば、一のクロックから
他のクロックへのクロック切り替えをデータエラー無し
に行なうことができる。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を詳細に説明する。

【００２１】図２は本発明の一実施の形態例を示すブロ
ック図である。図１、図１５と同一のものは、同一の符
号を付して示す。図において、５は０系クロックと１系
クロックを受けて切り替え信号Ａにより何れかの系への
切り替えを行なうＣＲＥＣ切替部、６は該ＣＲＥＣ切替
部５の出力を受けてクロック断の時にクロックを一時的
に再生するためのタンク回路である。これらＣＲＥＣ切
替部５とタンク回路６とで図１の受信クロック切替部１
０を構成している。

【００２２】１２は、受信クロック切替部１０の出力で
ある外部クロックと、装置内部で作成された発振器分周
クロック（内部クロック）を受けて、切り替え信号Ｂに
より何れか一方を選択する発振クロック切替部である。
発振クロック切替部１２からはＰＬＬ入力リファレンス
信号が出力される。７は該発振クロック切替部１２の出
力を受けるＰＬＬ回路である。

【００２３】２１は０系クロックと１系クロックの位相
を比較する位相比較部、２２は該位相比較部２１の出力
を受けて、設定された位相差よりも大きいか否かを比較
する比較部、２３は外部クロックと内部発振器１５の出
力を受けて発振器分周クロックを生成する発振クロック
生成部である。比較器２２には、設定信号により位相差
が設定され、発振クロック生成部２３には、外部設定信
号により変動率が設定され、変動率に基づいて発振器分
周クロックを生成する。

【００２４】２４は０系クロックと１系クロックを受け
てクロック断を検出する断検出回路、２５は該断検出回
路２４の出力と前記比較器２２の出力と、設定信号（強
制切り替え信号）とを受けてクロック切り替えの制御を
行ない、切り替え信号Ａ、Ｂを発生する切替制御部であ
る。位相比較部２１、比較器２２、発振クロック生成部
２３、断検出回路２４及び切替制御部２５とで図１のク
ロック発生部２０を構成している。このように構成され
た装置の動作を説明すれば、以下の通りである。

【００２５】０系クロック、１系クロックの断を検出し
た場合に発生する自動切り替えの場合、コマンド等の設
定で強制的に切り替える場合には、設定信号で位相差
（０系クロック、１系クロックの位相差が設定値よりも
大きい場合に内部発振器１５から生成したクロックを使
用する）、変動率（内部発振器１５から生成したクロッ
クの変動率（設定した期間に内部発振クロックが１ビッ
ト変動等））を設定する。

【００２６】変動率は０から設定可能であり、０に設定
した場合、外部クロックと内部発振器１５の発振クロッ
クとは非同期であるという特性を利用して、周波数偏差
で自然とエッジが移動する。

【００２７】実際に０系から１系にクロックを切り替え
る場合には、通常時選択系クロックにエッジを合わせる
内部発振器分周クロックを発振クロック生成部２３で生
成する。図３は通常時の動作波形を示す図である。
（ａ）は０系クロック、（ｂ）は１系クロック、（ｃ）
は外部クロック、（ｄ）は発振器分周クロックである。
この図からも明らかなように、通常時においては、ＣＲ
ＥＣ切替部５は例えば０系を選択し、発振クロック切替
部１２は外部クロックを選択している。そして、外部ク
ロックと内部発振器分周クロックとは位相が合ってい
る。

【００２８】このようにすれば、伝送装置内に外部クロ
ックと同じ周波数の同相クロックを保持することによ
り、クロックを外部クロックから発振器分周クロック側
に問題なく切り替えることができる。

【００２９】ここで、０系から１系への切り替え命令が
発生した場合（例えばクロック断や強制切り替え）を考
える。例えば設定信号で設定した位相差より０系クロッ
クと１系クロックの位相差が大きい場合（例えば所定値
を超える時等）、位相比較部２１の出力は比較器２２に
与えられ、該比較器２２は、比較結果を切替制御部２５
に与える。この結果、切替制御部２５は発振クロック切
替部１２に切り替え信号Ｂを与える。発振クロック切替
部１２は、クロックをそれまでの外部クロックから０系
クロックに位相合わせした発振器分周クロック（内部ク
ロック）に切り替える。

【００３０】これによれば、切り替え前と切り替え後の
クロックに位相差を生じることなく、クロックを切り替
えることができる。

【００３１】この時、ＣＲＥＣ切替部５で０系クロック
から１系クロックに切り替えることで、外部クロックは
１系クロックに移行する。この場合において、内部発振
器１５の周波数偏差が小さいものを使用することで、ゆ
っくりエッジを移動することが可能になる。

【００３２】発振クロック切替部１２で発振器分周クロ
ックを選択している場合、発振クロック生成部２３内の
発振器分周回路（図示せず）をフリーランさせること
で、外部クロックと発振器分周クロックは非同期とな
る。図４はフリーラン時の動作波形を示す図である。
（ａ）が０系クロック、（ｂ）が１系クロック、（ｃ）
が外部クロック、（ｄ）が発振器分周クロックである。
図より明らかなように、発振器分周クロックは、外部ク
ロックに対してフリーラン状態となっている。フリーラ
ンで分周するので、外部クロックと発振器分周クロック
とは非同期になる。

【００３３】設定信号の変動率が０の場合、内部発振器
１５の偏差分で自然にエッジが変動する。図６はこの時
の装置内クロック変動の説明図である。図のΔは発振器
偏差である。この期間は、発振器分周クロックはフリー
ラン状態である。

【００３４】また、ある期間に内部発振器１５の出力が
１ビット変動するように設定信号を設定した場合（例え
ば発振器分周クロック１００周期に１回）、偏差＋変動
率の速度でクロックは変動する。図７はこの時における
クロックの変動を示す図である。フリーラン状態の間に
変動率による変動分の増加がある。

【００３５】クロック変動中に、外部クロックと発振器
分周クロックのエッジが一致した場合、又はエッジが所
定間隔以内になった場合、発振クロック切替部１２は、
外部クロックに切り替える。図５は位相一致時の動作波
形を示す図である。（ａ）が０系クロック、（ｂ）が１
系クロック、（ｃ）が外部クロック、（ｄ）が発振器分
周クロックである。外部クロック（ここでは１系クロッ
ク）と発振器分周クロックの位相が一致した後、ＣＲＥ
Ｃ切替部５は１系を選択のまま、発振クロック切替部１
２は外部クロックを選択する。即ち、発振クロック切替
部１２の出力は外部クロックに切り戻る。本発明では、
位相一致後、常に外部クロックに位相を合わせている。
これによれば、外部クロックと発振器分周クロックの位
相が一致した時点でクロックの切り戻しを行なうため、
位相差が生じることなく、クロックの切り戻しを行なう
ことができる。

【００３６】このように、本発明の実施の形態例によれ
ば、伝送装置に入力されるクロックの切り替えを行なう
場合において、内部発振器１５の周波数偏差を利用して
自然にクロック位相を変化させることができ、外部クロ
ックに位相差があっても、クロック発生部２０が内部発
振器１５により任意速度で変動させたクロックをＰＬＬ
回路７に入力することで、伝送装置内部クロックを任意
速度で変動させ、データエラー無しにクロック切り替え
を行なうことができる。

【００３７】また、本発明によれば、外部より変動率を
任意に設定して発振クロック生成部２３に与える構成を
とっているので、最適なクロック無瞬断切り替えを行な
うことができる。

【００３８】以上、説明したように、本発明によれば、
位相差の大きい外部クロックを切り替える場合、内部発
振器１５の出力を分周したクロックを用い、ＰＬＬ回路
７のリファレンスの変動率を任意に変動させることで、
従来のようにＰＬＬ回路の内部時定数による変動速度に
よらず、任意の変動速度で安定したクロックを供給する
ことが可能となる。

【００３９】なお、内部発振器１５への切り替えは、位
相比較部２１により０系、１系の位相比較結果が大きく
なくとも（比較結果によらず）行なってよい。

【００４０】図８は本発明によるクロック切り替え動作
を示すフローチャートである。図中、波形１〜波形３
は、それぞれ図３〜図５の動作波形に対応している。先
ず、系が二重化されたクロックの０系選択状態にあるも
のとする（Ｓ１）。この時には、０系クロックと１系ク
ロックと外部クロックと発振器分周クロックは、図３に
示すようなタイミングとなっている。

【００４１】次に、０系と１系の位相差は任意に設定さ
れた値より大きいか否かが判定される（Ｓ２）。位相差
が任意に設定された値より小さい場合には、内部発振器
１５を使用せずに切り替えを行なう（Ｓ３）。この結
果、外部クロックは０系から１系クロックに切り替えら
れ（Ｓ４）、１系クロックが選択される（Ｓ５）。この
結果、位相差が十分小さい状態で０系から１系へのクロ
ック切り替えが行なわれることになる。

【００４２】一方、０系と１系の位相差が任意に設定さ
れた値よりも大きい場合、そのまま０系から１系に切り
替えるとデータエラーが発生する可能性がある。この場
合には、以下に示すような切り替え動作が行なわれる。
即ちこの場合には、内部発振器１５を用いて切り替えを
行なう（Ｓ６）。次に、外部設定信号により、内部発振
器１５で生成するクロック変動率（変動速度）が設定さ
れる（Ｓ７）。

【００４３】ＣＲＥＣ切替部５は、受信したクロックを
１系クロックに切り替える（Ｓ４）。次に、発振クロッ
ク切替部１２は、０系クロックに位相を合わせた内部発
振器で生成したクロックを選択する（Ｓ８）。つまり、
それまでの出力クロック（ＰＬＬ入力リファレンスクロ
ック）として外部クロックである０系クロックが用いら
れていたので、該０系クロックと位相の合った発振器分
周クロック（内部クロック）に切り替えることで、位相
差なく切り替えることができる。

【００４４】図４はこの時の動作波形を示す図である。
発振クロック切替部１２は発振器分周クロックを選択す
る。この結果、発振器分周クロックは、外部クロックに
対してフリーラン状態となる。

【００４５】フリーラン状態において、発振器分周クロ
ックは、１系クロックに位相が近づいてくる。位相一致
検出部（図示せず）では、外部クロック（この場合は１
系クロック）と発振器分周クロックとの位相を比較して
おり、位相が一致すると、切替制御部２５は切り替え信
号Ｂを出力し、該切り替え信号Ｂにより、発振クロック
切替部１２は、外部クロックに切り戻る（Ｓ９）。図５
はこの時の位相一致時の動作波形を示す図である。発振
器分周クロックと外部クロックが一致した時にてクロッ
クが外部クロックに切り戻る。この結果、それまで使用
されていた発振器分周クロックと位相差がない状態でク
ロック切り替えが行なわれることになり、無瞬断切り替
えが可能となる。

【００４６】次に、本発明の具体的実施の形態例につい
て説明する。図９は本発明の具体的構成例を示すブロッ
ク図、図１０は切替制御部の具体的構成例を示すブロッ
ク図、図１１は位相比較部の動作を示すタイムチャー
ト、図１２は切替制御部の動作を示すタイムチャート、
図１３は位相一致判定部の動作を示すタイムチャート、
図１４は発振クロック生成部の動作を示すタイムチャー
トである。図２と同一のものは、同一の符号を付して示
す。

【００４７】図９における実施の形態例は、受信クロッ
ク６４Ｋ０系クロック（６４ＫＨｚの０系クロック）
と、６４Ｋ１系クロック（６４ＫＨｚの１系クロック）
を切り替えるＣＲＥＣ切替部５と、クロックの断を検出
する断検出回路２４と、０系と１系の位相を比較する位
相比較部２１と、クロックの補正を行なうタンク回路６
と、タンク回路６の出力を微分する微分回路２７と、ク
ロックの切り替え制御信号を発生する切替制御部２５
と、発振器分周クロックを生成する発振クロック生成部
２３と、発振器分周クロックと外部クロックとの位相一
致を判定する位相一致判定部２６と、外部クロックと発
振器分周クロックの何れかを選択する発振クロック切替
部１２より構成される。

【００４８】ここで、位相比較部２１は、０系クロック
の位相を反転するインバータＧ１と、該インバータＧ１
の出力を微分する微分回路３０と、１系クロックの位相
を反転するインバータＧ２と、該インバータＧ２の出力
と０系クロックとのアンドをとるアンドゲートＧ３と、
前記微分回路３０の出力をロード（ＬＤ）信号、アンド
ゲートＧ３の出力をイネーブル（ＥＮ）信号、内部発振
器１５の出力をクロックとして受けるカウンタ３１と、
該カウンタ３１の出力と、微分回路３０の出力と、設定
値（例えば“２０”）とを受けて位相差信号を出力する
比較器３２より構成されている。内部発振器１５の発振
周波数は、ここでは１６．３８４ＭＨｚである。

【００４９】位相一致判定部２６は、微分回路２７の出
力をその一方の入力に受けるアンドゲートＧ１１と、発
振クロック生成部２３からの出力を受けるフリップフロ
ップ５０より構成されている。そして、該フリップフロ
ップ５０の出力は、前記アンドゲートＧ１１の他方の入
力に入っている。

【００５０】発振クロック生成部２３は、前記微分回路
２７の出力を一方の入力に、切替制御部２５のマスク信
号を他方の入力に受けるアンドゲートＧ５と、前記マス
ク信号のインバータＧ１０による反転信号をその一方の
入力に、フィードバック信号を他方の入力に受けるアン
ドゲートＧ７と、アンドゲートＧ５の出力をその一方の
入力に、アンドゲートＧ７の出力を他方の入力に受ける
オアゲートＧ８と、該オアゲートＧ８の出力をその一方
の入力に、フィードバック信号を他方の入力に受けるオ
アゲートＧ９と、該オアゲートＧ９の出力をロード（Ｌ
Ｄ）入力に、内部発振器１５の出力をクロック（ｃｋ）
入力に受ける受ける８ビットカウンタ４０と、アンドゲ
ートＧ７の出力をその一方の入力に、微分回路４２の出
力を他方の入力に受けるオアゲートＧ１２と、８ビット
カウンタ４０のキャリーアウト信号Ｃoをその一方の入
力に、セレクト信号Ｂを他方の入力に受けるアンドゲー
トＧ１３と、設定値“１５６”と、オアゲートＧ１２の
出力をロード（ＬＤ）入力に、アンドゲートＧ１３の出
力をイネーブル（ＥＮ）入力に、内部発振器１５の出力
をクロック（ｃｋ）入力に受ける８ビットカウンタ４１
より構成されている。８ビットカウンタ４０のキャリー
アウト信号Ｃｏは、前記オアゲートＧ９とフリップフロ
ップ５０にフィードバック信号として入っている。８ビ
ットカウンタ４１のキャリーアウト信号Ｃoは、前記ア
ンドゲートＧ７に入っている。

【００５１】内部発振器１５としては、例えば水晶発信
器が用いられ、その発振周波数としては１６．３８４Ｍ
Ｈｚのものが用いられ、８ビットカウンタ４０で２５６
分周されて６４Ｋのクロックとなる。

【００５２】図１０に示す切替制御部において、６０は
６４Ｋ（Ｈｚ）０系の断信号をセット入力に、６４Ｋ１
系の断信号をリセット入力に受けるＳＲフリップフロッ
プ、６１は該ＳＲフリップフロップ６０の出力と強制切
り替え信号を受けるセレクタで、該セレクタ６１の出力
はセレクト信号Ａとなる。Ｇ２０は、６４Ｋ０クロック
断信号と、６４Ｋ１クロック断信号とイネーブル信号を
受けるアンドゲートで、その出力はセレクタ６１にセレ
クト信号として与えられている。６２は、前記セレクタ
６１の出力を一方の入力に、発振器クロックを他方の入
力に受ける微分回路である。該微分回路６２は、立ち上
がり微分回路６２ａと、立ち下がり微分回路６２ｂとで
構成されている。

【００５３】Ｇ２１は、位相差信号をその一方の入力
に、フィードバック信号（微分回路６２の出力を受ける
オアゲートＧ２３の出力）を他方の入力に受けるナンド
ゲート、６３は該ナンドゲートＧ２１の出力をそのセッ
ト入力に、位相一致信号をインバータＧ２２により反転
した信号がリセット入力に入るＳＲフリップフロップで
ある。該フリップフロップ６３の出力がセレクト信号Ｂ
になり、該フリップフロップ６３の出力をインバータＧ
２３で反転したものがマスク信号として出力されてい
る。

【００５４】図１１のタイムチャートにおいて、（ａ）
は６４Ｋ０系クロック、（ｂ）は６４Ｋ１系クロック、
（ｃ）は内部発振器クロック、（ｄ）はカウンタＬＤ
（ロード）信号、（ｅ）はカウントＥＮ（イネーブル）
信号、（ｆ）はカウンタ出力、（ｇ）は位相差設定値
（ここでは２０）、（ｈ）は位相差判定信号、（ｉ）は
位相差ラッチ信号、（ｊ）は位相差信号である。

【００５５】図１２のタイムチャートにおいて、（ａ）
は６４Ｋ０系断信号、（ｂ）は６４Ｋ１系断信号、
（ｃ）は強制切り替え信号、（ｄ）はイネーブル信号、
（ｅ）は位相差信号、（ｆ）はセレクト信号Ａ、（ｇ）
はセレクト信号Ｂ、（ｈ）はマスク信号、（ｉ）は位相
一致信号である。

【００５６】図１３のタイムチャートにおいて、（ａ）
は外部クロック、（ｂ）は位相一致微分パルス信号、
（ｃ）は発信器分周クロック、（ｄ）は分周カウンタの
Ｃo（キャリーアウト信号）、（ｅ）は位相一致判定部
２６のフリップフロップ５０の出力、（ｆ）は位相一致
信号である。

【００５７】図１４のタイムチャートにおいて、（ａ）
はゲートＧ１０の出力、（ｂ）はＧ７の出力、（ｃ）は
Ｇ８の出力、（ｄ）はＧ９の出力、（ｅ）は発信器分周
クロック、（ｆ）は外部クロック、（ｇ）は位相一致信
号、（ｈ）は位相一致微分パルス、（ｉ）はカウンタ４
０のキャリーアウト（Ｃo）信号、（ｊ）はカウンタ４
１のキャリーアウト（Ｃo）信号、（ｋ）はカウンタ４
０のロード（ＬＤ）信号、（ｌ）はカウンタ４１の設定
値（ここでは１５６）、（ｍ）はカウンタ４１のイネー
ブル（ＥＮ）信号、（ｎ）はカウンタ４１のロード（Ｌ
Ｄ）信号、（ｏ）はカウンタ４１のＱ出力、（ｐ）はセ
レクト信号Ｂ、（ｑ）はマスク信号である。

【００５８】このように構成された装置の動作を説明す
れば、以下の通りである。

【００５９】ＣＲＥＣ切替部５のセレクタは、切替制御
部２５からのセレクト信号Ａにより６４Ｋの０系クロッ
クと、６４Ｋの１系クロックを切り替える。断検出回路
２４では、０系及び１系クロックの断検出を行ない、断
を検出した場合には、切替制御部２５に６４Ｋ０系断検
出信号及び６４Ｋ１系断検出信号を送出する。

【００６０】位相比較部２１において、微分回路３０で
は、０系クロックの微分を行ない、その微分パルスがカ
ウンタ３１へロード信号（ＬＤ）として送出される（図
１１の（ｄ））。また、０系クロックと１系クロックを
インバータＧ２で反転したもののアンドをＧ３でとり、
カウンタイネーブル信号（ＥＮ）を生成する（図１１の
（ｅ））。

【００６１】カウンタ３１では、ロード信号（ＬＤ）に
よりカウンタ３１に０が設定され、イネーブル信号が
“Ｈigh”の期間、内部発振器１５をクロックとして６
４Ｋ０系のクロックと、６４Ｋ１系のクロックの位相差
をカウントする（図１１の（ｆ））。比較器３２では、
カウンタ３１のＱ出力が予め設定していた０系及び１系
クロックの位相差設定値“２０”を超えると、位相差判
定が“Ｈigh”になる（図１１の（ｈ））。そして、０
系クロックを反転した微分パルスを位相差ラッチ信号と
して位相差信号が生成される（図１１の（ｊ））。

【００６２】タンク回路６は、０系又は１系クロックが
断検出されてから、ＣＲＥＣ切替部５のセレクタで切り
替えが実行されるまでの期間に、０系又は１系クロック
に相当するクロックを生成してクロックを補正する。

【００６３】微分回路２７では、ＣＲＥＣ切替部５のセ
レクタで選択されているクロックを微分する。そして、
その立ち上がり微分は位相一致判定部２６の位相一致微
分パルスとなり、アンドゲートＧ１１に入る。また、該
位相一致微分パルスは発振クロック生成部２３のアンド
ゲートＧ５にも入力されている。

【００６４】切替制御部２５では、ＣＲＥＣ切替部５の
セレクタ及び発振クロック切替部１２のセレクタにおい
て、クロックを切り替えるための制御信号を生成する。
図１０に切替制御部２５のブロック図を、図１２にその
動作のタイムチャートを示す。図１２は０系クロックが
断し、０系クロックと１系クロックの位相差が設定値よ
りも大きく、強制切り替えが行われていない場合のタイ
ムチャートを示したものである。

【００６５】この場合、６４Ｋ０系断検出信号が“Ｌo
w”でクロック断が検出され、６４Ｋ１系は正常なので
ＳＲフリップフロップ６０のラッチ出力は（ｂ）に示す
ように“Ｈigh”となる。この信号であるセレクト信号
Ａは、ＣＲＥＣ切替部５のセレクタに送出されて、１系
クロックが選択される。

【００６６】そして、セレクト信号Ａは微分回路６２に
入り、微分パルスが生成される。この微分パルスと、比
較器３２の出力である位相差信号がナンドゲートＧ２１
に入力され、該ナンドゲートＧ２１の出力がＳＲフリッ
プフロップ６３のセット入力に入る。この結果、ＳＲフ
リップフロップ６３のＱ出力は“Ｈigh”になり、
（ｇ）に示すセレクト信号Ｂとして出力され、そのイン
バータＧ２３による反転信号が（ｈ）に示すマスク信号
として出力される。

【００６７】セレクト信号Ｂは発振クロック切替部１２
に選択信号として送出され、“Ｈigh”の時には発振ク
ロック生成部２３の出力、“Ｌow”の時には外部クロッ
ク（ここでは１系クロック）が選択される。

【００６８】発振クロック生成部２３では、８ビットカ
ウンタ４０において内部発振器１５の出力を分周し、外
部クロックと同じ６４ｋＨｚの発信器分周クロックを生
成する（図１４の（ｅ））。発振クロック切替部１２の
セレクタで発信器分周クロックを選択している場合は、
マスク信号が“Ｌow”であるため、アンドゲートＧ５が
閉じる。

【００６９】この結果、外部クロックと発信器分周クロ
ックとは図１４の（ｅ）と（ｆ）に示すように非同期に
なり、８ビットカウンタ４０のキャリー出力Ｃoがその
ままカウンタ４０のロード信号となって８ビットカウン
タ４０はフリーランする。

【００７０】また、この８ビットカウンタ４０の後に設
けた８ビットカウンタ４１において、変動率を設定した
場合には、発信器分周クロックの変動速度を任意に設定
することができる。

【００７１】８ビットカウンタ４１では、先ずセレクト
信号Ｂの立ち上がり微分により、設定値をロードする。
設定値は図１４の（ｌ）に示すように“１５６”であ
る。図９、図１４の場合には、８ビットカウンタ４１が
１００カウントすると、合計カウント数が２５６にな
り、図１４の（ｊ）に示すようにキャリー信号Ｃoが生
成される。

【００７２】この信号と８ビットカウンタ４０のキャリ
ー信号Ｃoとのオア条件出力が８ビットカウンタ４０の
ロード信号となる。即ち、８ビットカウンタ４０のキャ
リー信号Ｃoと８ビットカウンタ４１のキャリー信号Ｃo
とがオアゲートＧ９に入り、該オアゲートＧ９の出力が
８ビットカウンタ４０のロード入力に入っている。この
ようにすることで、６４Ｋ発信器分周クロックが１００
カウントすると、８ビットカウンタ４０のロード期間が
８ビットカウンタ４１のロード期間分長くなり、８ビッ
トカウンタ４０は遅れてカウントを開始する。

【００７３】この結果、発信器分周クロックは、１．５
６ｍｓ（１／（６４ｋＨｚ×１００））に１６，３８４
ＭＨｚの内部発振器１ビット変動する。変動中に外部ク
ロックと発信器分周クロックのエッジが図１４の（ｅ）
と（ｆ）に示すように一致すると、発振クロック切替部
１２は、発信器分周クロックから外部クロックに切り替
える。

【００７４】また、この時外部クロックの立ち下がり微
分パルス（微分回路２７の出力）が８ビットカウンタ４
０のロード信号となり、外部クロックと同じ位相の発信
器分周クロックが新たに生成される。

【００７５】位相一致判定部２６では、図１３の（ａ）
に示す外部クロックと（ｃ）に示す発信器分周クロック
の位相が一致すると、発振クロック生成部２３の８ビッ
トカウンタ４０から送出されるキャリー信号Ｃoを１ビ
ット遅延させたフリップフロップ５０の出力と図１３の
（ｂ）に示す位相一致微分パルスがアンドゲートＧ１１
を通り、（ｆ）に示す位相一致信号が生成される。そし
て、この位相一致信号は切替制御部２５へ送出され、セ
レクト信号Ｂが“Ｌow”となり、外部クロックが選択さ
れる。

【００７６】以上、説明したように、本発明によれば、
伝送装置に供給される二重化された位相が異なるクロッ
クの切り替えを行なった場合、内部発振器で生成したク
ロック変動により、伝送装置のクロックを滑らかに切り
替えることができる。このため、データエラーが生じな
い安定したクロックを供給することが可能となり、デー
タ伝送装置において、性能向上に寄与することができ
る。

【００７７】

【発明の効果】以上説明したように、本発明によれば、
以下の効果が得られる。

【００７８】（１）請求項１記載の発明によれば、該第
１のクロックから該第１のクロックに位相同期させた発
振器からの出力クロックにクロック切り替えを行なう過
程と、前記発振器からの出力クロックと前記第２のクロ
ックの位相差が所定値以下となった時に、前記発振器か
らの出力クロックから前記第２のクロックへとクロック
切り替えを行なう過程と、を含むことにより、システム
で要求されるＰＬＬ回路の出力信号の許容位相変動量を
満足することができる。

【００７９】（２）請求項２記載の発明によれば、該第
１のクロックから該第１のクロックに位相同期させた発
振器からの出力クロックにクロックの切り替えを行なう
第１切替え手段と、前記発振器からの出力クロックと前
記第２のクロックの位相差が所定値以下となったことを
検出する検出手段と、該検出により、前記発振器からの
出力クロックから前記第２のクロックへとクロック切り
替えを行なう第２切替え手段と、を含むことにより、シ
ステムで要求されるＰＬＬ回路の出力信号の許容位相変
動量を満足することができる。

【００８０】（３）請求項３記載の発明は、２以上の外
部クロックが入力され、かつ該外部クロック間でのクロ
ック切り替えを行なう機能を備えた伝送装置において、
切り替え前に用いていた一の外部クロックに位相同期さ
せた発振器からの出力クロックにクロック切り替え行な
う第１切替え手段と、前記発振器からの出力クロックと
他の外部クロックとの位相差が所定値以下になったこと
を検出する検出手段と、該検出により、前記発振器から
の出力クロックから該他の外部クロックへとクロック切
り替えを行なう第２切替え手段と、を含むことにより、
一のクロックから他のクロックへのクロック切り替えを
データエラー無しに行なうことができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施の形態例を示すブロック図であ
る。

【図３】通常時の動作波形を示す図である。

【図４】フリーラン時の動作波形を示す図である。

【図５】位相一致時の動作波形を示す図である。

【図６】本発明の装置内クロック変動の説明図である。

【図７】本発明の装置内クロックの他の変動の説明図で
ある。

【図８】本発明によるクロック切り替え動作を示すフロ
ーチャートである。

【図９】本発明の具体的構成例を示すブロック図であ
る。

【図１０】切替制御部の具体的構成例を示すブロック図
である。

【図１１】位相比較部の動作を示すタイムチャートであ
る。

【図１２】切替制御部の動作を示すタイムチャートであ
る。

【図１３】位相一致判定部の動作を示すタイムチャート
である。

【図１４】発振クロック生成部の動作を示すタイムチャ
ートである。

【図１５】従来回路の構成例を示すブロック図である。

【図１６】従来の装置内クロック変動の説明図である。

【符号の説明】

１０受信クロック切替部１２発振クロック切替部１５内部発振器２０クロック発生部

───────────────────────────────────────────────────── フロントページの続き (72)発明者中尾洋一福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内Ｆターム(参考） 5J106 AA04 BB02 CC03 CC21 DD03 DD06 DD09 DD17 DD43 DD48 EE01 EE06 FF06 GG18 HH10 KK05 5K014 AA01 CA06 FA01 5K028 AA15 NN31 QQ01 5K047 AA06 AA12 GG03 GG07 GG08 GG11 KK18 MM49 MM60 MM63

Claims

【特許請求の範囲】

【請求項１】第１のクロックから第２のクロックへの
クロック切替え方法において、該第１のクロックから該第１のクロックに位相同期させ
た発振器からの出力クロックにクロック切り替えを行な
う過程と、前記発振器からの出力クロックと前記第２のクロックの
位相差が所定値以下となった時に、前記発振器からの出
力クロックから前記第２のクロックへとクロック切り替
えを行なう過程と、を含むことを特徴とするクロック切替え方法
【請求項２】第１のクロックから第２のクロックへの
クロック切替え装置において、該第１のクロックから該第１のクロックに位相同期させ
た発振器からの出力クロックにクロックの切り替えを行
なう第１切替え手段と、前記発振器からの出力クロックと前記第２のクロックの
位相差が所定値以下となったことを検出する検出手段
と、該検出により、前記発振器からの出力クロックから前記
第２のクロックへとクロック切り替えを行なう第２切替
え手段と、を含むことを特徴とするクロック切替え装
置。
【請求項３】２以上の外部クロックが入力され、かつ
該外部クロック間でのクロック切り替えを行なう機能を
備えた伝送装置において、切り替え前に用いていた一の外部クロックに位相同期さ
せた発振器からの出力クロックにクロック切り替え行な
う第１切替え手段と、前記発振器からの出力クロックと他の外部クロックとの
位相差が所定値以下になったことを検出する検出手段
と、該検出により、前記発振器からの出力クロックから該他
の外部クロックへとクロック切り替えを行なう第２切替
え手段と、を含むことにより、該一のクロックから該他
のクロックへのクリック切り替えを実現することを特徴
とするクロック切替え装置。