JP2001244747A - 物理乱数発生装置用増幅回路及びそれを用いた物理乱数発生装置 - Google Patents
物理乱数発生装置用増幅回路及びそれを用いた物理乱数発生装置Info
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Abstract
(57)【要約】
【課題】 物理乱数発生装置用増幅回路の性能を向上さ
せる。 【解決手段】 微弱信号を増幅して物理乱数信号を発生
させるための物理乱数発生装置用増幅回路であって、第
１の非反転入力端子ＴＶｉｎ１＋と第１の反転入力端子
ＴＶｉｎ１−とを含む第１差動入力端子対と、第２の非
反転入力端子Ｔｖｉｎ２＋と第２の反転入力端子Ｔｖｉ
ｎ２−とを含む第２差動入力端子対と、第１及び第２差
動入力端子対から入力される信号の線形結合として差動
出力信号を出力する差動増幅部と、前記差動出力信号を
出力する第１の反転出力端子ＴＶＯ−と第１の非反転出
力端子ＴＶＯ＋とを含む第１差動出力端子対とを含む。
せる。 【解決手段】 微弱信号を増幅して物理乱数信号を発生
させるための物理乱数発生装置用増幅回路であって、第
１の非反転入力端子ＴＶｉｎ１＋と第１の反転入力端子
ＴＶｉｎ１−とを含む第１差動入力端子対と、第２の非
反転入力端子Ｔｖｉｎ２＋と第２の反転入力端子Ｔｖｉ
ｎ２−とを含む第２差動入力端子対と、第１及び第２差
動入力端子対から入力される信号の線形結合として差動
出力信号を出力する差動増幅部と、前記差動出力信号を
出力する第１の反転出力端子ＴＶＯ−と第１の非反転出
力端子ＴＶＯ＋とを含む第１差動出力端子対とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、物理乱数発生に用
いられる微小信号用増幅回路及びそれを用いた物理乱数
発生装置に関する。
いられる微小信号用増幅回路及びそれを用いた物理乱数
発生装置に関する。
【０００２】
【従来の技術】乱数を発生させる手段の１つとして、ツ
ェナーダイオードやアバランシェダイオード等が有する
白色雑音を利用して物理乱数を発生する方法がある。
ェナーダイオードやアバランシェダイオード等が有する
白色雑音を利用して物理乱数を発生する方法がある。
【０００３】白色雑音は、数１０μＶｒｍｓ程度の振幅
を有する微小な信号である。白色雑音を用いると、物理
的にほぼ完全にランダムな信号を発生するため純度の高
い乱数を得ることができる。但し、白色雑音の電圧振幅
は小さいため、実際に利用可能な程度の振幅を有する乱
数を取り出すためには、数１００倍程度の増幅率を有す
る増幅回路を用いて白色雑音を増幅する必要がある。
を有する微小な信号である。白色雑音を用いると、物理
的にほぼ完全にランダムな信号を発生するため純度の高
い乱数を得ることができる。但し、白色雑音の電圧振幅
は小さいため、実際に利用可能な程度の振幅を有する乱
数を取り出すためには、数１００倍程度の増幅率を有す
る増幅回路を用いて白色雑音を増幅する必要がある。
【０００４】図７に、従来から用いられている増幅回路
を示す。ＭＯＳ型トランジスタを用いた例を示す。
を示す。ＭＯＳ型トランジスタを用いた例を示す。
【０００５】増幅回路Ａは、差動型の増幅回路である。
２つのＭＯＳ型のトランジスタ１０１ａ、１０１ｂのソ
ース端子Ｓ１とソース端子Ｓ２とが接続されている。ソ
ース端子Ｓ１、Ｓ２は、電流源２を介して接地されてい
る。
２つのＭＯＳ型のトランジスタ１０１ａ、１０１ｂのソ
ース端子Ｓ１とソース端子Ｓ２とが接続されている。ソ
ース端子Ｓ１、Ｓ２は、電流源２を介して接地されてい
る。
【０００６】ＭＯＳ型のトランジスタ１０１ａ、１０１
ｂのドレイン端子Ｄ１、Ｄ２は、例えば、負荷抵抗１０
３ａ、１０３ｂを介して電源電圧ＶDDに接続されてい
る。ドレイン端子Ｄ１と負荷抵抗１０３ａとの相互接続
点が反転出力端子ＴＶｏｕｔ−に接続され、ドレイン端
子Ｄ２と負荷抵抗１０３ｂとの間の相互接続点が非反転
出力端子ＴＶｏｕｔ＋に接続されている。
ｂのドレイン端子Ｄ１、Ｄ２は、例えば、負荷抵抗１０
３ａ、１０３ｂを介して電源電圧ＶDDに接続されてい
る。ドレイン端子Ｄ１と負荷抵抗１０３ａとの相互接続
点が反転出力端子ＴＶｏｕｔ−に接続され、ドレイン端
子Ｄ２と負荷抵抗１０３ｂとの間の相互接続点が非反転
出力端子ＴＶｏｕｔ＋に接続されている。
【０００７】ＭＯＳ型のトランジスタ１０１ａ、１０１
ｂのゲート端子Ｇ１とＧ２とは、それぞれ、非反転入力
端子ＴＶｉｎ＋と反転入力端子ＴＶｉｎ−とに接続され
ている。
ｂのゲート端子Ｇ１とＧ２とは、それぞれ、非反転入力
端子ＴＶｉｎ＋と反転入力端子ＴＶｉｎ−とに接続され
ている。
【０００８】上記の差動型増幅回路Ａは、デュアルエン
ドの回路である。デュアルエンドの回路は、シングルエ
ンドの増幅器とは異なり回路構成が対称となるため、例
えば電源電圧ＶDDの変動があった場合に、その影響は反
転出力端子ＴＶｏｕｔ−及び非反転出力ＴＶｏｕｔ＋の
両方に現れる。差動出力としては電源電圧の変動の影響
が打ち消されるため、微小信号の増幅に適している。
ドの回路である。デュアルエンドの回路は、シングルエ
ンドの増幅器とは異なり回路構成が対称となるため、例
えば電源電圧ＶDDの変動があった場合に、その影響は反
転出力端子ＴＶｏｕｔ−及び非反転出力ＴＶｏｕｔ＋の
両方に現れる。差動出力としては電源電圧の変動の影響
が打ち消されるため、微小信号の増幅に適している。
【０００９】
【発明が解決しようとする課題】図８に、差動増幅器の
入出力特性を示す。横軸は入力電圧Ｖｉｎ（Ｖｉｎ+−
Ｖｉｎ-）、縦軸は出力電圧Ｖｏｕｔ（Ｖｏｕｔ＋、Ｖ
ｏｕｔ−）である。
入出力特性を示す。横軸は入力電圧Ｖｉｎ（Ｖｉｎ+−
Ｖｉｎ-）、縦軸は出力電圧Ｖｏｕｔ（Ｖｏｕｔ＋、Ｖ
ｏｕｔ−）である。
【００１０】アバランシェダイオードの白色雑音を増幅
して利用する場合のように非常に微小な振幅を増幅する
場合には、トランジスタ１０１ａとトランジスタ１０１
ｂとの間に、わずかでも特性のバラツキ、例えば、しき
い値電圧（Ｖｔｈ）のバラツキが存在するだけでも以下
のような問題が生じる。
して利用する場合のように非常に微小な振幅を増幅する
場合には、トランジスタ１０１ａとトランジスタ１０１
ｂとの間に、わずかでも特性のバラツキ、例えば、しき
い値電圧（Ｖｔｈ）のバラツキが存在するだけでも以下
のような問題が生じる。
【００１１】非常に微小な振幅を増幅する場合、２つの
トランジスタ１０１ａと１０１ｂとが全く同一の特性で
入力オフセットがゼロであれば増幅回路は図８のＡで示
される領域内で動作するために入出力特性は線形で歪み
も少ないが、２つのトランジスタ１０１ａと１０１ｂと
の間にわずか数ｍＶ程度の入力オフセットが存在するだ
けでも、増幅回路の動作範囲は、図８のＢで表される範
囲までずれてしまう。
トランジスタ１０１ａと１０１ｂとが全く同一の特性で
入力オフセットがゼロであれば増幅回路は図８のＡで示
される領域内で動作するために入出力特性は線形で歪み
も少ないが、２つのトランジスタ１０１ａと１０１ｂと
の間にわずか数ｍＶ程度の入力オフセットが存在するだ
けでも、増幅回路の動作範囲は、図８のＢで表される範
囲までずれてしまう。
【００１２】Ｂの範囲で動作させると、入出力特性が非
線形になっており、出力波形に歪みが生じる。
線形になっており、出力波形に歪みが生じる。
【００１３】入力オフセットは入力信号と同様に数１０
０倍の増幅率で増幅されて出力に現れるため、出力のオ
フセットとしては数１００ｍＶから１Ｖ程度という非常
に大きな値となってしまう。
０倍の増幅率で増幅されて出力に現れるため、出力のオ
フセットとしては数１００ｍＶから１Ｖ程度という非常
に大きな値となってしまう。
【００１４】回路構成としては対称であっても、動作状
態が非対称になるため、反転出力と非反転出力との対称
性がなくなる。電源の変動の影響を打ち消す作用が弱ま
り、出力信号のノイズの低減という観点からも好ましく
ない。
態が非対称になるため、反転出力と非反転出力との対称
性がなくなる。電源の変動の影響を打ち消す作用が弱ま
り、出力信号のノイズの低減という観点からも好ましく
ない。
【００１５】本発明の目的は、物理乱数発生素子のよう
に信号波形の振幅幅が微小な素子の出力電圧を増幅する
のに適した物理乱数発生装置用増幅回路及びそれを用い
た物理乱数発生装置を提供することである。
に信号波形の振幅幅が微小な素子の出力電圧を増幅する
のに適した物理乱数発生装置用増幅回路及びそれを用い
た物理乱数発生装置を提供することである。
【００１６】
【課題を解決するための手段】本発明の一観点によれ
ば、微弱信号を増幅して物理乱数信号を発生させるため
の物理乱数発生装置用増幅回路であって、第１の非反転
入力端子と第１の反転入力端子とを含む第１差動入力端
子対と、第２の非反転入力端子と第２の反転入力端子と
を含む第２差動入力端子対と、該第１及び第２差動入力
端子対から入力される信号の線形結合として差動出力信
号を出力する差動増幅部と、前記差動出力信号を出力す
る第１の反転出力端子と第１の非反転出力端子とを含む
物理乱数発生装置用増幅回路が提供される。
ば、微弱信号を増幅して物理乱数信号を発生させるため
の物理乱数発生装置用増幅回路であって、第１の非反転
入力端子と第１の反転入力端子とを含む第１差動入力端
子対と、第２の非反転入力端子と第２の反転入力端子と
を含む第２差動入力端子対と、該第１及び第２差動入力
端子対から入力される信号の線形結合として差動出力信
号を出力する差動増幅部と、前記差動出力信号を出力す
る第１の反転出力端子と第１の非反転出力端子とを含む
物理乱数発生装置用増幅回路が提供される。
【００１７】
【発明の実施の形態】図１から図５までに基づき、本発
明の一実施の形態による物理乱数発生装置用増幅回路に
ついて説明する。
明の一実施の形態による物理乱数発生装置用増幅回路に
ついて説明する。
【００１８】図１は、物理乱数発生装置用増幅回路Ｂの
回路ブロック図である。物理乱数発生装置用増幅回路Ｂ
は、差動型のアンプ部ＡＰ（差動増幅器）と差動型低域
通過フィルター（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）回
路ＬＰＦとを有している。
回路ブロック図である。物理乱数発生装置用増幅回路Ｂ
は、差動型のアンプ部ＡＰ（差動増幅器）と差動型低域
通過フィルター（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）回
路ＬＰＦとを有している。
【００１９】図２及び図３にアンプ部ＡＰの詳細な回路
図を示す。
図を示す。
【００２０】図２は、差動型のアンプ部ＡＰの全体構成
を示す回路図であり、図３はアンプ部ＡＰの負荷回路部
ＬＳ（図２の点線で囲んだ部分）の回路図を示す。
を示す回路図であり、図３はアンプ部ＡＰの負荷回路部
ＬＳ（図２の点線で囲んだ部分）の回路図を示す。
【００２１】アンプ部ＡＰは、２つの差動型の増幅回路
ＤＡ１、ＤＡ２と、出力回路ＯＣとを含む。
ＤＡ１、ＤＡ２と、出力回路ＯＣとを含む。
【００２２】第１の差動増幅回路ＤＡ１においては、２
つのｎチャネルＭＯＳトランジスタＭ１ａ、Ｍ１ｂのソ
ース端子Ｓ１ａ、Ｓ１ｂとが相互に接続され、その相互
接続点から例えば１００μＡの定電流源Ｃ１を介して接
地されている。
つのｎチャネルＭＯＳトランジスタＭ１ａ、Ｍ１ｂのソ
ース端子Ｓ１ａ、Ｓ１ｂとが相互に接続され、その相互
接続点から例えば１００μＡの定電流源Ｃ１を介して接
地されている。
【００２３】ＭＯＳ型のトランジスタＭ１ａ、Ｍ１ｂの
ゲート端子Ｇ１ａとＧ１ｂは、それぞれ、第１の非反転
入力端子ＴＶｉｎ１＋と第１の反転入力端子ＴＶｉｎ１
−とに接続されている。
ゲート端子Ｇ１ａとＧ１ｂは、それぞれ、第１の非反転
入力端子ＴＶｉｎ１＋と第１の反転入力端子ＴＶｉｎ１
−とに接続されている。
【００２４】ＭＯＳトランジスタＭ１ａ、Ｍ１ｂのドレ
イン端子Ｄ１ａ、Ｄ１ｂは、例えば、それぞれ１００μ
Ａの定電流源３ａ、３ｂを介して電源電圧ＶDDに接続さ
れている。
イン端子Ｄ１ａ、Ｄ１ｂは、例えば、それぞれ１００μ
Ａの定電流源３ａ、３ｂを介して電源電圧ＶDDに接続さ
れている。
【００２５】ドレイン端子Ｄ１ａと定電流源３ａとの相
互接続点をＡ−と称する。ドレイン端子Ｄ１ｂと定電流
源３ｂとの相互接続点をＡ＋と称する。
互接続点をＡ−と称する。ドレイン端子Ｄ１ｂと定電流
源３ｂとの相互接続点をＡ＋と称する。
【００２６】第２の差動増幅回路ＤＡ２においては、２
つのｎチャネルＭＯＳトランジスタＭ２ａ、Ｍ２ｂのソ
ース端子Ｓ２ａ、Ｓ２ｂとが相互に接続され、その相互
接続点から、例えば１００μＡの定電流源Ｃ２を介して
接地されている。
つのｎチャネルＭＯＳトランジスタＭ２ａ、Ｍ２ｂのソ
ース端子Ｓ２ａ、Ｓ２ｂとが相互に接続され、その相互
接続点から、例えば１００μＡの定電流源Ｃ２を介して
接地されている。
【００２７】ＭＯＳ型のトランジスタＭ２ａ、Ｍ２ｂの
ゲート端子Ｇ２ａとＧ２ｂは、それぞれ、第２の非反転
入力端子ＴＶｉｎ２＋と第２の反転入力端子ＴＶｉｎ２
−とに接続されている。
ゲート端子Ｇ２ａとＧ２ｂは、それぞれ、第２の非反転
入力端子ＴＶｉｎ２＋と第２の反転入力端子ＴＶｉｎ２
−とに接続されている。
【００２８】ＭＯＳトランジスタＭ２ａ、Ｍ２ｂのドレ
イン端子Ｄ２ａ、Ｄ２ｂは、定電流源３ｃ、３ｄを介し
て電源電圧ＶDDに接続されている。ドレイン端子Ｄ２ａ
と定電流源３ｃとの間の相互接続点をＢ−と、ドレイン
端子Ｄ２ｂと定電流源３ｄとの相互接続点をＢ＋と称す
る。
イン端子Ｄ２ａ、Ｄ２ｂは、定電流源３ｃ、３ｄを介し
て電源電圧ＶDDに接続されている。ドレイン端子Ｄ２ａ
と定電流源３ｃとの間の相互接続点をＢ−と、ドレイン
端子Ｄ２ｂと定電流源３ｄとの相互接続点をＢ＋と称す
る。
【００２９】相互接続点Ａ−と相互接続点Ｂ−とが非反
転出力ＯＣ+に接続されている。相互接続点Ａ＋と相互
接続点Ｂ＋とが反転出力ＯＣ-に接続されている。
転出力ＯＣ+に接続されている。相互接続点Ａ＋と相互
接続点Ｂ＋とが反転出力ＯＣ-に接続されている。
【００３０】出力回路ＯＣは、２つのｐ型ＭＯＳトラン
ジスタＭ３ａ、Ｍ３ｂと、負荷回路ＬＳとを含む。負荷
回路ＬＳは、負荷Ｚａと負荷Ｚｂとを含む。
ジスタＭ３ａ、Ｍ３ｂと、負荷回路ＬＳとを含む。負荷
回路ＬＳは、負荷Ｚａと負荷Ｚｂとを含む。
【００３１】増幅回路ＤＡ１、ＤＡ２からの反転出力配
線ＯＣ-、非反転出力配線ＯＣ+は、２つの出力信号は、
それぞれ２つのＭＯＳトランジスタＭ３ａ、Ｍ３ｂのソ
ース端子Ｓ３ａ、Ｓ３ｂに接続される。
線ＯＣ-、非反転出力配線ＯＣ+は、２つの出力信号は、
それぞれ２つのＭＯＳトランジスタＭ３ａ、Ｍ３ｂのソ
ース端子Ｓ３ａ、Ｓ３ｂに接続される。
【００３２】トランジスタＭ３ａのドレイン端子Ｄ３ａ
とトランジスタＭ３ｂのドレイン端子Ｄ３ｂとが負荷回
路部ＬＳの負荷Ｚａと負荷Ｚｂとに接続される。ドレイ
ン端子Ｄ３ａと負荷Ｚａとの相互接続点が、第１の反転
出力端子ＴＶ０−に接続されている。ドレイン端子Ｄ３
ｂと負荷Ｚｂとの間の相互接続点が、第１の非反転出力
端子ＴＶ０＋に接続されている。
とトランジスタＭ３ｂのドレイン端子Ｄ３ｂとが負荷回
路部ＬＳの負荷Ｚａと負荷Ｚｂとに接続される。ドレイ
ン端子Ｄ３ａと負荷Ｚａとの相互接続点が、第１の反転
出力端子ＴＶ０−に接続されている。ドレイン端子Ｄ３
ｂと負荷Ｚｂとの間の相互接続点が、第１の非反転出力
端子ＴＶ０＋に接続されている。
【００３３】上記アンプの動作について簡単に説明す
る。増幅回路ＤＡ１の差動入力電圧に応じて得られる差
動出力電流が、相互接続点Ａ＋、Ａ−から出力される。
増幅回路ＤＡ２の差動入力電圧に応じて得られる差動出
力電流が、相互接続点Ｂ＋、Ｂ−から出力される。これ
らの差動出力電流が、非反転出力ＯＣ＋、ＯＣ−のノー
ドで加算され、出力回路中の負荷によって電圧に変換さ
れて出力される。
る。増幅回路ＤＡ１の差動入力電圧に応じて得られる差
動出力電流が、相互接続点Ａ＋、Ａ−から出力される。
増幅回路ＤＡ２の差動入力電圧に応じて得られる差動出
力電流が、相互接続点Ｂ＋、Ｂ−から出力される。これ
らの差動出力電流が、非反転出力ＯＣ＋、ＯＣ−のノー
ドで加算され、出力回路中の負荷によって電圧に変換さ
れて出力される。
【００３４】より詳細に回路動作を説明すると、以下の
ようになる。
ようになる。
【００３５】ゲート端子Ｇ１ａ、Ｇ１ｂに入力される入
力電圧が等しい状態においては、ｎ型のＭＯＳトランジ
スタＭ１ａ、Ｍ１ｂに流れるドレイン電流が等しい。電
流保存則により、ｎ型のＭＯＳトランジスタＭ１ａ、Ｍ
１ｂに流れるドレイン電流は、それぞれ５０μＡとな
る。相互接続点（節点）Ａ−と相互接続点（節点）Ａ＋
とから、それぞれ５０μＡずつの電流が流れる。
力電圧が等しい状態においては、ｎ型のＭＯＳトランジ
スタＭ１ａ、Ｍ１ｂに流れるドレイン電流が等しい。電
流保存則により、ｎ型のＭＯＳトランジスタＭ１ａ、Ｍ
１ｂに流れるドレイン電流は、それぞれ５０μＡとな
る。相互接続点（節点）Ａ−と相互接続点（節点）Ａ＋
とから、それぞれ５０μＡずつの電流が流れる。
【００３６】第２の増幅回路ＤＡ２についても同様に、
相互接続点（節点）Ｂ−と相互接続点（節点）Ｂ＋とか
ら、それぞれ５０μＡずつの電流が流れる。
相互接続点（節点）Ｂ−と相互接続点（節点）Ｂ＋とか
ら、それぞれ５０μＡずつの電流が流れる。
【００３７】これらの電流が加算されて、第１の反転出
力端子ＴＶＯ−と第１の非反転出力端子ＴＶＯ＋とか
ら、トランジスタＭ３ａ及びトランジスタＭ３ｂを通し
て１００μＡずつの電流が、負荷Ｚａ及びＺｂに流れ
る。
力端子ＴＶＯ−と第１の非反転出力端子ＴＶＯ＋とか
ら、トランジスタＭ３ａ及びトランジスタＭ３ｂを通し
て１００μＡずつの電流が、負荷Ｚａ及びＺｂに流れ
る。
【００３８】第１の増幅回路ＤＡ１に、差動電圧＜ｖ１
＞＝（Ｖｉｎ１＋）−（Ｖｉｎ１−）が入力されると、
第１の非反転出力端子ＴＶｏｕｔ１−と第１の反転出力
端子ＴＶｏｕｔ１＋からの差動出力電流＜ｉ１＞は、＜
ｉ１＞＝ｇm１・＜ｖ１＞で表される。
＞＝（Ｖｉｎ１＋）−（Ｖｉｎ１−）が入力されると、
第１の非反転出力端子ＴＶｏｕｔ１−と第１の反転出力
端子ＴＶｏｕｔ１＋からの差動出力電流＜ｉ１＞は、＜
ｉ１＞＝ｇm１・＜ｖ１＞で表される。
【００３９】ｇm１はトランジスタＭ１ａ、Ｍ１ｂの相
互コンダクタンスである。
互コンダクタンスである。
【００４０】同様に、第２の増幅回路ＤＡ２に、差動電
圧＜ｖ２＞＝（Ｖｉｎ２＋）−（Ｖｉｎ２−）が入力さ
れると、節点Ｂ−と節点Ｂ＋とから流れる差動出力電流
＜ｉ２＞は、＜ｉ２＞＝ｇm２・＜ｖ２＞で表される。
圧＜ｖ２＞＝（Ｖｉｎ２＋）−（Ｖｉｎ２−）が入力さ
れると、節点Ｂ−と節点Ｂ＋とから流れる差動出力電流
＜ｉ２＞は、＜ｉ２＞＝ｇm２・＜ｖ２＞で表される。
【００４１】ｇm２はトランジスタＭ２ａ、Ｍ２ｂの相
互コンダクタンスである。
互コンダクタンスである。
【００４２】これらの差動入力電流＜ｉ１＞と＜ｉ２＞
とがそれぞれ加算された電流は、ゲート接地（ＢＩＡＳ
端子が接地されている。）されたカスコードトランジス
タＭ３ａ、Ｍ３ｂを通って負荷Ｚａ、Ｚｂを流れる。
とがそれぞれ加算された電流は、ゲート接地（ＢＩＡＳ
端子が接地されている。）されたカスコードトランジス
タＭ３ａ、Ｍ３ｂを通って負荷Ｚａ、Ｚｂを流れる。
【００４３】差動出力として、＜ＶＯ＞＝−Ｒｏｕｔ・
｛＜ｉ１＞＋＜ｉ２＞｝＝ｇｍ１・Ｒｏｕｔ・＜ｖ１＞
＋ｇｍ２・Ｒｏｕｔ・＜ｖ２＞が得られる。
｛＜ｉ１＞＋＜ｉ２＞｝＝ｇｍ１・Ｒｏｕｔ・＜ｖ１＞
＋ｇｍ２・Ｒｏｕｔ・＜ｖ２＞が得られる。
【００４４】ここで、ｇｍ１・Ｒｏｕｔ＝Ａｄ、ｇｍ２
・Ｒｏｕｔ＝Ｂｄとおくと、＜ＶＯ＞＝Ａｄ・＜ｖ１＞
＋Ｂｄ・＜ｖ２＞が成り立つ。
・Ｒｏｕｔ＝Ｂｄとおくと、＜ＶＯ＞＝Ａｄ・＜ｖ１＞
＋Ｂｄ・＜ｖ２＞が成り立つ。
【００４５】増幅率はコンダクタンスと負荷抵抗で決ま
る。ｇｍ１≒ｇｍ２＝１ｍＭｈｏと仮定すると、４０ｄ
Ｂの差動増幅率を得るためには、Ｒｏｕｔとして１００
ｋΩの値が必要となる。バイアス電流を１００μＡとす
ると、出力の動作点は１０Ｖと非常に高い値になるた
め、単純な抵抗を負荷として用いると、電源電圧の制約
が大きくなる。
る。ｇｍ１≒ｇｍ２＝１ｍＭｈｏと仮定すると、４０ｄ
Ｂの差動増幅率を得るためには、Ｒｏｕｔとして１００
ｋΩの値が必要となる。バイアス電流を１００μＡとす
ると、出力の動作点は１０Ｖと非常に高い値になるた
め、単純な抵抗を負荷として用いると、電源電圧の制約
が大きくなる。
【００４６】図３に示すように、負荷回路部ＬＳは、４
つのｎ型ＭＯＳトランジスタＭ４ａ、Ｍ４ｂ、Ｍ４ｃ、
Ｍ４ｄを含む。４つのトランジスタＭ４ａ、Ｍ４ｂ、Ｍ
４ｃ、Ｍ４ｄのソース端子Ｓ４ａ、Ｓ４ｂ、Ｓ４ｃ、Ｓ
４ｄが全て共通に接続され、電流源Ｃ１、Ｃ２（図２）
の一端と共通に接地されている。
つのｎ型ＭＯＳトランジスタＭ４ａ、Ｍ４ｂ、Ｍ４ｃ、
Ｍ４ｄを含む。４つのトランジスタＭ４ａ、Ｍ４ｂ、Ｍ
４ｃ、Ｍ４ｄのソース端子Ｓ４ａ、Ｓ４ｂ、Ｓ４ｃ、Ｓ
４ｄが全て共通に接続され、電流源Ｃ１、Ｃ２（図２）
の一端と共通に接地されている。
【００４７】より詳細に接続関係を説明すると、トラン
ジスタＭ４ａとトランジスタＭ４ｂとのゲート端子Ｇ４
ａとＧ４ｂとが接続されるとともに、トランジスタＭ４
ａ、Ｍ４ｃのドレイン端子Ｄ４ａ、Ｄ４ｃと接続され
る。これらの端子は、トランジスタＭ３ａのドレイン端
子Ｄ３ａと接続される。
ジスタＭ４ａとトランジスタＭ４ｂとのゲート端子Ｇ４
ａとＧ４ｂとが接続されるとともに、トランジスタＭ４
ａ、Ｍ４ｃのドレイン端子Ｄ４ａ、Ｄ４ｃと接続され
る。これらの端子は、トランジスタＭ３ａのドレイン端
子Ｄ３ａと接続される。
【００４８】トランジスタＭ４ｃとトランジスタＭ４ｄ
とのゲート端子Ｇ４ｃとＧ４ｄとが接続されるととも
に、トランジスタＭ４ｂ、Ｍ４ｄのドレイン端子Ｄ４
ｂ、Ｄ４ｄと接続される。
とのゲート端子Ｇ４ｃとＧ４ｄとが接続されるととも
に、トランジスタＭ４ｂ、Ｍ４ｄのドレイン端子Ｄ４
ｂ、Ｄ４ｄと接続される。
【００４９】これらの端子は、トランジスタＭ３ｂのド
レイン端子Ｄ３ｄに接続される。
レイン端子Ｄ３ｄに接続される。
【００５０】反転出力配線ＯＣ−の電流ｉ-は、トラン
ジスタＭ４ａ、Ｍ４ｃに分流する。非反転出力配線ＯＣ
＋の電流ｉ+は、トランジスタＭ４ｂ、Ｍ４ｄに分流す
る。
ジスタＭ４ａ、Ｍ４ｃに分流する。非反転出力配線ＯＣ
＋の電流ｉ+は、トランジスタＭ４ｂ、Ｍ４ｄに分流す
る。
【００５１】負荷回路部ＬＳの動作について説明する。
【００５２】Ｍ４ａからＭ４ｄまでのトランジスタは、
全て同じ特性をもつと仮定する。コンダクタンスをｇｍ
４とし、ドレイン抵抗をｒｄｓ４とする。
全て同じ特性をもつと仮定する。コンダクタンスをｇｍ
４とし、ドレイン抵抗をｒｄｓ４とする。
【００５３】一般的に、ｇｍの値としては数１００μＭ
ｈｏ、ｒｄｓの値としては数１００ｋΩ程度に設定す
る。このような条件下で、以下に小信号解析にて動作を
説明する。
ｈｏ、ｒｄｓの値としては数１００ｋΩ程度に設定す
る。このような条件下で、以下に小信号解析にて動作を
説明する。
【００５４】各トランジスタを流れる電流は以下のよう
になる。
になる。
【００５５】 ｉａ＝ｇｍ４・（ｖ−）＋（ｖ−／ｒｄｓ４） ｉｂ＝ｇｍ４・（ｖ−）＋（ｖ＋／ｒｄｓ４） ｉｃ＝ｇｍ４・（ｖ＋）＋（ｖ−／ｒｄｓ４） ｉｂ＝ｇｍ４・（ｖ＋）＋（ｖ＋／ｒｄｓ４）
【００５６】ここで、ｉ＋＝ｉｂ＋ｉｄの関係から、 ｉ＋＝ｇｍ４・（ｖ−）＋（ｖ＋／ｒｄｓ４）＋ｇｍ４
・（ｖ＋）＋（ｖ＋／ｒｄｓ４） ｉ−＝ｉａ＋ｉｃの関係から、 ｉ−＝ｇｍ４・（ｖ−）＋（ｖ−／ｒｄｓ４）＋ｇｍ４
・（ｖ＋）＋（ｖ−／ｒｄｓ４） 従って、（ｉ＋）−（ｉ−）＝｛ｇｍ４・（ｖ−）＋
（ｖ＋／ｒｄｓ４）＋ｇｍ４・（ｖ＋）＋（ｖ＋／ｒｄ
ｓ４）｝−｛ｇｍ４・（ｖ−）＋（ｖ−／ｒｄｓ４）＋
ｇｍ４・（ｖ＋）＋（ｖ−／ｒｄｓ４）｝＝２｛（ｖ
＋）−（ｖ−）｝／ｒｄｓ４となる。
・（ｖ＋）＋（ｖ＋／ｒｄｓ４） ｉ−＝ｉａ＋ｉｃの関係から、 ｉ−＝ｇｍ４・（ｖ−）＋（ｖ−／ｒｄｓ４）＋ｇｍ４
・（ｖ＋）＋（ｖ−／ｒｄｓ４） 従って、（ｉ＋）−（ｉ−）＝｛ｇｍ４・（ｖ−）＋
（ｖ＋／ｒｄｓ４）＋ｇｍ４・（ｖ＋）＋（ｖ＋／ｒｄ
ｓ４）｝−｛ｇｍ４・（ｖ−）＋（ｖ−／ｒｄｓ４）＋
ｇｍ４・（ｖ＋）＋（ｖ−／ｒｄｓ４）｝＝２｛（ｖ
＋）−（ｖ−）｝／ｒｄｓ４となる。
【００５７】Ｒｏｕｔとしては、ｒｄｓ４／２、すなわ
ち数１００ｋΩという高い等価抵抗値を示すことにな
る。Ａｃｔｉｖｅ Ｌｏａｄを用いることにより、小信
号的に高い抵抗値が得られる。
ち数１００ｋΩという高い等価抵抗値を示すことにな
る。Ａｃｔｉｖｅ Ｌｏａｄを用いることにより、小信
号的に高い抵抗値が得られる。
【００５８】図４に差動型低域通過フィルターＬＰＦの
回路図を示す。
回路図を示す。
【００５９】差動型低域通過フィルターＬＰＦは、１対
の差動入力端子ＴＸ＋，ＴＸ−と、１対の差動出力端子
ＴＹ＋，ＴＹ−とを有している。
の差動入力端子ＴＸ＋，ＴＸ−と、１対の差動出力端子
ＴＹ＋，ＴＹ−とを有している。
【００６０】差動入力端子ＴＸ＋と差動出力端子ＴＹ＋
との間に第１の抵抗Ｒ１が接続され、同様に、差動入力
端子ＴＸ−と差動出力端子ＴＹ−との間に第２の抵抗Ｒ
２が接続されている。差動出力端子ＴＹ＋，ＴＹ−の間
には第１の容量Ｃ１が接続されている。第１の容量Ｃ１
は、抵抗Ｒ１、Ｒ２と共にＲＣ回路を構成する。
との間に第１の抵抗Ｒ１が接続され、同様に、差動入力
端子ＴＸ−と差動出力端子ＴＹ−との間に第２の抵抗Ｒ
２が接続されている。差動出力端子ＴＹ＋，ＴＹ−の間
には第１の容量Ｃ１が接続されている。第１の容量Ｃ１
は、抵抗Ｒ１、Ｒ２と共にＲＣ回路を構成する。
【００６１】回路全体の接続関係について説明する。
【００６２】図１の全体ブロック図に示すように、アン
プ部ＡＰの第１の非反転出力端子ＴＶＯ−と第１の反転
出力端子ＴＶＯ＋は、増幅器の最終的な反転出力端子Ｔ
Ｏ−と非反転出力端子ＴＯ＋とに接続されている。
プ部ＡＰの第１の非反転出力端子ＴＶＯ−と第１の反転
出力端子ＴＶＯ＋は、増幅器の最終的な反転出力端子Ｔ
Ｏ−と非反転出力端子ＴＯ＋とに接続されている。
【００６３】第１の反転出力端子ＴＶＯ−及び第１の非
反転出力端子ＴＶＯ＋から出力された信号は、低域通過
フィルターＬＰＦを通してアンプ部ＡＰの第１の非反転
入力端子ＴＶｉｎ１＋、第１の反転入力端子ＴＶｉｎ１
−にフィードバックされる。ネガティブフィードバック
回路が形成される。
反転出力端子ＴＶＯ＋から出力された信号は、低域通過
フィルターＬＰＦを通してアンプ部ＡＰの第１の非反転
入力端子ＴＶｉｎ１＋、第１の反転入力端子ＴＶｉｎ１
−にフィードバックされる。ネガティブフィードバック
回路が形成される。
【００６４】増幅回路Ｂの動作について理論的に説明す
る。
る。
【００６５】上記の増幅回路Ｂにおいて、＜ＶＯ＞＝＜
ＶＯ＋＞−＜ＶＯ−＞、＜Ｖ１＞＝＜Ｖｉｎ１＋＞−＜
Ｖｉｎ１−＞、＜Ｖ２＞＝＜Ｖｉｎ２＋＞−＜Ｖｉｎ２
−＞である。
ＶＯ＋＞−＜ＶＯ−＞、＜Ｖ１＞＝＜Ｖｉｎ１＋＞−＜
Ｖｉｎ１−＞、＜Ｖ２＞＝＜Ｖｉｎ２＋＞−＜Ｖｉｎ２
−＞である。
【００６６】増幅回路Ｂの伝達関数は、以下のように表
されるものとする。
されるものとする。
【００６７】＜ＶＯ＞＝−Ａｄ（ｓ）・＜Ｖ１＞−Ｂｄ
（ｓ）・＜Ｖ２＞ ここで、差動出力端子ＴＶ０（＋、−）から第１の差動
入力端子ＴＶｉｎ１（＋、−）に対してｆ（ｓ）の帰還
係数ｆ（ｓ）（Ｆｅｅｄｂａｃｋ ｆａｃｔｏｒ）で帰
還をかけると、閉回路における伝達関数は以下のように
表される。
（ｓ）・＜Ｖ２＞ ここで、差動出力端子ＴＶ０（＋、−）から第１の差動
入力端子ＴＶｉｎ１（＋、−）に対してｆ（ｓ）の帰還
係数ｆ（ｓ）（Ｆｅｅｄｂａｃｋ ｆａｃｔｏｒ）で帰
還をかけると、閉回路における伝達関数は以下のように
表される。
【００６８】＜ＶＯ＞＝−Ａｄ（ｓ）・ｆ（ｓ）・＜Ｖ
Ｏ＞−Ｂｄ（ｓ）・＜Ｖ２＞ 従って、｛１＋Ａｄ（ｓ）・ｆ（ｓ）｝・＜ＶＯ＞＝−
Ｂｄ（ｓ）・＜Ｖ２＞である。
Ｏ＞−Ｂｄ（ｓ）・＜Ｖ２＞ 従って、｛１＋Ａｄ（ｓ）・ｆ（ｓ）｝・＜ＶＯ＞＝−
Ｂｄ（ｓ）・＜Ｖ２＞である。
【００６９】ゆえに、＜ＶＯ＞＝−Ｂｄ（ｓ）・＜Ｖ２
＞／｛１＋Ａｄ（ｓ）・ｆ（ｓ）｝ 以上の関係から、差動入力＜Ｖ２＞に対する差動出力＜
Ｖ０＞の伝達関数Ｘｄ（ｓ）は次式のように書ける。 Ｘｄ（ｓ）＝＜ＶＯ＞／＜Ｖ２＞＝−Ｂｄ（ｓ）／｛１
＋Ａｄ（ｓ）・ｆ（ｓ）｝
＞／｛１＋Ａｄ（ｓ）・ｆ（ｓ）｝ 以上の関係から、差動入力＜Ｖ２＞に対する差動出力＜
Ｖ０＞の伝達関数Ｘｄ（ｓ）は次式のように書ける。 Ｘｄ（ｓ）＝＜ＶＯ＞／＜Ｖ２＞＝−Ｂｄ（ｓ）／｛１
＋Ａｄ（ｓ）・ｆ（ｓ）｝
【００７０】ここで、帰還係数ｆ（ｓ）が、ｆ（ｓ）＝
１／｛１＋ｓ・τf｝で表される１次の低域通過フィル
ター特性を示すものとする。さらに、Ａｄ（ｓ）＝Ａ
ｄ、Ｂｄ（ｓ）＝Ｂｄの関係が成立する。すなわちｆ
（ｓ）の遅れ時間に対して、Ａｄ（ｓ）、Ｂｄ（ｓ）の
遅れ時間が無視できると仮定し、Ａｄ≒Ｂｄ＞＞１と仮
定すると、伝達関数は以下のようになる。
１／｛１＋ｓ・τf｝で表される１次の低域通過フィル
ター特性を示すものとする。さらに、Ａｄ（ｓ）＝Ａ
ｄ、Ｂｄ（ｓ）＝Ｂｄの関係が成立する。すなわちｆ
（ｓ）の遅れ時間に対して、Ａｄ（ｓ）、Ｂｄ（ｓ）の
遅れ時間が無視できると仮定し、Ａｄ≒Ｂｄ＞＞１と仮
定すると、伝達関数は以下のようになる。
【００７１】 Ｘｄ（ｓ）＝−Ｂｄ／｛１＋Ａｄ・ｆ（ｓ）｝ ＝−Ｂｄ／｛１＋Ａｄ／（１＋ｓτf）｝ ＝−Ｂｄ（１＋ｓτf）／（１＋ｓτf＋Ａｄ） ＝−Ｂｄ（１＋ｓτf）／｛（１＋Ａｄ）＋ｓτf｝ ≒−｛Ｂｄ／（１＋Ａｄ）｝・｛（１＋ｓτf）／（１＋ｓτf／（１＋Ａｄ）） ≒−（Ｂｄ／Ａｄ）・｛（１＋ｓτf）／（１＋ｓτf／Ａｄ）｝ 図５に、上記の式に基づく入出力周波数特性を示す。
【００７２】増幅回路の増幅率αは、ｓ＝０（低周波領
域）でＢｄ／Ａｄ≒１（Ａｄ≒Ｂｄの関係より）であ
る。
域）でＢｄ／Ａｄ≒１（Ａｄ≒Ｂｄの関係より）であ
る。
【００７３】増幅率αは、周波数ｆｚ＝１／（２π
τf）から周波数ｆｚ＝Ａｄ／（２πτf）まで単調に増
加し、ｆｚ＝Ａｄ／（２πτf）でＢｄの値をもつ。周
波数ｆｚ＝Ａｄ／（２πτf）以降は、増幅率αは、周
波数によらずほぼ一定の値Ｂｄを有する。
τf）から周波数ｆｚ＝Ａｄ／（２πτf）まで単調に増
加し、ｆｚ＝Ａｄ／（２πτf）でＢｄの値をもつ。周
波数ｆｚ＝Ａｄ／（２πτf）以降は、増幅率αは、周
波数によらずほぼ一定の値Ｂｄを有する。
【００７４】上記の周波数特性を有するため、増幅回路
Ｂは、高周波領域では増幅率α＝Ｂｄの大きな値を有
し、低周波領域では増幅率がほぼ１となるＨＦＰ（Ｈｉ
ｇｈＰａｓｓ Ｆｉｌｔｅｒ）特性を有する。
Ｂは、高周波領域では増幅率α＝Ｂｄの大きな値を有
し、低周波領域では増幅率がほぼ１となるＨＦＰ（Ｈｉ
ｇｈＰａｓｓ Ｆｉｌｔｅｒ）特性を有する。
【００７５】本実施の形態による増幅回路Ｂの第２の非
反転入力端子ＴＶｉｎ２＋及び第２の反転入力端子ＴＶ
ｉｎ２−に印加される入力信号に入力オフセットなどに
起因するＤＣを含む低周波成分が重畳されていた場合に
は、その低周波入力に対しては増幅率がほぼ１になる。
高周波の信号入力に対しては増幅率はＢｄ（約１００程
度）となる。
反転入力端子ＴＶｉｎ２＋及び第２の反転入力端子ＴＶ
ｉｎ２−に印加される入力信号に入力オフセットなどに
起因するＤＣを含む低周波成分が重畳されていた場合に
は、その低周波入力に対しては増幅率がほぼ１になる。
高周波の信号入力に対しては増幅率はＢｄ（約１００程
度）となる。
【００７６】要するに、数ｍＶ程度の入力オフセットに
対する増幅率はほぼ１であり、出力オフセットは数ｍＶ
の低い値を維持する。一方、数１０μＶの信号入力に対
する増幅率は１００程度と高く、最終的な出力電圧＜Ｖ
Ｏ−＞及び＜ＶＯ＋＞として、数ｍＶから数１０ｍＶの
出力を得ることができる。
対する増幅率はほぼ１であり、出力オフセットは数ｍＶ
の低い値を維持する。一方、数１０μＶの信号入力に対
する増幅率は１００程度と高く、最終的な出力電圧＜Ｖ
Ｏ−＞及び＜ＶＯ＋＞として、数ｍＶから数１０ｍＶの
出力を得ることができる。
【００７７】図６に、上述の増幅回路にアバランシェダ
イオードＡＤを接続した物理乱数発生装置Ｃのブロック
図を示す。
イオードＡＤを接続した物理乱数発生装置Ｃのブロック
図を示す。
【００７８】物理乱数発生装置Ｃは、増幅回路Ｂと物理
乱数発生部Ｄとを含む。
乱数発生部Ｄとを含む。
【００７９】物理乱数発生部Ｄは、電源ＶDDと接地ＧＮ
Ｄとの間に接続されたアバランシェダイオードＡＤと負
荷抵抗Ｒとの直列接続を有する配線を含む。アバランシ
ェダイオードＡＤと負荷抵抗Ｒとの相互接続点が第２の
容量Ｃ２を介して増幅回路Ｂの第２の非反転入力端子Ｔ
Ｖｉｎ２＋に接続されている。
Ｄとの間に接続されたアバランシェダイオードＡＤと負
荷抵抗Ｒとの直列接続を有する配線を含む。アバランシ
ェダイオードＡＤと負荷抵抗Ｒとの相互接続点が第２の
容量Ｃ２を介して増幅回路Ｂの第２の非反転入力端子Ｔ
Ｖｉｎ２＋に接続されている。
【００８０】物理乱数発生部Ｄは、さらに、増幅回路Ｂ
の第２の反転入力端子ＴＶｉｎ２−と接地端子ＧＮＤと
の間に接続された第３の容量Ｃ３を含む。第３の容量Ｃ
３は第２の容量Ｃ２とのバランスをとるために設けられ
ている。
の第２の反転入力端子ＴＶｉｎ２−と接地端子ＧＮＤと
の間に接続された第３の容量Ｃ３を含む。第３の容量Ｃ
３は第２の容量Ｃ２とのバランスをとるために設けられ
ている。
【００８１】アバランシェダイオードＡＤから発生する
白色雑音による微小振幅を有する電圧波形が、増幅回路
Ｂの第２の非反転入力端子ＴＶｉｎ２＋に入力される。
白色雑音による微小振幅を有する電圧波形が、増幅回路
Ｂの第２の非反転入力端子ＴＶｉｎ２＋に入力される。
【００８２】増幅回路Ｂの第２の非反転入力端子ＴＶｉ
ｎ２＋に入力される電圧と、増幅回路Ｂの第２の反転入
力端子ＴＶｉｎ２−に入力される電圧との差を、増幅回
路Ｂによって増幅し、Ｖｏｕｔ｛（ＶＯ＋）−（ＶＯ
−）｝として増幅された出力波形を得る。
ｎ２＋に入力される電圧と、増幅回路Ｂの第２の反転入
力端子ＴＶｉｎ２−に入力される電圧との差を、増幅回
路Ｂによって増幅し、Ｖｏｕｔ｛（ＶＯ＋）−（ＶＯ
−）｝として増幅された出力波形を得る。
【００８３】差動型低域通過フィルターＬＰＦにより、
ＤＣ成分がカットされるため、入力電圧のオフセットの
影響を受けない。波形の歪みが少ない物理乱数を発生さ
せることが可能となる。
ＤＣ成分がカットされるため、入力電圧のオフセットの
影響を受けない。波形の歪みが少ない物理乱数を発生さ
せることが可能となる。
【００８４】以上のように、図２の増幅回路を図１のよ
うに接続することで、入力オフセットの影響をほとんど
受けず、かつ信号に対して高い増幅率をもつ増幅回路が
構成できる。
うに接続することで、入力オフセットの影響をほとんど
受けず、かつ信号に対して高い増幅率をもつ増幅回路が
構成できる。
【００８５】なお、上記の実施の形態においては、１段
の増幅回路を例にとって説明したが、さらに高い増幅率
を得るときには、この増幅回路を複数段カスケード接続
すればよい。
の増幅回路を例にとって説明したが、さらに高い増幅率
を得るときには、この増幅回路を複数段カスケード接続
すればよい。
【００８６】この場合には、増幅率はそれぞれの増幅回
路の増幅率を乗じた値になるが、出力オフセットにそれ
ぞれの増幅回路の入力オフセットをΔＶｏｆｆとする
と、Ｎ段のカスケード接続でも、オフセット電圧は、
（Ｎ）0.5ΔＶｏｆｆにしかならないため、オフセット
の影響は小さい。
路の増幅率を乗じた値になるが、出力オフセットにそれ
ぞれの増幅回路の入力オフセットをΔＶｏｆｆとする
と、Ｎ段のカスケード接続でも、オフセット電圧は、
（Ｎ）0.5ΔＶｏｆｆにしかならないため、オフセット
の影響は小さい。
【００８７】以上、本実施の形態により物理乱数発生用
の増幅回路およびそれを用いた物理乱数発生装置につい
て例示的に説明したが、その他、種々の変更、改良、組
み合わせ等が可能なことは当業者には自明あろう。
の増幅回路およびそれを用いた物理乱数発生装置につい
て例示的に説明したが、その他、種々の変更、改良、組
み合わせ等が可能なことは当業者には自明あろう。
【００８８】
【発明の効果】物理乱数発生素子を増幅する際に、信号
成分は十分高い増幅率で増幅しつつオフセットなどのＤ
Ｃ成分を含めた低周波成分に関しては増幅率を下げるこ
とができる物理乱数発生装置用の増幅回路及びそれを用
いた物理乱数発生装置を得ることができる。
成分は十分高い増幅率で増幅しつつオフセットなどのＤ
Ｃ成分を含めた低周波成分に関しては増幅率を下げるこ
とができる物理乱数発生装置用の増幅回路及びそれを用
いた物理乱数発生装置を得ることができる。
【図１】 本発明の実施の形態による物理乱数発生装置
用増幅回路のブロック図である。
用増幅回路のブロック図である。
【図２】 図１の増幅回路のうちアンプ部の構成を示す
回路図である。
回路図である。
【図３】 図１の増幅回路のうちの負荷回路の回路図で
ある。
ある。
【図４】 図１の増幅回路のうち差動型低域通過フィル
ターの回路図である。
ターの回路図である。
【図５】 図１の増幅回路の増幅率の周波数特性を示す
図である。
図である。
【図６】 物理乱数発生装置用増幅回路に物理乱数発生
素子を接続した状態のブロック図である。
素子を接続した状態のブロック図である。
【図７】 従来の差動型増幅回路の回路図である。
【図８】 図７の差動型増幅回路の増幅率の周波数特性
を示す図である。
を示す図である。
Ｂ 物理乱数発生装置用増幅回路 ＡＰ アンプ部（差動増幅器） ＬＰＦ 差動型低域通過フィルター ＤＡ１ 第１の増幅回路 ＤＡ２ 第２の増幅回路 ＯＣ 出力回路 Ｍ１ａ、Ｍ１ｂ ＭＯＳトランジスタ ＶDD 電源電圧 ＴＶｉｎ１＋ 第１の非反転入力端子 ＴＶｉｎ１− 第１の反転入力端子 ＴＶｉｎ２＋ 第２の非反転入力端子 ＴＶｉｎ２− 第２の反転入力端子 ＴＸ＋，ＴＸ− 差動型低域通過フィルターの差動入力
端子 Ａ＋、Ａ−、Ｂ＋、Ｂ− 節点 ＴＶＯ− 第１の反転出力端子 ＴＶＯ＋ 第１の非反転出力端子 ＴＹ＋，ＴＹ− 差動型低域通過フィルターの差動出力
端子 ＴＯ＋ 非反転出力端子 ＴＯ− 反転出力端子 Ｄ 物理乱数発生部 ＡＤ アバランシェダイオード
端子 Ａ＋、Ａ−、Ｂ＋、Ｂ− 節点 ＴＶＯ− 第１の反転出力端子 ＴＶＯ＋ 第１の非反転出力端子 ＴＹ＋，ＴＹ− 差動型低域通過フィルターの差動出力
端子 ＴＯ＋ 非反転出力端子 ＴＯ− 反転出力端子 Ｄ 物理乱数発生部 ＡＤ アバランシェダイオード
Claims (5)
- 【請求項１】 微弱信号を増幅して物理乱数信号を発生
させるための物理乱数発生装置用増幅回路であって、 第１の非反転入力端子と第１の反転入力端子とを含む第
１差動入力端子対と、 第２の非反転入力端子と第２の反転入力端子とを含む第
２差動入力端子対と、 該第１及び第２差動入力端子対から入力される信号の線
形結合として差動出力信号を出力する差動増幅部と、 前記差動出力信号を出力する第１の反転出力端子と第１
の非反転出力端子とを含む物理乱数発生装置用増幅回
路。 - 【請求項２】 さらに、１対の差動入力端子と１対の差
動出力端子を有し、 入力された差動信号に対してその低周波成分を通過させ
て差動出力する、差動型低域通過フィルター回路を含
み、 前記第１の差動出力端子対と前記第１の差動入力端子対
との間に該差動型低域通過フィルター回路を配置してフ
ィードバックループを形成する請求項１に記載の物理乱
数発生装置用増幅回路。 - 【請求項３】 請求項１又は２のいずれかに記載の物理
乱数発生装置用増幅回路と、 該物理乱数発生装置用増幅回路の前記第２の非反転入力
端子、および前記第２の反転入力端子の一方、あるいは
両方に接続される物理乱数発生手段とを含む物理乱数発
生装置。 - 【請求項４】 前記物理乱数発生手段は、白色雑音を発
生する素子である請求項３記載の物理乱数発生装置。 - 【請求項５】 前記物理乱数発生手段は、アバランシェ
フォトダイオード又はツェナーダイオードである請求項
３記載の物理乱数発生装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000054611A JP4544683B2 (ja) | 2000-02-29 | 2000-02-29 | 物理乱数発生装置 |
| US09/791,749 US6469576B2 (en) | 2000-02-29 | 2001-02-26 | Amplifier circuit for a physical random number generator and a random number generator using the same |
| EP01104826A EP1130771B1 (en) | 2000-02-29 | 2001-02-27 | Amplifier circuit for a physical random number generator and a random number generator using the same |
| KR10-2001-0010043A KR100519562B1 (ko) | 2000-02-29 | 2001-02-27 | 물리 난수 발생 장치용 증폭 회로 및 그것을 이용한 물리난수 발생 장치 |
| DE60119010T DE60119010T2 (de) | 2000-02-29 | 2001-02-27 | Verstärkerschaltung für einen physikalen Zufallszahlengenerator und Zufallszahlengenerator mit einem solchen Verstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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