JP2001242901A - Device for detecting malfunction of programmable controller - Google Patents
Device for detecting malfunction of programmable controllerInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、メモリ異常が発生
した場合でも、自動的に再起動することができるプログ
ラマブルコントローラの異常検出装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a programmable controller abnormality detecting device capable of automatically restarting even when a memory abnormality occurs.
【0002】[0002]
【従来の技術】一般に、プログラマブルコントローラの
演算・制御装置としてマイクロプロセッサ(CPU)が
使用され、また、データ記憶装置としてROMおよびR
AMが使用されている。RAMは、読み書き可能なメモ
リであり、マイクロプロセッサのワークエリアとして使
用される他、ユーザープログラムおよび制御データの保
存するために使用されている。2. Description of the Related Art Generally, a microprocessor (CPU) is used as an operation / control device of a programmable controller, and a ROM and an R / D are used as data storage devices.
AM is used. The RAM is a readable and writable memory, is used as a work area of the microprocessor, and is used for storing user programs and control data.
【0003】従来、図5に示すように、プログラマブル
コントローラの異常検出装置111では、RAMに記憶
されたデータの正当性をチェックするのに、パリティチ
ェックまたはECC(Error Checking and Correction
)チェックが用いられていた。Conventionally, as shown in FIG. 5, an abnormality detection device 111 of a programmable controller uses a parity check or an ECC (Error Checking and Correction) to check the validity of data stored in a RAM.
) Checks were used.
【0004】このようなパリティまたはECCの異常
は、RAM全体または一部のデータ破壊・消失を意味す
るため、プログラマブルコントローラの動作上致命的な
異常となる。[0004] Such an abnormality in the parity or the ECC means a data destruction or loss of the whole or a part of the RAM, and thus is a fatal abnormality in the operation of the programmable controller.
【0005】このため、メモリ部113とデータバス1
15を介して接続されるメモリ異常検出回路117で
は、メモリ部113またはデータバス115上に異常が
発生したことを検出した時点でメモリ異常検出信号11
9をNMI検出回路121に出力し、NMI検出回路1
21からNMI信号123をCPU129に通知し、シ
ステムの動作を停止させていた。Therefore, the memory unit 113 and the data bus 1
The memory abnormality detection circuit 117 connected via the memory 15 detects the occurrence of an abnormality on the memory unit 113 or the data bus 115 and detects a memory abnormality detection signal 11
9 to the NMI detection circuit 121 and the NMI detection circuit 1
21 notifies the CPU 129 of the NMI signal 123 to stop the operation of the system.
【0006】ここで、異常の原因がメモリ素子故障等に
よる永久的(連続的)な問題である場合には、システム
停止後に、メモリカードを交換する等して原因を取り除
き、システムを復旧させていた。Here, if the cause of the abnormality is a permanent (continuous) problem due to a memory element failure or the like, after the system is stopped, the cause is removed by replacing the memory card or the like, and the system is restored. Was.
【0007】[0007]
【発明が解決しようとする課題】しかしながら、パリテ
ィ異常やECC異常の原因の多くは、ノイズ等によりデ
ータの一部が破壊・消失するという過渡的な一過性の問
題である場合が多く、システム停止後に、システムを再
起動するだけで、システムが復旧することが多かった。However, many of the causes of parity errors and ECC errors are transient transient problems in which a part of data is destroyed or lost due to noise or the like. In most cases, simply restarting the system after stopping it would recover the system.
【0008】この場合、例えばリセット回路125に設
けられたリセットボタン等を人為的に操作してシステム
リセット信号127を発生させてCPU129をリセッ
トし、システムを再起動する必要があった。In this case, for example, it is necessary to reset the CPU 129 by artificially operating a reset button or the like provided in the reset circuit 125 to reset the CPU 129 and restart the system.
【0009】本発明は、上記に鑑みてなされたもので、
その目的としては、メモリ異常が発生した場合でも、シ
ステム動作を一旦停止した後、自動的に再起動すること
ができるプログラマブルコントローラの異常検出装置を
提供することにある。[0009] The present invention has been made in view of the above,
An object of the present invention is to provide a programmable controller abnormality detection device that can automatically stop and then automatically restart a system operation even when a memory abnormality occurs.
【0010】[0010]
【課題を解決するための手段】請求項1記載の発明は、
上記課題を解決するため、データを記憶するメモリまた
はデータバス上の異常発生が検出された場合にプログラ
マブルコントローラの動作を停止させるプログラマブル
コントローラの異常検出装置において、前記異常発生が
検出され前記プログラマブルコントローラの動作が一旦
停止された後に、前記プログラマブルコントローラを再
起動するリセット信号を生成するリセット手段を備えた
ことを要旨とする。According to the first aspect of the present invention,
In order to solve the above-described problem, in a programmable controller abnormality detection device that stops the operation of a programmable controller when an abnormality occurrence in a memory for storing data or a data bus is detected, the occurrence of the abnormality is detected, and The gist of the present invention is to include a reset unit that generates a reset signal for restarting the programmable controller after the operation is temporarily stopped.
【0011】請求項2記載の発明は、上記課題を解決す
るため、前記リセット手段は、禁止条件または許可条件
に応じて前記リセット信号の生成の可否を決定すること
を要旨とする。According to a second aspect of the present invention, in order to solve the above problem, the reset means determines whether or not to generate the reset signal according to a prohibition condition or a permission condition.
【0012】[0012]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0013】(第1の実施の形態)図1は、本発明の第
1の実施の形態に係るプログラマブルコントローラの異
常検出装置のシステム構成を示す図である。(First Embodiment) FIG. 1 is a diagram showing a system configuration of an abnormality detection device for a programmable controller according to a first embodiment of the present invention.
【0014】まず、図1に示すプログラマブルコントロ
ーラの異常検出装置11の構成を説明する。First, the configuration of the abnormality detecting device 11 of the programmable controller shown in FIG. 1 will be described.
【0015】メモリ異常検出回路13は、データバス1
2を介してメモリ部14と接続されており、周知のパリ
ティチェックまたはECCチェックを用いて、メモリ部
14から読み出されるデータの正当性をチェックし、デ
ータの破壊・消失等のメモリ異常を検出した場合には、
メモリ異常検出信号15をNMI検出回路17とタイマ
回路23に出力する。The memory abnormality detection circuit 13 is connected to the data bus 1
2 and connected to the memory unit 14 via a known parity check or ECC check to check the validity of the data read from the memory unit 14 and detect a memory abnormality such as data destruction or loss. in case of,
The memory abnormality detection signal 15 is output to the NMI detection circuit 17 and the timer circuit 23.
【0016】NMI検出回路17は、メモリ異常検出回
路13からメモリ異常検出信号15が入力されると、C
PU21の動作を停止させるためのNMI信号19をC
PU21に出力する。When the memory abnormality detection signal 15 is input from the memory abnormality detection circuit 13, the NMI detection circuit 17
The NMI signal 19 for stopping the operation of the PU 21 is
Output to PU21.
【0017】タイマ回路23は、メモリ異常検出信号1
5が入力されると計時動作をスタートし、計時データが
予め設定した値に達するとメモリ異常連動リセット信号
25をリセット回路27に出力する。The timer circuit 23 outputs the memory abnormality detection signal 1
When 5 is input, the timer operation is started. When the timer data reaches a preset value, a memory abnormality interlock reset signal 25 is output to the reset circuit 27.
【0018】リセット回路27は、タイマ回路23から
メモリ異常連動リセット信号25が入力された場合に
は、CPU21を再起動するためのシステムリセット信
号29をCPU21に出力する。The reset circuit 27 outputs a system reset signal 29 for restarting the CPU 21 to the CPU 21 when the memory abnormality interlock reset signal 25 is input from the timer circuit 23.
【0019】CPU21は、NMI信号19の入力に応
じてNMI処理を実行し、NMI処理を完了した後に動
作停止状態となる。また、動作停止状態にあったCPU
21は、システムリセット信号29の入力に応じて再起
動される。The CPU 21 performs an NMI process in response to the input of the NMI signal 19, and enters an operation stop state after completing the NMI process. In addition, the CPU in the operation stopped state
21 is restarted in response to the input of the system reset signal 29.
【0020】次に、図2に示すタイミングチャートを参
照して、第1の実施の形態に係るプログラマブルコント
ローラの異常検出装置11の動作を説明する。Next, the operation of the abnormality detecting device 11 for the programmable controller according to the first embodiment will be described with reference to the timing chart shown in FIG.
【0021】データバス12を介してメモリ部14と接
続されているメモリ異常検出回路13は、周知のパリテ
ィチェックまたはECCチェックを行い、データの破壊
・消失等のメモリ異常を検出するとメモリ異常検出信号
15(t1)をNMI検出回路17とタイマ回路23に
出力する。A memory abnormality detection circuit 13 connected to the memory unit 14 via the data bus 12 performs a known parity check or ECC check, and when a memory abnormality such as data destruction or loss is detected, a memory abnormality detection signal is output. 15 (t1) is output to the NMI detection circuit 17 and the timer circuit 23.
【0022】NMI検出回路17は、メモリ異常検出回
路13からメモリ異常検出信号15(t1)が入力され
ると、NMI信号19(t2)をCPU21に出力す
る。ここで、CPU21は、NMI信号19(t2)の
入力に応じてNMI処理を実行し、NMI処理を完了
(t3)した後にCPU動作を停止し、CPU21は動
作停止状態になる。When the memory abnormality detection signal 15 (t1) is input from the memory abnormality detection circuit 13, the NMI detection circuit 17 outputs an NMI signal 19 (t2) to the CPU 21. Here, the CPU 21 executes the NMI process in response to the input of the NMI signal 19 (t2), stops the CPU operation after completing the NMI process (t3), and enters the operation stop state.
【0023】一方、タイマ回路23では、メモリ異常検
出信号15(t1)が入力されると計時動作をスタート
し、計時データが予め設定した値に達するとメモリ異常
連動リセット信号25(t4)をリセット回路27に出
力する。ここで、タイマ設定時間(t4−t1)は、C
PU21でのNMI処理時間(t3−t2)よりも充分
長く設定しておく。On the other hand, when the memory abnormality detection signal 15 (t1) is input, the timer circuit 23 starts a timekeeping operation, and resets the memory abnormality interlocking reset signal 25 (t4) when the timekeeping data reaches a preset value. Output to the circuit 27. Here, the timer set time (t4-t1) is C
It is set to be sufficiently longer than the NMI processing time (t3-t2) in the PU 21.
【0024】最後に、タイマ回路23からメモリ異常連
動リセット信号25(t4)が入力されたリセット回路
27では、CPU21に対してシステムリセット信号2
9(t5)を出力する。この結果、動作停止状態にあっ
たCPU21は、リセット信号29(t5)が終了した
時点(t6)再起動される。Finally, in the reset circuit 27 to which the memory abnormality interlock reset signal 25 (t4) is input from the timer circuit 23, the system reset signal 2 is sent to the CPU 21.
9 (t5) is output. As a result, the CPU 21 in the operation stopped state is restarted when the reset signal 29 (t5) ends (t6).
【0025】この結果、メモリ異常が発生後に、CPU
は一旦、動作停止状態に移行し、さらに、システムリセ
ット信号に応じて再起動されるので、人為的な操作なし
にシステムを自動的に再起動することができる。As a result, after a memory error occurs, the CPU
Temporarily shifts to the operation stop state, and is restarted in response to the system reset signal, so that the system can be automatically restarted without any manual operation.
【0026】(第2の実施の形態)図3は、本発明の第
2の実施の形態に係るプログラマブルコントローラの異
常検出装置31のシステム構成を示す図である。なお、
第2の実施の形態は、図1に示す第1の実施の形態に対
応するシステム構成と同様の基本的構成を有しており、
同一の構成要素には同一の符号を付し、その説明を省略
することとする。(Second Embodiment) FIG. 3 is a diagram showing a system configuration of an abnormality detecting device 31 of a programmable controller according to a second embodiment of the present invention. In addition,
The second embodiment has the same basic configuration as the system configuration corresponding to the first embodiment shown in FIG.
The same components are denoted by the same reference numerals, and description thereof will be omitted.
【0027】第2の実施の形態の特徴は、タイマ回路2
3からリセット回路27へメモリ異常連動リセット信号
25の出力を許可するか禁止にするかを制御するための
連動リセット制御信号33を動作条件として加えた構成
となっている。The feature of the second embodiment is that the timer circuit 2
3 is a configuration in which an interlocking reset control signal 33 for controlling whether the output of the memory abnormality interlocking reset signal 25 to the reset circuit 27 is permitted or prohibited is added as an operation condition.
【0028】次に、図4に示すタイミングチャートを参
照して、第2の実施の形態に係るプログラマブルコント
ローラの異常検出装置31の特徴的な動作を説明する。Next, the characteristic operation of the abnormality detecting device 31 of the programmable controller according to the second embodiment will be described with reference to the timing chart shown in FIG.
【0029】連動リセット制御信号33が出力許可状態
(0:許可)の場合には、第1の実施の形態と同様の動
作となる。一方、連動リセット制御信号31が出力禁止
状態(1:禁止)の場合には、例えメモリ異常検出回路
13においてメモリ異常が検出されてもタイマ回路23
内部では計時動作がスタートしないため、メモリ異常連
動リセット信号25はリセット回路27に出力されない
こととなる。従って、CPU21はNMI処理が完了し
た後に、動作停止状態が保持されることとなる。When the interlock reset control signal 33 is in the output permission state (0: permission), the operation is the same as in the first embodiment. On the other hand, when the interlock reset control signal 31 is in the output inhibited state (1: inhibited), even if the memory abnormality detection circuit 13 detects a memory abnormality, the timer circuit 23
Since the timekeeping operation does not start internally, the memory abnormality interlock reset signal 25 is not output to the reset circuit 27. Therefore, the operation stop state of the CPU 21 is maintained after the NMI processing is completed.
【0030】なお、タイマ回路23で生成されるメモリ
異常連動リセット信号25の出力端子をゲート回路の一
方の入力端子に入力し、他方の入力端子に出力許可/禁
止を制御するための連動リセット制御信号33を入力し
ておき、連動リセット制御信号33の状態に応じて、メ
モリ異常連動リセット信号25がリセット回路27に出
力されるかどうかを制御してもよい。The output terminal of the memory abnormality interlock reset signal 25 generated by the timer circuit 23 is input to one input terminal of the gate circuit, and the other input terminal is used for interlock reset control for controlling output permission / inhibition. The signal 33 may be inputted, and whether or not the memory abnormality interlock reset signal 25 is output to the reset circuit 27 may be controlled according to the state of the interlock reset control signal 33.
【0031】この結果、連動リセット制御信号の状態に
より、システムの動作を停止すべき永久的な故障が発生
した場合にも、システム停止−システム再起動という繰
り返しループを断ち切ることが可能となる。As a result, even in the event of a permanent failure to stop the operation of the system due to the state of the interlocking reset control signal, it is possible to break the repetitive loop of system stop and system restart.
【0032】[0032]
【発明の効果】請求項1記載の本発明によれば、従来は
システムの動作を停止するしかなかった過渡的なメモリ
異常の発生の場合でも、人為的な操作なしに自動的にシ
ステムを再起動することができるようになる。According to the first aspect of the present invention, even in the case of a transient memory error which has conventionally had to stop the operation of the system, the system is automatically restarted without any manual operation. Be able to start.
【0033】また、請求項2記載の本発明によれば、請
求項1記載の効果に加え、システムの動作を停止すべき
永久的な故障が発生した場合には、システム停止−シス
テム再起動というループを繰り返すことなく、正常にシ
ステムの動作を停止させることのできる。According to the second aspect of the present invention, in addition to the effects of the first aspect, when a permanent failure to stop the operation of the system occurs, the system is stopped and the system is restarted. The operation of the system can be normally stopped without repeating the loop.
【図1】本発明の第1の実施の形態に係るプログラマブ
ルコントローラの異常検出装置のシステム構成を示す図
である。FIG. 1 is a diagram showing a system configuration of an abnormality detection device for a programmable controller according to a first embodiment of the present invention.
【図2】第1の実施の形態に係るプログラマブルコント
ローラの異常検出装置の動作を説明するためのタイミン
グチャートである。FIG. 2 is a timing chart for explaining an operation of the abnormality detection device for the programmable controller according to the first embodiment.
【図3】本発明の第2の実施の形態に係るプログラマブ
ルコントローラの異常検出装置のシステム構成を示す図
である。FIG. 3 is a diagram illustrating a system configuration of an abnormality detection device for a programmable controller according to a second embodiment of the present invention.
【図4】第2の実施の形態に係るプログラマブルコント
ローラの異常検出装置の動作を説明するためのタイミン
グチャートである。FIG. 4 is a timing chart for explaining the operation of the abnormality detection device for a programmable controller according to the second embodiment.
【図5】従来のプログラマブルコントローラの異常検出
装置を示す図である。FIG. 5 is a diagram showing a conventional abnormality detection device for a programmable controller.
11,31 プログラマブルコントローラの異常検出装
置 12 データバス 13 メモリ異常検出回路 14 メモリ部 15 メモリ異常検出信号 17 NMI検出回路 19 NMI信号 21 CPU 23 タイマ回路 25 メモリ異常連動リセット信号 27 リセット回路 29 システムリセット信号 33 連動リセット制御信号11, 31 Programmable controller abnormality detection device 12 Data bus 13 Memory abnormality detection circuit 14 Memory unit 15 Memory abnormality detection signal 17 NMI detection circuit 19 NMI signal 21 CPU 23 Timer circuit 25 Memory abnormality interlocking reset signal 27 Reset circuit 29 System reset signal 33 Interlock reset control signal
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B083 AA08 BB01 CC02 CC03 CD07 CE00 CE01 EE03 EF11 GG04 5H209 DD04 EE13 FF02 GG04 HH04 HH06 JJ07 5H220 BB13 CC07 CX01 EE12 FF01 FF03 JJ12 JJ34 KK02 LL04 MM02 9A001 BB01 LL05 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference)
Claims (2)
ス上の異常発生が検出された場合にプログラマブルコン
トローラの動作を停止させるプログラマブルコントロー
ラの異常検出装置において、 前記異常発生が検出され前記プログラマブルコントロー
ラの動作が一旦停止された後に、前記プログラマブルコ
ントローラを再起動するリセット信号を生成するリセッ
ト手段を備えたことを特徴とするプログラマブルコント
ローラの異常検出装置。An apparatus for detecting an abnormality of a programmable controller which stops an operation of a programmable controller when an abnormality on a memory or a data bus for storing data is detected, wherein the operation of the programmable controller is detected when the abnormality is detected. An abnormality detection device for a programmable controller, comprising: reset means for generating a reset signal for restarting the programmable controller after being temporarily stopped.
成の可否を決定することを特徴とする請求項1記載のプ
ログラマブルコントローラの異常検出装置。2. The abnormality detecting device for a programmable controller according to claim 1, wherein said reset means determines whether or not to generate said reset signal according to a prohibition condition or a permission condition.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000051800A JP2001242901A (en) | 2000-02-28 | 2000-02-28 | Device for detecting malfunction of programmable controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000051800A JP2001242901A (en) | 2000-02-28 | 2000-02-28 | Device for detecting malfunction of programmable controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001242901A true JP2001242901A (en) | 2001-09-07 |
Family
ID=18573408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000051800A Withdrawn JP2001242901A (en) | 2000-02-28 | 2000-02-28 | Device for detecting malfunction of programmable controller |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009104246A (en) * | 2007-10-19 | 2009-05-14 | Fuji Electric Systems Co Ltd | Programmable controller and abnormal circumstances restoration method therefor |
US8046634B2 (en) | 2006-11-06 | 2011-10-25 | Samsung Electronics Co., Ltd. | Integrated circuit card with condition detector |
-
2000
- 2000-02-28 JP JP2000051800A patent/JP2001242901A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8046634B2 (en) | 2006-11-06 | 2011-10-25 | Samsung Electronics Co., Ltd. | Integrated circuit card with condition detector |
JP2009104246A (en) * | 2007-10-19 | 2009-05-14 | Fuji Electric Systems Co Ltd | Programmable controller and abnormal circumstances restoration method therefor |
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