JP2001230680A - インタリーブ装置およびデインタリーブ装置 - Google Patents
インタリーブ装置およびデインタリーブ装置Info
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Abstract
るインタリーブ装置およびデインタリーブ装置を提供す
る。 【解決手段】 送信すべきシリアルデータは、直列−並
列変換器で4つのデータ列に順に変換され、1番目と4
番目のデータ列は、第1のメモリ21aに、列方向の奇
数位置と偶数位置に行ごとに順に書き込まれ、2番目と
3番目のデータ列は、第2のメモリ21bに、列方向の
偶数位置と奇数位置に行ごとに順に書き込まれる。この
書き込み後、第1、第2のメモリ21a、21bから行
方向に列ごとにデータが順に読み出され、それぞれを奇
数位置と偶数位置に配置して、出力するシリアルデータ
が生成される。このようにしてサイクルシフトインタリ
ーブを行った信号が出力される。デインタリーバでは、
上記したインタリーブと逆の動作を行ってデータを元に
戻す。
Description
等に用いられるインタリーブ装置およびデインタリーブ
装置に関する。
号に、ランダムノイズやフェージング等により、ランダ
ム誤りやバースト誤りが発生する。そこで、部分的に連
続して誤るバースト誤りに対し、順番を入れ替えるイン
タリーブを行うことによって誤りビットを分散させるこ
とが行われている。
構成を図11に示す。
報が、誤り訂正符号化器2に入力され、畳み込み符号ま
たはブロック符号等による誤り訂正符号化が行われる。
この誤り訂正符号化器2の出力は、インタリーバ3に入
力される。
器3aと、メモリ3bと、読み出しアドレス制御器3c
などから構成されている。誤り訂正符号化器2から出力
されたシリアルデータは、書き込みアドレス制御器3a
の制御によって、メモリ3bに順に書き込まれる。この
場合、図12に示すように、例えばマトリクスの列方向
(カラム方向)に行ごとにデータが順に書き込まれ、メ
モリ3bにデータがマトリクス状に配置される。この書
き込み後、読み出しアドレス制御器3cの制御によっ
て、メモリ3bからデータが順に読み出される。この場
合、書き込みとは異なる方向、例えばマトリクスの行方
向(ロウ方向)に列ごとにデータが順に読み出される。
このようなインタリーブ(以下、ロウカラムインタリー
ブという)を行うことによって、送信すべきシリアルデ
ータのビットの順番が入れ替えられる。
リアルデータは、変調器4に入力され、QPSKなどの
所定の変調方式で変調される。この変調後、RF・通信
路5を介して送信が行われる。
て受信された信号が、復調器7に供給されて復調され
る。この復調された信号はデインタリーバ8に入力され
る。
御器8aと、メモリ8bと、読み出しアドレス制御器8
cなどから構成されている。復調器7から出力されたシ
リアルデータは、書き込みアドレス制御器8aの制御に
よって、メモリ8bに順に書き込まれる。この場合、図
12に示すように、例えばマトリクスの行方向に列ごと
にデータが順に書き込まれ、メモリ8bにデータがマト
リクス状に配置される。この書き込み後、読み出しアド
レス制御器8cの制御によって、メモリ8bからデータ
が順に読み出される。この場合、書き込みとは異なる方
向、例えばマトリクスの列方向に行ごとにデータが順に
読み出される。このようなデインタリーブを行うことに
よって、シリアルデータのビットが元の順番に戻され
る。
シリアルデータは、誤り訂正復号器9に入力され、誤り
訂正の復号が行われる。この後、データ復調が行われ
る。
調としては、QPSK以外に16QAM変調などが用い
られる。このような16QAM変調を行う場合、ロウカ
ラムインタリーブを行った後の信号に対し偶数番目に送
信されるビットの誤り率が高くなることがわかっている
(図12中の斜線部分参照)。このため、デインタリー
ブにおいてメモリ中に誤り率の高いビットが列方向に連
続し、デインタリーブ後の信号において誤り率の低いビ
ットと誤り率の高いビットが連続することになり、復号
を行う場合に特性が悪化することになる。
サイクルシフトインタリーブを行うことが提案されてい
る。このサイクルシフトインタリーブは、図13に示す
ように、メモリに書き込まれたデータに対し偶数カラム
のデータを2ビットごとその順序を入れ替えて読み出し
を行う。また、そのデインタリーブにおいても、図14
に示すように、メモリに書き込まれたデータに対し偶数
行のデータを2ビットごとその順序を入れ替えて読み出
しを行う。その結果、図15に示すように、インタリー
ブ後の信号に対し偶数番目に送信されるビットの誤り率
が高くなったとしても、デインタリーブにおいてメモリ
中に誤り率の高いビットが分散するため、デインタリー
ブ後の信号は、誤り率の低いビットと誤り率の高いビッ
トが分散した信号となる。
ンタリーブおよびサイクルシフトインタリーブのいずれ
の場合においても、インタリーバおよびデインタリーバ
では、それぞれ1つのメモリを用いてデータの書き込み
および読み出しが行われる。実際には、2つのメモリを
用い、一方のメモリにデータの書き込みを行っている
間、他方のメモリからデータの読み出しを行い、他方の
メモリにデータの書き込みを行っている間、一方のメモ
リからデータの読み出しを行っている。この場合でも、
データの書き込みは1つのメモリに対して行い、データ
の読み出しは1つのメモリから行われる。
が低いときには、1つのメモリに対するデータの書き込
みおよび読み出しのアクセス速度は十分耐えうるものと
なるが、データの伝送速度が高くなると、メモリのアク
セス速度が追いつかなくなるという問題がある。
ることができるインタリーブ装置およびデインタリーブ
装置を提供することを目的とする。
め、請求項1に記載の発明では、メモリとして第1、第
2のメモリを有し、送信すべきシリアルデータを所定数
のデータからなるデータ列に振り分けて、第1、第2の
メモリに並列的に書き込み、第1、第2のメモリから並
列的にデータを読み出して、インタリーブされたシリア
ルデータを生成するようにしたことを特徴としている。
書き込みおよび読み出しを行うことにより、インタリー
ブ装置におけるメモリのアクセス速度を高くすることが
できる。
第1、第2のメモリを有し、受信後のシリアルデータを
所定数のデータからなるデータ列に振り分けて、第1、
第2のメモリに並列的に書き込み、第1、第2のメモリ
から並列的にデータを読み出して、デインタリーブされ
たシリアルデータを生成するようにしたことを特徴とし
ている。
書き込みおよび読み出しを行うことにより、デインタリ
ーブ装置におけるメモリのアクセス速度を高くすること
ができる。
では、サイクルシフトインターリーブを行い、かつメモ
リのアクセス速度を高くすることができるインタリーブ
装置を提供することができ、請求項4、6、8、10に
記載の発明では、インタリーブされた信号に対してデイ
ンタリーブを行い、かつメモリのアクセス速度を高くす
ることができるデインタリーブ装置を提供することがで
きる。
第1実施形態に係る通信システムの送信側の構成を示
し、図2に受信側の構成を示す。この通信システムは、
従来技術で説明したサイクルシフトインタリーブおよび
デインタリーブを行うように構成されている。
からの送信すべき情報が、誤り訂正符号化器2に入力さ
れ、畳み込み符号またはブロック符号等による誤り訂正
符号化が行われる。
リアルデータ(データとしてのビットが直列に並んで構
成されたもの)は、直列−並列変換器10において4つ
のパラレルデータに順に変換され、インタリーバ20に
入力される。インタリーバ20は、第1、第2の書き込
みアドレス制御器21a、21bと、第1、第2のメモ
リ22a、22bと、第1、第2の読み出しアドレス制
御器23a、23bなどから構成され、サイクルシフト
インタリーブを行う。そして、インタリーバ20から出
力されたデータ列は、並列−直列変換器30においてシ
リアルデータに変換され、その後、変調器4において変
調される。この変調器4では、16QAM変調が行われ
る。
ンタリーバ20および並列−直列変換器30の動作を図
3を参照して説明する。
ルデータは、直列−並列変換器10で4つのパラレルデ
ータ(データ列)に順に変換される。具体的には、シリ
アルデータの奇数位置にある8ビットからなる1番目の
データ列と、偶数位置にある8ビットからなる2番目の
データ列と、1番目のデータ列の最後のビットに続いて
奇数位置にある8ビットからなる3番目のデータ列と、
2番目のデータ列の最後のビットに続いて偶数位置にあ
る8ビットからなる4番目のデータ列とを、シリアルデ
ータの32ビットごとに繰り返し得るように、シリアル
データが変換される。なお、各データ列の識別を容易に
するために、図中に斜線が付されている(後述する説明
に用いる図4〜図10においても同じ)。
書き込みアドレス制御器21a、21bの制御によっ
て、第1、第2のメモリ22a、22b(16列×6行
のマトリクス配置で表される書き込み領域をそれぞれ有
する)に、並列的に順に書き込まれる。具体的には、1
番目のデータ列は、第1のメモリ22aに、列方向の奇
数位置に行ごとに順に書き込まれ、2番目のデータ列
は、第2のメモリ22bに、列方向の偶数位置に行ごと
に順に書き込まれ、3番目のデータ列は、第2のメモリ
22bに、列方向の奇数位置に行ごとに順に書き込ま
れ、4番目のデータ列は、第1のメモリ22aに、列方
向の偶数位置に行ごとに順に書き込まれる。このような
書き込みにより、シリアルデータの各ビットは、第1、
第2のメモリ21a、21b中に、図3に示すように配
置される。
ドレス制御器23a、23bの制御によって、第1、第
2のメモリ21a、21bからデータが並列的に順に読
み出される。この場合、第1、第2のメモリ21a、2
1bから行方向に列ごとにデータがそれぞれ順に読み出
される。
bから読み出されたデータ列は、並列−直列変換器30
でシリアルデータに変換される。この場合、第1のメモ
リ21aから読み出されたデータは、出力するシリアル
データの奇数位置に配置され、第2のメモリ21bから
読み出されたデータは、出力するシリアルデータの偶数
位置に配置されるように、変換が行われる。
タ列を、第1のメモリ21aに、列方向の奇数位置と偶
数位置に行ごとに順に書き込み、2番目と3番目のデー
タ列を、第2のメモリ21bに、列方向の偶数位置と奇
数位置に行ごとに順に書き込み、第1、第2のメモリ2
1a、21bから行方向に列ごとにデータを順に読み出
して、それぞれを奇数位置と偶数位置に配置したシリア
ルデータを生成するようにしているから、従来のインタ
リーバと同様、サイクルシフトインタリーブを行った信
号を出力することができる。
信された信号が、復調器7に供給されて復調される。こ
の復調された信号は、直列−並列変換器40において2
つのパラレルデータに変換され、デインタリーバ50に
入力される。デインタリーバ50は、第1、第2の書き
込みアドレス制御器51a、51bと、第1、第2のメ
モリ52a、52bと、第1、第2の読み出しアドレス
制御器53a、53bなどから構成され、デインタリー
ブを行う。このデインタリーバ50から出力されたデー
タ列は、並列−直列変換器60においてシリアルデータ
に変換される。このシリアルデータは、誤り訂正復号器
9に入力されて、誤り訂正の復号が行われる。この後、
データ復調が行われる。
リーバ50および並列−直列変換器60の動作を図4を
参照して説明する。
ルデータは、直列−並列変換器40で2つのパラレルデ
ータ(データ列)に変換される。具体的には、シリアル
データの奇数位置に配置されたビットからなる第1のデ
ータ列と、シリアルデータの偶数位置に配置されたビッ
トからなる第2のデータ列を得るように、シリアルデー
タが変換される。
第2の書き込みアドレス制御器51a、51bの制御に
よって、第1、第2のメモリ52a、52b(16列×
6行のマトリクス配置で表される書き込み領域をそれぞ
れ有する)に、並列的に順に書き込まれる。具体的に
は、シリアルデータの奇数位置に配置されたビットから
なるデータ列は、第1のメモリ52aに行方向に列ごと
に順に書き込まれ、またシリアルデータの偶数位置に配
置されたビットからなるデータ列は、第2のメモリ52
bに行方向に列ごとに順に書き込まれる。
ドレス制御器53a、53bの制御によって、第1、第
2のメモリ52a、52bからデータが並列的に順に読
み出される。この場合、第1のメモリ52aからは、列
方向の奇数位置に書き込まれている1番目のデータ列
と、列方向の偶数位置に書き込まれている4番目のデー
タ列が、列方向に行ごとに順に読み出される。また、第
2のメモリ52bからは、列方向の偶数位置に書き込ま
れている2番目のデータ列と、列方向の奇数位置に書き
込まれている3番目のデータ列が、列方向に行ごとに順
に読み出される。
bから読み出されたデータ列は、並列−直列変換器60
でシリアルデータに変換される。この場合、1番目のデ
ータ列が8つの奇数位置に配置され、2番目のデータ列
が8つの偶数位置に配置され、3番目のデータ列が1番
目のデータ列の最後のビットに続く8つの奇数位置に配
置され、4番目のデータ列が2番目のデータ列の最後の
ビットに続く8つの偶数位置に配置されるように、デー
タ列が順にシリアルデータに変換される。
り、インタリーブでビット入れ替えが行われたデータを
元に戻すことができる。
20およびデインタリーバ50において、それぞれ2つ
のメモリを用いて書き込みおよび読み出しを行うように
しているから、メモリへのアクセス速度を高くすること
ができる。 (第2実施形態)この第2実施形態では、通信システム
のブロック構成は図1、図2に示すものと同じであり、
送信側における直列−並列変換器10、インタリーバ2
0および並列−直列変換器30と、受信側における直列
−並列変換器40、デインタリーバ50および並列−直
列変換器60の構成が異なる。
デインタリーブを図5、図6を参照して説明する。
り、第1実施形態と同様、1番目から4番目のデータ列
が繰り返し生成される。
書き込みアドレス制御器21a、21bの制御によっ
て、第1、第2のメモリ(8列×12行のマトリクス配
置で表される書き込み領域をそれぞれ有する)22a、
22bに、並列的に順に書き込まれる。この書き込みの
仕方が第1実施形態と異なる。
ータ列は、第1のメモリ22aに、列方向に奇数行ごと
に順に書き込まれ、2番目のデータ列は、第2のメモリ
22bに、列方向に奇数行ごとに順に書き込まれ、3番
目のデータ列は、第2のメモリ22bに、列方向に偶数
行ごとに順に書き込まれ、4番目のデータ列は、第1の
メモリ22aに、列方向に偶数行ごとに順に書き込まれ
る。このような書き込みにより、シリアルデータの各ビ
ットは、第1、第2のメモリ22a、22b中に、図5
に示すように配置される。
ドレス制御器23a、23bの制御によって、第1、第
2のメモリ22a、22bからデータが順に読み出され
る。この場合、第1のメモリ22aからは、行方向に奇
数位置にあるデータが列ごとに先に順に読み出され、続
いて行方向に偶数位置にあるデータが列ごとに順に読み
出される。また、第2のメモリ22bからは、行方向に
偶数位置にあるデータが列ごとに先に順に読み出され、
続いて行方向に奇数位置にあるデータが列ごとに順に読
み出される。
a、22bから読み出されたデータ列は、第1実施形態
と同様、並列−直列変換器30によりシリアルデータに
変換される。
タ列を、第1のメモリ22aに、列方向に奇数行ごと偶
数行ごとにそれぞれ順に書き込み、2番目と3番目のデ
ータ列を、第2のメモリ22bに、列方向に奇数行ごと
偶数行ごとにそれぞれ順に書き込み、第1のメモリ22
aから行方向に奇数位置にあるデータを列ごとに先に順
に読み出し続いて行方向に偶数位置にあるデータを列ご
とに順に読み出し、また第2のメモリ22bから行方向
に偶数位置にあるデータを列ごとに先に順に読み出し続
いて行方向に奇数位置にあるデータを列ごとに順に読み
出して、それぞれを奇数位置と偶数位置に配置したシリ
アルデータを生成するようにしているから、従来のイン
タリーバと同様、サイクルシフトインタリーブを行った
信号を出力することができる。
モリ22a、22bへの書き込み方を同じにしているた
め、第1実施形態に比べて、データの書き込みを容易に
行うことができる。
により第1実施形態と同様、シリアルデータの奇数位置
に配置されたビットからなるデータ列と、シリアルデー
タの偶数位置に配置されたビットからなるデータ列を得
るように、変換が行われる。この変換されたデータ列
は、第1、第2の書き込みアドレス制御器51a、51
bの制御によって、第1、第2のメモリ(8列×12行
のマトリクス配置で表される書き込み領域をそれぞれ有
する)52a、52bに順に書き込まれる。この書き込
みの仕方が第1実施形態と異なる。
ータの奇数位置に配置されたビットからなるデータ列
は、第1のメモリ52aに、まず1行1列目から行方向
の奇数位置に列ごとに順に書き込まれ、その後、2行1
列目から行方向の偶数位置に列ごとに順に書き込まれ
る。また、シリアルデータの偶数位置に配置されたビッ
トからなるデータ列は、第2のメモリ52bに、まず2
行1列目から行方向の偶数位置に列ごとに順に書き込ま
れ、その後、1行1列目から行方向の奇数位置に列ごと
に順に書き込まれる。このような書き込みにより、シリ
アルデータの各ビットは、第1、第2のメモリ52a、
52b中に、図6に示すように配置される。
ドレス制御器53a、53bの制御によって、第1、第
2のメモリ52a、52bからデータが並列的に順に読
み出される。この場合、第1のメモリ52aからは、奇
数行に書き込まれている1番目のデータ列と、偶数行に
書き込まれている4番目のデータ列が、列方向に行ごと
に順に読み出される。また、第2のメモリ52bから
は、奇数行に書き込まれている2番目のデータ列と、偶
数行に書き込まれている3番目のデータ列が、列方向に
行ごとに順に読み出される。
bから読み出されたデータ列は、第1実施形態と同様、
並列−直列変換器60でシリアルデータに変換される。 (第3実施形態)この第3実施形態では、通信システム
のブロック構成は図1、図2に示すものと同じであり、
送信側における直列−並列変換器10、インタリーバ2
0および並列−直列変換器30と、受信側における直列
−並列変換器40、デインタリーバ50および並列−直
列変換器60の構成が異なる。
デインタリーブを図7、図8を参照して説明する。
り、第1実施形態と同様、1番目から4番目のデータ列
が繰り返し生成される。
書き込みアドレス制御器21a、21bの制御によっ
て、第1、第2のメモリ(8列×12行のマトリクス配
置で表される書き込み領域をそれぞれ有する)22a、
22bに、並列的に順に書き込まれる。この書き込みの
仕方が第1実施形態と異なる。
ータ列は、第1のメモリ22aに、列方向に奇数行ごと
に順に書き込まれ、2番目のデータ列は、第2のメモリ
22bに、列方向に偶数行ごとに順に書き込まれ、3番
目のデータ列は、第2のメモリ22bに、列方向に奇数
行ごとに順に書き込まれ、4番目のデータ列は、第1の
メモリ22aに、列方向に偶数行ごとに順に書き込まれ
る。このような書き込みにより、シリアルデータの各ビ
ットは、第1、第2のメモリ22a、22b中に、図7
に示すように配置される。
ドレス制御器23a、23bの制御によって、第1、第
2のメモリ22a、22bからデータが順に読み出され
る。この場合、第1のメモリ22aからは、行方向に奇
数位置にあるデータが列ごとに先に順に読み出され、続
いて行方向に偶数位置にあるデータが列ごとに順に読み
出される。また、第2のメモリ22bからは、行方向に
奇数位置にあるデータが列ごとに先に順に読み出され、
続いて行方向に偶数位置にあるデータが列ごとに順に読
み出される。
a、22bから読み出されたデータ列は、第1実施形態
と同様、並列−直列変換器30によりシリアルデータに
変換される。
タ列を、第1のメモリ22aに、列方向に奇数行ごと偶
数行ごとにそれぞれ順に書き込み、2番目と3番目のデ
ータ列を、第2のメモリ22bに、列方向に偶数行ごと
奇数行ごとにそれぞれ順に書き込み、第1のメモリ22
aから行方向に奇数位置にあるデータを列ごとに先に順
に読み出し続いて行方向に偶数位置にあるデータを列ご
とに順に読み出し、また第2のメモリ22bから行方向
に奇数位置にあるデータを列ごとに先に順に読み出し続
いて行方向に偶数位置にあるデータを列ごとに順に読み
出して、それぞれを奇数位置と偶数位置に配置したシリ
アルデータを生成するようにしているから、従来のイン
タリーバと同様、サイクルシフトインタリーブを行った
信号を出力することができる。
モリ22a、22bからのデータの読み出し方を同じに
しているため、第1実施形態に比べて、データの読み出
しを容易に行うことができる。
により第1実施形態と同様、シリアルデータの奇数位置
に配置されたビットからなるデータ列と、シリアルデー
タの偶数位置に配置されたビットからなるデータ列を得
るように、変換が行われる。この変換されたデータ列
は、第1、第2の書き込みアドレス制御器51a、51
bの制御によって、第1、第2のメモリ(8列×12行
のマトリクス配置で表される書き込み領域をそれぞれ有
する)52a、52bに順に書き込まれる。この書き込
みの仕方が第1実施形態と異なる。
ータの奇数位置に配置されたビットからなるデータ列
は、第1のメモリ52aに、まず1行1列目から行方向
の奇数位置に列ごとに順に書き込まれ、その後、2行1
列目から行方向の偶数位置に列ごとに順に書き込まれ
る。また、シリアルデータの偶数位置に配置されたビッ
トからなるデータ列は、第2のメモリ52bに、まず1
行1列目から行方向の奇数位置に列ごとに順に書き込ま
れ、その後、2行1列目から行方向の偶数位置に列ごと
に順に書き込まれる。このような書き込みにより、シリ
アルデータの各ビットは、第1、第2のメモリ52a、
52b中に、図8に示すように配置される。
ドレス制御器53a、53bの制御によって、第1、第
2のメモリ52a、52bからデータが並列的に順に読
み出される。この場合、第1のメモリ52aからは、奇
数行に書き込まれている1番目のデータ列と、偶数行に
書き込まれている4番目のデータ列が、列方向に行ごと
に順に読み出される。また、第2のメモリ52bから
は、偶数行に書き込まれている2番目のデータ列と、奇
数行に書き込まれている3番目のデータ列が、列方向に
行ごとに順に読み出される。
bから読み出されたデータ列は、第1実施形態と同様、
並列−直列変換器60でシリアルデータに変換される。 (第4実施形態)この第4実施形態では、通信システム
のブロック構成は図1、図2に示すものと同じであり、
送信側における直列−並列変換器10、インタリーバ2
0および並列−直列変換器30と、受信側における直列
−並列変換器40、デインタリーバ50および並列−直
列変換器60の構成が異なる。
デインタリーブを図9、図10を参照して説明する。
り、第1実施形態と同様、1番目から4番目のデータ列
が繰り返し生成される。
書き込みアドレス制御器21a、21bの制御によっ
て、第1、第2のメモリ(8列×12行のマトリクス配
置で表される書き込み領域をそれぞれ有する)22a、
22bに、並列的に順に書き込まれる。この書き込みの
仕方が第1実施形態と異なる。
ータ列は、第1のメモリ22aにおける書き込み領域の
上半分の領域に、列方向に行ごとに順に書き込まれ、2
番目のデータ列は、第2のメモリ22bにおける書き込
み領域の下半分の領域に、列方向に行ごとに順に書き込
まれ、3番目のデータ列は、第2のメモリ22bにおけ
る書き込み領域の上半分の領域に、列方向に行ごとに順
に書き込まれ、4番目のデータ列は、第1のメモリ22
aにおける書き込み領域の下半分の領域に、列方向に行
ごとに順に書き込まれる。このような書き込みにより、
シリアルデータの各ビットは、第1、第2のメモリ22
a、22b中に、図9に示すように配置される。
ドレス制御器23a、23bの制御によって、第1、第
2のメモリ22a、22bからデータが並列的に順に読
み出される。この場合、第1のメモリ22aからは、書
き込み領域の上半分の領域におけるデータが行方向に列
ごとに先に順に読み出され、続いて書き込み領域の下半
分の領域におけるデータが行方向に列ごとに順に読み出
される。また、第2のメモリ22bからは、書き込み領
域の上半分の領域におけるデータが行方向に列ごとに先
に順に読み出され、続いて書き込み領域の下半分の領域
におけるデータが行方向に列ごとに順に読み出される。
a、22bから読み出されたデータ列は、第1実施形態
と同様、並列−直列変換器30によりシリアルデータに
変換される。
タ列を、第1のメモリ22aにおける書き込み領域の上
半分の領域と下半分の領域に列方向に行ごとにそれぞれ
書き込み、2番目と3番目のデータ列を、第2のメモリ
22bにおける書き込み領域の下半分の領域と上半分の
領域に列方向に行ごとにそれぞれ書き込み、第1、第2
のメモリ22a、22bからそれぞれの書き込み領域の
上半分の領域におけるデータを行方向に列ごとに読み出
し続いてそれぞれの書き込み領域の下半分の領域におけ
るデータを行方向に列ごとに読み出し、それぞれを奇数
位置と偶数位置に配置したシリアルデータを生成するよ
うにしているから、従来のインタリーバと同様、サイク
ルシフトインタリーブを行った信号を出力することがで
きる。
により第1実施形態と同様、シリアルデータの奇数位置
に配置されたビットからなるデータ列と、シリアルデー
タの偶数位置に配置されたビットからなるデータ列を得
るように、変換が行われる。この変換されたデータ列
は、第1、第2の書き込みアドレス制御器51a、51
bの制御によって、第1、第2のメモリ52a、52b
に、並列的に順に書き込まれる。この書き込みの仕方が
第1実施形態と異なる。
データの奇数位置に配置されたビットからなるデータ列
は、第1のメモリ52aにおける書き込み領域の上半分
の領域に行方向に列ごとに順に書き込まれ、続いて書き
込み領域の下半分の領域に行方向に列ごとに順に書き込
まれる。また、シリアルデータの偶数位置に配置された
ビットからなるデータ列は、第2のメモリ52bにおけ
る書き込み領域の上半分の領域に行方向に列ごとに順に
書き込まれ、続いて書き込み領域の下半分の領域に行方
向に列ごとに順に書き込まれる。このような書き込みに
より、シリアルデータの各ビットは、第1、第2のメモ
リ52a、52b中に、図10に示すように配置され
る。
ドレス制御器53a、53bの制御によって、第1、第
2のメモリ(8列×12行のマトリクス配置で表される
書き込み領域をそれぞれ有する)52a、52bからデ
ータが並列的に順に読み出される。この場合、第1のメ
モリ52aからは、書き込み領域の上半分の領域に書き
込まれている1番目のデータ列と、書き込み領域の下半
分の領域に書き込まれている4番目のデータ列が、列方
向に行ごとに順に読み出される。また、第2のメモリ2
2bからは、書き込み領域の下半分の領域に書き込まれ
ている2番目のデータ列と、書き込み領域の上半分の領
域に書き込まれている4番目のデータ列が、列方向に行
ごとに順に読み出される。
bから読み出されたデータ列は、第1実施形態と同様、
並列−直列変換器60でシリアルデータに変換される。
a、22b、52a、52bにおいてそれぞれ上半分の
領域と下半分の領域に分けて書き込みを行っているた
め、第1乃至第3実施形態のように、1つ飛びに書き込
みを行ったり、あるいは1つ飛びに読み出しを行ったり
する必要がなく、書き込みおよび読み出しをより簡単に
行うことができる。
いて、メモリ22a、22b、52a、52bのぞれぞ
れは、実際には、2つのメモリで構成され、一方のメモ
リにデータの書き込みを行っている間、他方のメモリか
らデータの読み出しを行い、他方のメモリにデータの書
き込みを行っている間、一方のメモリからデータの読み
出しを行うようになっている。
形態におけるインタリーバおよびデインタリーバは、例
えば第1実施形態のインタリーバと第2実施形態のデイ
ンタリーバとを組み合わせるというように、任意に組み
合わせが可能である。また、インタリーバおよびデイン
タリーバのうちの一方を上記した第1実施形態乃至第4
実施形態のものとし、他方を従来のものとすることも可
能である。
施形態のようなサイクルシフトインターリーブを行うイ
ンタリーバおよびデインタリーバに適用するものに限ら
ず、サイクルシフトを行わないロウカラムインタリーブ
にも同様に適用することができる。
信側の構成を示す図である。
信側の構成を示す図である。
器10、インタリーバ20および並列−直列変換器30
の動作説明に供する図である。
器40、デインタリーバ50および並列−直列変換器6
0の動作説明に供する図である。
器10、インタリーバ20および並列−直列変換器30
の動作説明に供する図である。
器40、デインタリーバ50および並列−直列変換器6
0の動作説明に供する図である。
器10、インタリーバ20および並列−直列変換器30
の動作説明に供する図である。
器40、デインタリーバ50および並列−直列変換器6
0の動作説明に供する図である。
器10、インタリーバ20および並列−直列変換器30
の動作説明に供する図である。
換器40、デインタリーバ50および並列−直列変換器
60の動作説明に供する図である。
タリーブの流れを示す図である。
明に供する図である。
デインタリーブの動作説明に供する図である。
インタリーブの流れを示す図である。
a、21b…第1、第2の書き込みアドレス制御器、2
2a、22b…第1、第2のメモリ、23a、23b…
第1、第2の読み出しアドレス制御器、30…並列−直
列変換器、40…直列−並列変換器、50…デインタリ
ーバ、51a、51b…第1、第2の書き込みアドレス
制御器、52a、52b…第1、第2のメモリ、53
a、53b…第1、第2の読み出しアドレス制御器、6
0…並列−直列変換器。
Claims (10)
- 【請求項1】 送信するためのシリアルデータをメモリ
に記憶させ、その書き込み方向と読み出し方向を異なら
せてインタリーブを行うインタリーブ装置において、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータを所定数のデータからなるデータ列
に振り分けて、前記第1、第2のメモリに並列的に書き
込み、前記第1、第2のメモリから並列的にデータを読
み出して、インタリーブされたシリアルデータを生成す
る手段とを備えたことを特徴とするインタリーブ装置。 - 【請求項2】 受信後のシリアルデータをメモリに記憶
させ、その書き込み方向と読み出し方向を異ならせてデ
インタリーブを行うデインタリーブ装置において、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータを所定数のデータからなるデータ列
に振り分けて、前記第1、第2のメモリに並列的に書き
込み、前記第1、第2のメモリから並列的にデータを読
み出して、デインタリーブされたシリアルデータを生成
する手段とを備えたことを特徴とするデインタリーブ装
置。 - 【請求項3】 送信するためのシリアルデータをメモリ
に記憶させ、その書き込み方向と読み出し方向を異なら
せてインタリーブを行うインタリーブ装置において、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータの奇数位置にある所定数のデータか
らなる1番目のデータ列と、前記シリアルデータの偶数
位置にある所定数のデータからなる2番目のデータ列
と、前記1番目のデータ列の最後のデータに続いて前記
シリアルデータの奇数位置にある所定数のデータからな
る3番目のデータ列と、前記2番目のデータ列の最後の
データに続いて前記シリアルデータの偶数位置にある所
定数のデータからなる4番目のデータ列を繰り返し得る
ように、前記シリアルデータを変換する手段と、 前記1番目のデータ列と前記4番目のデータ列が前記第
1のメモリの記憶領域において列方向の奇数位置と偶数
位置にそれぞれ配置されるように行ごとに書き込みを行
い、前記2番目のデータ列と前記3番目のデータ列が前
記第2のメモリの記憶領域において列方向の偶数位置と
奇数位置にそれぞれ配置されるように行ごとに書き込み
を行い、前記第1、前記第2のメモリに書き込まれたデ
ータを、行方向に列ごとにそれぞれ読み出す手段と、 前記第1のメモリから読み出されたデータを奇数位置
に、前記第2のメモリから読み出されたデータを偶数位
置に、順に配置するようにして、シリアルデータを生成
する手段とを備えたことを特徴とするインタリーブ装
置。 - 【請求項4】 インタリーブが行われた信号を受信し、
その受信後のシリアルデータをメモリに記憶させ、その
書き込み方向と読み出し方向を異ならせてデインタリー
ブを行うデインタリーブ装置であって、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータの奇数位置に配置されたデータから
なる第1のデータ列と、前記シリアルデータの偶数位置
に配置されたデータからなる第2のデータ列を得るよう
に、前記シリアルデータを変換する手段と、 前記第1のデータ列が前記第1のメモリの記憶領域にお
いて行方向に列ごとに配置されるように書き込みを行
い、前記第2のデータ列が前記第2のメモリの記憶領域
において行方向に列ごとに配置されるように書き込みを
行い、前記第1のメモリから、列方向の奇数位置に書き
込まれている1番目のデータ列と、列方向の偶数位置に
書き込まれている4番目のデータ列を、列方向に行ごと
にそれぞれ読み出し、また前記第2のメモリから、列方
向の偶数位置に書き込まれている2番目のデータ列と、
列方向の奇数位置に書き込まれている3番目のデータ列
を、列方向に行ごとにそれぞれ読み出す手段と、 前記1番目のデータ列を奇数位置に、前記2番目のデー
タ列を偶数位置に、前記3番目のデータ列を前記1番目
のデータ列の最後のデータに続く奇数位置に、前記4番
目のデータ列を前記2番目のデータ列の最後のデータに
続く偶数位置に、順に配置するようにして、シリアルデ
ータを生成する手段と、 を備えたことを特徴とするデインタリーブ装置。 - 【請求項5】 送信するためのシリアルデータをメモリ
に記憶させ、その書き込み方向と読み出し方向を異なら
せてインタリーブを行うインタリーブ装置において、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータの奇数位置にある所定数のデータか
らなる1番目のデータ列と、前記シリアルデータの偶数
位置にある所定数のデータからなる2番目のデータ列
と、前記1番目のデータ列の最後のデータに続いて前記
シリアルデータの奇数位置にある所定数のデータからな
る3番目のデータ列と、前記2番目のデータ列の最後の
データに続いて前記シリアルデータの偶数位置にある所
定数のデータからなる4番目のデータ列を繰り返し得る
ように、前記シリアルデータを変換する手段と、 前記1番目のデータ列と前記4番目のデータ列が前記第
1のメモリの記憶領域において奇数行と偶数行にそれぞ
れ配置されるように行ごとに書き込みを行い、前記2番
目のデータ列と前記3番目のデータ列が前記第2のメモ
リの記憶領域において奇数行と偶数行にそれぞれ配置さ
れるように行ごとに書き込みを行い、前記第1のメモリ
から、行方向の奇数位置にあるデータを列ごとに順に読
み出し、続いて行方向の偶数位置にあるデータを列ごと
に順に読み出し、前記第2のメモリから、行方向の偶数
位置にあるデータを列ごとに順に読み出し、続いて行方
向の奇数位置にあるデータを列ごとに順に読み出す手段
と、 前記第1のメモリから読み出されたデータを奇数位置
に、前記第2のメモリから読み出されたデータを偶数位
置に、順に配置するようにして、シリアルデータを生成
する手段とを備えたことを特徴とするインタリーブ装
置。 - 【請求項6】 インタリーブが行われた信号を受信し、
その受信後のシリアルデータをメモリに記憶させ、その
書き込み方向と読み出し方向を異ならせてデインタリー
ブを行うデインタリーブ装置であって、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータの奇数位置に配置されたデータから
なる第1のデータ列と、前記シリアルデータの偶数位置
に配置されたデータからなる第2のデータ列を得るよう
に、前記シリアルデータを変換する手段と、 前記第1のデータ列が前記第1のメモリの記憶領域にお
いて行方向の奇数位置に列ごとに配置されそれに続いて
行方向の偶数位置に列ごとに配置されるように書き込み
を行い、前記第2のデータ列が前記第2のメモリの記憶
領域において行方向の偶数位置に列ごとに配置されそれ
に続いて行方向の奇数位置に列ごとに配置されるように
書き込みを行い、前記第1のメモリから、奇数行に書き
込まれている1番目のデータ列と、偶数行に書き込まれ
ている4番目のデータ列を、列方向に行ごとにそれぞれ
読み出し、前記第2のメモリから、奇数行に書き込まれ
ている2番目のデータ列と、偶数行に書き込まれている
3番目のデータ列を、列方向に行ごとにそれぞれ読み出
す手段と、 前記1番目のデータ列を奇数位置に、前記2番目のデー
タ列を偶数位置に、前記3番目のデータ列を前記1番目
のデータ列の最後のデータに続く奇数位置に、前記4番
目のデータ列を前記2番目のデータ列の最後のデータに
続く偶数位置に、順に配置するようにして、シリアルデ
ータを生成する手段と、 を備えたことを特徴とするデインタリーブ装置。 - 【請求項7】 送信するためのシリアルデータをメモリ
に記憶させ、その書き込み方向と読み出し方向を異なら
せてインタリーブを行うインタリーブ装置において、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータの奇数位置にある所定数のデータか
らなる1番目のデータ列と、前記シリアルデータの偶数
位置にある所定数のデータからなる2番目のデータ列
と、前記1番目のデータ列の最後のデータに続いて前記
シリアルデータの奇数位置にある所定数のデータからな
る3番目のデータ列と、前記2番目のデータ列の最後の
データに続いて前記シリアルデータの偶数位置にある所
定数のデータからなる4番目のデータ列を繰り返し得る
ように、前記シリアルデータを変換する手段と、 前記1番目のデータ列と前記4番目のデータ列が前記第
1のメモリの記憶領域において奇数行と偶数行にそれぞ
れ配置されるように行ごとに書き込みを行い、前記2番
目のデータ列と前記3番目のデータ列が前記第2のメモ
リの記憶領域において偶数行と奇数行にそれぞれ配置さ
れるように行ごとに書き込みを行い、前記第1のメモリ
から、行方向の奇数位置にあるデータを列ごとに順に読
み出し、続いて行方向の偶数位置にあるデータを列ごと
に順に読み出し、前記第2のメモリから、行方向の奇数
位置にあるデータを列ごとに順に読み出し、続いて行方
向の偶数位置にあるデータを列ごとに順に読み出す手段
と、 前記第1のメモリから読み出されたデータを奇数位置
に、前記第2のメモリから読み出されたデータを偶数位
置に、順に配置するようにして、シリアルデータを生成
する手段とを備えたことを特徴とするインタリーブ装
置。 - 【請求項8】 インタリーブが行われた信号を受信し、
その受信後のシリアルデータをメモリに記憶させ、その
書き込み方向と読み出し方向を異ならせてデインタリー
ブを行うデインタリーブ装置であって、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータの奇数位置に配置されたデータから
なる第1のデータ列と、前記シリアルデータの偶数位置
に配置されたデータからなる第2のデータ列を得るよう
に、前記シリアルデータを変換する手段と、 前記第1のデータ列が前記第1のメモリの記憶領域にお
いて行方向の奇数位置に列ごとに配置されそれに続いて
行方向の偶数位置に列ごとに配置されるように書き込み
を行い、前記第2のデータ列が前記第2のメモリの記憶
領域において行方向の奇数位置に列ごとに配置されそれ
に続いて行方向の偶数位置に列ごとに配置されるように
書き込みを行い、前記第1のメモリから、奇数行に書き
込まれている1番目のデータ列と、偶数行に書き込まれ
ている4番目のデータ列を、列方向に行ごとにそれぞれ
読み出し、前記第2のメモリから、偶数行に書き込まれ
ている2番目のデータ列と、奇数行に書き込まれている
3番目のデータ列を、列方向に行ごとにそれぞれ読み出
す手段と、 前記1番目のデータ列を奇数位置に、前記2番目のデー
タ列を偶数位置に、前記3番目のデータ列を前記1番目
のデータ列の最後のデータに続く奇数位置に、前記4番
目のデータ列を前記2番目のデータ列の最後のデータに
続く偶数位置に、順に配置するようにして、シリアルデ
ータを生成する手段と、 を備えたことを特徴とするデインタリーブ装置。 - 【請求項9】 送信するためのシリアルデータをメモリ
に記憶させ、その書き込み方向と読み出し方向を異なら
せてインタリーブを行うインタリーブ装置において、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータの奇数位置にある所定数のデータか
らなる1番目のデータ列と、前記シリアルデータの偶数
位置にある所定数のデータからなる2番目のデータ列
と、前記1番目のデータ列の最後のデータに続いて前記
シリアルデータの奇数位置にある所定数のデータからな
る3番目のデータ列と、前記2番目のデータ列の最後の
データに続いて前記シリアルデータの偶数位置にある所
定数のデータからなる4番目のデータ列を繰り返し得る
ように、前記シリアルデータを変換する手段と、 前記1番目のデータ列と前記4番目のデータ列が前記第
1のメモリの記憶領域においてその上半分の領域と下半
分の領域に列方向に行ごとにそれぞれ配置されるように
書き込みを行い、前記2番目のデータ列と前記3番目の
データ列が前記第2のメモリの記憶領域においてその下
半分の領域と上半分の領域に列方向に行ごとにそれぞれ
配置されるように書き込みを行い、前記第1、第2のメ
モリから、それぞれの前記上半分の領域におけるデータ
を行方向に列ごとに順に読み出し、続いてそれぞれの前
記下半分の領域におけるデータを行方向に列ごとに順に
読み出す手段と、 前記第1のメモリから読み出されたデータを奇数位置
に、前記第2のメモリから読み出されたデータを偶数位
置に、順に配置するようにして、シリアルデータを生成
する手段とを備えたことを特徴とするインタリーブ装
置。 - 【請求項10】 インタリーブが行われた信号を受信
し、その受信後のシリアルデータをメモリに記憶させ、
その書き込み方向と読み出し方向を異ならせてデインタ
リーブを行うデインタリーブ装置であって、 前記メモリとして第1、第2のメモリを有し、 前記シリアルデータの奇数位置に配置されたデータから
なる第1のデータ列と、前記シリアルデータの偶数位置
に配置されたデータからなる第2のデータ列を得るよう
に、前記シリアルデータを変換する手段と、 前記第1のデータ列が前記第1のメモリの記憶領域にお
いてその上半分の領域に行方向に列ごとに配置されそれ
に続いて下半分の領域に行方向に列ごとに配置されるよ
うに書き込みを行い、前記第2のデータ列が前記第2の
メモリの記憶領域においてその上半分の領域に行方向に
列ごとに配置されそれに続いて下半分の領域に行方向に
列ごとに配置されるように書き込みを行い、前記第1の
メモリから、前記上半分の領域に書き込まれている1番
目のデータ列と、前記下半分の領域に書き込まれている
4番目のデータ列を、列方向に行ごとにそれぞれ読み出
し、前記第2のメモリから、前記下半分の領域に書き込
まれている2番目のデータ列と、前記上半分の領域に書
き込まれている4番目のデータ列を、列方向に行ごとに
それぞれ読み出す手段と、 前記1番目のデータ列を奇数位置に、前記2番目のデー
タ列を偶数位置に、前記3番目のデータ列を前記1番目
のデータ列の最後のデータに続く奇数位置に、前記4番
目のデータ列を前記2番目のデータ列の最後のデータに
続く偶数位置に、順に配置するようにして、シリアルデ
ータを生成する手段と、 を備えたことを特徴とするデインタリーブ装置。
Priority Applications (1)
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JP2000045137A JP3551881B2 (ja) | 2000-02-17 | 2000-02-17 | インタリーブ装置およびデインタリーブ装置 |
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- 2000-02-17 JP JP2000045137A patent/JP3551881B2/ja not_active Expired - Fee Related
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