JP2001223319A - 半導体実装構造およびこれに用いる半導体チップセット - Google Patents
半導体実装構造およびこれに用いる半導体チップセットInfo
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 複数の半導体チップの基板実装において製造
コストを削減するとともに、信号伝達の高速化を可能と
する。 【解決手段】 半導体チップ301、302は、互いに
分離せずに用い、両半導体チップのオリジナルパッド間
を再配線で電気接続して、再配線上の新パッドに半田バ
ンプを形成する。この半導体チップ301、302を1
つのチップとして基板に実装して半導体パッケージが構
成される。半導体チップ間の電気接続は再配線によって
行われるから、接続距離が短くなり、電気信号を高速伝
達することが可能になる。また半導体チップ同士を接続
するための半田バンプを設ける必要がないから、製造コ
ストが削減されるとともに、基板との接続箇所が少なく
なり装置の信頼性が向上する。
コストを削減するとともに、信号伝達の高速化を可能と
する。 【解決手段】 半導体チップ301、302は、互いに
分離せずに用い、両半導体チップのオリジナルパッド間
を再配線で電気接続して、再配線上の新パッドに半田バ
ンプを形成する。この半導体チップ301、302を1
つのチップとして基板に実装して半導体パッケージが構
成される。半導体チップ間の電気接続は再配線によって
行われるから、接続距離が短くなり、電気信号を高速伝
達することが可能になる。また半導体チップ同士を接続
するための半田バンプを設ける必要がないから、製造コ
ストが削減されるとともに、基板との接続箇所が少なく
なり装置の信頼性が向上する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体チップを基
板に取り付ける半導体実装構造およびこれに用いる半導
体チップセットに関する。
板に取り付ける半導体実装構造およびこれに用いる半導
体チップセットに関する。
【0002】
【従来の技術】半導体チップを基板に取り付ける実装構
造として、例えば特開平10−284538号公報に開
示されているチップスケールパッケージがある。図1
4、図15は、上記チップスケールパッケージにおける
半導体チップの構成を示す図である。図14は半導体チ
ップを基板に接続する半田バンプ側から示す平面図で、
図15は図14におけるA−A部分の断面拡大図であ
る。
造として、例えば特開平10−284538号公報に開
示されているチップスケールパッケージがある。図1
4、図15は、上記チップスケールパッケージにおける
半導体チップの構成を示す図である。図14は半導体チ
ップを基板に接続する半田バンプ側から示す平面図で、
図15は図14におけるA−A部分の断面拡大図であ
る。
【0003】101は半導体チップであり、103は半
導体チップ101の外周に形成されるオリジナルパッド
である。半導体チップ101の表面は、オリジナルパッ
ト103の部分を除いて、絶縁層109が形成される。
オリジナルパッド103にはオリジナルパット103に
接続される再配線104が形成され、再配線104上に
は新パッド105が形成されている。新パッド105を
除いて半導体チップ101の表面が保護膜114で覆わ
れ、新パット105上には半田バンプ113が形成され
ている。
導体チップ101の外周に形成されるオリジナルパッド
である。半導体チップ101の表面は、オリジナルパッ
ト103の部分を除いて、絶縁層109が形成される。
オリジナルパッド103にはオリジナルパット103に
接続される再配線104が形成され、再配線104上に
は新パッド105が形成されている。新パッド105を
除いて半導体チップ101の表面が保護膜114で覆わ
れ、新パット105上には半田バンプ113が形成され
ている。
【0004】上記のような再配線を用いずに半導体チッ
プを回路基板に実装する場合、オリジナルパッドをワイ
ヤーボンディングにより回路基板に接続している。この
ワイヤーボンディングによる実装では、オリジナルパッ
ドに衝撃が加わるため、オリジナルパッド103は半導
体チップの外周位置に設置し、その下には半導体素子を
配置しないようにしている。
プを回路基板に実装する場合、オリジナルパッドをワイ
ヤーボンディングにより回路基板に接続している。この
ワイヤーボンディングによる実装では、オリジナルパッ
ドに衝撃が加わるため、オリジナルパッド103は半導
体チップの外周位置に設置し、その下には半導体素子を
配置しないようにしている。
【0005】このような半導体チップは、上記のように
半導体チップの表面で、再配線を形成し新パッドを設け
ることによって、半田バンプ位置を再配置することがで
きる。半田バンプを再配置することによって、基板上の
外部接続端子と半田バンプとを直接接続することができ
る。
半導体チップの表面で、再配線を形成し新パッドを設け
ることによって、半田バンプ位置を再配置することがで
きる。半田バンプを再配置することによって、基板上の
外部接続端子と半田バンプとを直接接続することができ
る。
【0006】また、チップスケールパッケージは、回路
の構成によって複数の半導体チップを用いるものがあ
る。このようなチップスケールパッケージを上記の半導
体チップで構成する場合は次のような構造が考えられ
る。図16および図17は、上記のように構成される半
導体チップ2つを基板に実装したチップスケールパッケ
ージの構造を示す図である。図16は、半導体チップか
ら見た平面図で、図17は図16におけるB−B部分断
面拡大図である。なお、図16には半導体チップを仮想
線で示している。
の構成によって複数の半導体チップを用いるものがあ
る。このようなチップスケールパッケージを上記の半導
体チップで構成する場合は次のような構造が考えられ
る。図16および図17は、上記のように構成される半
導体チップ2つを基板に実装したチップスケールパッケ
ージの構造を示す図である。図16は、半導体チップか
ら見た平面図で、図17は図16におけるB−B部分断
面拡大図である。なお、図16には半導体チップを仮想
線で示している。
【0007】半導体チップ203、204は、半田バン
プ205、206がグリッド状に再配置され、これらと
同じピッチで接続端子202が形成された基板201に
取り付けて、チップスケールパッケージが構成される。
半田バンプが半導体チップの表面で再配置されることに
よって、基板201上に配線パターンを設けずに接続す
ることができる。ここで、半導体チップ203、204
はそれぞれ独立の構成で基板201に接続するから、半
導体チップ203、204間の接続は、基板201を介
して行われる。そのために、基板201上に基板表面の
保護を目的とするコーティング層209に被覆されて、
半導体チップ間の接続を行う配線207が形成されてい
る。
プ205、206がグリッド状に再配置され、これらと
同じピッチで接続端子202が形成された基板201に
取り付けて、チップスケールパッケージが構成される。
半田バンプが半導体チップの表面で再配置されることに
よって、基板201上に配線パターンを設けずに接続す
ることができる。ここで、半導体チップ203、204
はそれぞれ独立の構成で基板201に接続するから、半
導体チップ203、204間の接続は、基板201を介
して行われる。そのために、基板201上に基板表面の
保護を目的とするコーティング層209に被覆されて、
半導体チップ間の接続を行う配線207が形成されてい
る。
【0008】
【発明が解決しようとする課題】しかしながら、上記の
ように複数の半導体チップ間の接続が基板を介して行わ
れているから、半導体チップにその接続のための半田バ
ンプまで設ける必要があり、半田バンプ数が多くなり、
基板との接続箇所が多くなることによって接続不良の発
生など信頼性の向上に限界があるという問題がある。本
発明は、上記問題点に鑑み、基板との接続箇所を少なく
し、高信頼性である半導体実装構造およびこれに用いる
半導体チップセットを提供することを目的としている。
ように複数の半導体チップ間の接続が基板を介して行わ
れているから、半導体チップにその接続のための半田バ
ンプまで設ける必要があり、半田バンプ数が多くなり、
基板との接続箇所が多くなることによって接続不良の発
生など信頼性の向上に限界があるという問題がある。本
発明は、上記問題点に鑑み、基板との接続箇所を少なく
し、高信頼性である半導体実装構造およびこれに用いる
半導体チップセットを提供することを目的としている。
【0009】
【課題を解決するための手段】このため、請求項1記載
の半導体実装構造は、互いに電気接続される複数の半導
体チップを基板に実装する半導体パッケージにおいて、
前記複数の半導体チップは、同一のウェハに形成される
とともに、前記複数の半導体チップの表面には前記複数
の半導体チップの間に亘る再配線が形成されて、半導体
チップ間の電気接続を行い、前記複数の半導体チップが
互いに分割せずに前記ウェハから切り離され、チップセ
ットとして前記基板に取り付けられたものとした。
の半導体実装構造は、互いに電気接続される複数の半導
体チップを基板に実装する半導体パッケージにおいて、
前記複数の半導体チップは、同一のウェハに形成される
とともに、前記複数の半導体チップの表面には前記複数
の半導体チップの間に亘る再配線が形成されて、半導体
チップ間の電気接続を行い、前記複数の半導体チップが
互いに分割せずに前記ウェハから切り離され、チップセ
ットとして前記基板に取り付けられたものとした。
【0010】請求項2記載の発明は、前記半導体チップ
が回路と接続されるオリジナルパッドに対して、異なる
位置に新パッドが設定され、該新パッドと前記オリジナ
ルパッドの接続は、前記半導体チップの表面に形成され
る再配線で行い、前記新パッド位置は、前記基板上の外
部接続端子と対応させてあるものとした。
が回路と接続されるオリジナルパッドに対して、異なる
位置に新パッドが設定され、該新パッドと前記オリジナ
ルパッドの接続は、前記半導体チップの表面に形成され
る再配線で行い、前記新パッド位置は、前記基板上の外
部接続端子と対応させてあるものとした。
【0011】請求項3記載の半導体チップセットは、互
いに電気接続されるとともに基板に実装される複数の半
導体チップからなる半導体チップセットであって、前記
複数の半導体チップは、同一のウェハに形成された多数
の半導体チップから、任意の隣接する1群の半導体チッ
プを互いに分割せずにウェハから切り離したもので、ウ
エハの前記多数の半導体チップには、縦および横の隣接
方向のすべての半導体チップにわたって延びる複数の縦
配線と横配線からなる再配線が格子状に形成され、縦配
線と横配線の所定の交点を電気的に接続してあるものと
した。
いに電気接続されるとともに基板に実装される複数の半
導体チップからなる半導体チップセットであって、前記
複数の半導体チップは、同一のウェハに形成された多数
の半導体チップから、任意の隣接する1群の半導体チッ
プを互いに分割せずにウェハから切り離したもので、ウ
エハの前記多数の半導体チップには、縦および横の隣接
方向のすべての半導体チップにわたって延びる複数の縦
配線と横配線からなる再配線が格子状に形成され、縦配
線と横配線の所定の交点を電気的に接続してあるものと
した。
【0012】請求項4記載の発明は、上記半導体チップ
セットにおいて、上記所定の交点に基板との接続用パッ
ドが設けられているものとした。とくに、請求項5の発
明は、前記複数の半導体チップにそれぞれトランジスタ
が形成され、横配線はX方向ソース配線、X方向ドレイ
ン配線およびX方向ゲート配線からなり、縦配線はY方
向ソース配線、Y方向ドレイン配線およびY方向ゲート
配線からなり、所定の交点として、X方向ソース配線と
Y方向ソース配線の交点に、トランジスタのソース領域
が接続されるとともに、ソース用パッドが設けられ、X
方向ドレイン配線とY方向ドレイン配線の交点に、トラ
ンジスタのドレイン領域が接続されるとともに、ドレイ
ン用パッドが設けられ、X方向ゲート配線とY方向ゲー
ト配線の交点に、トランジスタのゲート領域が接続され
るとともに、ゲート用パッドが設けられているものとし
た。
セットにおいて、上記所定の交点に基板との接続用パッ
ドが設けられているものとした。とくに、請求項5の発
明は、前記複数の半導体チップにそれぞれトランジスタ
が形成され、横配線はX方向ソース配線、X方向ドレイ
ン配線およびX方向ゲート配線からなり、縦配線はY方
向ソース配線、Y方向ドレイン配線およびY方向ゲート
配線からなり、所定の交点として、X方向ソース配線と
Y方向ソース配線の交点に、トランジスタのソース領域
が接続されるとともに、ソース用パッドが設けられ、X
方向ドレイン配線とY方向ドレイン配線の交点に、トラ
ンジスタのドレイン領域が接続されるとともに、ドレイ
ン用パッドが設けられ、X方向ゲート配線とY方向ゲー
ト配線の交点に、トランジスタのゲート領域が接続され
るとともに、ゲート用パッドが設けられているものとし
た。
【0013】請求項6記載の発明は、トランジスタのゲ
ート領域がゲート再配置配線を介してX方向ゲート配線
とY方向ゲート配線の交点に接続され、X方向ソース配
線、X方向ドレイン配線およびX方向ゲート配線が互い
に等間隔に設けられ、Y方向ソース配線、Y方向ドレイ
ン配線およびY方向ゲート配線も互いに等間隔に設けら
れているものとした。
ート領域がゲート再配置配線を介してX方向ゲート配線
とY方向ゲート配線の交点に接続され、X方向ソース配
線、X方向ドレイン配線およびX方向ゲート配線が互い
に等間隔に設けられ、Y方向ソース配線、Y方向ドレイ
ン配線およびY方向ゲート配線も互いに等間隔に設けら
れているものとした。
【0014】請求項7記載の発明は、縦配線と横配線の
電気的に接続した所定の交点にバンプが形成されるとと
もに、さらに電気的に接続していない交点のすべてにバ
ンプが形成されているものとした。
電気的に接続した所定の交点にバンプが形成されるとと
もに、さらに電気的に接続していない交点のすべてにバ
ンプが形成されているものとした。
【0015】
【発明の効果】請求項1記載の発明では、複数の半導体
チップを互いに分割せずに、半導体チップ間の電気接続
を行う再配線を半導体チップの表面に形成したチップセ
ットとして基板に実装したから、基板経由の接続と比べ
ると、接続距離が短くなり、浮遊容量が小さいことによ
って信号の伝達速度が向上する効果が得られる。また半
導体チップ間の接続のためのバンプが不要で、基板と接
続する箇所が減少し、接続不良などの問題を起こす可能
性が減少し、接続の信頼性が向上する。
チップを互いに分割せずに、半導体チップ間の電気接続
を行う再配線を半導体チップの表面に形成したチップセ
ットとして基板に実装したから、基板経由の接続と比べ
ると、接続距離が短くなり、浮遊容量が小さいことによ
って信号の伝達速度が向上する効果が得られる。また半
導体チップ間の接続のためのバンプが不要で、基板と接
続する箇所が減少し、接続不良などの問題を起こす可能
性が減少し、接続の信頼性が向上する。
【0016】請求項2記載の発明では、上記請求項1の
発明の効果に加え、基板上の外部接続端子に対応させて
新パッド位置を設定し、新パッドとオリジナルパッドの
接続は、半導体チップ表面の再配線で行うから、オリジ
ナルパッドにバンプを形成して基板と接続し、基板上の
配線パターンから外部接続端子と接続する構成より、小
型でかつ信号を高速伝達することができる。
発明の効果に加え、基板上の外部接続端子に対応させて
新パッド位置を設定し、新パッドとオリジナルパッドの
接続は、半導体チップ表面の再配線で行うから、オリジ
ナルパッドにバンプを形成して基板と接続し、基板上の
配線パターンから外部接続端子と接続する構成より、小
型でかつ信号を高速伝達することができる。
【0017】請求項3記載の発明は、ウエハ上に縦およ
び横の隣接方向のすべての半導体チップにわたって延び
る複数の縦配線と横配線からなる再配線が格子状に形成
され、縦配線と横配線の所定の交点を電気的に接続して
ある多数の半導体チップから、任意の隣接する1群の半
導体チップを分割せずに切り離してチップセットとした
ので、1群の半導体チップ数をどのように設定しても、
各半導体チップ上に形成したトランジスタなどを上記の
縦配線と横配線ですべて並列接続することができる。こ
れにより、同一のフォトマスクで形成する再配線であら
ゆる半導体チップ数仕様に対応でき、製造コストが削減
される。また、再配線のパターンが単純な格子状である
から、隣接する配線との干渉を心配することなく、高密
度でレイアウトができる。
び横の隣接方向のすべての半導体チップにわたって延び
る複数の縦配線と横配線からなる再配線が格子状に形成
され、縦配線と横配線の所定の交点を電気的に接続して
ある多数の半導体チップから、任意の隣接する1群の半
導体チップを分割せずに切り離してチップセットとした
ので、1群の半導体チップ数をどのように設定しても、
各半導体チップ上に形成したトランジスタなどを上記の
縦配線と横配線ですべて並列接続することができる。こ
れにより、同一のフォトマスクで形成する再配線であら
ゆる半導体チップ数仕様に対応でき、製造コストが削減
される。また、再配線のパターンが単純な格子状である
から、隣接する配線との干渉を心配することなく、高密
度でレイアウトができる。
【0018】請求項4記載の発明は、上記所定の交点に
基板との接続用パッドを設けたので、バンプ形成の際の
位置決めマークとして機能する。とくに、請求項5のよ
うに、それぞれX方向およびY方向のソース配線同士、
ドレイン配線同士、およびゲート配線同士の交点にトラ
ンジスタの対応する領域を接続するとともにパッドを設
けることにより、トランジスタの各領域からパッドまで
の電気的な接続距離も短くなる。
基板との接続用パッドを設けたので、バンプ形成の際の
位置決めマークとして機能する。とくに、請求項5のよ
うに、それぞれX方向およびY方向のソース配線同士、
ドレイン配線同士、およびゲート配線同士の交点にトラ
ンジスタの対応する領域を接続するとともにパッドを設
けることにより、トランジスタの各領域からパッドまで
の電気的な接続距離も短くなる。
【0019】請求項6記載の発明は、再配線の縦配線お
よび横配線をそれぞれ互いに等間隔に設けたので、一部
の近接配線によって高密度化が阻害されるおそれがな
く、またパッド間隔の標準化も容易となる。また、請求
項7記載の発明は、トランジスタなどの領域と接続した
パッドだけでなく、縦配線と横配線の電気的に接続して
いない交点にもすべてバンプを形成するので、半導体チ
ップに均等に分散配置された放熱手段として機能し、半
導体チップの作動特性を安定化させる。
よび横配線をそれぞれ互いに等間隔に設けたので、一部
の近接配線によって高密度化が阻害されるおそれがな
く、またパッド間隔の標準化も容易となる。また、請求
項7記載の発明は、トランジスタなどの領域と接続した
パッドだけでなく、縦配線と横配線の電気的に接続して
いない交点にもすべてバンプを形成するので、半導体チ
ップに均等に分散配置された放熱手段として機能し、半
導体チップの作動特性を安定化させる。
【0020】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図1および図2は、第1の実施の形態にお
ける半導体チップの構成を示す図である。図1は、半導
体チップを半田バンプ側から見た平面図で、図2は図1
におけるC−C部分の断面図である。半導体チップ30
1、302は、同じ半導体製造プロセスにより、同一ウ
ェハに作り込まれている。半導体チップ301、302
の回路は同じものでも、異なるものでもよい。一般的な
半導体製造工程ではスクライブライン領域303にそっ
てダイシングされるが、本実施例ではダイシングされ
ず、半導体チップ301と302を一体のチップセット
として用いる。
て説明する。図1および図2は、第1の実施の形態にお
ける半導体チップの構成を示す図である。図1は、半導
体チップを半田バンプ側から見た平面図で、図2は図1
におけるC−C部分の断面図である。半導体チップ30
1、302は、同じ半導体製造プロセスにより、同一ウ
ェハに作り込まれている。半導体チップ301、302
の回路は同じものでも、異なるものでもよい。一般的な
半導体製造工程ではスクライブライン領域303にそっ
てダイシングされるが、本実施例ではダイシングされ
ず、半導体チップ301と302を一体のチップセット
として用いる。
【0021】半導体チップ301、302のそれぞれの
表面にオリジナルパッド311、317が形成されてい
る。スクライブライン領域303を含めて半導体チップ
301、302の表面には、絶縁層315がオリジナル
パッド311、317より厚く設定され、オリジナルパ
ット311、317は絶縁層315上に形成した再配線
307、308により、各パッドに対応して設けた窓を
通して接続されている。
表面にオリジナルパッド311、317が形成されてい
る。スクライブライン領域303を含めて半導体チップ
301、302の表面には、絶縁層315がオリジナル
パッド311、317より厚く設定され、オリジナルパ
ット311、317は絶縁層315上に形成した再配線
307、308により、各パッドに対応して設けた窓を
通して接続されている。
【0022】再配線308は、同一半導体チップの表面
に形成されて、同一回路内の電気接続を行っている。再
配線307は、スクライブライン領域303を横切って
半導体チップ301、302にわたって形成され、半導
体チップ間の電気接続を行っている。オリジナルパッド
311の位置に新パッド306が形成され、この新パッ
ド306を除いて、スクライブライン領域303を含め
て半導体チップ301、302の表面に絶縁層316が
形成され、新パッド306には基板と接続するための半
田バンプ305が形成されている。
に形成されて、同一回路内の電気接続を行っている。再
配線307は、スクライブライン領域303を横切って
半導体チップ301、302にわたって形成され、半導
体チップ間の電気接続を行っている。オリジナルパッド
311の位置に新パッド306が形成され、この新パッ
ド306を除いて、スクライブライン領域303を含め
て半導体チップ301、302の表面に絶縁層316が
形成され、新パッド306には基板と接続するための半
田バンプ305が形成されている。
【0023】このような接続構造をもった半導体チップ
301、302は、図3のように、同じ半導体プロセス
製造工程において1枚のウェハ401上で一括して多数
形成する。スクライブライン領域404がオリエンテー
ションフラット402に対して平行方向に設定され、ス
クライブライン領域403、405がオリエンティショ
ンフラットに対して垂直方向に交互に設定されている。
スクライブライン領域403は、半導体チップ301、
302の区画線の役割を果たしている。
301、302は、図3のように、同じ半導体プロセス
製造工程において1枚のウェハ401上で一括して多数
形成する。スクライブライン領域404がオリエンテー
ションフラット402に対して平行方向に設定され、ス
クライブライン領域403、405がオリエンティショ
ンフラットに対して垂直方向に交互に設定されている。
スクライブライン領域403は、半導体チップ301、
302の区画線の役割を果たしている。
【0024】スクライブライン領域404、405をダ
イシングすることによって、半導体チップ301、30
2が、チップセットとしてウェハから分離される。この
ように形成される半導体チップ301、302を半田バ
ンプ305と同じピッチの外部接続端子を有する基板に
実装することにより、基板上に配線パターンを設けるこ
となくチップスケールパッケージを構成することができ
る。
イシングすることによって、半導体チップ301、30
2が、チップセットとしてウェハから分離される。この
ように形成される半導体チップ301、302を半田バ
ンプ305と同じピッチの外部接続端子を有する基板に
実装することにより、基板上に配線パターンを設けるこ
となくチップスケールパッケージを構成することができ
る。
【0025】以上の構成によれば、ウェハ上の隣接する
多数の半導体チップ301、302の表面に、スクライ
ブライン領域403を含めて、半導体チップ間の電気接
続を行う再配線307、308を形成し、ダイシングに
際してスクライブライン領域403をダイシング対象か
ら除いて、当該2つの半導体チップをチップセットとし
てウェハから分離するものとしたので、半導体チップの
表面に形成される再配線307により半導体チップ間の
電気接続が行われ、半導体チップ間の接続のための独立
の半田バンプが不要となる。
多数の半導体チップ301、302の表面に、スクライ
ブライン領域403を含めて、半導体チップ間の電気接
続を行う再配線307、308を形成し、ダイシングに
際してスクライブライン領域403をダイシング対象か
ら除いて、当該2つの半導体チップをチップセットとし
てウェハから分離するものとしたので、半導体チップの
表面に形成される再配線307により半導体チップ間の
電気接続が行われ、半導体チップ間の接続のための独立
の半田バンプが不要となる。
【0026】したがって、オリジナルパッドに半田バン
プを設けて基板と接続し、基板上の配線パターンにより
半導体チップ間の接続を行うものと比較して、基板との
接続箇所が少なくなって接続不良などの発生可能性が低
くなり、信頼性の高いチップスケールパッケージを構成
することができる。また、接続距離が短くなるので、浮
遊容量が小さくなり、信号の伝達時間が短くなるなど、
信号伝達も高速化される。
プを設けて基板と接続し、基板上の配線パターンにより
半導体チップ間の接続を行うものと比較して、基板との
接続箇所が少なくなって接続不良などの発生可能性が低
くなり、信頼性の高いチップスケールパッケージを構成
することができる。また、接続距離が短くなるので、浮
遊容量が小さくなり、信号の伝達時間が短くなるなど、
信号伝達も高速化される。
【0027】なお、本実施の形態では、オリジナルパッ
ド311の位置に新パッド306を形成するようにした
が、オリジナルパッドから絶縁層にかけて再配線して、
その再配線上に新パッドを形成することもできる。例え
ば新パッドをグリッド状に配置し、半田バンプをグリッ
ド状に形成することによって、同じグリッド状に外部接
続端子が配置される基板と、配線パターンなしで接続す
ることができる。
ド311の位置に新パッド306を形成するようにした
が、オリジナルパッドから絶縁層にかけて再配線して、
その再配線上に新パッドを形成することもできる。例え
ば新パッドをグリッド状に配置し、半田バンプをグリッ
ド状に形成することによって、同じグリッド状に外部接
続端子が配置される基板と、配線パターンなしで接続す
ることができる。
【0028】次に、上記構造の実際の電子回路への適用
例について説明する。図4は、MOSトランジスタの回
路構成を示す図である。MOSトランジスタ501にダ
イオード502が接続されている。すなわち、ダイオー
ド502のアノード、カソードがそれぞれMOSトラン
ジスタ501のソース、ドレインに接続されている。ダ
イオード502はMOSトランジスタ501のドレイン
に電気的なサージが印可された場合に、そのサージノイ
ズを吸収する役割を果たす。このダイオード502を含
めてMOSトランジスタ501を形成する半導体チップ
を基板に実装して、チップスケールパッケージが構成さ
れる。それぞれMOSトランジスタ501のゲート、ド
レイン、ソースと接続する外部接続端子503、50
4、505が基板上に設けられる。
例について説明する。図4は、MOSトランジスタの回
路構成を示す図である。MOSトランジスタ501にダ
イオード502が接続されている。すなわち、ダイオー
ド502のアノード、カソードがそれぞれMOSトラン
ジスタ501のソース、ドレインに接続されている。ダ
イオード502はMOSトランジスタ501のドレイン
に電気的なサージが印可された場合に、そのサージノイ
ズを吸収する役割を果たす。このダイオード502を含
めてMOSトランジスタ501を形成する半導体チップ
を基板に実装して、チップスケールパッケージが構成さ
れる。それぞれMOSトランジスタ501のゲート、ド
レイン、ソースと接続する外部接続端子503、50
4、505が基板上に設けられる。
【0029】図5は、上記図4のMOSトランジスタを
2つ並列に接続して構成するもので、MOSトランジス
タ505、507は、それぞれダイオード506、50
9を備え、双方のドレイン、ソース、ゲートがそれぞれ
互いに接続されている。このようにMOSトランジスタ
を2つ並列に接続すれば、単体のMOSトランジスタよ
り約2倍のドレイン電流を流すことができる。また同じ
ように、4つのMOSトランジスタを並列に接続すれ
ば、約4倍のドレイン電流を発生することができる。従
来、このような回路は、図4に示した単体のMOSトラ
ンジスタの半導体チップ2つあるいは4つを基板に実装
し、基板上の配線パターンにより半導体チップ間の接続
が行われ、それぞれのゲート、ドレイン、ソースが外部
接続端子510、511、512に接続される。
2つ並列に接続して構成するもので、MOSトランジス
タ505、507は、それぞれダイオード506、50
9を備え、双方のドレイン、ソース、ゲートがそれぞれ
互いに接続されている。このようにMOSトランジスタ
を2つ並列に接続すれば、単体のMOSトランジスタよ
り約2倍のドレイン電流を流すことができる。また同じ
ように、4つのMOSトランジスタを並列に接続すれ
ば、約4倍のドレイン電流を発生することができる。従
来、このような回路は、図4に示した単体のMOSトラ
ンジスタの半導体チップ2つあるいは4つを基板に実装
し、基板上の配線パターンにより半導体チップ間の接続
が行われ、それぞれのゲート、ドレイン、ソースが外部
接続端子510、511、512に接続される。
【0030】図6、図7は、第1の実施例として、上記
2つのMOSトランジスタを並列に接続した場合におけ
る半導体チップの構成を示す。図6は、半田バンプ側か
ら見た半導体チップの平面図で、表面の絶縁層を除去し
て示している。図7は、図6におけるE−E部分の断面
図である。ここでは、ダイオードを含めてMOSトラン
ジスタを形成する2つの半導体チップ701、702を
同一のウェハ上に隣接して形成するとともに、これらを
互いに分離せずにチップセットとして切り出す。
2つのMOSトランジスタを並列に接続した場合におけ
る半導体チップの構成を示す。図6は、半田バンプ側か
ら見た半導体チップの平面図で、表面の絶縁層を除去し
て示している。図7は、図6におけるE−E部分の断面
図である。ここでは、ダイオードを含めてMOSトラン
ジスタを形成する2つの半導体チップ701、702を
同一のウェハ上に隣接して形成するとともに、これらを
互いに分離せずにチップセットとして切り出す。
【0031】各半導体チップは、ウエハ基板のn型領域
12内にドレイン領域となるp型領域13とこれを隣接
して囲む高濃度p型領域14を形成するとともに、高濃
度p型領域14およびn型領域12に接した背面は高濃
度n型層11となっている。高濃度p型領域14の外方
周囲には高濃度n型層11に届く高濃度n型領域15が
柱状に設けられている。高濃度p型領域14を囲むn型
領域12部分がソース領域を形成し、高濃度n型層11
および高濃度n型領域15がソース引き出し領域となっ
ている。また、p型領域13と高濃度p型領域14とで
ダイオードが形成されている。
12内にドレイン領域となるp型領域13とこれを隣接
して囲む高濃度p型領域14を形成するとともに、高濃
度p型領域14およびn型領域12に接した背面は高濃
度n型層11となっている。高濃度p型領域14の外方
周囲には高濃度n型層11に届く高濃度n型領域15が
柱状に設けられている。高濃度p型領域14を囲むn型
領域12部分がソース領域を形成し、高濃度n型層11
および高濃度n型領域15がソース引き出し領域となっ
ている。また、p型領域13と高濃度p型領域14とで
ダイオードが形成されている。
【0032】ウエハ基板の表面部には、p型領域13か
ら高濃度p型領域14にかけてリング状にn型領域16
が形成されてドレイン領域をなし、その外周側にp型領
域17がチャンネルとして設けられている。これら各領
域が形成されたウエハ基板の表面には、チャンネルのp
型領域17に面してゲート酸化膜18がリング状に形成
され、ゲート酸化膜18に重ねてポリシリコン層19が
設けられてゲート領域を形成している。ゲート酸化膜1
8とポリシリコン層19は絶縁層20で囲まれている。
絶縁層20を貫通して高濃度n型領域15、n型領域1
6、ポリシリコン層19にそれぞれ接続するコンタクト
21、22、23が形成され、これらに接続してソース
パッド717、ドレインパッド716、ゲートパッド7
15が形成されている。
ら高濃度p型領域14にかけてリング状にn型領域16
が形成されてドレイン領域をなし、その外周側にp型領
域17がチャンネルとして設けられている。これら各領
域が形成されたウエハ基板の表面には、チャンネルのp
型領域17に面してゲート酸化膜18がリング状に形成
され、ゲート酸化膜18に重ねてポリシリコン層19が
設けられてゲート領域を形成している。ゲート酸化膜1
8とポリシリコン層19は絶縁層20で囲まれている。
絶縁層20を貫通して高濃度n型領域15、n型領域1
6、ポリシリコン層19にそれぞれ接続するコンタクト
21、22、23が形成され、これらに接続してソース
パッド717、ドレインパッド716、ゲートパッド7
15が形成されている。
【0033】スクライブライン領域706を含めて半導
体チップ701、702の絶縁層上には再配線703、
704、705が形成され、双方のソース領域(ソース
引き出し、高濃度n型領域15)、ドレイン領域(n型
領域16)、ゲート領域(ポリシリコン層19)が各パ
ッド間で互いに接続される。なお、図6では内部のゲー
ト領域を実線で示している。そして、配線703、70
4、705上に、各パッド717、716、715が複
数形成され、ここに半田バンプ628、626、625
が形成されている。半田バンプを除いて再配線703、
704、705は絶縁膜22でカバーされている。
体チップ701、702の絶縁層上には再配線703、
704、705が形成され、双方のソース領域(ソース
引き出し、高濃度n型領域15)、ドレイン領域(n型
領域16)、ゲート領域(ポリシリコン層19)が各パ
ッド間で互いに接続される。なお、図6では内部のゲー
ト領域を実線で示している。そして、配線703、70
4、705上に、各パッド717、716、715が複
数形成され、ここに半田バンプ628、626、625
が形成されている。半田バンプを除いて再配線703、
704、705は絶縁膜22でカバーされている。
【0034】上記半導体チップ701、702を基板に
実装することによって、基板上に配線パターンを設けず
に単体のMOSトランジスタより、約2倍のドレイン電
流を発生することができる。このように、2つのMOS
トランジスタ間の接続は、半導体チップ表面の再配線に
より行われるため、回路間の接続距離が短くなり、基板
を経由した接続と比較して、信号伝達の高速化が可能に
なる。
実装することによって、基板上に配線パターンを設けず
に単体のMOSトランジスタより、約2倍のドレイン電
流を発生することができる。このように、2つのMOS
トランジスタ間の接続は、半導体チップ表面の再配線に
より行われるため、回路間の接続距離が短くなり、基板
を経由した接続と比較して、信号伝達の高速化が可能に
なる。
【0035】つぎに、図8は、第2の実施例として、ダ
イオードを含めてMOSトランジスタを形成した4つの
半導体チップを並列に接続して形成したウェハを示す。
MOSトランジスタが形成される絶縁層20から高濃度
n型層11にわたる断面構造は図7に示したものと同じ
である。スクライブライン領域808、809を含めて
半導体チップ801、802、803及び804の表面
に再配線805、806、807が形成され、それぞれ
のゲート領域、ソース領域、ドレイン領域が互いに接続
される。
イオードを含めてMOSトランジスタを形成した4つの
半導体チップを並列に接続して形成したウェハを示す。
MOSトランジスタが形成される絶縁層20から高濃度
n型層11にわたる断面構造は図7に示したものと同じ
である。スクライブライン領域808、809を含めて
半導体チップ801、802、803及び804の表面
に再配線805、806、807が形成され、それぞれ
のゲート領域、ソース領域、ドレイン領域が互いに接続
される。
【0036】スクライブライン領域810、811、8
12、813にそってウェハをダイシングすることによ
り、互いに並列に接続された4つの半導体チップがチッ
プセットとして分離される。このように4つが連結され
ている半導体チップを基板に実装すれば、基板上に配線
パターンを設けずに、単体のMOSトランジスタより約
4倍のドレインを流すことができる。半導体チップ間の
接続は、上記と同じように半導体チップ表面に形成され
る再配線で行うから、図6、図7のものと同様の効果が
得られる。
12、813にそってウェハをダイシングすることによ
り、互いに並列に接続された4つの半導体チップがチッ
プセットとして分離される。このように4つが連結され
ている半導体チップを基板に実装すれば、基板上に配線
パターンを設けずに、単体のMOSトランジスタより約
4倍のドレインを流すことができる。半導体チップ間の
接続は、上記と同じように半導体チップ表面に形成され
る再配線で行うから、図6、図7のものと同様の効果が
得られる。
【0037】また、ウェハにMOSトランジスタの半導
体チップを多数形成し、半導体チップをその表面に形成
される再配線で接続したものを用いることによって、所
要のドレイン電流に応じて、切り分けて使用することも
できる。例えば4つの半導体チップを接続するものをウ
ェハ上に作り、スクライブライン領域808、809を
ダイシングすることによって、MOSトランジスタの半
導体チップ2つからなるチップセットを形成することが
できる。この場合も、すでに半導体チップ間の接続が行
われているので、基板に配線パターンを設けることなく
チップスケールパッケージを構成することができる。
体チップを多数形成し、半導体チップをその表面に形成
される再配線で接続したものを用いることによって、所
要のドレイン電流に応じて、切り分けて使用することも
できる。例えば4つの半導体チップを接続するものをウ
ェハ上に作り、スクライブライン領域808、809を
ダイシングすることによって、MOSトランジスタの半
導体チップ2つからなるチップセットを形成することが
できる。この場合も、すでに半導体チップ間の接続が行
われているので、基板に配線パターンを設けることなく
チップスケールパッケージを構成することができる。
【0038】つぎに、第2の実施の形態について説明す
る。上述した再配線は、第1の実施の形態では1パッケ
ージ化する1群の半導体チップのMOSトランジスタの
みを並列接続する限定された配線パターンとなってい
る。再配線はウエハ上に多数の半導体チップを形成した
あと、その上に配線パターニングを行なって形成する
が、配線パターンがパッケージの仕様(半導体チップ
数、あるいはMOSトランジスタの数)にしたがって変
化すると配線パターニングに用いるフォトマスクもその
都度パッケージの仕様ごとに限定された専用のものを設
定、作成する必要がある。そこで、第2の実施の形態
は、1パッケージ化する半導体チップ数にかかわらず共
通の配線パターンとして、フォトマスクの変更を不要と
したものである。
る。上述した再配線は、第1の実施の形態では1パッケ
ージ化する1群の半導体チップのMOSトランジスタの
みを並列接続する限定された配線パターンとなってい
る。再配線はウエハ上に多数の半導体チップを形成した
あと、その上に配線パターニングを行なって形成する
が、配線パターンがパッケージの仕様(半導体チップ
数、あるいはMOSトランジスタの数)にしたがって変
化すると配線パターニングに用いるフォトマスクもその
都度パッケージの仕様ごとに限定された専用のものを設
定、作成する必要がある。そこで、第2の実施の形態
は、1パッケージ化する半導体チップ数にかかわらず共
通の配線パターンとして、フォトマスクの変更を不要と
したものである。
【0039】図9は第2の実施の形態におけるウエハに
形成した半導体チップを半田バンプ側から見た全体平面
図である。それぞれ単体MOSトランジスタを形成した
複数の半導体チップ850、850、850、・・・
が、同じ半導体製造プロセスにより、同一ウェハに作り
込まれている。スクライブライン領域852、854を
含めて各半導体チップ850の表面には、絶縁層が設け
られ、絶縁層に再配線が形成されている。
形成した半導体チップを半田バンプ側から見た全体平面
図である。それぞれ単体MOSトランジスタを形成した
複数の半導体チップ850、850、850、・・・
が、同じ半導体製造プロセスにより、同一ウェハに作り
込まれている。スクライブライン領域852、854を
含めて各半導体チップ850の表面には、絶縁層が設け
られ、絶縁層に再配線が形成されている。
【0040】再配線は、各半導体チップ850について
それぞれ互いに間隔をおいて横に延びるX方向ソース配
線861、X方向ドレイン配線862、およびX方向ゲ
ート配線863の3本の横配線860と、同じく互いに
間隔をおいて縦に延びるY方向ソース配線871、Y方
向ドレイン配線872およびY方向ゲート配線873の
3本の縦配線870とからなる。縦に隣接する半導体チ
ップの縦配線870はスクライブライン852を横切り
各半導体チップを通して連続し、横に隣接する半導体チ
ップの横配線860はスクライブライン854を横切り
各半導体チップを通して連続している。
それぞれ互いに間隔をおいて横に延びるX方向ソース配
線861、X方向ドレイン配線862、およびX方向ゲ
ート配線863の3本の横配線860と、同じく互いに
間隔をおいて縦に延びるY方向ソース配線871、Y方
向ドレイン配線872およびY方向ゲート配線873の
3本の縦配線870とからなる。縦に隣接する半導体チ
ップの縦配線870はスクライブライン852を横切り
各半導体チップを通して連続し、横に隣接する半導体チ
ップの横配線860はスクライブライン854を横切り
各半導体チップを通して連続している。
【0041】各半導体チップ850において、X方向ソ
ース配線861とY方向ソース配線871がその交点に
おいて電気的に接続し、当該交点においてMOSトラン
ジスタのソース領域に接続されている。同様に、X方向
ドレイン配線862とY方向ドレイン配線872がその
交点において電気的に接続し、当該交点においてドレイ
ン領域に接続されている。また、X方向ゲート配線86
3とY方向ゲート配線873がその交点において電気的
に接続し、当該交点とゲート領域とがゲート再配置配線
865で接続されている。そして、上記の電気的に接続
した各交点上にパッド881、882、883が形成さ
れ、これらのパッドに半田バンプ885、886、88
7が形成されている。
ース配線861とY方向ソース配線871がその交点に
おいて電気的に接続し、当該交点においてMOSトラン
ジスタのソース領域に接続されている。同様に、X方向
ドレイン配線862とY方向ドレイン配線872がその
交点において電気的に接続し、当該交点においてドレイ
ン領域に接続されている。また、X方向ゲート配線86
3とY方向ゲート配線873がその交点において電気的
に接続し、当該交点とゲート領域とがゲート再配置配線
865で接続されている。そして、上記の電気的に接続
した各交点上にパッド881、882、883が形成さ
れ、これらのパッドに半田バンプ885、886、88
7が形成されている。
【0042】図10、図11は本実施の形態にかかる第
3の実施例として、隣接する2つの半導体チップ部分の
具体的構造を拡大して示す。図10は半田バンプ側から
見た平面図、図11の(a)は図10におけるF−F部
断面図、(b)はH−H部断面図、(c)はJ−J部断
面図である。なお、図10は表面の絶縁層を除去して縦
配線および横配線、ならびにゲート領域を示している。
各半導体チップ850は、ウエハ基板のn型領域32内
にドレイン領域となるp型領域33とこれを隣接して囲
む高濃度p型領域34を形成するとともに、高濃度p型
領域34およびn型領域32に接した背面は高濃度n型
層31となっている。
3の実施例として、隣接する2つの半導体チップ部分の
具体的構造を拡大して示す。図10は半田バンプ側から
見た平面図、図11の(a)は図10におけるF−F部
断面図、(b)はH−H部断面図、(c)はJ−J部断
面図である。なお、図10は表面の絶縁層を除去して縦
配線および横配線、ならびにゲート領域を示している。
各半導体チップ850は、ウエハ基板のn型領域32内
にドレイン領域となるp型領域33とこれを隣接して囲
む高濃度p型領域34を形成するとともに、高濃度p型
領域34およびn型領域32に接した背面は高濃度n型
層31となっている。
【0043】高濃度p型領域34の外方周囲には高濃度
n型層31に届く高濃度n型領域35が柱状あるいは高
濃度p型領域34を囲むリング状に設けられている。高
濃度p型領域34を囲むn型領域部分32がソース領域
を形成し、高濃度n型層31および高濃度n型領域35
がソース引き出し領域となっている。
n型層31に届く高濃度n型領域35が柱状あるいは高
濃度p型領域34を囲むリング状に設けられている。高
濃度p型領域34を囲むn型領域部分32がソース領域
を形成し、高濃度n型層31および高濃度n型領域35
がソース引き出し領域となっている。
【0044】ウエハ基板の表面には、絶縁層40が設け
られ、この絶縁層内部には、チャンネルとしての高濃度
p型領域34に面してゲート酸化膜38がリング状に形
成され、ゲート酸化膜38に重ねてポリシリコン層39
が設けられてゲート領域を形成している。ゲート酸化膜
38とポリシリコン層39はゲート絶縁膜36で囲まれ
ている。なお、第1の実施の形態におけると同様に、p
型領域33と高濃度p型領域34とでダイオードが形成
されている。
られ、この絶縁層内部には、チャンネルとしての高濃度
p型領域34に面してゲート酸化膜38がリング状に形
成され、ゲート酸化膜38に重ねてポリシリコン層39
が設けられてゲート領域を形成している。ゲート酸化膜
38とポリシリコン層39はゲート絶縁膜36で囲まれ
ている。なお、第1の実施の形態におけると同様に、p
型領域33と高濃度p型領域34とでダイオードが形成
されている。
【0045】横配線のX方向ソース配線861、X方向
ドレイン配線862およびX方向ゲート配線863と、
縦配線のY方向ソース配線871、Y方向ドレイン配線
872およびY方向ゲート配線873とが絶縁層40内
に設けられ、図11の(a)、(b)、(c)に示され
るとおり、縦配線(871、872、873)と横配線
(861、862、863)は互いに交差しないよう絶
縁層40の表面からの距離を異ならせて配置されてい
る。なお、理解を容易にするため、図11の(a)、
(c)ではp型領域33および高濃度p型領域34を
(b)におけると同じに描いている。
ドレイン配線862およびX方向ゲート配線863と、
縦配線のY方向ソース配線871、Y方向ドレイン配線
872およびY方向ゲート配線873とが絶縁層40内
に設けられ、図11の(a)、(b)、(c)に示され
るとおり、縦配線(871、872、873)と横配線
(861、862、863)は互いに交差しないよう絶
縁層40の表面からの距離を異ならせて配置されてい
る。なお、理解を容易にするため、図11の(a)、
(c)ではp型領域33および高濃度p型領域34を
(b)におけると同じに描いている。
【0046】図11の(a)に示すように、X方向ソー
ス配線861とY方向ソース配線871が平面図上の交
点においてコンタクト51により接続されるとともに、
この接続部位において絶縁層40の表面にはソース用の
パッド881が形成されている。X方向ソース配線86
1とソース引き出し領域(高濃度n型領域35)がコン
タクト50により、またY方向ソース配線871とパッ
ド881がコンタクト52によりそれぞれ接続され、パ
ッド881上には半田バンプ885が設けられている。
ス配線861とY方向ソース配線871が平面図上の交
点においてコンタクト51により接続されるとともに、
この接続部位において絶縁層40の表面にはソース用の
パッド881が形成されている。X方向ソース配線86
1とソース引き出し領域(高濃度n型領域35)がコン
タクト50により、またY方向ソース配線871とパッ
ド881がコンタクト52によりそれぞれ接続され、パ
ッド881上には半田バンプ885が設けられている。
【0047】また、図11の(b)に示すように、X方
向ドレイン配線862とY方向ドレイン配線872が平
面図上の交点においてコンタクト55により接続される
とともに、この接続部位において絶縁層40の表面には
ドレイン用のパッド882が形成されている。X方向ド
レイン配線862とドレイン領域(p型領域33)がコ
ンタクト54により、またY方向ドレイン配線872と
パッド882がコンタクト56によりそれぞれ接続さ
れ、パッド882上には半田バンプ886が設けられて
いる。
向ドレイン配線862とY方向ドレイン配線872が平
面図上の交点においてコンタクト55により接続される
とともに、この接続部位において絶縁層40の表面には
ドレイン用のパッド882が形成されている。X方向ド
レイン配線862とドレイン領域(p型領域33)がコ
ンタクト54により、またY方向ドレイン配線872と
パッド882がコンタクト56によりそれぞれ接続さ
れ、パッド882上には半田バンプ886が設けられて
いる。
【0048】同様に、図11の(c)に示すように、X
方向ゲート配線863とY方向ゲート配線873が平面
図上の交点においてコンタクト60により接続されると
ともに、この接続部位において絶縁層の表面にはゲート
用のパッド883が形成されている。X方向ゲート配線
863とY方向ゲート配線873の交点とゲート領域
(ポリシリコン層39)の間にはゲート再配置配線86
5が設けられ、ゲート再配置配線865とゲート領域が
コンタクト58により、ゲート再配置配線865とX方
向ゲート配線863がコンタクト59により、またY方
向ゲート配線873とパッド883がコンタクト61に
よりそれぞれ接続され、パッド883上には半田バンプ
887が設けられている。
方向ゲート配線863とY方向ゲート配線873が平面
図上の交点においてコンタクト60により接続されると
ともに、この接続部位において絶縁層の表面にはゲート
用のパッド883が形成されている。X方向ゲート配線
863とY方向ゲート配線873の交点とゲート領域
(ポリシリコン層39)の間にはゲート再配置配線86
5が設けられ、ゲート再配置配線865とゲート領域が
コンタクト58により、ゲート再配置配線865とX方
向ゲート配線863がコンタクト59により、またY方
向ゲート配線873とパッド883がコンタクト61に
よりそれぞれ接続され、パッド883上には半田バンプ
887が設けられている。
【0049】上記の半導体チップにおける再配線構造は
以下のような基本手順で形成される。ウエハ基板に通常
の半導体プロセスにより単体MOSトランジスタを複数
形成したあと、 (1)まずその表面保護膜にソース領域(ソース引き出
し、高濃度n型領域35)、ドレイン領域(p型領域3
3)、ゲート領域(ポリシリコン層39)とのコンタク
ト孔を形成する。 (2)この上に銅メッキを行い、パターニングして、コ
ンタクト孔にコンタクト50、54、58を形成したあ
と、全面にポリイミドを塗布する。
以下のような基本手順で形成される。ウエハ基板に通常
の半導体プロセスにより単体MOSトランジスタを複数
形成したあと、 (1)まずその表面保護膜にソース領域(ソース引き出
し、高濃度n型領域35)、ドレイン領域(p型領域3
3)、ゲート領域(ポリシリコン層39)とのコンタク
ト孔を形成する。 (2)この上に銅メッキを行い、パターニングして、コ
ンタクト孔にコンタクト50、54、58を形成したあ
と、全面にポリイミドを塗布する。
【0050】(3)つぎに、ポリイミドのコンタクト領
域をパターニングで開口して、フォトリソグラフィによ
る銅成膜で横配線のX方向ソース配線861、X方向ド
レイン配線862およびX方向ゲート配線863を対応
するコンタクトに接続させて形成する。 (4)さらに銅メッキを行い、パターニングして横配線
上にコンタクト51、55、60を形成して、全面にポ
リイミドを塗布する。 (5)そして、横配線の場合と同様に、ポリイミドのコ
ンタクト領域をパターニングで開口して、フォトリソグ
ラフィによる銅成膜で縦配線のY方向ソース配線87
1、Y方向ドレイン配線872およびY方向ゲート配線
873を対応するコンタクトに接続させて形成する。
域をパターニングで開口して、フォトリソグラフィによ
る銅成膜で横配線のX方向ソース配線861、X方向ド
レイン配線862およびX方向ゲート配線863を対応
するコンタクトに接続させて形成する。 (4)さらに銅メッキを行い、パターニングして横配線
上にコンタクト51、55、60を形成して、全面にポ
リイミドを塗布する。 (5)そして、横配線の場合と同様に、ポリイミドのコ
ンタクト領域をパターニングで開口して、フォトリソグ
ラフィによる銅成膜で縦配線のY方向ソース配線87
1、Y方向ドレイン配線872およびY方向ゲート配線
873を対応するコンタクトに接続させて形成する。
【0051】(6)さらに、銅メッキを行い、パターニ
ングして縦線上にコンタクト52、56、61を形成し
て、全面にポリイミドを塗布する。 (7)続いて、ポリイミドのコンタクト領域をパターニ
ングで開口し、銅成膜によりコンタクト52、56、6
1に接続させたパッド881、882、883を形成し
て、ソース用、ドレイン用およびゲート用の各パッドと
する。 (8)そして、半田ボールを各パッド上の上述したX方
向ソース配線861とY方向ソース配線871の交点、
X方向ドレイン配線862とY方向ドレイン配線872
の交点、X方向ゲート配線863とY方向ゲート配線8
73の交点の各位置に搭載して半田バンプ885、88
6、887とする。
ングして縦線上にコンタクト52、56、61を形成し
て、全面にポリイミドを塗布する。 (7)続いて、ポリイミドのコンタクト領域をパターニ
ングで開口し、銅成膜によりコンタクト52、56、6
1に接続させたパッド881、882、883を形成し
て、ソース用、ドレイン用およびゲート用の各パッドと
する。 (8)そして、半田ボールを各パッド上の上述したX方
向ソース配線861とY方向ソース配線871の交点、
X方向ドレイン配線862とY方向ドレイン配線872
の交点、X方向ゲート配線863とY方向ゲート配線8
73の交点の各位置に搭載して半田バンプ885、88
6、887とする。
【0052】なお、上記(1)の工程で形成するゲート
領域とのコンタクト孔を、本例のようにX方向ゲート配
線863とX方向ゲート配線873の交点と一致させる
ことができない場合は、工程(3)の横配線の前に、工
程(3)、(4)と同様手法で、一端をコンタクト58
に接続させ他端はX方向ゲート配線863とY方向ゲー
ト873配線の交点に対応する位置まで延ばしたゲート
再配置配線865を形成する。また、層間絶縁膜として
複数回塗布されるポリイミドが絶縁層40を構成してい
る。この絶縁層としては、代わりにPSG膜や窒化シリ
コン膜を用い、最外表面についてのみポリイミドとして
もよい。
領域とのコンタクト孔を、本例のようにX方向ゲート配
線863とX方向ゲート配線873の交点と一致させる
ことができない場合は、工程(3)の横配線の前に、工
程(3)、(4)と同様手法で、一端をコンタクト58
に接続させ他端はX方向ゲート配線863とY方向ゲー
ト873配線の交点に対応する位置まで延ばしたゲート
再配置配線865を形成する。また、層間絶縁膜として
複数回塗布されるポリイミドが絶縁層40を構成してい
る。この絶縁層としては、代わりにPSG膜や窒化シリ
コン膜を用い、最外表面についてのみポリイミドとして
もよい。
【0053】以上のようにしてMOSトランジスタおよ
び配線が形成されたウエハから、1パッケージ化する半
導体チップ数を任意に設定してそれらを連続したままダ
イシングして切り出すと、設定した半導体チップ数がい
くつであっても、1群の半導体チップの各MOSトラン
ジスタのソース、ドレイン、ゲートがすべて縦配線87
0と横配線860によりそれぞれ並列に接続されてお
り、かつ実装基板への接続用の半田バンプ885、88
6、887が各半導体チップ850のそれぞれに備えら
れたチップスケールパッケージが得られる。
び配線が形成されたウエハから、1パッケージ化する半
導体チップ数を任意に設定してそれらを連続したままダ
イシングして切り出すと、設定した半導体チップ数がい
くつであっても、1群の半導体チップの各MOSトラン
ジスタのソース、ドレイン、ゲートがすべて縦配線87
0と横配線860によりそれぞれ並列に接続されてお
り、かつ実装基板への接続用の半田バンプ885、88
6、887が各半導体チップ850のそれぞれに備えら
れたチップスケールパッケージが得られる。
【0054】また、横配線のX方向ソース配線861、
X方向ドレイン配線862およびX方向ゲート配線86
3は横方向に隣接する複数の半導体チップを通して互い
に平行で交わることがなく、同様に縦配線のY方向ソー
ス配線871、Y方向ドレイン配線872およびY方向
ゲート配線873も縦方向に隣接する複数の半導体チッ
プを通して互いに平行で交わることがないので、ウエハ
サイズや各半導体チップのサイズにかかわらず、工程
(3)、(5)での配線形成に用いるフォトマスクの設
定が容易であるとともに、1パッケージ化する半導体チ
ップ数を任意に変更してもフォトマスクを変更する必要
がない。これにより、製造コストが削減される。
X方向ドレイン配線862およびX方向ゲート配線86
3は横方向に隣接する複数の半導体チップを通して互い
に平行で交わることがなく、同様に縦配線のY方向ソー
ス配線871、Y方向ドレイン配線872およびY方向
ゲート配線873も縦方向に隣接する複数の半導体チッ
プを通して互いに平行で交わることがないので、ウエハ
サイズや各半導体チップのサイズにかかわらず、工程
(3)、(5)での配線形成に用いるフォトマスクの設
定が容易であるとともに、1パッケージ化する半導体チ
ップ数を任意に変更してもフォトマスクを変更する必要
がない。これにより、製造コストが削減される。
【0055】さらに、横配線と縦配線は直交する交点で
接続するので、両者は最短距離で結ばれることになり、
電気信号の伝達時間が短縮化される。そして、横配線と
縦配線の交点位置にパッドが設けられるので、パッド位
置の標準化も容易で、また半田バンプを設ける際の位置
決めマークともなり、半田バンプがグリッド状の配置と
なって実装基板との対応も容易となる。
接続するので、両者は最短距離で結ばれることになり、
電気信号の伝達時間が短縮化される。そして、横配線と
縦配線の交点位置にパッドが設けられるので、パッド位
置の標準化も容易で、また半田バンプを設ける際の位置
決めマークともなり、半田バンプがグリッド状の配置と
なって実装基板との対応も容易となる。
【0056】図12、図13は第4の実施例を示し、前
実施例のものにさらに放熱用の半田バンプを設けたもの
である。図12は半田バンプ側から見た平面図、図13
の(a)は図12におけるK−K部断面図、(b)はL
−L部断面図、(c)はM−M部断面図である。なお、
図12は表面の絶縁層を除去して縦配線および横配線、
ならびにゲートを示している。また理解を容易にするた
め、図13の(a)、(c)ではソース、ドレイン、ゲ
ートおよび高濃度p型領域を(b)におけると同じに描
いている。
実施例のものにさらに放熱用の半田バンプを設けたもの
である。図12は半田バンプ側から見た平面図、図13
の(a)は図12におけるK−K部断面図、(b)はL
−L部断面図、(c)はM−M部断面図である。なお、
図12は表面の絶縁層を除去して縦配線および横配線、
ならびにゲートを示している。また理解を容易にするた
め、図13の(a)、(c)ではソース、ドレイン、ゲ
ートおよび高濃度p型領域を(b)におけると同じに描
いている。
【0057】とくに図12に示されるように、ソース
用、ドレイン用およびゲート用の各パッド881、88
2、883が、前実施例と同じく、それぞれX方向ソー
ス配線861とY方向ソース配線871の交点、X方向
ドレイン配線862とY方向ドレイン配線872の交
点、およびX方向ゲート配線863とY方向ゲート配線
873の交点に形成されて、これらのパッドに半田バン
プ885、886、887が設けられている。
用、ドレイン用およびゲート用の各パッド881、88
2、883が、前実施例と同じく、それぞれX方向ソー
ス配線861とY方向ソース配線871の交点、X方向
ドレイン配線862とY方向ドレイン配線872の交
点、およびX方向ゲート配線863とY方向ゲート配線
873の交点に形成されて、これらのパッドに半田バン
プ885、886、887が設けられている。
【0058】本実施例ではさらに、各半導体チップにお
いて上記のパッド881、882、883が設けられて
いる点を除く縦配線と横配線の交点、すなわちX方向ソ
ース配線861とY方向ドレイン配線872およびY方
向ゲート配線873の各交点、X方向ドレイン配線86
2とY方向ソース配線871およびY方向ゲート配線8
73の各交点、X方向ゲート配線863とY方向ソース
配線871およびY方向ドレイン配線872の各交点に
半田バンプ890が設けられている。その他の構成は前
実施例と同じである。
いて上記のパッド881、882、883が設けられて
いる点を除く縦配線と横配線の交点、すなわちX方向ソ
ース配線861とY方向ドレイン配線872およびY方
向ゲート配線873の各交点、X方向ドレイン配線86
2とY方向ソース配線871およびY方向ゲート配線8
73の各交点、X方向ゲート配線863とY方向ソース
配線871およびY方向ドレイン配線872の各交点に
半田バンプ890が設けられている。その他の構成は前
実施例と同じである。
【0059】このように構成された本実施例では、前実
施例の効果に加えて、追加された半田バンプ890が、
ソース用、ドレイン用およびゲート用パッドとともに、
半導体チップ表面に均等に分散配置された放熱手段とな
って、半導体チップの作動特性を安定化させる。また、
縦配線および横配線の各配線間隔を同等にすれば、全半
田バンプが共通のピッチ間隔で配置されることになり、
一部の近接配線によって高密度化が阻害されるおそれが
なく、半田バンプ配置が標準化される。
施例の効果に加えて、追加された半田バンプ890が、
ソース用、ドレイン用およびゲート用パッドとともに、
半導体チップ表面に均等に分散配置された放熱手段とな
って、半導体チップの作動特性を安定化させる。また、
縦配線および横配線の各配線間隔を同等にすれば、全半
田バンプが共通のピッチ間隔で配置されることになり、
一部の近接配線によって高密度化が阻害されるおそれが
なく、半田バンプ配置が標準化される。
【0060】なお、上述の各実施例では、半導体チップ
に再配線を形成して、半導体チップ間の接続を行うもの
を示したが、もちろん基板上に配線パターンを形成して
その配線パターンによって半導体チップ間の接続を行う
従来の接続構造を併用することを排除するものではな
い。併用によって、さらに複雑な接続を行うことが可能
となる。
に再配線を形成して、半導体チップ間の接続を行うもの
を示したが、もちろん基板上に配線パターンを形成して
その配線パターンによって半導体チップ間の接続を行う
従来の接続構造を併用することを排除するものではな
い。併用によって、さらに複雑な接続を行うことが可能
となる。
【図1】本発明の第1の実施の形態における半導体チッ
プの構成を示す平面図である。
プの構成を示す平面図である。
【図2】図1におけるC−C部分の断面図である。
【図3】ウェハにおける半導体チップの配置を示す図で
ある。
ある。
【図4】MOSトランジスタの回路構成を示す図であ
る。
る。
【図5】MOSトランジスタを2つ並列に接続した回路
構成を示す図である
構成を示す図である
【図6】第1の実施例を示す半導体チップの平面図であ
る。
る。
【図7】図6におけるE−E部分の断面図である。
【図8】第2の実施例を示す半導体チップの平面図であ
る。
る。
【図9】第2の実施の形態における全体平面図である。
【図10】第3の実施例を示す半導体チップの平面図で
ある。
ある。
【図11】図10におけるF−F部分、H−H部分およ
びJ−J部分の断面図である。
びJ−J部分の断面図である。
【図12】第4の実施例を示す半導体チップの平面図で
ある。
ある。
【図13】図12におけるK−K部分、L−L部分およ
びM−M部分の断面図である。
びM−M部分の断面図である。
【図14】従来例の構成を示す平面図である。
【図15】図14におけるA−A部分の断面図である。
【図16】複数の半導体チップを用いる半導体パッケー
ジの構成を示す平面図である。
ジの構成を示す平面図である。
【図17】図16におけるB−B部分の断面図である。
11、31 高濃度n型層 12、16、32 n型領域 13、17、33 p型領域 14、34 高濃度p型領域 15、35 高濃度n型領域 16 n型領域 18、38 ゲート酸化膜 19、39 ポリシリコン層 20、40 絶縁層 21、22、23 コンタクト 36 ゲート絶縁膜 50、51、52、54、55、56、58、59、6
0、61 コンタクト 301、302 半導体チップ 303 スクライブライン領域 305 半田バンプ 306 新パッド 307、308 再配線 311、317 オリジナルパッド 315、316 絶縁層 401 ウェハ 402 オリエンテーションフラット 403、404、405 スクライブライン領域 501、506、607 MOSトランジスタ 502、508、509 ダイオード 503、504、505、510、511、512
外部接続端子 625、626、628 半田バンプ 701、702 半導体チップ 703、704、705 再配線 706 スクライブライン領域 715、716、717 パッド 850 半導体チップ 852、854 スクライブライン 860 横配線 861 X方向ソース配線 862 X方向ドレイン配線 863 X方向ゲート配線 870 縦配線 871 Y方向ソース配線 872 Y方向ドレイン配線 873 Y方向ゲート配線 865 ゲート再配置配線 881、882、883 パッド 885、886、887、890 半田バンプ
0、61 コンタクト 301、302 半導体チップ 303 スクライブライン領域 305 半田バンプ 306 新パッド 307、308 再配線 311、317 オリジナルパッド 315、316 絶縁層 401 ウェハ 402 オリエンテーションフラット 403、404、405 スクライブライン領域 501、506、607 MOSトランジスタ 502、508、509 ダイオード 503、504、505、510、511、512
外部接続端子 625、626、628 半田バンプ 701、702 半導体チップ 703、704、705 再配線 706 スクライブライン領域 715、716、717 パッド 850 半導体チップ 852、854 スクライブライン 860 横配線 861 X方向ソース配線 862 X方向ドレイン配線 863 X方向ゲート配線 870 縦配線 871 Y方向ソース配線 872 Y方向ドレイン配線 873 Y方向ゲート配線 865 ゲート再配置配線 881、882、883 パッド 885、886、887、890 半田バンプ
Claims (7)
- 【請求項1】 互いに電気接続される複数の半導体チッ
プを基板に実装する半導体パッケージにおいて、前記複
数の半導体チップは、同一のウェハに形成されるととも
に、前記複数の半導体チップの表面には前記複数の半導
体チップの間に亘る再配線が形成されて、半導体チップ
間の電気接続を行い、前記複数の半導体チップが互いに
分割せずに前記ウェハから切り離され、チップセットと
して前記基板に取り付けられたことを特徴とする半導体
実装構造。 - 【請求項2】 前記半導体チップは、回路と接続される
オリジナルパッドに対して、異なる位置に新パッドが設
定され、該新パッドと前記オリジナルパッドの接続は、
前記半導体チップの表面に形成される再配線で行い、前
記新パッド位置は、前記基板上の外部接続端子と対応さ
せてあることを特徴とする請求項1記載の半導体実装構
造。 - 【請求項3】 互いに電気接続されるとともに基板に実
装される複数の半導体チップからなる半導体チップセッ
トであって、前記複数の半導体チップは、同一のウェハ
に形成された多数の半導体チップから、任意の隣接する
1群の半導体チップを互いに分割せずにウェハから切り
離したもので、ウエハの前記多数の半導体チップには、
縦および横の隣接方向のすべての半導体チップにわたっ
て延びる複数の縦配線と横配線からなる再配線が格子状
に形成され、前記縦配線と横配線の所定の交点を電気的
に接続してあることを特徴とする半導体チップセット。 - 【請求項4】 前記所定の交点に基板との接続用パッド
が設けられていることを特徴とする請求項3記載の半導
体チップセット。 - 【請求項5】 前記複数の半導体チップにはそれぞれト
ランジスタが形成され、前記横配線はX方向ソース配
線、X方向ドレイン配線およびX方向ゲート配線からな
り、前記縦配線はY方向ソース配線、Y方向ドレイン配
線およびY方向ゲート配線からなり、前記所定の交点と
して、X方向ソース配線とY方向ソース配線の交点に、
トランジスタのソース領域が接続されるとともに、ソー
ス用パッドが設けられ、X方向ドレイン配線とY方向ド
レイン配線の交点に、トランジスタのドレイン領域が接
続されるとともに、ドレイン用パッドが設けられ、X方
向ゲート配線とY方向ゲート配線の交点に、トランジス
タのゲート領域が接続されるとともに、ゲート用パッド
が設けられていることを特徴とする請求項4記載の半導
体チップセット。 - 【請求項6】 前記トランジスタのゲート領域がゲート
再配置配線を介してX方向ゲート配線とY方向ゲート配
線の交点に接続され、前記X方向ソース配線、X方向ド
レイン配線およびX方向ゲート配線が互いに等間隔に設
けられ、前記Y方向ソース配線、Y方向ドレイン配線お
よびY方向ゲート配線が互いに等間隔に設けられている
ことを特徴とする請求項5記載の半導体チップセット。 - 【請求項7】 前記縦配線と横配線の電気的に接続した
所定の交点にバンプが形成されるとともに、さらに電気
的に接続していない交点のすべてにバンプが形成されて
いることを特徴とする請求項3、4、5または6記載の
半導体チップセット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000137996A JP2001223319A (ja) | 1999-11-30 | 2000-05-11 | 半導体実装構造およびこれに用いる半導体チップセット |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33995899 | 1999-11-30 | ||
JP11-339958 | 1999-11-30 | ||
JP2000137996A JP2001223319A (ja) | 1999-11-30 | 2000-05-11 | 半導体実装構造およびこれに用いる半導体チップセット |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001223319A true JP2001223319A (ja) | 2001-08-17 |
Family
ID=26576572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000137996A Withdrawn JP2001223319A (ja) | 1999-11-30 | 2000-05-11 | 半導体実装構造およびこれに用いる半導体チップセット |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001223319A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005072223A (ja) * | 2003-08-25 | 2005-03-17 | Casio Comput Co Ltd | 半導体装置 |
JP2005175471A (ja) * | 2003-12-05 | 2005-06-30 | Samsung Electronics Co Ltd | 内部コネクタコンタクトを備えるウェーハレベル電子モジュール及びこの製造方法 |
JP2009049350A (ja) * | 2007-08-20 | 2009-03-05 | Hynix Semiconductor Inc | 半導体パッケージ |
JP2009260389A (ja) * | 2009-08-05 | 2009-11-05 | Seiko Epson Corp | 半導体装置 |
JP2011054760A (ja) * | 2009-09-02 | 2011-03-17 | Oki Data Corp | 半導体複合装置、この製造方法、光プリントヘッド及び画像形成装置 |
US8174110B2 (en) | 2007-09-04 | 2012-05-08 | Epson Imaging Devices Corporation | Semiconductor device having at least two terminals among the plurality of terminals electrically connected to each other while not being adjacent to one other and not being connected to internal circuit |
JP2013149805A (ja) * | 2012-01-19 | 2013-08-01 | Fuji Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
JP2015133485A (ja) * | 2013-12-13 | 2015-07-23 | 三菱電機株式会社 | 高周波回路及びアンテナ装置 |
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2000
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