JP2001223319A

JP2001223319A - 半導体実装構造およびこれに用いる半導体チップセット

Info

Publication number: JP2001223319A
Application number: JP2000137996A
Authority: JP
Inventors: Minoru Aoyanagi; 稔青柳; Koji Kaneko; 幸治金古
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1999-11-30
Filing date: 2000-05-11
Publication date: 2001-08-17

Abstract

(57)【要約】【課題】複数の半導体チップの基板実装において製造
コストを削減するとともに、信号伝達の高速化を可能と
する。【解決手段】半導体チップ３０１、３０２は、互いに
分離せずに用い、両半導体チップのオリジナルパッド間
を再配線で電気接続して、再配線上の新パッドに半田バ
ンプを形成する。この半導体チップ３０１、３０２を１
つのチップとして基板に実装して半導体パッケージが構
成される。半導体チップ間の電気接続は再配線によって
行われるから、接続距離が短くなり、電気信号を高速伝
達することが可能になる。また半導体チップ同士を接続
するための半田バンプを設ける必要がないから、製造コ
ストが削減されるとともに、基板との接続箇所が少なく
なり装置の信頼性が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体チップを基
板に取り付ける半導体実装構造およびこれに用いる半導
体チップセットに関する。

【０００２】

【従来の技術】半導体チップを基板に取り付ける実装構
造として、例えば特開平１０−２８４５３８号公報に開
示されているチップスケールパッケージがある。図１
４、図１５は、上記チップスケールパッケージにおける
半導体チップの構成を示す図である。図１４は半導体チ
ップを基板に接続する半田バンプ側から示す平面図で、
図１５は図１４におけるＡ−Ａ部分の断面拡大図であ
る。

【０００３】１０１は半導体チップであり、１０３は半
導体チップ１０１の外周に形成されるオリジナルパッド
である。半導体チップ１０１の表面は、オリジナルパッ
ト１０３の部分を除いて、絶縁層１０９が形成される。
オリジナルパッド１０３にはオリジナルパット１０３に
接続される再配線１０４が形成され、再配線１０４上に
は新パッド１０５が形成されている。新パッド１０５を
除いて半導体チップ１０１の表面が保護膜１１４で覆わ
れ、新パット１０５上には半田バンプ１１３が形成され
ている。

【０００４】上記のような再配線を用いずに半導体チッ
プを回路基板に実装する場合、オリジナルパッドをワイ
ヤーボンディングにより回路基板に接続している。この
ワイヤーボンディングによる実装では、オリジナルパッ
ドに衝撃が加わるため、オリジナルパッド１０３は半導
体チップの外周位置に設置し、その下には半導体素子を
配置しないようにしている。

【０００５】このような半導体チップは、上記のように
半導体チップの表面で、再配線を形成し新パッドを設け
ることによって、半田バンプ位置を再配置することがで
きる。半田バンプを再配置することによって、基板上の
外部接続端子と半田バンプとを直接接続することができ
る。

【０００６】また、チップスケールパッケージは、回路
の構成によって複数の半導体チップを用いるものがあ
る。このようなチップスケールパッケージを上記の半導
体チップで構成する場合は次のような構造が考えられ
る。図１６および図１７は、上記のように構成される半
導体チップ２つを基板に実装したチップスケールパッケ
ージの構造を示す図である。図１６は、半導体チップか
ら見た平面図で、図１７は図１６におけるＢ−Ｂ部分断
面拡大図である。なお、図１６には半導体チップを仮想
線で示している。

【０００７】半導体チップ２０３、２０４は、半田バン
プ２０５、２０６がグリッド状に再配置され、これらと
同じピッチで接続端子２０２が形成された基板２０１に
取り付けて、チップスケールパッケージが構成される。
半田バンプが半導体チップの表面で再配置されることに
よって、基板２０１上に配線パターンを設けずに接続す
ることができる。ここで、半導体チップ２０３、２０４
はそれぞれ独立の構成で基板２０１に接続するから、半
導体チップ２０３、２０４間の接続は、基板２０１を介
して行われる。そのために、基板２０１上に基板表面の
保護を目的とするコーティング層２０９に被覆されて、
半導体チップ間の接続を行う配線２０７が形成されてい
る。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
ように複数の半導体チップ間の接続が基板を介して行わ
れているから、半導体チップにその接続のための半田バ
ンプまで設ける必要があり、半田バンプ数が多くなり、
基板との接続箇所が多くなることによって接続不良の発
生など信頼性の向上に限界があるという問題がある。本
発明は、上記問題点に鑑み、基板との接続箇所を少なく
し、高信頼性である半導体実装構造およびこれに用いる
半導体チップセットを提供することを目的としている。

【０００９】

【課題を解決するための手段】このため、請求項１記載
の半導体実装構造は、互いに電気接続される複数の半導
体チップを基板に実装する半導体パッケージにおいて、
前記複数の半導体チップは、同一のウェハに形成される
とともに、前記複数の半導体チップの表面には前記複数
の半導体チップの間に亘る再配線が形成されて、半導体
チップ間の電気接続を行い、前記複数の半導体チップが
互いに分割せずに前記ウェハから切り離され、チップセ
ットとして前記基板に取り付けられたものとした。

【００１０】請求項２記載の発明は、前記半導体チップ
が回路と接続されるオリジナルパッドに対して、異なる
位置に新パッドが設定され、該新パッドと前記オリジナ
ルパッドの接続は、前記半導体チップの表面に形成され
る再配線で行い、前記新パッド位置は、前記基板上の外
部接続端子と対応させてあるものとした。

【００１１】請求項３記載の半導体チップセットは、互
いに電気接続されるとともに基板に実装される複数の半
導体チップからなる半導体チップセットであって、前記
複数の半導体チップは、同一のウェハに形成された多数
の半導体チップから、任意の隣接する１群の半導体チッ
プを互いに分割せずにウェハから切り離したもので、ウ
エハの前記多数の半導体チップには、縦および横の隣接
方向のすべての半導体チップにわたって延びる複数の縦
配線と横配線からなる再配線が格子状に形成され、縦配
線と横配線の所定の交点を電気的に接続してあるものと
した。

【００１２】請求項４記載の発明は、上記半導体チップ
セットにおいて、上記所定の交点に基板との接続用パッ
ドが設けられているものとした。とくに、請求項５の発
明は、前記複数の半導体チップにそれぞれトランジスタ
が形成され、横配線はＸ方向ソース配線、Ｘ方向ドレイ
ン配線およびＸ方向ゲート配線からなり、縦配線はＹ方
向ソース配線、Ｙ方向ドレイン配線およびＹ方向ゲート
配線からなり、所定の交点として、Ｘ方向ソース配線と
Ｙ方向ソース配線の交点に、トランジスタのソース領域
が接続されるとともに、ソース用パッドが設けられ、Ｘ
方向ドレイン配線とＹ方向ドレイン配線の交点に、トラ
ンジスタのドレイン領域が接続されるとともに、ドレイ
ン用パッドが設けられ、Ｘ方向ゲート配線とＹ方向ゲー
ト配線の交点に、トランジスタのゲート領域が接続され
るとともに、ゲート用パッドが設けられているものとし
た。

【００１３】請求項６記載の発明は、トランジスタのゲ
ート領域がゲート再配置配線を介してＸ方向ゲート配線
とＹ方向ゲート配線の交点に接続され、Ｘ方向ソース配
線、Ｘ方向ドレイン配線およびＸ方向ゲート配線が互い
に等間隔に設けられ、Ｙ方向ソース配線、Ｙ方向ドレイ
ン配線およびＹ方向ゲート配線も互いに等間隔に設けら
れているものとした。

【００１４】請求項７記載の発明は、縦配線と横配線の
電気的に接続した所定の交点にバンプが形成されるとと
もに、さらに電気的に接続していない交点のすべてにバ
ンプが形成されているものとした。

【００１５】

【発明の効果】請求項１記載の発明では、複数の半導体
チップを互いに分割せずに、半導体チップ間の電気接続
を行う再配線を半導体チップの表面に形成したチップセ
ットとして基板に実装したから、基板経由の接続と比べ
ると、接続距離が短くなり、浮遊容量が小さいことによ
って信号の伝達速度が向上する効果が得られる。また半
導体チップ間の接続のためのバンプが不要で、基板と接
続する箇所が減少し、接続不良などの問題を起こす可能
性が減少し、接続の信頼性が向上する。

【００１６】請求項２記載の発明では、上記請求項１の
発明の効果に加え、基板上の外部接続端子に対応させて
新パッド位置を設定し、新パッドとオリジナルパッドの
接続は、半導体チップ表面の再配線で行うから、オリジ
ナルパッドにバンプを形成して基板と接続し、基板上の
配線パターンから外部接続端子と接続する構成より、小
型でかつ信号を高速伝達することができる。

【００１７】請求項３記載の発明は、ウエハ上に縦およ
び横の隣接方向のすべての半導体チップにわたって延び
る複数の縦配線と横配線からなる再配線が格子状に形成
され、縦配線と横配線の所定の交点を電気的に接続して
ある多数の半導体チップから、任意の隣接する１群の半
導体チップを分割せずに切り離してチップセットとした
ので、１群の半導体チップ数をどのように設定しても、
各半導体チップ上に形成したトランジスタなどを上記の
縦配線と横配線ですべて並列接続することができる。こ
れにより、同一のフォトマスクで形成する再配線であら
ゆる半導体チップ数仕様に対応でき、製造コストが削減
される。また、再配線のパターンが単純な格子状である
から、隣接する配線との干渉を心配することなく、高密
度でレイアウトができる。

【００１８】請求項４記載の発明は、上記所定の交点に
基板との接続用パッドを設けたので、バンプ形成の際の
位置決めマークとして機能する。とくに、請求項５のよ
うに、それぞれＸ方向およびＹ方向のソース配線同士、
ドレイン配線同士、およびゲート配線同士の交点にトラ
ンジスタの対応する領域を接続するとともにパッドを設
けることにより、トランジスタの各領域からパッドまで
の電気的な接続距離も短くなる。

【００１９】請求項６記載の発明は、再配線の縦配線お
よび横配線をそれぞれ互いに等間隔に設けたので、一部
の近接配線によって高密度化が阻害されるおそれがな
く、またパッド間隔の標準化も容易となる。また、請求
項７記載の発明は、トランジスタなどの領域と接続した
パッドだけでなく、縦配線と横配線の電気的に接続して
いない交点にもすべてバンプを形成するので、半導体チ
ップに均等に分散配置された放熱手段として機能し、半
導体チップの作動特性を安定化させる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１および図２は、第１の実施の形態にお
ける半導体チップの構成を示す図である。図１は、半導
体チップを半田バンプ側から見た平面図で、図２は図１
におけるＣ−Ｃ部分の断面図である。半導体チップ３０
１、３０２は、同じ半導体製造プロセスにより、同一ウ
ェハに作り込まれている。半導体チップ３０１、３０２
の回路は同じものでも、異なるものでもよい。一般的な
半導体製造工程ではスクライブライン領域３０３にそっ
てダイシングされるが、本実施例ではダイシングされ
ず、半導体チップ３０１と３０２を一体のチップセット
として用いる。

【００２１】半導体チップ３０１、３０２のそれぞれの
表面にオリジナルパッド３１１、３１７が形成されてい
る。スクライブライン領域３０３を含めて半導体チップ
３０１、３０２の表面には、絶縁層３１５がオリジナル
パッド３１１、３１７より厚く設定され、オリジナルパ
ット３１１、３１７は絶縁層３１５上に形成した再配線
３０７、３０８により、各パッドに対応して設けた窓を
通して接続されている。

【００２２】再配線３０８は、同一半導体チップの表面
に形成されて、同一回路内の電気接続を行っている。再
配線３０７は、スクライブライン領域３０３を横切って
半導体チップ３０１、３０２にわたって形成され、半導
体チップ間の電気接続を行っている。オリジナルパッド
３１１の位置に新パッド３０６が形成され、この新パッ
ド３０６を除いて、スクライブライン領域３０３を含め
て半導体チップ３０１、３０２の表面に絶縁層３１６が
形成され、新パッド３０６には基板と接続するための半
田バンプ３０５が形成されている。

【００２３】このような接続構造をもった半導体チップ
３０１、３０２は、図３のように、同じ半導体プロセス
製造工程において１枚のウェハ４０１上で一括して多数
形成する。スクライブライン領域４０４がオリエンテー
ションフラット４０２に対して平行方向に設定され、ス
クライブライン領域４０３、４０５がオリエンティショ
ンフラットに対して垂直方向に交互に設定されている。
スクライブライン領域４０３は、半導体チップ３０１、
３０２の区画線の役割を果たしている。

【００２４】スクライブライン領域４０４、４０５をダ
イシングすることによって、半導体チップ３０１、３０
２が、チップセットとしてウェハから分離される。この
ように形成される半導体チップ３０１、３０２を半田バ
ンプ３０５と同じピッチの外部接続端子を有する基板に
実装することにより、基板上に配線パターンを設けるこ
となくチップスケールパッケージを構成することができ
る。

【００２５】以上の構成によれば、ウェハ上の隣接する
多数の半導体チップ３０１、３０２の表面に、スクライ
ブライン領域４０３を含めて、半導体チップ間の電気接
続を行う再配線３０７、３０８を形成し、ダイシングに
際してスクライブライン領域４０３をダイシング対象か
ら除いて、当該２つの半導体チップをチップセットとし
てウェハから分離するものとしたので、半導体チップの
表面に形成される再配線３０７により半導体チップ間の
電気接続が行われ、半導体チップ間の接続のための独立
の半田バンプが不要となる。

【００２６】したがって、オリジナルパッドに半田バン
プを設けて基板と接続し、基板上の配線パターンにより
半導体チップ間の接続を行うものと比較して、基板との
接続箇所が少なくなって接続不良などの発生可能性が低
くなり、信頼性の高いチップスケールパッケージを構成
することができる。また、接続距離が短くなるので、浮
遊容量が小さくなり、信号の伝達時間が短くなるなど、
信号伝達も高速化される。

【００２７】なお、本実施の形態では、オリジナルパッ
ド３１１の位置に新パッド３０６を形成するようにした
が、オリジナルパッドから絶縁層にかけて再配線して、
その再配線上に新パッドを形成することもできる。例え
ば新パッドをグリッド状に配置し、半田バンプをグリッ
ド状に形成することによって、同じグリッド状に外部接
続端子が配置される基板と、配線パターンなしで接続す
ることができる。

【００２８】次に、上記構造の実際の電子回路への適用
例について説明する。図４は、ＭＯＳトランジスタの回
路構成を示す図である。ＭＯＳトランジスタ５０１にダ
イオード５０２が接続されている。すなわち、ダイオー
ド５０２のアノード、カソードがそれぞれＭＯＳトラン
ジスタ５０１のソース、ドレインに接続されている。ダ
イオード５０２はＭＯＳトランジスタ５０１のドレイン
に電気的なサージが印可された場合に、そのサージノイ
ズを吸収する役割を果たす。このダイオード５０２を含
めてＭＯＳトランジスタ５０１を形成する半導体チップ
を基板に実装して、チップスケールパッケージが構成さ
れる。それぞれＭＯＳトランジスタ５０１のゲート、ド
レイン、ソースと接続する外部接続端子５０３、５０
４、５０５が基板上に設けられる。

【００２９】図５は、上記図４のＭＯＳトランジスタを
２つ並列に接続して構成するもので、ＭＯＳトランジス
タ５０５、５０７は、それぞれダイオード５０６、５０
９を備え、双方のドレイン、ソース、ゲートがそれぞれ
互いに接続されている。このようにＭＯＳトランジスタ
を２つ並列に接続すれば、単体のＭＯＳトランジスタよ
り約２倍のドレイン電流を流すことができる。また同じ
ように、４つのＭＯＳトランジスタを並列に接続すれ
ば、約４倍のドレイン電流を発生することができる。従
来、このような回路は、図４に示した単体のＭＯＳトラ
ンジスタの半導体チップ２つあるいは４つを基板に実装
し、基板上の配線パターンにより半導体チップ間の接続
が行われ、それぞれのゲート、ドレイン、ソースが外部
接続端子５１０、５１１、５１２に接続される。

【００３０】図６、図７は、第１の実施例として、上記
２つのＭＯＳトランジスタを並列に接続した場合におけ
る半導体チップの構成を示す。図６は、半田バンプ側か
ら見た半導体チップの平面図で、表面の絶縁層を除去し
て示している。図７は、図６におけるＥ−Ｅ部分の断面
図である。ここでは、ダイオードを含めてＭＯＳトラン
ジスタを形成する２つの半導体チップ７０１、７０２を
同一のウェハ上に隣接して形成するとともに、これらを
互いに分離せずにチップセットとして切り出す。

【００３１】各半導体チップは、ウエハ基板のｎ型領域
１２内にドレイン領域となるｐ型領域１３とこれを隣接
して囲む高濃度ｐ型領域１４を形成するとともに、高濃
度ｐ型領域１４およびｎ型領域１２に接した背面は高濃
度ｎ型層１１となっている。高濃度ｐ型領域１４の外方
周囲には高濃度ｎ型層１１に届く高濃度ｎ型領域１５が
柱状に設けられている。高濃度ｐ型領域１４を囲むｎ型
領域１２部分がソース領域を形成し、高濃度ｎ型層１１
および高濃度ｎ型領域１５がソース引き出し領域となっ
ている。また、ｐ型領域１３と高濃度ｐ型領域１４とで
ダイオードが形成されている。

【００３２】ウエハ基板の表面部には、ｐ型領域１３か
ら高濃度ｐ型領域１４にかけてリング状にｎ型領域１６
が形成されてドレイン領域をなし、その外周側にｐ型領
域１７がチャンネルとして設けられている。これら各領
域が形成されたウエハ基板の表面には、チャンネルのｐ
型領域１７に面してゲート酸化膜１８がリング状に形成
され、ゲート酸化膜１８に重ねてポリシリコン層１９が
設けられてゲート領域を形成している。ゲート酸化膜１
８とポリシリコン層１９は絶縁層２０で囲まれている。
絶縁層２０を貫通して高濃度ｎ型領域１５、ｎ型領域１
６、ポリシリコン層１９にそれぞれ接続するコンタクト
２１、２２、２３が形成され、これらに接続してソース
パッド７１７、ドレインパッド７１６、ゲートパッド７
１５が形成されている。

【００３３】スクライブライン領域７０６を含めて半導
体チップ７０１、７０２の絶縁層上には再配線７０３、
７０４、７０５が形成され、双方のソース領域（ソース
引き出し、高濃度ｎ型領域１５）、ドレイン領域（ｎ型
領域１６）、ゲート領域（ポリシリコン層１９）が各パ
ッド間で互いに接続される。なお、図６では内部のゲー
ト領域を実線で示している。そして、配線７０３、７０
４、７０５上に、各パッド７１７、７１６、７１５が複
数形成され、ここに半田バンプ６２８、６２６、６２５
が形成されている。半田バンプを除いて再配線７０３、
７０４、７０５は絶縁膜２２でカバーされている。

【００３４】上記半導体チップ７０１、７０２を基板に
実装することによって、基板上に配線パターンを設けず
に単体のＭＯＳトランジスタより、約２倍のドレイン電
流を発生することができる。このように、２つのＭＯＳ
トランジスタ間の接続は、半導体チップ表面の再配線に
より行われるため、回路間の接続距離が短くなり、基板
を経由した接続と比較して、信号伝達の高速化が可能に
なる。

【００３５】つぎに、図８は、第２の実施例として、ダ
イオードを含めてＭＯＳトランジスタを形成した４つの
半導体チップを並列に接続して形成したウェハを示す。
ＭＯＳトランジスタが形成される絶縁層２０から高濃度
ｎ型層１１にわたる断面構造は図７に示したものと同じ
である。スクライブライン領域８０８、８０９を含めて
半導体チップ８０１、８０２、８０３及び８０４の表面
に再配線８０５、８０６、８０７が形成され、それぞれ
のゲート領域、ソース領域、ドレイン領域が互いに接続
される。

【００３６】スクライブライン領域８１０、８１１、８
１２、８１３にそってウェハをダイシングすることによ
り、互いに並列に接続された４つの半導体チップがチッ
プセットとして分離される。このように４つが連結され
ている半導体チップを基板に実装すれば、基板上に配線
パターンを設けずに、単体のＭＯＳトランジスタより約
４倍のドレインを流すことができる。半導体チップ間の
接続は、上記と同じように半導体チップ表面に形成され
る再配線で行うから、図６、図７のものと同様の効果が
得られる。

【００３７】また、ウェハにＭＯＳトランジスタの半導
体チップを多数形成し、半導体チップをその表面に形成
される再配線で接続したものを用いることによって、所
要のドレイン電流に応じて、切り分けて使用することも
できる。例えば４つの半導体チップを接続するものをウ
ェハ上に作り、スクライブライン領域８０８、８０９を
ダイシングすることによって、ＭＯＳトランジスタの半
導体チップ２つからなるチップセットを形成することが
できる。この場合も、すでに半導体チップ間の接続が行
われているので、基板に配線パターンを設けることなく
チップスケールパッケージを構成することができる。

【００３８】つぎに、第２の実施の形態について説明す
る。上述した再配線は、第１の実施の形態では１パッケ
ージ化する１群の半導体チップのＭＯＳトランジスタの
みを並列接続する限定された配線パターンとなってい
る。再配線はウエハ上に多数の半導体チップを形成した
あと、その上に配線パターニングを行なって形成する
が、配線パターンがパッケージの仕様（半導体チップ
数、あるいはＭＯＳトランジスタの数）にしたがって変
化すると配線パターニングに用いるフォトマスクもその
都度パッケージの仕様ごとに限定された専用のものを設
定、作成する必要がある。そこで、第２の実施の形態
は、１パッケージ化する半導体チップ数にかかわらず共
通の配線パターンとして、フォトマスクの変更を不要と
したものである。

【００３９】図９は第２の実施の形態におけるウエハに
形成した半導体チップを半田バンプ側から見た全体平面
図である。それぞれ単体ＭＯＳトランジスタを形成した
複数の半導体チップ８５０、８５０、８５０、・・・
が、同じ半導体製造プロセスにより、同一ウェハに作り
込まれている。スクライブライン領域８５２、８５４を
含めて各半導体チップ８５０の表面には、絶縁層が設け
られ、絶縁層に再配線が形成されている。

【００４０】再配線は、各半導体チップ８５０について
それぞれ互いに間隔をおいて横に延びるＸ方向ソース配
線８６１、Ｘ方向ドレイン配線８６２、およびＸ方向ゲ
ート配線８６３の３本の横配線８６０と、同じく互いに
間隔をおいて縦に延びるＹ方向ソース配線８７１、Ｙ方
向ドレイン配線８７２およびＹ方向ゲート配線８７３の
３本の縦配線８７０とからなる。縦に隣接する半導体チ
ップの縦配線８７０はスクライブライン８５２を横切り
各半導体チップを通して連続し、横に隣接する半導体チ
ップの横配線８６０はスクライブライン８５４を横切り
各半導体チップを通して連続している。

【００４１】各半導体チップ８５０において、Ｘ方向ソ
ース配線８６１とＹ方向ソース配線８７１がその交点に
おいて電気的に接続し、当該交点においてＭＯＳトラン
ジスタのソース領域に接続されている。同様に、Ｘ方向
ドレイン配線８６２とＹ方向ドレイン配線８７２がその
交点において電気的に接続し、当該交点においてドレイ
ン領域に接続されている。また、Ｘ方向ゲート配線８６
３とＹ方向ゲート配線８７３がその交点において電気的
に接続し、当該交点とゲート領域とがゲート再配置配線
８６５で接続されている。そして、上記の電気的に接続
した各交点上にパッド８８１、８８２、８８３が形成さ
れ、これらのパッドに半田バンプ８８５、８８６、８８
７が形成されている。

【００４２】図１０、図１１は本実施の形態にかかる第
３の実施例として、隣接する２つの半導体チップ部分の
具体的構造を拡大して示す。図１０は半田バンプ側から
見た平面図、図１１の（ａ）は図１０におけるＦ−Ｆ部
断面図、（ｂ）はＨ−Ｈ部断面図、（ｃ）はＪ−Ｊ部断
面図である。なお、図１０は表面の絶縁層を除去して縦
配線および横配線、ならびにゲート領域を示している。
各半導体チップ８５０は、ウエハ基板のｎ型領域３２内
にドレイン領域となるｐ型領域３３とこれを隣接して囲
む高濃度ｐ型領域３４を形成するとともに、高濃度ｐ型
領域３４およびｎ型領域３２に接した背面は高濃度ｎ型
層３１となっている。

【００４３】高濃度ｐ型領域３４の外方周囲には高濃度
ｎ型層３１に届く高濃度ｎ型領域３５が柱状あるいは高
濃度ｐ型領域３４を囲むリング状に設けられている。高
濃度ｐ型領域３４を囲むｎ型領域部分３２がソース領域
を形成し、高濃度ｎ型層３１および高濃度ｎ型領域３５
がソース引き出し領域となっている。

【００４４】ウエハ基板の表面には、絶縁層４０が設け
られ、この絶縁層内部には、チャンネルとしての高濃度
ｐ型領域３４に面してゲート酸化膜３８がリング状に形
成され、ゲート酸化膜３８に重ねてポリシリコン層３９
が設けられてゲート領域を形成している。ゲート酸化膜
３８とポリシリコン層３９はゲート絶縁膜３６で囲まれ
ている。なお、第１の実施の形態におけると同様に、ｐ
型領域３３と高濃度ｐ型領域３４とでダイオードが形成
されている。

【００４５】横配線のＸ方向ソース配線８６１、Ｘ方向
ドレイン配線８６２およびＸ方向ゲート配線８６３と、
縦配線のＹ方向ソース配線８７１、Ｙ方向ドレイン配線
８７２およびＹ方向ゲート配線８７３とが絶縁層４０内
に設けられ、図１１の（ａ）、（ｂ）、（ｃ）に示され
るとおり、縦配線（８７１、８７２、８７３）と横配線
（８６１、８６２、８６３）は互いに交差しないよう絶
縁層４０の表面からの距離を異ならせて配置されてい
る。なお、理解を容易にするため、図１１の（ａ）、
（ｃ）ではｐ型領域３３および高濃度ｐ型領域３４を
（ｂ）におけると同じに描いている。

【００４６】図１１の（ａ）に示すように、Ｘ方向ソー
ス配線８６１とＹ方向ソース配線８７１が平面図上の交
点においてコンタクト５１により接続されるとともに、
この接続部位において絶縁層４０の表面にはソース用の
パッド８８１が形成されている。Ｘ方向ソース配線８６
１とソース引き出し領域（高濃度ｎ型領域３５）がコン
タクト５０により、またＹ方向ソース配線８７１とパッ
ド８８１がコンタクト５２によりそれぞれ接続され、パ
ッド８８１上には半田バンプ８８５が設けられている。

【００４７】また、図１１の（ｂ）に示すように、Ｘ方
向ドレイン配線８６２とＹ方向ドレイン配線８７２が平
面図上の交点においてコンタクト５５により接続される
とともに、この接続部位において絶縁層４０の表面には
ドレイン用のパッド８８２が形成されている。Ｘ方向ド
レイン配線８６２とドレイン領域（ｐ型領域３３）がコ
ンタクト５４により、またＹ方向ドレイン配線８７２と
パッド８８２がコンタクト５６によりそれぞれ接続さ
れ、パッド８８２上には半田バンプ８８６が設けられて
いる。

【００４８】同様に、図１１の（ｃ）に示すように、Ｘ
方向ゲート配線８６３とＹ方向ゲート配線８７３が平面
図上の交点においてコンタクト６０により接続されると
ともに、この接続部位において絶縁層の表面にはゲート
用のパッド８８３が形成されている。Ｘ方向ゲート配線
８６３とＹ方向ゲート配線８７３の交点とゲート領域
（ポリシリコン層３９）の間にはゲート再配置配線８６
５が設けられ、ゲート再配置配線８６５とゲート領域が
コンタクト５８により、ゲート再配置配線８６５とＸ方
向ゲート配線８６３がコンタクト５９により、またＹ方
向ゲート配線８７３とパッド８８３がコンタクト６１に
よりそれぞれ接続され、パッド８８３上には半田バンプ
８８７が設けられている。

【００４９】上記の半導体チップにおける再配線構造は
以下のような基本手順で形成される。ウエハ基板に通常
の半導体プロセスにより単体ＭＯＳトランジスタを複数
形成したあと、（１）まずその表面保護膜にソース領域（ソース引き出
し、高濃度ｎ型領域３５）、ドレイン領域（ｐ型領域３
３）、ゲート領域（ポリシリコン層３９）とのコンタク
ト孔を形成する。（２）この上に銅メッキを行い、パターニングして、コ
ンタクト孔にコンタクト５０、５４、５８を形成したあ
と、全面にポリイミドを塗布する。

【００５０】（３）つぎに、ポリイミドのコンタクト領
域をパターニングで開口して、フォトリソグラフィによ
る銅成膜で横配線のＸ方向ソース配線８６１、Ｘ方向ド
レイン配線８６２およびＸ方向ゲート配線８６３を対応
するコンタクトに接続させて形成する。（４）さらに銅メッキを行い、パターニングして横配線
上にコンタクト５１、５５、６０を形成して、全面にポ
リイミドを塗布する。（５）そして、横配線の場合と同様に、ポリイミドのコ
ンタクト領域をパターニングで開口して、フォトリソグ
ラフィによる銅成膜で縦配線のＹ方向ソース配線８７
１、Ｙ方向ドレイン配線８７２およびＹ方向ゲート配線
８７３を対応するコンタクトに接続させて形成する。

【００５１】（６）さらに、銅メッキを行い、パターニ
ングして縦線上にコンタクト５２、５６、６１を形成し
て、全面にポリイミドを塗布する。（７）続いて、ポリイミドのコンタクト領域をパターニ
ングで開口し、銅成膜によりコンタクト５２、５６、６
１に接続させたパッド８８１、８８２、８８３を形成し
て、ソース用、ドレイン用およびゲート用の各パッドと
する。（８）そして、半田ボールを各パッド上の上述したＸ方
向ソース配線８６１とＹ方向ソース配線８７１の交点、
Ｘ方向ドレイン配線８６２とＹ方向ドレイン配線８７２
の交点、Ｘ方向ゲート配線８６３とＹ方向ゲート配線８
７３の交点の各位置に搭載して半田バンプ８８５、８８
６、８８７とする。

【００５２】なお、上記（１）の工程で形成するゲート
領域とのコンタクト孔を、本例のようにＸ方向ゲート配
線８６３とＸ方向ゲート配線８７３の交点と一致させる
ことができない場合は、工程（３）の横配線の前に、工
程（３）、（４）と同様手法で、一端をコンタクト５８
に接続させ他端はＸ方向ゲート配線８６３とＹ方向ゲー
ト８７３配線の交点に対応する位置まで延ばしたゲート
再配置配線８６５を形成する。また、層間絶縁膜として
複数回塗布されるポリイミドが絶縁層４０を構成してい
る。この絶縁層としては、代わりにＰＳＧ膜や窒化シリ
コン膜を用い、最外表面についてのみポリイミドとして
もよい。

【００５３】以上のようにしてＭＯＳトランジスタおよ
び配線が形成されたウエハから、１パッケージ化する半
導体チップ数を任意に設定してそれらを連続したままダ
イシングして切り出すと、設定した半導体チップ数がい
くつであっても、１群の半導体チップの各ＭＯＳトラン
ジスタのソース、ドレイン、ゲートがすべて縦配線８７
０と横配線８６０によりそれぞれ並列に接続されてお
り、かつ実装基板への接続用の半田バンプ８８５、８８
６、８８７が各半導体チップ８５０のそれぞれに備えら
れたチップスケールパッケージが得られる。

【００５４】また、横配線のＸ方向ソース配線８６１、
Ｘ方向ドレイン配線８６２およびＸ方向ゲート配線８６
３は横方向に隣接する複数の半導体チップを通して互い
に平行で交わることがなく、同様に縦配線のＹ方向ソー
ス配線８７１、Ｙ方向ドレイン配線８７２およびＹ方向
ゲート配線８７３も縦方向に隣接する複数の半導体チッ
プを通して互いに平行で交わることがないので、ウエハ
サイズや各半導体チップのサイズにかかわらず、工程
（３）、（５）での配線形成に用いるフォトマスクの設
定が容易であるとともに、１パッケージ化する半導体チ
ップ数を任意に変更してもフォトマスクを変更する必要
がない。これにより、製造コストが削減される。

【００５５】さらに、横配線と縦配線は直交する交点で
接続するので、両者は最短距離で結ばれることになり、
電気信号の伝達時間が短縮化される。そして、横配線と
縦配線の交点位置にパッドが設けられるので、パッド位
置の標準化も容易で、また半田バンプを設ける際の位置
決めマークともなり、半田バンプがグリッド状の配置と
なって実装基板との対応も容易となる。

【００５６】図１２、図１３は第４の実施例を示し、前
実施例のものにさらに放熱用の半田バンプを設けたもの
である。図１２は半田バンプ側から見た平面図、図１３
の（ａ）は図１２におけるＫ−Ｋ部断面図、（ｂ）はＬ
−Ｌ部断面図、（ｃ）はＭ−Ｍ部断面図である。なお、
図１２は表面の絶縁層を除去して縦配線および横配線、
ならびにゲートを示している。また理解を容易にするた
め、図１３の（ａ）、（ｃ）ではソース、ドレイン、ゲ
ートおよび高濃度ｐ型領域を（ｂ）におけると同じに描
いている。

【００５７】とくに図１２に示されるように、ソース
用、ドレイン用およびゲート用の各パッド８８１、８８
２、８８３が、前実施例と同じく、それぞれＸ方向ソー
ス配線８６１とＹ方向ソース配線８７１の交点、Ｘ方向
ドレイン配線８６２とＹ方向ドレイン配線８７２の交
点、およびＸ方向ゲート配線８６３とＹ方向ゲート配線
８７３の交点に形成されて、これらのパッドに半田バン
プ８８５、８８６、８８７が設けられている。

【００５８】本実施例ではさらに、各半導体チップにお
いて上記のパッド８８１、８８２、８８３が設けられて
いる点を除く縦配線と横配線の交点、すなわちＸ方向ソ
ース配線８６１とＹ方向ドレイン配線８７２およびＹ方
向ゲート配線８７３の各交点、Ｘ方向ドレイン配線８６
２とＹ方向ソース配線８７１およびＹ方向ゲート配線８
７３の各交点、Ｘ方向ゲート配線８６３とＹ方向ソース
配線８７１およびＹ方向ドレイン配線８７２の各交点に
半田バンプ８９０が設けられている。その他の構成は前
実施例と同じである。

【００５９】このように構成された本実施例では、前実
施例の効果に加えて、追加された半田バンプ８９０が、
ソース用、ドレイン用およびゲート用パッドとともに、
半導体チップ表面に均等に分散配置された放熱手段とな
って、半導体チップの作動特性を安定化させる。また、
縦配線および横配線の各配線間隔を同等にすれば、全半
田バンプが共通のピッチ間隔で配置されることになり、
一部の近接配線によって高密度化が阻害されるおそれが
なく、半田バンプ配置が標準化される。

【００６０】なお、上述の各実施例では、半導体チップ
に再配線を形成して、半導体チップ間の接続を行うもの
を示したが、もちろん基板上に配線パターンを形成して
その配線パターンによって半導体チップ間の接続を行う
従来の接続構造を併用することを排除するものではな
い。併用によって、さらに複雑な接続を行うことが可能
となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体チッ
プの構成を示す平面図である。

【図２】図１におけるＣ−Ｃ部分の断面図である。

【図３】ウェハにおける半導体チップの配置を示す図で
ある。

【図４】ＭＯＳトランジスタの回路構成を示す図であ
る。

【図５】ＭＯＳトランジスタを２つ並列に接続した回路
構成を示す図である

【図６】第１の実施例を示す半導体チップの平面図であ
る。

【図７】図６におけるＥ−Ｅ部分の断面図である。

【図８】第２の実施例を示す半導体チップの平面図であ
る。

【図９】第２の実施の形態における全体平面図である。

【図１０】第３の実施例を示す半導体チップの平面図で
ある。

【図１１】図１０におけるＦ−Ｆ部分、Ｈ−Ｈ部分およ
びＪ−Ｊ部分の断面図である。

【図１２】第４の実施例を示す半導体チップの平面図で
ある。

【図１３】図１２におけるＫ−Ｋ部分、Ｌ−Ｌ部分およ
びＭ−Ｍ部分の断面図である。

【図１４】従来例の構成を示す平面図である。

【図１５】図１４におけるＡ−Ａ部分の断面図である。

【図１６】複数の半導体チップを用いる半導体パッケー
ジの構成を示す平面図である。

【図１７】図１６におけるＢ−Ｂ部分の断面図である。

【符号の説明】

１１、３１高濃度ｎ型層１２、１６、３２ｎ型領域１３、１７、３３ｐ型領域１４、３４高濃度ｐ型領域１５、３５高濃度ｎ型領域１６ｎ型領域１８、３８ゲート酸化膜１９、３９ポリシリコン層２０、４０絶縁層２１、２２、２３コンタクト３６ゲート絶縁膜５０、５１、５２、５４、５５、５６、５８、５９、６
０、６１コンタクト３０１、３０２半導体チップ３０３スクライブライン領域３０５半田バンプ３０６新パッド３０７、３０８再配線３１１、３１７オリジナルパッド３１５、３１６絶縁層４０１ウェハ４０２オリエンテーションフラット４０３、４０４、４０５スクライブライン領域５０１、５０６、６０７ＭＯＳトランジスタ５０２、５０８、５０９ダイオード５０３、５０４、５０５、５１０、５１１、５１２
外部接続端子６２５、６２６、６２８半田バンプ７０１、７０２半導体チップ７０３、７０４、７０５再配線７０６スクライブライン領域７１５、７１６、７１７パッド８５０半導体チップ８５２、８５４スクライブライン８６０横配線８６１Ｘ方向ソース配線８６２Ｘ方向ドレイン配線８６３Ｘ方向ゲート配線８７０縦配線８７１Ｙ方向ソース配線８７２Ｙ方向ドレイン配線８７３Ｙ方向ゲート配線８６５ゲート再配置配線８８１、８８２、８８３パッド８８５、８８６、８８７、８９０半田バンプ

Claims

【特許請求の範囲】

【請求項１】互いに電気接続される複数の半導体チッ
プを基板に実装する半導体パッケージにおいて、前記複
数の半導体チップは、同一のウェハに形成されるととも
に、前記複数の半導体チップの表面には前記複数の半導
体チップの間に亘る再配線が形成されて、半導体チップ
間の電気接続を行い、前記複数の半導体チップが互いに
分割せずに前記ウェハから切り離され、チップセットと
して前記基板に取り付けられたことを特徴とする半導体
実装構造。
【請求項２】前記半導体チップは、回路と接続される
オリジナルパッドに対して、異なる位置に新パッドが設
定され、該新パッドと前記オリジナルパッドの接続は、
前記半導体チップの表面に形成される再配線で行い、前
記新パッド位置は、前記基板上の外部接続端子と対応さ
せてあることを特徴とする請求項１記載の半導体実装構
造。
【請求項３】互いに電気接続されるとともに基板に実
装される複数の半導体チップからなる半導体チップセッ
トであって、前記複数の半導体チップは、同一のウェハ
に形成された多数の半導体チップから、任意の隣接する
１群の半導体チップを互いに分割せずにウェハから切り
離したもので、ウエハの前記多数の半導体チップには、
縦および横の隣接方向のすべての半導体チップにわたっ
て延びる複数の縦配線と横配線からなる再配線が格子状
に形成され、前記縦配線と横配線の所定の交点を電気的
に接続してあることを特徴とする半導体チップセット。
【請求項４】前記所定の交点に基板との接続用パッド
が設けられていることを特徴とする請求項３記載の半導
体チップセット。
【請求項５】前記複数の半導体チップにはそれぞれト
ランジスタが形成され、前記横配線はＸ方向ソース配
線、Ｘ方向ドレイン配線およびＸ方向ゲート配線からな
り、前記縦配線はＹ方向ソース配線、Ｙ方向ドレイン配
線およびＹ方向ゲート配線からなり、前記所定の交点と
して、Ｘ方向ソース配線とＹ方向ソース配線の交点に、
トランジスタのソース領域が接続されるとともに、ソー
ス用パッドが設けられ、Ｘ方向ドレイン配線とＹ方向ド
レイン配線の交点に、トランジスタのドレイン領域が接
続されるとともに、ドレイン用パッドが設けられ、Ｘ方
向ゲート配線とＹ方向ゲート配線の交点に、トランジス
タのゲート領域が接続されるとともに、ゲート用パッド
が設けられていることを特徴とする請求項４記載の半導
体チップセット。
【請求項６】前記トランジスタのゲート領域がゲート
再配置配線を介してＸ方向ゲート配線とＹ方向ゲート配
線の交点に接続され、前記Ｘ方向ソース配線、Ｘ方向ド
レイン配線およびＸ方向ゲート配線が互いに等間隔に設
けられ、前記Ｙ方向ソース配線、Ｙ方向ドレイン配線お
よびＹ方向ゲート配線が互いに等間隔に設けられている
ことを特徴とする請求項５記載の半導体チップセット。
【請求項７】前記縦配線と横配線の電気的に接続した
所定の交点にバンプが形成されるとともに、さらに電気
的に接続していない交点のすべてにバンプが形成されて
いることを特徴とする請求項３、４、５または６記載の
半導体チップセット。