JP2001217429A - Method of manufacturing thin film transistor - Google Patents
Method of manufacturing thin film transistorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
の製造方法に関する。The present invention relates to a method for manufacturing a thin film transistor.
【０００２】[0002]
【従来の技術】液晶ディスプレイのアクティブ素子など
として用いられる薄膜トランジスタ（TFT）の製造方法
については、液晶ディスプレイの大面積化、低コスト化
を図るという観点より、安価なガラス基板を使用可能と
する低温プロセスが望まれている。かかる低温プロセス
では、高温プロセスに匹敵する大粒径ポリシリコン膜を
形成できることや不純物を十分に活性化できることが必
要であるとともに、熱酸化膜と同等以上の膜質を有する
高品質のゲート絶縁膜を形成できることも重要である。2. Description of the Related Art A method of manufacturing a thin film transistor (TFT) used as an active element of a liquid crystal display is a method of manufacturing a thin film transistor which can use an inexpensive glass substrate from the viewpoint of increasing the area of the liquid crystal display and reducing the cost. A process is desired. In such a low-temperature process, it is necessary that a large-grain polysilicon film comparable to the high-temperature process can be formed and impurities can be sufficiently activated, and a high-quality gate insulating film having a film quality equal to or higher than that of a thermal oxide film is required. What can be formed is also important.
【０００３】ゲート絶縁膜を低温で形成する技術として
は、従来より、常圧CVD、減圧ＣVD、ECR−CVD法などの
成膜方法があるが、常圧CVD、滅圧CVD法は、生産性は高
いが、TFTのゲート絶縁膜としての膜質が劣る。例え
ば、シリコン酸化膜中の空間電荷および界面電荷が増大
し、TFTのオン電流特性の低下、オフリーク電流特性の
低下、およびスレッショルド電圧のシフトなどといった
問題点がある。また、ECR−CVD法では、膜質は比較的良
好であるが、生産性が著しく低いという問題点があり、
従来のいずれの成膜方法も、液晶ディスプレイのアクテ
ィブ素子等に用いるTFTのゲート絶縁膜を成膜するため
の要件を満たしていない。Conventional techniques for forming a gate insulating film at a low temperature include film forming methods such as normal pressure CVD, low pressure CVD, and ECR-CVD. Is high, but the quality of the TFT gate insulating film is inferior. For example, space charge and interface charge in the silicon oxide film increase, and there are problems such as a decrease in TFT on-current characteristics, a decrease in off-leak current characteristics, and a shift in threshold voltage. Further, in the ECR-CVD method, although the film quality is relatively good, there is a problem that productivity is extremely low,
None of the conventional film forming methods satisfy the requirements for forming a gate insulating film of a TFT used for an active element of a liquid crystal display or the like.
【０００４】また、シリコン酸化膜を形成するための低
温プロセスとしては、上記の成膜方法の他にも、プラズ
マ化学気相堆積方法（プラズマCVD法）がある。プラズ
マCVD法は、電極間に高周波を加えることにより、反応
室内において原料方スに放電を起こさせ、それによって
形成されたプラズマにより、原料ガスが分解して反応を
起こし、膜が形成きれるという成膜方法である。かかる
成膜方法は、成膜速度が高いこと、基板に加わるストレ
スが小さいこと、ステップカバレージが良いことなどの
利点があるため、これまでにも、半導体集積回路の層間
絶縁膜の形成に用いられており、また、シャープ技報
（第61号・1995年4月号）に記載されているように、TFT
のゲート絶縁膜を形成するための成膜方法としても注目
されつつある。ここに検討されているプラズマCVD法の
条件はプラズマを発生させるための電極間距離35mmから
65mmまでの範囲、反応室内の圧力が800mTorrから1200mT
orrまでの範歯であり、かかる範囲を越えた条件では、T
FTのゲート絶縁膜を形成するのに適していないというの
が、同シャープ技報などで示唆されている内容である。
かかる条件範囲内で成膜特性を評価したところ、電極間
距離を小さくするほど、シリコン酸化膜中に封書空間電
荷が生じやすくなるとともに、シリコン酸化膜に接する
半導体膜表面に界面準位が生じやすくなり、この界面準
位に起因する界面電荷の存在によって、TFTのオン電流
特性やオフリーク特性が低下する傾向にあるからであ
る。また、上記の条件範囲内では、反応室内の圧力を下
げるほど、同様な理由から、TFTのオン電流特性やオフ
リーク特性が低下する傾向にあるからである。As a low-temperature process for forming a silicon oxide film, there is a plasma chemical vapor deposition method (plasma CVD method) in addition to the above-described film forming method. In the plasma CVD method, a high-frequency is applied between electrodes to cause a discharge in a raw material in a reaction chamber, and the plasma formed thereby causes a decomposition of the raw material gas to cause a reaction, thereby forming a film. It is a membrane method. Such a film forming method has advantages such as a high film forming rate, a small stress applied to a substrate, and a good step coverage, and thus has been used for forming an interlayer insulating film of a semiconductor integrated circuit. As described in Sharp Technical Report (No. 61, April 1995), TFT
Is also attracting attention as a film forming method for forming the gate insulating film. The conditions of the plasma CVD method studied here are from a distance of 35 mm between electrodes to generate plasma.
Range up to 65 mm, reaction chamber pressure 800 mTorr to 1200 mT
orr, and under conditions beyond this range, T
It is suggested in the same Sharp Technical Report that it is not suitable for forming an FT gate insulating film.
When the film formation characteristics were evaluated within such a condition range, the smaller the inter-electrode distance, the easier the sealed space charge was generated in the silicon oxide film, and the more likely the interface state was to be generated on the surface of the semiconductor film in contact with the silicon oxide film. This is because the on-state current characteristics and the off-leak characteristics of the TFT tend to decrease due to the presence of interface charges caused by the interface states. Further, within the above condition range, the lower the pressure in the reaction chamber, the lower the on-current characteristics and off-leak characteristics of the TFT tend to be for the same reason.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、プラズ
マCVD法は、上記の条件範囲内で各パラメータを変えて
種々検討されているものの、TFTのゲート絶縁膜の形成
工程に本格的に適用されるまでには至っていない。その
理由は、シリコンウェーファなどといった比較的狭い基
板上に、しかも層間絶縁膜としてシリコン酸化膜を堆積
すると相違して、TFTのゲート絶縁膜を形成する場合に
は、成膜速度が高いこと基板に加わるストレスが小さい
こと、ステップカバレージが良いことだけでなこ、この
分野特有の追加の要件があるからである。すなわち、TF
Tのゲート絶縁膜として形成する以上、前述のシリコン
酸化膜の空間電荷や界面準位に関連する電気的特性が良
好であって、しかも、液晶表示パネルのアクティブマト
リクスなどのように、360mm×465mmといった大面積の基
板全面においてシリコン酸化膜を均一にかつ高速に成膜
できることが求められ、従来のように、半導体集積回路
の層間絶縁膜の形成に用いられていた成膜条件をTFTの
ゲート絶縁膜の形成にそのまま適用しただけでは、上記
の要件を満たすことができないからである。However, although the plasma CVD method has been studied variously while changing each parameter within the above-mentioned condition range, the plasma CVD method is not fully applied to the step of forming a TFT gate insulating film. Has not been reached. The reason is that, unlike the case where a silicon oxide film is deposited on a relatively narrow substrate such as a silicon wafer and an interlayer insulating film, when forming a gate insulating film for a TFT, the film formation rate is high. Not only because of the low stress applied to the, but also because of the good step coverage, as there are additional requirements specific to this field. That is, TF
Since it is formed as a gate insulating film of T, the electrical characteristics related to the space charge and the interface state of the silicon oxide film described above are good, and 360 mm x 465 mm, such as the active matrix of a liquid crystal display panel. It is required that a silicon oxide film can be formed uniformly and at high speed over the entire surface of a large-area substrate such as that described above. This is because the above requirements cannot be satisfied by simply applying the film as it is.
【０００６】たとえば、プラズマCVD法において従来の
技術に従い、空間電荷や界面準位に関連する電気的特性
が良好なシリコン酸化膜を得るという観点から成膜条件
を設定し、電極間距離を35mm、反応室内の圧力を1500mT
orr、原料ガスであるTEOSガス流量を30SCCM以下とした
条件でシリコン酸化膜を形成すると、成膜速度が250オ
ングストローム／分程度と著しく低下するだけでなく、
後述する評価方法により式（1）から求めた値で膜厚の
ばらつきで表せばその値が約20％と極めて大きいという
結果になる。ここで、TFTのゲート絶縁膜の形成工程に
本格的に適用するには、700オングストローム／分以上
の成膜速度を確保し、かつ、膜厚のばらつきを7％以下
に抑える必要がある。For example, according to the conventional technique in the plasma CVD method, film forming conditions are set from the viewpoint of obtaining a silicon oxide film having good electric characteristics relating to space charge and interface state, and the distance between electrodes is set to 35 mm. 1500 mT pressure in the reaction chamber
When a silicon oxide film is formed under the condition that the flow rate of orr and TEOS gas as a source gas is set to 30 SCCM or less, not only does the film forming speed drop significantly to about 250 Å / min,
If the value obtained from the equation (1) by the evaluation method described later is expressed as a variation in the film thickness, the value is as large as about 20%. Here, in order to fully apply the present invention to the process of forming a TFT gate insulating film, it is necessary to secure a film forming rate of 700 Å / min or more and to suppress the variation in film thickness to 7% or less.
【０００７】かかる問題点に金鑑みて、本発明の目的
は、低温プロセスでありながら、電荷の挙動が良好で高
品質なゲート絶縁膜を、大面積の基板上にわたって均一
の膜厚に、高い成膜速度で、形成できるTFTの製造方法
を提供することにある。In view of such problems, an object of the present invention is to provide a high-quality gate insulating film having good charge behavior and a uniform film thickness over a large-area substrate, even in a low-temperature process. An object of the present invention is to provide a method of manufacturing a TFT which can be formed at a film forming speed.
【０００８】[0008]
【課題を解決するための手段】上記課題を解決するため
に、本願発明は、基板上に少なくともソース領域および
ドレイン領域に接続するチャネル領域と、該チャネル領
域にゲート絶縁膜を介して対峙するゲート電極とを備え
る薄膜トランジスタの製造方法において、前記ゲート絶
縁膜の形成工程は、前記基板をプラズマ発生させるため
の電極上に押さえ部材により固定した状態で、プラズマ
化学気相堆積法によりシリコン酸化物を形成することを
特徴とする。In order to solve the above problems, the present invention is directed to a channel region connected to at least a source region and a drain region on a substrate, and a gate facing the channel region via a gate insulating film. In the method of manufacturing a thin film transistor including an electrode, the step of forming the gate insulating film includes forming a silicon oxide by plasma enhanced chemical vapor deposition with the substrate fixed on an electrode for generating plasma by a holding member. It is characterized by doing.
【０００９】さらに、基板上に少なくともソース領域お
よびドレイン領域に接続するチャネル領域と、該チャネ
ル領域にゲート絶縁膜を介して対峙するゲート電極とを
備える薄膜トランジスタの製造方法において、前記ゲー
ト絶縁膜の形成工程は、前記基板をプラズマ発生させる
ための電極上に押さえ部材により固定した状態で、シリ
コンを供給するための電極間距離を１５ｍｍ以下とした
条件下でのプラズマ化学気相堆積法によりシリコン酸化
物を形成することを特徴とする。Further, in a method of manufacturing a thin film transistor, comprising: a channel region connected to at least a source region and a drain region on a substrate; and a gate electrode facing the channel region via a gate insulating film. In the step, while the substrate is fixed on an electrode for generating plasma by a pressing member, a silicon oxide is formed by a plasma-enhanced chemical vapor deposition method under a condition that a distance between electrodes for supplying silicon is set to 15 mm or less. Is formed.
【００１０】そして、基板上に少なくともソース領域お
よびドレイン領域に接続するチャネル領域と、該チャネ
ル領域にゲート絶縁膜を介して対峙するゲート電極とを
備える薄膜トランジスタの製造方法において、前記ゲー
ト絶縁膜の形成工程は、前記基板をプラズマ発生させる
ための電極上に押さえ部材により固定した状態で、シリ
コンを供給するための原料ガスとしてテトラエトキシシ
ランを用いるとともに、反応室内を７００ｍＴｏｒｒよ
り低い圧力とした条件下でのプラズマ化学気相化学気相
堆積法によりシリコン酸化物を形成することを特徴とす
る。In a method of manufacturing a thin film transistor, comprising: a channel region connected to at least a source region and a drain region on a substrate; and a gate electrode facing the channel region via a gate insulating film. In the step, while the substrate is fixed on an electrode for generating plasma by a pressing member, tetraethoxysilane is used as a raw material gas for supplying silicon, and under a condition that the pressure in the reaction chamber is lower than 700 mTorr. Forming a silicon oxide by a plasma chemical vapor deposition method.
【００１１】また、前記ゲート絶縁膜の形成工程は、反
応室内を７００ｍＴｏｒｒより低い圧力とした条件下で
のプラズマ化学気相堆積法によりシリコン酸化物を形成
することを特徴とする。Further, in the step of forming the gate insulating film, silicon oxide is formed by a plasma enhanced chemical vapor deposition method under a condition in which the pressure in the reaction chamber is lower than 700 mTorr.
【００１２】さらに、前記ゲート絶縁膜の形成工程は、
酸素を供給するための原料ガスとして酸素ガスを用いて
シリコン酸化物を形成することを特徴とする。Further, the step of forming the gate insulating film includes:
It is characterized in that silicon oxide is formed using oxygen gas as a source gas for supplying oxygen.
【００１３】[0013]
【発明の実施の形態】以下、図面を参照して、本発明を
説明する。 〔TFTの製造方法の一例〕本発明は、TFTの製造方注のう
ち、ゲート絶緯膜の形成工程に特徴点があるが、この工
程の説明を行う前に、図1を参照して、TFTの一般的な製
造方法を説明しておく。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. [One Example of TFT Manufacturing Method] The present invention has a feature in the step of forming the gate wetting film in the TFT manufacturing method, but before describing this step, with reference to FIG. A general method of manufacturing a TFT will be described.
【００１４】図１（a）におい、まず、プラズマCVD法に
より、ガラス製の基板11の表面に膜圧が1000〜3000オン
グストローム、好ましくは2000オングストロームの下地
保護層12（シリコン酸化膜）を形成する。このときの原
料ガスは、TEOSガスと酸素ガスである。・下地保護層12
は、その他のCVD法などでも形成できる。また、シリコ
ン窒化膜等の絶縁膜やそれらの多層膜も使用できる。In FIG. 1A, first, a base protective layer 12 (silicon oxide film) having a film pressure of 1,000 to 3,000 angstroms, preferably 2000 angstroms, is formed on the surface of a glass substrate 11 by a plasma CVD method. . The source gases at this time are TEOS gas and oxygen gas.・ Base protective layer 12
Can be formed by another CVD method or the like. Also, an insulating film such as a silicon nitride film or a multilayer film thereof can be used.
【００１５】次に、下地保護層12の表面に真性のシリコ
ン膜13（アモルファスシリコン膜）を600オングストロ
ーム程度堆積し、例えば、処理温度が600℃の24時間位
の固相成長に上ってシリコン膜13の多結晶化を行う。か
かる多結晶化には、さらに処理温度の低いレーザアニー
ルや急速熱処理（RTA）などを用いることもできる。し
かる後に、シリコン腹13は、フォトリソグラフィ技術を
用いて所定の形状に加工される。Next, an intrinsic silicon film 13 (amorphous silicon film) is deposited on the surface of the underlayer protection layer 12 to a thickness of about 600 Å, for example, by a solid phase growth at a processing temperature of 600 ° C. for about 24 hours. The film 13 is polycrystallized. For such polycrystallization, laser annealing or rapid thermal processing (RTA) with a lower processing temperature can be used. Thereafter, the silicon antinode 13 is processed into a predetermined shape using a photolithography technique.
【００１６】次に、シリコン膜13に押して300〜3000オ
ングストローム、好ましくは、1200オングストロームの
シリコン酸化膜からなるゲート絶縁膜14を形成する。こ
の工程では、後に詳述するとおり、プラズマCVD法によ
り成膜温度が400℃以下の低温プロセスでシリコン酸化
膜を形成する。このときの原料ガスは、テトラエトキシ
シラン（Ｓｉ−（Ｏ−CH2−CH3）4）、いわゆるTEOSガ
スと、酸素ガスとであり、テトラエトキシシランはシリ
コンを供給し、酸素ガスは酸素を供給する。Next, a gate insulating film 14 made of a silicon oxide film having a thickness of 300 to 3,000 angstroms, preferably 1200 angstroms is formed by pressing the silicon film 13. In this step, as described later in detail, a silicon oxide film is formed by a plasma CVD method in a low-temperature process at a deposition temperature of 400 ° C. or lower. The raw material gas at this time, tetraethoxysilane (Si- (O-CH 2 -CH 3) 4), so-called TEOS gas is in an oxygen gas, tetraethoxysilane supplies silicon, oxygen gas and oxygen Supply.
【００１７】次に、ゲート絶縁膜14の表面側に膜厚が60
00オングスートロームのタンタル薄膜をスパッタ法によ
り形成した後、それをフォトリソグラフイ技術を用いて
パターニングし、図1（c）に示すように、ゲート電極15
を形成する。なお、タンタル薄膜は、CVD法等によって
も形成できる。Next, a film thickness of 60 is formed on the surface side of the gate insulating film 14.
After a tantalum thin film of 00 angstrom is formed by sputtering, it is patterned by photolithography to form a gate electrode 15 as shown in FIG.
To form The tantalum thin film can also be formed by a CVD method or the like.
【００１８】次に、パケット型質量非分離型のイオン注
入装置（イオンドーピング装置）を用いて、ゲート電極
15をマスクとしてゲート絶縁膜を上からシリコン膜13に
不純物イオンを打ち込む。その結果、ゲート電極15に対
してセルフアライン的にソース・ドレイン領域16が形成
される。このとき、シリコン膜13のうち、不純物イオン
が打ち込まれなかった部分がチャネル領域17となる。本
例では、原料ガスとして、濃度が5％になるように水素
ガスで希釈したホスフィン（PH3）を用い、加速電圧
は、100keVである。イオンの全ドーズ量は、1×1016cm
-2である。なお、Pチャネル型のTFTを形成する場合に
は、原料ガスとして水素ガスで濃度が5％となるように
希釈したジポラン（B2H6）を用いる。また、この際にソ
ース・ドレイン部上のデート絶縁膜の一部分又は、総て
をエッチングしてから不純物を打ち込む事も可能であ
る。さらに、半導体集積回路の製造で通常に用いられる
質量分離型のイオン注入装置を用いて不純物イオンの注
入を行うことも可能である。Next, using a packet type mass non-separation type ion implantation apparatus (ion doping apparatus), a gate electrode is formed.
Using the mask 15 as a mask, impurity ions are implanted into the silicon film 13 from above the gate insulating film. As a result, the source / drain regions 16 are formed in a self-aligned manner with respect to the gate electrode 15. At this time, a portion of the silicon film 13 where the impurity ions have not been implanted becomes the channel region 17. In this example, phosphine (PH3) diluted with hydrogen gas so as to have a concentration of 5% is used as the source gas, and the acceleration voltage is 100 keV. The total ion dose is 1 × 10 16 cm
-2 . In the case of forming a P-channel TFT, diporane (B2H6) diluted with hydrogen gas to a concentration of 5% is used as a source gas. At this time, it is also possible to implant an impurity after partially or entirely etching the date insulating film on the source / drain portions. Furthermore, impurity ions can be implanted using a mass separation type ion implantation apparatus usually used in the manufacture of semiconductor integrated circuits.
【００１９】次に、図1（d）に示すように、プラズマCV
D注により、層間絶縁膜18としての膜厚が5000オングス
トロームのシリコン酸化膜を形成する。このときの原料
ガスも、TEOSガスと酸素ガスである。Next, as shown in FIG.
By D injection, a silicon oxide film having a thickness of 5000 Å as the interlayer insulating film 18 is formed. The source gases at this time are also TEOS gas and oxygen gas.
【００２０】次に、300℃、1時間の熱処理を行ない、注
入した不純物イオンの活性化と、層間絶縁膜18の改質と
を行なう。熱処理温度は300℃から450℃の範囲が好まし
く、雰囲気はN2、G2、H2が好ましい。Next, a heat treatment is performed at 300 ° C. for one hour to activate the implanted impurity ions and to modify the interlayer insulating film 18. The heat treatment temperature is preferably in the range of 300 ° C. to 450 ° C., and the atmosphere is preferably N 2 , G 2 , or H 2 .
【００２１】次に、層間絶縁膜18にコンタクトホール19
を形成する。しかる後に、コンタクトホール19を介し
て、ソース・ドレイン電極10をソース・ドレイン領域16
に電気的に接続し、TFTを形成する。Next, a contact hole 19 is formed in the interlayer insulating film 18.
To form Thereafter, the source / drain electrode 10 is connected to the source / drain region 16 through the contact hole 19.
To form a TFT.
【００２２】なお、上記の製造方注は、あくまで一例で
あり、ソース・ドレイン領域16のうち、ゲート電極15の
端部に対峙する領域に低濃度領域やオフセット領域を設
ける場合があり、いずれの場合でも、以下に説明するゲ
ート絶縁膜（シリコン酸化膜）の形成方法を適用でき
る。The above manufacturing method is merely an example, and a low concentration region or an offset region may be provided in a region of the source / drain region 16 facing an end of the gate electrode 15. Even in this case, the method for forming a gate insulating film (silicon oxide film) described below can be applied.
【００２３】〔プラズマ化学気相堆積装置の構成〕TFT
を製造するための各工程のうち、本例では、ゲート絶縁
膜の形成工程などでは、図2および図3に示すプラズマCV
D装置（プラズマ化学気相堆積装置）を用いる。[Configuration of Plasma Chemical Vapor Deposition Apparatus] TFT
In the present example, among the steps for manufacturing the semiconductor device, the plasma CV shown in FIGS.
A D apparatus (plasma chemical vapor deposition apparatus) is used.
【００２４】図2は、プラズマCVD装置の反応室付近の概
略平面、図3は、そのA−A′線における断面図である。FIG. 2 is a schematic plan view showing the vicinity of the reaction chamber of the plasma CVD apparatus, and FIG. 3 is a sectional view taken along line AA '.
【００２５】これらの図において、本例のプラズマCVD
装置200は、容量結合型であり、プラズマは、高周波電
源を用いて平行平板電極間に発生きせるようになってい
る。In these figures, the plasma CVD of the present example is shown.
The device 200 is of a capacitive coupling type, and plasma is generated between parallel plate electrodes using a high-frequency power supply.
【００２６】プラズマCVD装置200において、反応室201
は、反応容器202によって外気から隔絶きれ、成膜中に
は、約5mtorrから約5torrまでの減圧状態とされる。反
応容器202の内部には、下部平板電極電軽203と上部平板
電極204が互いに平行に配置されており、これらの2枚の
電極が平行平板電極を構成している。下部平板電極203
と上部平板電極204とからなる平行平板電極の間が反応
室201である。本例では、410mm×510mmの平行平板電極
を用い、電極間距離は可変である。反応室201の容積
も、電極間距離の変更にともなって2091cm3から10455cm
3までの範囲で可変である。電極間距離の変更は、下部
平板電極203の位置を上下させることに上り行うことが
でき、任意の距離に設定できる。電極間距離をある値に
設定したときの平行平板電極の面内における電極間距離
の偏差は、わずか0．1mmである。従って、電極間に生じ
る電界強度の偏差は、平行平板電極の面内において1．0
％以下であり、プラズマは、反応室201において均質に
発生する。In the plasma CVD apparatus 200, the reaction chamber 201
Is separated from the outside air by the reaction vessel 202, and during the film formation, the pressure is reduced from about 5 mtorr to about 5 torr. Inside the reaction vessel 202, a lower plate electrode 203 and an upper plate electrode 204 are arranged in parallel with each other, and these two electrodes constitute a parallel plate electrode. Lower plate electrode 203
A reaction chamber 201 is provided between the parallel plate electrodes composed of the upper and lower plate electrodes 204. In this example, a parallel plate electrode of 410 mm × 510 mm is used, and the distance between the electrodes is variable. Volume of the reaction chamber 201, from 2091Cm 3 with the change of the distance between the electrodes 10455cm
Variable up to 3 ranges. The distance between the electrodes can be changed by raising and lowering the position of the lower plate electrode 203, and can be set to an arbitrary distance. When the distance between the electrodes is set to a certain value, the deviation of the distance between the electrodes in the plane of the parallel plate electrode is only 0.1 mm. Therefore, the deviation of the electric field strength generated between the electrodes is 1.0 in the plane of the parallel plate electrode.
%, And the plasma is generated homogeneously in the reaction chamber 201.
【００２７】下部平板電極203の上には、薄膜を堆積す
べきガラス製の大型の基板205が置かれ、基板205の縁辺
部2ｍｍがシャドーフレーム206に上り押さえつけられ
る。なお、図2では、装置の構成をわかりやすいように
シャドーフレーム206を省略してある。A large-sized glass substrate 205 on which a thin film is to be deposited is placed on the lower plate electrode 203, and the edge portion 2 mm of the substrate 205 is pressed up against the shadow frame 206. In FIG. 2, the shadow frame 206 is omitted for easy understanding of the configuration of the device.
【００２８】下部平板電極203の内部には、基板205を加
熱するためのヒーター207が設けられており、下部平板
電極203の温度は、25℃から400℃までの間で任意に設定
できる。電極の温度をある値に設定したとき、周辺5mm
を除く下部平行電極203の面内における温度分布は、設
定温度に対して±1℃以内であり、基板温度を均一に加
熱制御できる。A heater 207 for heating the substrate 205 is provided inside the lower plate electrode 203, and the temperature of the lower plate electrode 203 can be arbitrarily set between 25 ° C. and 400 ° C. When the temperature of the electrode is set to a certain value,
The temperature distribution in the plane of the lower parallel electrode 203 except for the above is within ± 1 ° C. with respect to the set temperature, and the substrate temperature can be uniformly controlled.
【００２９】シャドーフレーム206は、例えば、基板205
として汎用のガラス基板（例えば、コーニングジャパン
株式会社製7059、日本電気硝子株式会社製OA−2、また
はNHテクノグラス株式会社製NA35等）を用いたとき、基
板205がヒーター207からの熱に上って凹形に変形するの
を防ぐとともに、基板のエッジ部、裏面に不要な薄膜が
形成きれない上うに、基板205を押さえている。The shadow frame 206 is, for example, a substrate 205
When a general-purpose glass substrate (for example, 7059 manufactured by Corning Japan Co., Ltd., OA-2 manufactured by Nippon Electric Glass Co., Ltd., or NA35 manufactured by NH Techno Glass Co., Ltd.), the substrate 205 is heated by the heat from the heater 207. Thus, the substrate 205 is pressed down so that an unnecessary thin film cannot be formed on the edge portion and the back surface of the substrate.
【００３０】原料となる気体と、必要に応じて追加の気
体とからなる反応ガスは、配管208を通して上部平板電
極204の内部に導入され、さらに上部平板電極204の内部
に設けられたガス拡散板209の間をすり抜けて上部平板
電極204の全面から略均一な圧力で反応室201の流れ出
る。成膜中であれば、反応ガスの一部は、上部平板電極
204から出たところで電離し、平行平板電極間にプラズ
マを発生させる。反応ガスの一部ないし全部は、成膜に
関与する。これに対し、成膜に関与しなかった残留反応
ガス、および成膜の化学反応の結果として生じた生成ガ
スは、排気ガスとして、反応容器202の周辺上部に設け
られた排気穴210から排出される。A reaction gas composed of a gas serving as a raw material and, if necessary, an additional gas is introduced into the upper plate electrode 204 through a pipe 208, and further, a gas diffusion plate provided inside the upper plate electrode 204. After passing through the space between the upper and lower flat electrodes 204, the reaction chamber 201 flows out from the entire surface of the upper plate electrode 204 with a substantially uniform pressure. During film formation, part of the reaction gas is
When it comes out of 204, it is ionized to generate plasma between the parallel plate electrodes. Part or all of the reaction gas participates in film formation. On the other hand, the residual reaction gas not involved in the film formation and the product gas generated as a result of the chemical reaction of the film formation are exhausted as exhaust gas from the exhaust hole 210 provided in the upper peripheral portion of the reaction vessel 202. You.
【００３１】排気穴210のコンダクタンスは、平行平板
電極間のコンダクタンスの100倍以上であることが好ま
しい。きらに、平行平板電極間のコンダクタンスは、ガ
ス拡散板209のコンダクタンス上りも十分に大きく、や
はり、その値は、ガス拡散板209のコンダクタンスの100
倍以上であることが好ましい。このように構成樽成する
ことに上り、410mm×510mmの大型の上部平板電極204の
全面より略均一な圧力で反応ガスが反応室201に導入さ
れ、同時に排気ガスが反応室201から全ての方向に均等
な流量で排出される。The conductance of the exhaust hole 210 is preferably at least 100 times the conductance between the parallel plate electrodes. As can be seen, the conductance between the parallel plate electrodes is such that the conductance rise of the gas diffusion plate 209 is sufficiently large, and the value is also 100% of the conductance of the gas diffusion plate 209.
It is preferably at least two times. In this manner, the reaction gas is introduced into the reaction chamber 201 from the entire surface of the large upper flat plate electrode 204 having a size of 410 mm × 510 mm at a substantially uniform pressure, and the exhaust gas is simultaneously discharged from the reaction chamber 201 in all directions. At a uniform flow rate.
【００３２】各種の反応ガスの流量は、配管208に導入
される前にマス・フロー・コントローラー（図示せ
ず。）により所定の値に調整される。また、反応室201
の内部の圧力は、排気穴の出ロに設けられたコンダクタ
ンス・パルプ211により所定の値に調整される。コンダ
クタンス・バルブ211の排気側には、ターボ分子ポンプ
等の真空排気装置（図示せず。）が設けられている．本
例では、オイル・フリーの磁気浮上型ターボ分子ポンプ
が真空排気装置の一部として用いられ、反応室内の背景
真空度を10-7torr台としている。The flow rates of the various reaction gases are adjusted to predetermined values by a mass flow controller (not shown) before being introduced into the pipe 208. Also, the reaction chamber 201
Is adjusted to a predetermined value by conductance pulp 211 provided on the outlet of the exhaust hole. On the exhaust side of the conductance valve 211, a vacuum exhaust device (not shown) such as a turbo molecular pump is provided. In this example, an oil-free magnetically levitated turbo-molecular pump is used as a part of the vacuum exhaust device, and the background vacuum degree in the reaction chamber is set to the order of 10 -7 torr.
【００３３】図2および図3には、ガスの流れを矢印で示
してある。反応容器202および下部平板電極203は、接地
電位にあり、これらと上部平板電極204とは、絶縁リン
グ212に上り電気的な絶縁状態が保たれる。プラズマ発
生時には、発振源213（電源）から出力されたRF波が増
幅器214にて増幅された後、マッチング回路215を介して
上部平板電極204に印加される。In FIGS. 2 and 3, the flow of gas is indicated by arrows. The reaction vessel 202 and the lower flat plate electrode 203 are at the ground potential, and the upper flat plate electrode 204 and the upper plate electrode 204 are kept electrically insulated on the insulating ring 212. At the time of plasma generation, the RF wave output from the oscillation source 213 (power supply) is amplified by the amplifier 214 and then applied to the upper plate electrode 204 via the matching circuit 215.
【００３４】本例で用いたプラズマCVD装置200は、上述
のとおり、電極間距離およびガス流に極めて精巧な制御
を実現したことにより、400mm×500mmの大型の基板にも
対応できる薄膜形成装置として構成されている。これら
の基本的な設計思想され踏襲すれば、さらに大型の基板
にも容易に対応でき、550mm×650mmほどの大型の基板に
も十分に対応し得る装置を構成できる。As described above, the plasma CVD apparatus 200 used in this example is a thin film forming apparatus capable of coping with a large substrate of 400 mm × 500 mm by realizing extremely precise control of the distance between the electrodes and the gas flow. It is configured. By following these basic design concepts, it is possible to easily cope with even larger substrates and to configure an apparatus that can sufficiently cope with large substrates of about 550 mm × 650 mm.
【００３５】本例では、RF電源を用いているが、マイク
ロ波やVHF汲を発する電源を用いてもよい。また、RF電
源では、工業用RF周波数（13．56MHz）の整数倍である2
7．12MHz、40．6MHz、54．24MHz、67．8MHz等、いずれ
の周波数に設定してもよい。かかる周波数の変更は、発
振源213、増幅器214、およびマッチング回路215を交換
することにより容易に行うことができる。なお、電磁波
プラズマでは、周波数を上げると、プラズマ中の電子温
度が上がり、ラジカルの発生が容易になる。In this embodiment, an RF power supply is used, but a power supply for generating microwaves or VHF may be used. In the case of RF power, it is an integer multiple of the industrial RF frequency (13.56 MHz).
Any frequency such as 7.12 MHz, 40.6 MHz, 54.24 MHz, and 67.8 MHz may be set. Such a change in frequency can be easily performed by exchanging the oscillation source 213, the amplifier 214, and the matching circuit 215. In the case of electromagnetic wave plasma, when the frequency is increased, the temperature of electrons in the plasma is increased, and the generation of radicals is facilitated.
【００３６】〔成膜条件と成膜特性との検討結果〕かか
るプラズマCVD装置を用いて、本例では、表1に示す条件
についてシリコン酸化膜を形成し、その成膜特成を評価
した。各評価結果を、図4ないし図27に示す。[Results of Examination of Film Forming Conditions and Film Forming Characteristics] Using this plasma CVD apparatus, in this example, a silicon oxide film was formed under the conditions shown in Table 1, and the film forming properties were evaluated. Each evaluation result is shown in FIGS.
【００３７】この検討では、まず、360mm×465mmの基板
上にアモルファスシリコン膜を形成した後、それを固相
成長法により多結晶シリコン膜とする。In this study, first, after an amorphous silicon film is formed on a substrate of 360 mm × 465 mm, it is converted into a polycrystalline silicon film by a solid phase growth method.
【００３８】次に、多結晶シリコン膜の表面に、成膜条
件を以下に説明するように変えながら、プラズマCVD法
によりシリコン酸化膜を形成する。このプラズマCVDに
おける成膜条件としては、TEOSの流量、酸素の流量、RF
電源のパワー（出力）、平行平板電極の電極間距離、反
応室内の圧中（真空度）、成膜時の基板温度を変えてシ
リコン酸化膜を形成する。尚、以下の検討ではRF電済の
周波数は13．56MHzに固定した。成膜時にはまず基板を
反応室に搬送し、一度真空引きした後に成膜条件のガス
流量、反応室の圧力でRF電力を供給せず、基板温度の安
定化を5分行った。その後RF電源のパワーを印加し成膜
を行う。基板温度の安定化時間は成膜条件により10分に
した場合もあるし、ガス流量・反応室の圧力を成膜時と
違った値とすることも可能である。また反応室とは別に
予備加熱室を設け、成膜室に基板を搬送する前に300℃
程度に基板温度を予備加熱することにより、基板温度の
安定化時間を45秒〜1分程度に短縮することが可能であ
る。Next, a silicon oxide film is formed on the surface of the polycrystalline silicon film by a plasma CVD method while changing the film forming conditions as described below. The deposition conditions in this plasma CVD include TEOS flow rate, oxygen flow rate, RF
The silicon oxide film is formed by changing the power (output) of the power supply, the distance between the parallel plate electrodes, the pressure in the reaction chamber (degree of vacuum), and the substrate temperature during film formation. In the following study, the frequency of RF charging was fixed at 13.56 MHz. At the time of film formation, the substrate was first transferred to the reaction chamber, and once evacuated, the substrate temperature was stabilized for 5 minutes without supplying RF power at the gas flow rate under the film formation conditions and the pressure of the reaction chamber. Thereafter, the power of an RF power source is applied to form a film. The stabilization time of the substrate temperature may be set to 10 minutes depending on the film formation conditions, or the gas flow rate and the pressure of the reaction chamber may be set to values different from those at the time of film formation. In addition, a preheating chamber is provided separately from the reaction chamber.
By preheating the substrate temperature to about the same, the stabilization time of the substrate temperature can be reduced to about 45 seconds to about 1 minute.
【００３９】ここで、その成膜速度（成膜特性）を測定
するとともに、端部から12mmを除く領域について対角線
上に成膜後の膜厚を測定し、膜厚のばらつき（成膜特
性）を測定する。Here, the film formation speed (film formation characteristics) is measured, and the film thickness after film formation is measured diagonally on an area excluding 12 mm from the end, and the film thickness variation (film formation characteristics) is measured. Is measured.
【００４０】膜厚に係る各測定値のうち、結果を示す各
グラフ（図4ないし図27）において、白丸で表してある
のは、段差測定法による測定結果であり、黒丸で表して
あるのは、エリプソメトリによる測定結果である。Of the measured values relating to the film thickness, in each of the graphs showing the results (FIGS. 4 to 27), the white circles indicate the measurement results obtained by the step measurement method, and the black circles indicate the results. Is the measurement result by ellipsometry.
【００４１】成膜速度は、スループットを向上するとい
う観点からすれば、高いほど好ましいが、700オングス
トローム／分程度でも許容できるレベルである。しか
し、成膜速度がこの値以下となると以下の理由で工業的
な困難度が急激に増大する。From the viewpoint of improving the throughput, the higher the film forming rate, the better. However, a film forming rate of about 700 Å / min is an acceptable level. However, when the film forming rate is lower than this value, the industrial difficulty sharply increases for the following reasons.
【００４２】成膜時、反応室内部に存在するガスとして
は上部電極を介して供給されるテトラエトキシシランと
酸素及び反応生成ガスが存在するが、その他に好ましか
らざる混入ガスが存在する。混入したガスの一部は成膜
した膜中に取り込まれ、空間電荷を形成したり、膜の絶
縁性を損なう等の膜質の劣化をまねく。この様な混入ガ
スとして反応室を構成する部材の接合部からの大気リー
クガスや真空排気装置の逆流ガスが存在するが、それら
を完全に回避しようとするとプラズマ化学気相堆積装置
が非常に高価になり、薄膜トランジスタの製造コストが
増大する。又、別の混入ガスとして、反応室の壁面に吸
着していた分子の脱雑ガスが存在する。前記したプラズ
マ化学気相堆積装置は壁面に成膜された膜の剥がれによ
り生じるパーティクルの発生を防ぐために高い頻度で反
応室の壁面に付着した膜をエッチング除去する必要があ
る。その際に三弗化窒素、六弗化硫黄、弗素ガス等のガ
スをプラズマ分解して生成される弗素ラジカルを用いる
ため、その際生じた弗素及び弗素化合物が壁面に吸着し
ており、混入ガスとなる。この現象を完全に回避するに
は反応室の壁面に付着した膜をエッチング除去した後、
反応室の壁面を長時間ベーキングする必要があり、実際
的でない。従って現実的な方法としては混入ガスと比較
して多量の原料ガスを反応室に供給し、速い成膜速度で
成膜を行う必要がある。繰り返し行った成膜・膜質評価
の実験に依れば、この様な混入ガスによる膜質の劣化を
防ぐためには少なくとも300オングストローム／分、好
ましくは700オングストローム／分の成膜速度が必要で
あった。At the time of film formation, tetraethoxysilane, oxygen and a reaction product gas supplied through the upper electrode are present as gases existing in the reaction chamber, but other undesired mixed gases are also present. Part of the mixed gas is taken into the formed film, which leads to deterioration of the film quality such as formation of space charge and impairing the insulating property of the film. As such mixed gas, there is an atmospheric leak gas from the junction of the members constituting the reaction chamber and a backflow gas of the vacuum exhaust device, but if these are to be completely avoided, the plasma chemical vapor deposition apparatus becomes very expensive. This increases the manufacturing cost of the thin film transistor. Further, as another mixed gas, there is a degassed gas of molecules adsorbed on the wall surface of the reaction chamber. In the plasma chemical vapor deposition apparatus described above, it is necessary to frequently remove the film adhered to the wall surface of the reaction chamber in order to prevent generation of particles caused by peeling of the film formed on the wall surface. At this time, fluorine radicals generated by plasma decomposition of a gas such as nitrogen trifluoride, sulfur hexafluoride or fluorine gas are used, so that the generated fluorine and fluorine compounds are adsorbed on the wall surface, and the mixed gas Becomes To avoid this phenomenon completely, after removing the film adhering to the wall of the reaction chamber by etching,
It is necessary to bake the wall of the reaction chamber for a long time, which is not practical. Therefore, as a practical method, it is necessary to supply a large amount of raw material gas to the reaction chamber as compared with the mixed gas and to form a film at a high film forming speed. According to repeated experiments of film formation and film quality evaluation, a film formation rate of at least 300 Å / min, preferably 700 Å / min was required in order to prevent the film quality from being deteriorated by such mixed gas.
【００４３】尚、膜厚のばらつきは、以下の式で求めた
値により評価する。The variation in the film thickness is evaluated by the value obtained by the following equation.
【００４４】[0044]
【数１】 膜厚の均一性としては、TFT間における特性のばらつき
を抑えるという観点からすれば、7％以下であることが
好ましい。(Equation 1) The uniformity of the film thickness is preferably 7% or less from the viewpoint of suppressing variation in characteristics between TFTs.
【００４５】図29はTFTのゲート絶縁膜の膜厚とオン電
流（ゲート電圧10V，ドレイン電圧4V時のドレイン電
流）、図30はオフ電流（ゲート電圧0V，ドレイン電圧8V
時のドレイン電流）の関係を示した図である。この時の
TFTのソース・ドレイン領域の形成は前述したイオンド
ーピング装置を用い、リンを100keVで打ち込む方法とし
た。ゲート絶縁膜が1320オングストローム以上になると
オン電流が急に低下する。これはゲート絶縁膜が厚くな
ることでソース・ドレイン領域に打ち込まれるリン濃度
が低下したためである。又、ゲート絶縁膜が1080オング
ストローム以下となるとオン電流の低下と共に、オフ電
流の急激な増大が見られる。これはソース・ドレイン領
域のチャンネル領域と接し、シリコン酸化膜と接する界
面の半導体層にイオン打ち込みに伴う欠陥層が生じたか
らである。イオン打ち込みを行って不純物のドービング
を行うと、イオンの濃度の最大値を示す深さの2／3程度
の深きで欠陥密度が最大となる欠陥層が生じることは良
く知られている。ゲート絶縁膜が薄いときはこの欠陥層
が半導体層内に生じ、不要な抵抗層として働くためオン
電流の低下を招き、同時に欠陥を介したリーク電流を発
生させるためオフ電流の増大を招くことになる。従っ
て、ゲート絶縁膜の面内の均一性は少なくとも±10％、
また成膜毎のゲート絶縁膜の平均的な膜厚の繰り返し精
度が2〜3％であることを考慮に入れると、好ましくは±
7％以下である必要がある。FIG. 29 shows the thickness of the gate insulating film of the TFT and the ON current (drain current at a gate voltage of 10 V and a drain voltage of 4 V), and FIG. 30 shows the OFF current (gate voltage of 0 V, drain voltage of 8 V).
FIG. 6 is a diagram showing the relationship between drain current at the time. At this time
The source / drain regions of the TFT were formed by implanting phosphorus at 100 keV using the above-described ion doping apparatus. When the thickness of the gate insulating film exceeds 1320 angstroms, the on-current rapidly decreases. This is because the concentration of phosphorus implanted in the source / drain regions has decreased due to the thicker gate insulating film. When the thickness of the gate insulating film is less than 1080 angstroms, the on-current decreases and the off-current sharply increases. This is because a defect layer accompanying the ion implantation was generated in the semiconductor layer at the interface in contact with the channel region of the source / drain region and in contact with the silicon oxide film. It is well known that when impurity implantation is performed by ion implantation, a defect layer having a maximum defect density occurs at a depth of about ／ of a depth at which the maximum ion concentration is obtained. When the gate insulating film is thin, this defective layer is formed in the semiconductor layer and acts as an unnecessary resistive layer, resulting in a decrease in on-current, and at the same time, an increase in off-current due to generation of a leak current through the defect. Become. Therefore, the in-plane uniformity of the gate insulating film is at least ± 10%,
Taking into account that the average repeatability of the thickness of the gate insulating film for each film formation is 2-3%,
Should be less than 7%.
【００４６】薄膜トランジスタの最も重要な応用とし
て、液晶表示装置の画素スイッチング素子としての応用
が上げられる。図31に薄膜トランジスタと液晶素子を組
み合わせた場合の1画素に対応する等価回路を示す。311
は薄膜トランジスタ、312は液晶素子、313は画像信号を
供給するデータ信号線、314は311の薄膜トランジスタの
スイッチングをコントロールする信号を供給するゲート
信号線である。各フィールド毎に新たな画像信号がデー
タ線313から供給され、ゲート信号線314からオン信号が
薄膜トランジスタに供給されると、薄膜トランジスタ31
1は低抵抗状態となり312の液晶素子に印加される電圧は
新たな画像信号に書き換えられる。その後ゲート信号線
314からオフ信号が薄膜トランジスタに供給されて薄膜
トランジスタは高抵抗状態となり、次のフィールドで書
き換えられるまで液晶素子312の電圧は保存される。さ
て、薄膜トランジスタは抵抗成分ばかりでなく、各端子
間つまりゲート電極とソース電極間、ゲート電極とドレ
イン電極間に容量成分を持つ。従って薄膜トランジスタ
がオン・オフすると、液晶素子には画像信号と重複して
薄膜トランジスタのスイッチングにより生じた電圧も印
加されている。各簿膜トランジスタの容量成分が各画素
単位毎に均一でない場合、画像には容量のばらつきに対
応する固定バターンが現れ、画質が著しく劣化する。人
間は1％程度の明るさの差を認識するがこの様な固定パ
タンが視認限界以下となるためには薄膜トランジスタの
容量成分のばらつきを決めるゲート絶縁膜のばらつきは
少なくとも±10％以下、好ましくは±7％以下でなけれ
ばならなかった。つまり、図32に示される液晶素子と薄
膜トランジスタの関係で薄膜トランジスタの書き込み動
作及び保持動作が良好となる様に薄膜トランジスタの大
きさを選択すると、液晶素子と薄膜トランジスタと液晶
素子の容量の比が10：1程度となり、液晶素子に書き込
まれる画像信号と薄膜トランジスタのスイッチングによ
り生じた電圧との比が10：1程度になるからである。The most important application of the thin film transistor is as a pixel switching element of a liquid crystal display device. FIG. 31 shows an equivalent circuit corresponding to one pixel when a thin film transistor and a liquid crystal element are combined. 311
Denotes a thin film transistor, 312 denotes a liquid crystal element, 313 denotes a data signal line for supplying an image signal, and 314 denotes a gate signal line for supplying a signal for controlling switching of the thin film transistor 311. When a new image signal is supplied from the data line 313 for each field and an ON signal is supplied to the thin film transistor from the gate signal line 314, the thin film transistor 31
1 is in a low resistance state, and the voltage applied to the liquid crystal element 312 is rewritten with a new image signal. Then gate signal line
An off signal is supplied from 314 to the thin film transistor, the thin film transistor enters a high resistance state, and the voltage of the liquid crystal element 312 is stored until it is rewritten in the next field. A thin film transistor has not only a resistance component but also a capacitance component between terminals, that is, between a gate electrode and a source electrode and between a gate electrode and a drain electrode. Therefore, when the thin film transistor is turned on and off, a voltage generated by the switching of the thin film transistor is applied to the liquid crystal element so as to overlap the image signal. If the capacitance component of each film transistor is not uniform for each pixel unit, a fixed pattern corresponding to the variation in capacitance appears in the image, and the image quality is significantly deteriorated. Humans recognize a brightness difference of about 1%, but in order for such a fixed pattern to be less than the visual limit, the variation of the gate insulating film which determines the variation of the capacitance component of the thin film transistor is at least ± 10% or less, preferably It had to be less than ± 7%. In other words, when the size of the thin film transistor is selected so that the writing operation and the holding operation of the thin film transistor become favorable in the relationship between the liquid crystal element and the thin film transistor shown in FIG. 32, the capacitance ratio of the liquid crystal element to the thin film transistor becomes 10: 1. This is because the ratio between the image signal written in the liquid crystal element and the voltage generated by the switching of the thin film transistor becomes about 10: 1.
【００４７】薄膜トランジスタの製造工程上、また簿膜
トランジスタの応用上何れの場合もゲート絶縁膜の膜厚
の面内ばらつきは±10％以下、好ましくは±7％以下で
なければならない。In any case of the manufacturing process of the thin film transistor and the application of the thin film transistor, the in-plane variation of the thickness of the gate insulating film must be ± 10% or less, preferably ± 7% or less.
【００４８】また、簿膜トランジスタのゲート絶縁膜と
して用いるシリコン酸化膜の電気的特成のうち膜中の空
間電位や膜界面の界面電荷については、以下のようにシ
リコンウェーファ上に絶縁膜を形成し、MOS容量を作成
してその容量と印加電圧の関係を測定して、理想的なフ
ラットバンド電圧からのずれ（△VF．B）として評価す
る方法が簡便である。In the electrical characteristics of the silicon oxide film used as the gate insulating film of the thin film transistor, with respect to the space potential in the film and the interface charge at the film interface, the insulating film is formed on the silicon wafer as follows. A simple method is to form a MOS capacitor, measure the relationship between the capacitance and the applied voltage, and evaluate it as a deviation from the ideal flat band voltage (ΔVF.B).
【００４９】この値は、以下の方注により求めることが
できる。まず、シリコンウェーファ上にプラズマCVD法
によってシリコン酸化膜を形成した後、このシリコン酸
化膜上にアルミニウム電極をドット状に作成する。次
に、アルミニウム電極とシリコンウェーファに電極をそ
れぞれ接続して、MOSキャパシタを構成し、しかる後
に、その容量−印加電圧特性から理想的なフラットバン
ド電圧からのずれ（△VF・B）を求める。すなわち、理
想的には、バイアス電圧（ゲート電圧）がアルミニウム
とシリコンの接触電位差に相当するとき、フラットバン
ドになるが、実際の素子では、酸化膜中の空間電荷の存
在、および酸化膜に接する半導体表面の界面準位に起因
する界面電荷の存在によって、理想的なフラットバンド
からのずれがある。従って、かかるずれの程度を測定す
れば、TFTを構成したときの素子内部の良否を高い相関
性をもって推定できる。This value can be obtained by the following method. First, after a silicon oxide film is formed on a silicon wafer by a plasma CVD method, an aluminum electrode is formed in a dot shape on the silicon oxide film. Next, connect the electrodes to the aluminum electrode and the silicon wafer, respectively, to form a MOS capacitor, and then calculate the deviation (△ VF · B) from the ideal flat band voltage from the capacitance-applied voltage characteristics. . That is, ideally, when the bias voltage (gate voltage) corresponds to the contact potential difference between aluminum and silicon, a flat band is formed. However, in an actual device, the presence of space charges in the oxide film and the contact with the oxide film There is a deviation from an ideal flat band due to the presence of interface charges due to interface states on the semiconductor surface. Therefore, by measuring the degree of the deviation, it is possible to estimate the quality of the inside of the element when the TFT is configured with high correlation.
【００５０】ここで、理想的なフラットバンド電圧から
のずれ（△VF．B）の絶対値が小さいシリコン酸化膜を
ゲート絶縁膜に用いれば、TFTの電気的特性は良好であ
り、理想的なフラットバンド電圧からのずれ（△VF．
B）の絶対値が大きなシリコン酸化膜をゲート絶縁膜に
用いると、オン電流特性およびオフリーク特性が低下す
る。Here, if a silicon oxide film having a small absolute value of the deviation (理想 VF.B) from the ideal flat band voltage is used for the gate insulating film, the electrical characteristics of the TFT are good and the ideal Deviation from flat band voltage (△ VF.
When a silicon oxide film having a large absolute value of B) is used for a gate insulating film, on-current characteristics and off-leak characteristics are deteriorated.
【００５１】この評価結果に関し、比較となる高温プロ
セスで形成した熱酸化膜では、理想的なフラットバンド
電圧からのずれ（△VF．8）が−0．6V前後である。低温
プロセスの場合には、理想的なフラットバンド電圧から
のずれ（△VF．B）は、マイナス倒では−1．0Vよりも大
きな値、プラス側倒では、＋1．0Vよりも小さな値、つ
まり△VF．Bの絶対値を1V以下にしたい。その理由は、
理想的なフラットバンド電圧からのずれ（△VF．B）が
プラス側に大きくシフけるほど、N型のTFTのオン電流が
減少し、P型のTFTのオフ電流が増大するからである。一
方、理想的なフラットバンド電圧からのずれ（△VF．
B）がマイナス側に大lきくシフトするほど、P型のTFTの
オン電流が減少し、N型のTFTのオフ電流が増大するから
である。従って何れの方向にシフトしても、CMOS回路を
構成したときの回路動作の低下、消費電力の増大などと
いった弊害が生じるからである。TFTのオン・オフに要
する電圧は2〜3V程度なので、ゲート酸化膜中の空間電
荷の存在、および酸化膜に接する半導体表面の界面準位
に起因する界面電荷によるずれはそれよりも小さな値±
1V以下にする必要がある。また、TFTのゲート酸化膜に
接する半導体表面の界面準位が多くなると、N型のTFTと
P型のTFTの両者のオン電流における立ち上がりの急峻性
の低下、オフリーク電流の増大、スレッショルド電圧の
上昇、CMOS回路を構成したときの消費電力の増大などと
いった弊害が生じるが、酸化膜に接する半導体表面の界
面準位に起因する界面電荷をシリコンウェーファを用い
て調べ、△VF．Bの絶対値が1V以下となる酸化膜をTFTの
ゲート絶縁膜として用いれば、そのような界面準位によ
る劣化が無視できる程度である。Regarding this evaluation result, the deviation (△ VF.8) from the ideal flat band voltage is about −0.6 V in the thermal oxide film formed by the comparative high temperature process. In the case of a low-temperature process, the deviation from the ideal flat band voltage (△ VF.B) is a value larger than -1.0 V for negative tilt, a value smaller than +1.0 V for positive tilt, that is, △ VF. I want the absolute value of B to be 1V or less. The reason is,
This is because the ON current of the N-type TFT decreases and the OFF current of the P-type TFT increases as the deviation (△ VF.B) from the ideal flat band voltage shifts to the positive side. On the other hand, the deviation from the ideal flat band voltage (△ VF.
This is because, as B) shifts to the minus side by a large amount, the on-current of the P-type TFT decreases and the off-state current of the N-type TFT increases. Therefore, any shift in any direction causes adverse effects such as a decrease in circuit operation and an increase in power consumption when a CMOS circuit is configured. Since the voltage required to turn on and off the TFT is about 2 to 3 V, the deviation due to the existence of space charge in the gate oxide film and the interface charge caused by the interface state of the semiconductor surface in contact with the oxide film is a smaller value ±
Must be 1V or less. In addition, when the interface level on the semiconductor surface in contact with the gate oxide film of the TFT increases, the
There are adverse effects such as a decrease in the steepness of the rise in the on-current of both P-type TFTs, an increase in the off-leak current, an increase in the threshold voltage, and an increase in power consumption when configuring a CMOS circuit. The interface charge caused by the interface state of the surface was investigated using a silicon wafer, and the VF. If an oxide film having an absolute value of B of 1 V or less is used as a gate insulating film of a TFT, such deterioration due to the interface state is negligible.
【００５２】[0052]
【表１】 [Table 1]
【００５３】（検討の範囲）まず成膜条件の検討範囲の
従来の技術との差を明確にするため図28を用いて説明す
る。同様な図が応用電子物性分科会研究報告JSAP：AP−
922203ｐ．7に示されている。TEOSと酸素を原料ガスと
したプラズマCVD法において、反応室の圧力を大さくす
るに従って成膜速度が大きくなり、一度最大の成膜速度
を得た後、再び成膜速度が小さくなる。この様な成膜速
度の変化は最大の成膜速度を有する点の前後で膜成長反
応の律速段階の変化を示していると考えられる。従っ
て、この点の前後では膜の成長速度や膜質の各種パラメ
ータ依存性、つまり圧力依存性はもちろん、基板温度依
存成、酸素ガスの流量依存成、TEOSガスの流量依存性、
RF電源のパワー依存性、電極間間隔依存性は全く違った
結果を与える可能性がある。従来の技術ではこの成膜速
度が最大となる圧力より大きな圧力の範囲が主に検討さ
れていた。本発明では成膜速度が最大となる圧力より小
さな圧力の範師について検討した。尚、この成膜速度が
最大となる反応室圧力は電極間隔に依存する。つまり電
極間隔が小さいときは成膜速度が最大となる圧力は高圧
側に移動する。図28は電極間隔を11．4mmとしたときの
成膜室圧カと成膜速度の関係を示したグラフで、広い圧
力範囲で圧力が大きくなると成膜速度が大きくなる条件
が実現できている。このときのTEOSの流量は120SCCM、
酸素の流量は3000SCCM、RF電源のパワーを900W、基板温
度は300℃とした。本発明者は従来の技術と異なった条
件範囲、つまり小さな電極間隔で小さな反応室圧力で反
応室圧力が大きくなると成膜速度が大きくなる成膜条件
の範囲を詳細に調べ良好な結果を得た。(Area of Study) First, a description will be given with reference to FIG. 28 in order to clarify the difference between the conventional technique and the study area of the film forming conditions. A similar figure is a report of JSAP: AP-
922203 p. Shown in Figure 7. In the plasma CVD method using TEOS and oxygen as source gases, as the pressure in the reaction chamber is increased, the deposition rate increases, and once the maximum deposition rate is obtained, the deposition rate decreases again. It is considered that such a change in the film formation rate indicates a change in the rate-determining step of the film growth reaction before and after the point having the maximum film formation rate. Therefore, before and after this point, the dependence of the film growth rate and film quality on various parameters, that is, the pressure dependence, the substrate temperature dependence, the oxygen gas flow dependence, the TEOS gas flow dependence,
The power dependence of the RF power supply and the interelectrode spacing dependence can give very different results. In the prior art, a range of a pressure larger than the pressure at which the film forming speed is maximized has been mainly studied. In the present invention, a modeler having a pressure smaller than the pressure at which the film forming rate is maximized was studied. Incidentally, the reaction chamber pressure at which the film forming speed becomes maximum depends on the electrode interval. That is, when the electrode interval is small, the pressure at which the film forming speed becomes the maximum moves to the high pressure side. FIG. 28 is a graph showing the relationship between the film forming chamber pressure and the film forming speed when the electrode interval is set to 11.4 mm. The condition that the film forming speed increases as the pressure increases in a wide pressure range can be realized. . The flow rate of TEOS at this time is 120 SCCM,
The flow rate of oxygen was 3000 SCCM, the power of the RF power supply was 900 W, and the substrate temperature was 300 ° C. The present inventor has investigated in detail a condition range different from that of the prior art, that is, a range of film formation conditions in which the film formation rate increases when the reaction chamber pressure increases with a small reaction chamber pressure at a small electrode interval, and good results have been obtained. .
【００５４】（検討1）表1に示すように、検討1では、T
EOSの流量を120SCCM、酸素の流量を3000SCCM、RF電源の
パワーを900Wとした。従来の技術と異なり、平行平板電
極の電極間距離を小さな値12．7mm、反応室の圧力を低
い値650mTorrに固定し、成膜時の基板温度を284℃から3
34℃までの範囲で変えて、成膜時の基板温度と成膜特性
（成膜速度、理想的なフラットバンド電圧のずれ、膜厚
のばらつき）との関係を評価した。その結果を図4〜図6
に示す。(Study 1) As shown in Table 1, in Study 1, T
The flow rate of EOS was 120 SCCM, the flow rate of oxygen was 3000 SCCM, and the power of the RF power supply was 900 W. Unlike the conventional technology, the distance between the parallel plate electrodes is fixed at a small value of 12.7 mm, the pressure in the reaction chamber is fixed at a low value of 650 mTorr, and the substrate temperature during film formation is reduced from 284 ° C to 3 ° C.
The relationship between the substrate temperature during film formation and the film formation characteristics (film formation speed, ideal flat band voltage shift, and film thickness variation) was evaluated by changing the temperature up to 34 ° C. The results are shown in Figs.
Shown in
【００５５】図4〜図6に示すように、成膜時の基板温度
を変えたときには、基板温度が低いほど、成膜速度およ
び膜厚のばらつきが改善されるが、従来の技術と異な
り、温度が低いほどフラットバンド電圧のずれは一方的
に増大してしまう。As shown in FIGS. 4 to 6, when the substrate temperature at the time of film formation is changed, the lower the substrate temperature is, the more the variation in film formation speed and film thickness is improved. As the temperature is lower, the deviation of the flat band voltage unilaterally increases.
【００５６】（検討2）表1に示すように、検討2では、T
EOSの流量を120SCCM、RF電源のパワーを900W、成膜時の
基板温度を300℃、従来の技術と異なり、平行平板電極
の電極間距離を小さな値12．7mm、反応室の圧力を低い
値650mTorrに固定し、酸素の流量を1000SCCM〜4000SCCM
までの範囲で変えて、酸素の流量と成膜特成（成膜速
度、理想的なフラットバンド電圧のずれ、膜厚のばらつ
き）との関係を評価した。その結果を図7〜図9に示す。(Study 2) As shown in Table 1, in Study 2, T
The flow rate of EOS is 120SCCM, the power of RF power supply is 900W, the substrate temperature at the time of film formation is 300 ° C. Unlike the conventional technology, the distance between the parallel plate electrodes is a small value of 12.7mm and the pressure of the reaction chamber is a low value. Fixed to 650mTorr, oxygen flow rate is 1000SCCM ~ 4000SCCM
The relationship between the flow rate of oxygen and the film formation properties (film formation speed, ideal flat band voltage shift, and film thickness variation) was evaluated by changing the range up to. The results are shown in FIGS.
【００５７】図7〜図9に示すように、酸素の流量を変え
たとき、酸素の流量が小さいほど、成膜速度が向上する
が、膜厚の均一性が低下する。As shown in FIGS. 7 to 9, when the flow rate of oxygen is changed, the smaller the flow rate of oxygen, the higher the film forming rate but the lower the uniformity of the film thickness.
【００５８】なお、フラットバンド電圧のずれは、酸素
の流量の影響をあまり受けないが、極大値が現れる。The deviation of the flat band voltage is not greatly affected by the flow rate of oxygen, but has a maximum value.
【００５９】（検討3）表1に示すように、検討3では、
酸素の流量を3000SCCM、RF電源のパワーを900W、成膜時
の基板温度を300℃、従来の技術と異なり、平行平板電
極の電極間距離を小さな値12．7mm、反応室の圧力を低
い値650mTorrに固定し、平行平板電極の電極間距離を1
2．7mm、反応室の圧力を650mTorrに固定し、TEOSの流量
を80SCCMから120SCCMまでの範囲で変えて、酸素の流量
と成膜特成（成膜速度、理想的なフラットバンド電圧の
ずれ、膜厚のばらつき）との関係を評価した。その結果
を図10〜図12に示す。(Study 3) As shown in Table 1, in Study 3,
The flow rate of oxygen is 3000SCCM, the power of RF power supply is 900W, the substrate temperature during film formation is 300 ° C. Unlike the conventional technology, the distance between parallel plate electrodes is small, 12.7mm, and the pressure in the reaction chamber is low. Fixed at 650 mTorr, and set the distance between parallel plate electrodes to 1
2.7mm, the pressure of the reaction chamber is fixed at 650mTorr, the flow rate of TEOS is changed in the range of 80SCCM to 120SCCM, and the flow rate of oxygen and film formation (film formation speed, deviation of ideal flat band voltage, (Variation in film thickness) was evaluated. The results are shown in FIGS.
【００６０】図10〜図12に示すように、TEOSの流量を変
えたとき、TEOSの流量が大きいほど、成膜速度および膜
厚の均一性が向上するが、フラットバンドからのずれは
増大してしまう。膜質に関しては従来の技術と類似であ
る。As shown in FIGS. 10 to 12, when the flow rate of TEOS is changed, the higher the flow rate of TEOS, the more the film forming rate and the uniformity of the film thickness are improved, but the deviation from the flat band is increased. Would. The film quality is similar to the prior art.
【００６１】（検討4）表1に示すように、検討4では、T
EOSの流量を120SCCM、酸素の流量を3000SCCM、平行平板
電極の電極間距離を12．7mm、反応室の圧力を650mTor
r、成膜時の基板温度を300℃に固定し、RF電源のパワー
を900Wから1200Wまでの範囲で変えて、RF電源のパワー
（出力）と性膜特性（成膜速度、理想的なフラットバン
ド電圧のずれ、膜厚のばらつき）との関係を評価した。
その結果を図13〜図15に示す。(Study 4) As shown in Table 1, in Study 4, T
The flow rate of EOS is 120 SCCM, the flow rate of oxygen is 3000 SCCM, the distance between the parallel plate electrodes is 12.7 mm, and the pressure of the reaction chamber is 650 mTor.
r, the substrate temperature during film formation is fixed at 300 ° C, and the power of the RF power supply is changed in the range of 900W to 1200W, and the power (output) of the RF power supply and the film properties (film formation speed, ideal flat (E.g., shift in band voltage and variation in film thickness) were evaluated.
The results are shown in FIGS.
【００６２】図13〜図15に示すように、RF電源のパワー
を900Wから1200Wの範囲で変えても、成膜速度は変化し
ない。また従来の技術と異なり、フラットバンド電圧の
ずれは変化しない。さらにパワーが小さいほど、膜厚の
均一性が向上する。すなわち、平行平板電極の電極間距
離が12．7mm以下、かつ、反応室の圧力が650mTorrの条
件下で、パワーを小さくすれば、成膜速度を犠牲するこ
となく、また、フラットバンド電圧のずれを増大させる
ことなく、膜厚の均一成を向上することができる。As shown in FIGS. 13 to 15, even if the power of the RF power supply is changed in the range of 900 W to 1200 W, the film forming speed does not change. Also, unlike the conventional technique, the shift of the flat band voltage does not change. Further, as the power is smaller, the uniformity of the film thickness is improved. That is, when the distance between the parallel plate electrodes is 12.7 mm or less and the pressure in the reaction chamber is 650 mTorr, if the power is reduced, the film formation rate is not sacrificed, and the deviation of the flat band voltage is reduced. The uniformity of the film thickness can be improved without increasing the thickness.
【００６３】（検討5）表1に示すように、検討5では、T
EOSの流量を120SCCM、酸素の流量を3000SCCM、RF電源の
パワーを900W、平行平板電極の電極間距牡を12．7mm、
成膜時の基板温度を300℃に固定し、反応室の圧力を500
mTorrから650mTorrまでの範囲で変えて、反応室の圧力
と成膜特成（成膜速度、フラットバンド電圧のずれ、膜
厚めばらつき）との関係を評価した。その結果を図16〜
図18に示す。(Study 5) As shown in Table 1, in Study 5, T
The flow rate of EOS is 120 SCCM, the flow rate of oxygen is 3000 SCCM, the power of RF power is 900 W, the distance between parallel plate electrodes is 12.7 mm,
The substrate temperature during film formation was fixed at 300 ° C and the pressure in the reaction chamber was set at 500 ° C.
The relationship between the pressure in the reaction chamber and the film formation characteristics (film formation speed, flat band voltage shift, film thickness variation) was evaluated by changing the pressure in the range from mTorr to 650 mTorr. The results are shown in Figs.
As shown in FIG.
【００６４】図16〜図18に示すように、反応室の圧力を
500mTorrから650mTorrまでの範囲に設定すれば、膜厚の
均一性は大きく変化しないが、反応室の圧力を高くする
ほど、成膜速度がやや向上する傾向にある。このときで
も、フラットバンド電圧からのずれはやや大きくなるだ
けである。As shown in FIGS. 16 to 18, the pressure in the reaction chamber was increased.
If the thickness is set in the range of 500 mTorr to 650 mTorr, the uniformity of the film thickness does not largely change, but the film forming rate tends to be slightly improved as the pressure in the reaction chamber is increased. Even at this time, the deviation from the flat band voltage is only slightly large.
【００６５】逆に、反応室の圧力を500mTofrから650mTo
rrまでの範囲に設定すれば、膜厚の均一性は大きく変化
しないが、反応室の圧力を低くするほど、フラットバン
ド電圧のずれはやや小さくなる傾向にあるといえ、この
ときでも、成膜速度はやや小さくなるだけである。反応
室の圧力を更に400mTorrと小さくすると膜厚の均一性は
±8％とやや悪くなる傾向にあった。これは反応室圧力
が小さくなるにつれ、下部平板電極との熱接触が小さく
なり基板内の温度分布が悪化したためである。しかし、
この場合でも昇温時間を若干長く10分とするか、基板温
度の安定化時は反応室圧力を1Torr程度とするか、予備
加熱室で基板温度を予め300℃程度に加熱するか何れか
の手段をこうじると膜厚の均一性を±5％以下とする事
が出来た。更に低い圧力での成膜は上記のガス流量の変
更無しでは達成できなかった。ガス流量を少なくして同
様に成膜すると成膜速度は犠牲になるものの膜厚の均一
性、フラットバンド電圧のずれは大きく変化しなかっ
た。又、プラズマの安定成を考慮すると100mTorr以上の
の反応室圧力が好ましかった。On the contrary, the pressure of the reaction chamber is increased from 500 mTofr to 650 mTofr.
When the pressure is set in the range up to rr, the uniformity of the film thickness does not change significantly.However, it can be said that as the pressure in the reaction chamber is lowered, the deviation of the flat band voltage tends to be slightly smaller. The speed is only slightly reduced. When the pressure in the reaction chamber was further reduced to 400 mTorr, the uniformity of the film thickness tended to be slightly worse, ± 8%. This is because the lower the pressure in the reaction chamber, the lower the thermal contact with the lower plate electrode, and the worse the temperature distribution in the substrate. But,
In this case, the heating time is set to be slightly longer than 10 minutes, the pressure in the reaction chamber is set to about 1 Torr when the substrate temperature is stabilized, or the substrate temperature is previously heated to about 300 ° C. in the preheating chamber. By using the means, the uniformity of the film thickness could be reduced to ± 5% or less. Film formation at a lower pressure could not be achieved without changing the gas flow rate described above. When the film formation was performed in a similar manner with a reduced gas flow rate, the film formation speed was sacrificed, but the uniformity of the film thickness and the deviation of the flat band voltage did not change much. Considering the stability of plasma, a reaction chamber pressure of 100 mTorr or more was preferred.
【００６６】（検討6）表1に示すように、検討6では、T
EOSの流量を120SCCM、酸素の流量を3000SCCM、RF電源の
パワーを900W、反応室の圧力を650mTorr、成膜時の基板
温度を300℃に固定し、平行平板電極の電極間距離を5.0
mmから15．00mmまでの範囲で変えて、平行平板電極の電
極間距離と成膜特性（成膜速度、フラットバンド電圧の
ずれ、膜厚のばらつき）との関係を評価した。その結果
を図19〜図21に示す。(Study 6) As shown in Table 1, in Study 6, T
The flow rate of EOS is 120 SCCM, the flow rate of oxygen is 3000 SCCM, the power of the RF power supply is 900 W, the pressure of the reaction chamber is 650 mTorr, the substrate temperature during film formation is fixed at 300 ° C., and the distance between the parallel plate electrodes is 5.0.
The relationship between the distance between the parallel plate electrodes and the film formation characteristics (film formation speed, deviation of the flat band voltage, and variation in the film thickness) was evaluated in the range from mm to 15.00 mm. The results are shown in FIGS.
【００６７】図19〜図21に示すように、平行平板電極の
電極間距離を変えたとき、成膜速度および膜厚の均一性
は変化しないが、平行平板電極の電極間距離を小さくす
るほど、従来の技術と大きく異なりフラットバンド電圧
のずれが著しく小さくなる。すなわち、平行平板電極の
電極間距離が5.0mmから12.7mmまでの範囲であれば、成
膜速度、および膜厚の均一性を犠牲することなく、フラ
ットバンド電圧のずれを著しく向上することができる。
電極間の距離を更に小さくして、5mm未満とするとプラ
ズマの点灯時にプラズマの状態が不安定となり好ましく
なかった。しかし、この現象はマッチング回路等の動作
設定範囲等を適正化する事で回避できる。As shown in FIGS. 19 to 21, when the distance between the parallel plate electrodes is changed, the film forming rate and the uniformity of the film thickness do not change. In contrast to the prior art, the deviation of the flat band voltage is significantly reduced. That is, if the distance between the parallel plate electrodes is in the range of 5.0 mm to 12.7 mm, the deviation of the flat band voltage can be significantly improved without sacrificing the film formation speed and the uniformity of the film thickness. .
If the distance between the electrodes is further reduced to less than 5 mm, the plasma state becomes unstable when the plasma is turned on, which is not preferable. However, this phenomenon can be avoided by optimizing the operation setting range of the matching circuit and the like.
【００６８】（検討7）表1に示すように、検討7では、T
EOSの流量を120SCCM、酸素の流量を3000SCCM、平行平板
電極の電極間距離を12.7mm、反応室の圧力を600mTorrま
たは650mTorr、成膜時の基板温度を300℃に固定し、RF
電済のパワーを900Wから1200Wまでの範囲で変えて、反
応室の圧力が600mTorrまたは650mTorrのときのそれぞれ
について、RF電源のパワーと成膜特性（成膜速度、フラ
ットバンド電圧のずれ、膜厚のばらつき）との関係を評
価した。その結果を図22〜図24に示す。(Study 7) As shown in Table 1, in Study 7, T
EOS flow rate is 120 SCCM, oxygen flow rate is 3000 SCCM, distance between parallel plate electrodes is 12.7 mm, reaction chamber pressure is 600 mTorr or 650 mTorr, substrate temperature during film formation is fixed at 300 ° C, RF
The power of the RF power supply and the film formation characteristics (film formation speed, deviation of flat band voltage, film thickness, etc.) were changed when the pressure in the reaction chamber was 600 mTorr or 650 mTorr, while changing the power of the charged power from 900 W to 1200 W. Was evaluated. The results are shown in FIGS.
【００６９】図22〜図24に示すように、平行平板電極の
電極間距離が12．7mm、反応室の圧力が650mTorrの条件
下で、パワーを小さくすれば、反応室の圧力が600mTorr
または650mTorrのいずれのときでも、膜厚の均一位を向
上することができる。このとき、成膜速度は低下しな
い。また、フラットバンド電圧のずれは、反応室の圧力
が650mTorrのときにはほとんど増大せず、また、600mTo
rrのときでも、わずかに増大するだけであり、＋1．0V
以下におさめることができる。As shown in FIGS. 22 to 24, when the distance between the parallel plate electrodes is 12.7 mm and the pressure in the reaction chamber is 650 mTorr, if the power is reduced, the pressure in the reaction chamber becomes 600 mTorr.
In either case of 650 mTorr, the uniformity of the film thickness can be improved. At this time, the film forming speed does not decrease. Also, the deviation of the flat band voltage hardly increases when the pressure in the reaction chamber is 650 mTorr,
Even at the time of rr, it increases only slightly, and is +1.0 V
It can be described below.
【００７０】（検討8）表1に示すように、検討8では、T
EOSの流量を120SCCM、酸素の流量を3000SCCM、平行平板
電極の電極間距離を12．7mm、反応室の圧力を650mTor
r、成膜時の基板温度を300℃または313℃に固定し、RF
電源のパワーを900Wから1200Wまでの範囲で変えて、成
膜時の基板温度が300℃または313℃のときのそれぞれに
ついて、RF電源のパワーと成膜特性（成膜速度、フラッ
トバンド電圧のずれ、膜厚のばらつき）との関係を評価
した。その結果を図25〜図27に示す。(Study 8) As shown in Table 1, in Study 8, T
The flow rate of EOS is 120 SCCM, the flow rate of oxygen is 3000 SCCM, the distance between the parallel plate electrodes is 12.7 mm, and the pressure of the reaction chamber is 650 mTor.
r, the substrate temperature during film formation is fixed at 300 ° C or 313 ° C, and RF
By changing the power of the power supply in the range of 900 W to 1200 W, the power of the RF power supply and the film formation characteristics (deviation of the film formation speed and flat band voltage) were obtained when the substrate temperature during film formation was 300 ° C or 313 ° C, respectively. , And variations in film thickness) were evaluated. The results are shown in FIGS.
【００７１】図25〜図27に示すように、平行平板電極の
電極間距離が12．7mm、反応室の圧力が650mTorrの条件
下で、パワーを小さくすれば、成膜時の基板温度が3．0
0℃または313℃のいずれのときでも、膜厚の均一性を向
上することができ、この場合でも、成膜速度は低下しな
い。また、成膜時の基板温度が300℃のときには、パワ
ーを小さくしても、フラットバンド電圧のずれは、増大
することがなく、成膜時の基板温度が313℃のときに
は、パワーを小さくするほど、フラットバンド電圧のず
れは小さくなる。As shown in FIGS. 25 to 27, when the distance between the parallel plate electrodes is 12.7 mm and the pressure in the reaction chamber is 650 mTorr, if the power is reduced, the substrate temperature during film formation becomes 3 ° C. .0
At either 0 ° C. or 313 ° C., the uniformity of the film thickness can be improved, and even in this case, the film forming rate does not decrease. When the substrate temperature during film formation is 300 ° C., even if the power is reduced, the deviation of the flat band voltage does not increase, and when the substrate temperature during film formation is 313 ° C., the power is reduced. The more the flat band voltage shifts, the smaller the flat band voltage shift.
【００７２】（検討9）検討9では図32に示すように、TE
OSの流量を120SCCM、酸素の流量を3000SCCM、平行平板
電極の電極間距離を15mm、反応室の圧力を650mTorr、成
膜時の基板温度を300℃、RF電源のパワーを900Wとし、
成膜後一時間のアニールを行った場合について、アニー
ル温度とフラットバンド電圧のずれについて評価を行っ
た。成膜速度は1230オングストローム／分、膜圧のばら
つきは5％程度であった。フラットバンド電圧のずれは
アニール温度が高いほど小さくなった。アニールの雰囲
気は窒素、酸素、水素雰囲気を検討したが大きな差はな
かった。様々な成膜条件について同様にアニールの効果
を検討したがアニール前に小さなフラットバンド電圧の
ずれを示す条件で成膜した場合はよりフラットバンド電
圧のずれが小さくなり、アニール前後でその大小関係が
変わることは無かった。(Study 9) In Study 9, as shown in FIG.
The OS flow rate was 120 SCCM, the oxygen flow rate was 3000 SCCM, the distance between the parallel plate electrodes was 15 mm, the pressure in the reaction chamber was 650 mTorr, the substrate temperature during film formation was 300 ° C., and the power of the RF power supply was 900 W.
In the case where annealing was performed for one hour after film formation, the difference between the annealing temperature and the flat band voltage was evaluated. The deposition rate was 1230 Å / min, and the variation in film pressure was about 5%. The deviation of the flat band voltage became smaller as the annealing temperature was higher. The atmosphere for annealing was determined to be a nitrogen, oxygen, or hydrogen atmosphere, but there was no significant difference. The effect of annealing was similarly examined under various film formation conditions, but when the film was formed under conditions showing a small flat band voltage shift before annealing, the flat band voltage shift was smaller, and the magnitude relationship between before and after annealing was smaller. It did not change.
【００７３】（検討10）検討10では前記検討結果をうけ
て、実際に液晶ディスプレイ用のアクティブマトリクス
基板を作成し、その表示性能を確認した。ゲート絶縁膜
の成膜条件はTEOSの流量を120SCCM、酸素の流量を3000S
CCM、RF電源のパワーを900W、平行平板電極の電極間距
離を11．4mm、反応室の圧力を650mTorr、成膜時の基板
温度を300℃とした。この時の成膜速度は1250オングス
トローム／分で、膜厚のばらつきは±5％であった。(Study 10) In Study 10, based on the results of the study, an active matrix substrate for a liquid crystal display was actually prepared, and the display performance was confirmed. Gate insulating film deposition conditions were TEOS flow rate of 120 SCCM and oxygen flow rate of 3000 S
The power of the CCM and RF power supplies was 900 W, the distance between the parallel plate electrodes was 11.4 mm, the pressure in the reaction chamber was 650 mTorr, and the substrate temperature during film formation was 300 ° C. At this time, the film formation rate was 1250 Å / min, and the variation in film thickness was ± 5%.
【００７４】TFTの基本的な製造方法は前記の通りであ
るが、検討10ではガラス基板として360mm×465mmの日本
電気硝子株式会社製OA−2を用い、下地保護層はゲート
絶縁膜と同じ成膜条件で2000オングストロームとした。
多結晶シリコン膜の形成にはレザーアニール法を用い、
ソース・ドレイン領域の形成にはイオンドーピング法を
用いた。加えて／、画素用の各TFTのソース・ドレイン
電極の一方に酸化インジウム錫膜（ITO）からなる画素
電極を接続取り出した。検討10ではN型簿膜トランジス
タを200（行）×320（列）×3（色）＝192000（画素）
から成るカラーLCDの画素用スイッチング素子とし、6ビ
ットジダルデータドライバー（列側ドライバー）と走査
ドライバー（行側ドライバー）をN型、P型の薄膜トラン
ジスタからなるCMOS薄膜半導体装置にて内蔵しているア
クティブマトリクス基板を製造した。図33には6ビット
デジタルデータドライバーの回路図を示す。本実施例の
デジタルデータドライバーはクロック信号線とクロック
生成回路、シフトレジスター回路、NORゲート、デジタ
ル映像信号線、ラッチ回路1、ラッチパルス線、ラッチ
回路2、リセット線1、ANDゲート、規準電位線、リセッ
ト線2、容量分割に依る6ビットD／Aコンバーター、CMOS
アナログスウィッチ、共通電位線、及びソース線リセッ
ト・トランジスタより構成され、CMOSアナログスウィッ
チからの出力が画素部のソース線へとつながっている。
D／Aコンバーター部の容量はゲート絶縁膜を用いて形成
され、C0＝C1／2＝C2／4＝C3／8＝C4／16＝C5／32の関
係を満たし、この容量の組み合わせで中間調を表現して
いる。デジタル映像信号線にはコンピューターのヴィデ
オランダムアクセスメモリー（VRAM）から出力されるデ
ジタル映像信号が直接入力され得る。この様にして得ら
れたアクティブマトリクス基板を一対の基板の一方に用
いている液晶パネルを製造した。一対の基板間に挟持す
る液晶にはTN型液晶を用い、ノーマリー白モード（液晶
に電圧を印加しない時に白表示）の液晶パネルとした。
本発明ではゲート酸化膜の均一性が高いことが特徴であ
るから、ゲート絶縁膜のばらつきに敏感な斯様な液晶パ
ネルでその均一性の実証を行った。The basic method for manufacturing a TFT is as described above. In Study 10, a 360 mm × 465 mm OA-2 manufactured by Nippon Electric Glass Co., Ltd. was used as the glass substrate, and the underlying protective layer was the same as the gate insulating film. The film thickness was set to 2000 Å.
The leather annealing method is used to form the polycrystalline silicon film.
The source and drain regions were formed by ion doping. In addition, a pixel electrode made of an indium tin oxide film (ITO) was connected to one of the source / drain electrodes of each TFT for pixels. In Study 10, 200 (row) x 320 (column) x 3 (color) = 192000 (pixels)
A switching device for pixels of a color LCD consisting of: a 6-bit Zidal data driver (column side driver) and a scanning driver (row side driver) built in a CMOS thin film semiconductor device consisting of N-type and P-type thin film transistors An active matrix substrate was manufactured. FIG. 33 shows a circuit diagram of a 6-bit digital data driver. The digital data driver of this embodiment includes a clock signal line and a clock generation circuit, a shift register circuit, a NOR gate, a digital video signal line, a latch circuit 1, a latch pulse line, a latch circuit 2, a reset line 1, an AND gate, and a reference potential line. , Reset line 2, 6-bit D / A converter based on capacitance division, CMOS
It is composed of an analog switch, a common potential line, and a source line reset transistor. The output from the CMOS analog switch is connected to the source line of the pixel section.
D / A converter section of the volume is formed by using the gate insulating film, satisfying a relationship of C 0 = C 1/2 = C 2/4 = C 3/8 = C 4/16 = C 5/32, this The halftone is expressed by a combination of capacities. A digital video signal output from a video random access memory (VRAM) of a computer can be directly input to the digital video signal line. A liquid crystal panel using the thus obtained active matrix substrate as one of a pair of substrates was manufactured. The liquid crystal sandwiched between the pair of substrates is a TN type liquid crystal, and a liquid crystal panel of a normally white mode (white display when no voltage is applied to the liquid crystal).
Since the present invention is characterized by high uniformity of the gate oxide film, the uniformity of such a liquid crystal panel sensitive to the variation of the gate insulating film was verified.
【００７５】得られた液晶パネルを外部配線と接続し液
晶表示装置を製造した。その結果N型TFTとP型TFTのオン
抵抗とトランジスタ容量が共々同等で、しかもTFTが高
性能で有り、更にトランジスタの寄生容量が窮めて小さ
く、加えて基板全面で特成憧が均一で有る為、6ビット
デジタルデータドライバーも走査ドライバーも広い動作
領域で正常に動作し、表示品質の高い液晶表示装置が出
来上がった。特に、懸念されるゲート絶縁膜の膜厚のば
らつきに伴う中間調のむらは視認限界以下であった。又
アクティブマトリクス基板の製造工程も安定しているの
で液晶表示装置を安定的に、且つ低コストにて製造する
事が可能と成った。The obtained liquid crystal panel was connected to external wiring to manufacture a liquid crystal display device. As a result, the on-resistance and the transistor capacity of the N-type TFT and the P-type TFT are equal to each other, the TFT has high performance, the parasitic capacitance of the transistor is extremely small, and the special characteristics are uniform over the entire substrate. As a result, both the 6-bit digital data driver and the scanning driver operated normally in a wide operating area, and a liquid crystal display device with high display quality was completed. In particular, the unevenness of the halftone due to the concerned variation in the thickness of the gate insulating film was below the visual limit. In addition, since the manufacturing process of the active matrix substrate is stable, the liquid crystal display device can be manufactured stably and at low cost.
【００７６】このように、本例のTFTの製造方法におい
て、ゲート絶縁膜を形成する際には、プラズマ化学気相
堆積法を用いるとともに、シリコンを供給するためのガ
スとしてTEOSを用い、かつ、プラズマを発生させるため
の電極間距離を12．7mｍ以下とすると、従来行われてき
た評価結果からすれば、膜特性が低下すると見做されて
いた条件範囲であるにもかかわらず、成膜速度および膜
厚の均一性を犠牲にすることなく、膜中の空間電荷や膜
界面の界面電荷の影響を抑えることができることが確認
できた。また、繰り返し行ったその他のアニール実験の
結果によれば、プラズマを発生させるための電極間距離
を約15mm以下とすれば、成膜速度および膜厚の均一性を
犠牲にすることなく、膜中および膜界面の電荷の影響な
どを減少させることができることも確認できた。従っ
て、かかる成膜条件によれば、低温プロセスでありなが
ら、熱酸化膜と同等以上の膜特性を有するシリコン酸化
膜を形成できるので、安定したオン電流特性やオフリー
ク電流特性などを有するTFTを大きな基板上に高い生産
性をもって製造することができる。それ故、本例によれ
ば、液晶表示パネルなどの大面積化および低価格化を実
現することができる。As described above, in the TFT manufacturing method of this example, when forming the gate insulating film, the plasma chemical vapor deposition method is used, TEOS is used as a gas for supplying silicon, and If the distance between the electrodes for generating plasma is set to 12.7 mm or less, the film formation rate is considered to be degraded according to the evaluation results performed conventionally, even though the film is in a condition range in which the film characteristics are considered to deteriorate. It was also confirmed that the influence of the space charge in the film and the interface charge at the film interface can be suppressed without sacrificing the uniformity of the film thickness. According to the results of other repeated annealing experiments, if the distance between the electrodes for generating plasma is set to about 15 mm or less, the film deposition rate and film thickness uniformity are not sacrificed. It was also confirmed that the influence of the charge at the film interface can be reduced. Therefore, according to such film formation conditions, a silicon oxide film having film characteristics equal to or higher than that of a thermal oxide film can be formed even in a low-temperature process, so that a TFT having stable on-current characteristics, off-leak current characteristics, and the like can be greatly reduced. It can be manufactured with high productivity on a substrate. Therefore, according to this example, it is possible to realize a large area and a low price of the liquid crystal display panel and the like.
【００７７】また、ゲート絶縁膜を形成するにあたっ
て、プラズマ化学気相堆積法を用いるとともに、シリコ
ンを供給するためのガスとしてTOESを用い、かつ、反応
室内の圧力を650mTorr以下とすると、低温プロセスであ
りながら、成膜速度およびフラットバンド電圧のうちの
一方をほとんど犠牲にすることなく、他方を改善するこ
とができる。この場合でも、膜厚の均一性は犠牲になら
ない。また、繰り返し行ったその他の実験結果によれ
ば、反応室内の圧力を約700mTorr以下とすれば、同様な
結果を得ることができることも確認できた。In forming a gate insulating film, plasma chemical vapor deposition is used, and TOES is used as a gas for supplying silicon, and the pressure in the reaction chamber is set to 650 mTorr or less. At the same time, one of the deposition rate and the flat band voltage can be improved without sacrificing the other. Even in this case, the uniformity of the film thickness is not sacrificed. According to the results of other repeated experiments, it was confirmed that similar results could be obtained if the pressure in the reaction chamber was set to about 700 mTorr or less.
【００７８】さらに、平行平板電極の電極間距離が約15
mm以下、かつ、反応室の圧力が約700mTorr以下の条件下
であれば、低温プロセスでありながら、パワーを小さく
するほど、膜厚の均一性を向上することができるという
利点がある。この場合でも、成膜速度を低下させること
なく、また、フラットバンド電圧のずれを増大させるこ
とがない。Further, the distance between the parallel plate electrodes is about 15
Under a condition of not more than mm and a pressure of the reaction chamber of not more than about 700 mTorr, there is an advantage that the lower the power, the more uniform the film thickness can be, even in a low temperature process. Even in this case, the film forming speed is not reduced, and the deviation of the flat band voltage is not increased.
【００７９】なお、平行平板電極の電極間距離は5mm以
上、反応室の圧力は100mTorr以上が好ましい。The distance between the parallel plate electrodes is preferably 5 mm or more, and the pressure in the reaction chamber is preferably 100 mTorr or more.
【００８０】[0080]
【発明の効果】以上説明したように、本発明に係るTFT
の製造方法では、ゲート絶縁膜の形成工程において、プ
ラズマ化学気相堆積法を用いるとともに、シリコンを供
給するためのガスとしてテトラエトキシシランを用い、
かつ、プラズマを発生させるための電極間距離を約15mm
以下とすることに特徴を有する。かかる構成によれば、
従来行われてきた評価結果からすれば、膜特性が低下す
ると点做されていた条件範囲であるにもかかわらず、成
膜速度および膜圧の均一性を犠牲にすることなく、膜中
の空間電荷や膜界面の界面電荷の影響を抑えることがで
きるので、低温プロセスでありながら、熱酸化膜と同等
以上の膜特性を有するシリコン酸化膜を形成できる。そ
れ故、安定したオン電流特性やオフリーク電流特性など
を有するTFTを大きな基板上に高い生産性をもって製造
することができる。As described above, the TFT according to the present invention
In the manufacturing method of (1), in the step of forming the gate insulating film, while using a plasma enhanced chemical vapor deposition method, using tetraethoxysilane as a gas for supplying silicon,
In addition, the distance between electrodes for generating plasma is about 15 mm
It is characterized by the following. According to such a configuration,
According to the evaluation results that have been performed conventionally, despite the fact that the film is in the condition range in which the film characteristics are considered to be degraded, the space in the film is not sacrificed without sacrificing the uniformity of the film forming speed and the film pressure. Since the influence of charges and interface charges at the film interface can be suppressed, a silicon oxide film having film characteristics equal to or higher than that of a thermal oxide film can be formed even in a low-temperature process. Therefore, a TFT having stable on-current characteristics, off-leak current characteristics, and the like can be manufactured on a large substrate with high productivity.
【００８１】また、ゲート絶縁膜の形成工程において、
プラズマ化学気相堆積法を用いるとともに、この工程で
は、シリコンを供給するためのガスとしてTEOSを用い、
かつ、反応室内の圧力を650mTorr以下とすると、成膜速
度およびフラットバンド電圧のずれうちの一方を大きく
犠牲にすることなく、他方を改善することができる。0
この場合でも、膜厚の均一性は犠牲にならないので、低
温プロセスでありながら、安定したオン電流特性やオフ
リーク電流特性などを有するTFTを大きな基板上に高い
生産性をもって製造することができる。In the step of forming the gate insulating film,
In addition to using plasma enhanced chemical vapor deposition, this process uses TEOS as a gas to supply silicon,
In addition, when the pressure in the reaction chamber is 650 mTorr or less, one of the deviations in the film forming speed and the flat band voltage can be improved without sacrificing the other largely. 0
Even in this case, uniformity of the film thickness is not sacrificed, so that a TFT having stable on-current characteristics, off-leak current characteristics, and the like can be manufactured on a large substrate with high productivity even in a low-temperature process.
【００８２】また、平行平板電極の電極間距離が約15mm
以下、かつ、反応室の圧力が約700mTorr以下の条件下で
あれば、パワーを小さくするほと、膜厚の均一性を向上
することができる。それ故、低温プロセスでありなが
ら、安定したオン電流特性やオフリーク電流特性などを
有するTFTを大きな基板上により高い生産性をもって製
造することができる。The distance between the parallel plate electrodes is about 15 mm.
Under the condition that the pressure in the reaction chamber is about 700 mTorr or less, the uniformity of the film thickness can be improved by reducing the power. Therefore, a TFT having stable on-current characteristics and off-leak current characteristics, etc., can be manufactured on a large substrate with higher productivity even though it is a low-temperature process.
【００８３】また、前記の製造方法でアクティブマトリ
クス基板を製造すると、N型TFTとP型TFTのオン抵抗とト
ランジスタ容量が其々同等で、しかもTFTが高性能で有
り、更にトランジスタの寄生容量が窮めて小さく、加え
て基板全面で特性が均一で有る為、走査ドライバーも広
い動作領域で正常に動作し、表示品質の高い液晶表示装
置が出来上がった。特にゲート絶縁膜の膜厚のばらつき
に伴う中間調のむらが懸念される容量分割型の6ビット
デジタルデータドライバーも中間調のむらを視認限界以
下に保ったまま正常に動作した。従って、アクティブマ
トリクス基板に供給する信号をすべてデジタル化するこ
とが可能となり、消費電力の小さな液晶表示装置が可能
となった。又アクティブマトリクス基板の製造工程も安
定しているので液晶表示装置を安定的に、且つ底コスト
にて製造する事が可能と成った。When an active matrix substrate is manufactured by the above-described manufacturing method, the on-resistance and the transistor capacity of the N-type TFT and the P-type TFT are equal to each other, the TFT has high performance, and the parasitic capacitance of the transistor is further reduced. Since the size is extremely small and the characteristics are uniform over the entire surface of the substrate, the scanning driver operates normally in a wide operation area, and a liquid crystal display device with high display quality is completed. In particular, the capacity-divided 6-bit digital data driver, which is concerned about halftone unevenness due to variations in gate insulating film thickness, also operated normally with halftone unevenness kept below the visual limit. Therefore, all signals supplied to the active matrix substrate can be digitized, and a liquid crystal display device with low power consumption can be realized. Further, since the manufacturing process of the active matrix substrate is also stable, it has become possible to manufacture the liquid crystal display device stably at a low cost.
【図1】TFTの製造方法の一例を模式的に示す工程断面図
である。FIG. 1 is a process cross-sectional view schematically illustrating an example of a method for manufacturing a TFT.
【図2】プラズマ化学気相堆積装置の反応室付近の概略
平面図である。FIG. 2 is a schematic plan view around a reaction chamber of the plasma enhanced chemical vapor deposition apparatus.
【図3】図2のA−A′線における断面図である。FIG. 3 is a sectional view taken along line AA ′ of FIG. 2;
【図4】本発明の実施例（検討1）において、成膜時の基
板温度と成膜速度との関係を示すグラフである。FIG. 4 is a graph showing a relationship between a substrate temperature and a film formation rate during film formation in an example (Study 1) of the present invention.
【図5】本発明の実施例（検討1）において、成膜時の基
板温度と理想的なフラットバンド電圧からのずれとの関
係を示すグラフである。FIG. 5 is a graph showing a relationship between a substrate temperature during film formation and a deviation from an ideal flat band voltage in an example (Study 1) of the present invention.
【図6】本発明の実施例（検討1）において、成膜時の基
板温度と膜厚のばらつきとの関係を示すグラフである。FIG. 6 is a graph showing a relationship between a substrate temperature during film formation and a variation in film thickness in an example (Study 1) of the present invention.
【図7】本発明の実施例（検討2）において、成膜時の酸
素ガスの流量と成膜速度との関係を示すグラフである。FIG. 7 is a graph showing the relationship between the flow rate of oxygen gas during film formation and the film formation rate in an example (Study 2) of the present invention.
【図8】本発明の実施例（検討2）において、成膜時の酸
素ガスの流量と理想的なフラットバンド電圧からのずれ
との関係を示すグラフである。FIG. 8 is a graph showing the relationship between the flow rate of oxygen gas during film formation and the deviation from an ideal flat band voltage in the example (Study 2) of the present invention.
【図9】本発明の実施例（検討2）において、成膜時の酸
素ガスの流量と膜厚のばらつきとの関係を示すグラフで
ある。FIG. 9 is a graph showing the relationship between the flow rate of oxygen gas during film formation and the variation in film thickness in an example (Study 2) of the present invention.
【図10】本発明の実施例（検討3）において、成膜時のT
EOSガスの流量と成膜速度との関係を示すグラフであ
る。FIG. 10 is a graph showing the relationship between T and T at the time of film formation in the example (Study 3) of the present invention.
4 is a graph showing a relationship between a flow rate of an EOS gas and a film forming speed.
【図11】本発明の実施例（検討3）において、成膜時のT
EOSガスの流量と理想的なフラットバンド電圧からのず
れとの関係を示すグラフである。FIG. 11 is a graph showing the relationship between T and T at the time of film formation in the example (Study 3) of the present invention.
5 is a graph showing a relationship between a flow rate of an EOS gas and a deviation from an ideal flat band voltage.
【図12】本発明の実施例（検討3）において、戌膜時のT
EOSガスの流量と膜厚のばらつきとの関係を示すグラフ
である。FIG. 12 shows an example of the T of the present invention (Study 3) at the time of dog membrane.
5 is a graph showing a relationship between a flow rate of an EOS gas and a variation in film thickness.
【図13】本発明の実施例（検討4）において、成膜時のR
F電源のパワー（出力）の流量と成膜速度との関係を示
すグラフである。FIG. 13 is a graph showing the relationship between R and R during film formation in the example (Study 4) of the present invention.
5 is a graph showing a relationship between a flow rate of power (output) of an F power supply and a film forming speed.
【図14】本発明の実施例（検討4）において、成膜時のR
F電源のバワー（出力）と理想的なフラットバンド電圧
からのずれとの関係を示すグラフである。FIG. 14 is a graph showing the relationship between R and R at the time of film formation in the example (Study 4) of the present invention.
6 is a graph showing the relationship between the power (output) of the F power supply and the deviation from an ideal flat band voltage.
【図15】本発明の実施例（検討4）において、成膜時のR
F電源のパワー（出力）と膜厚のばらつきとの関係を示
すグラフである。FIG. 15 is a graph illustrating the relationship between R and R during film formation in the example (Study 4) of the present invention.
5 is a graph showing the relationship between the power (output) of an F power supply and the variation in film thickness.
【図16】本発明の実施例（検討5）において、成膜時の
反応室の圧力と成膜速度との関係を示すグラフである。FIG. 16 is a graph showing a relationship between a pressure in a reaction chamber and a film formation rate during film formation in an example (Study 5) of the present invention.
【図17】本発明の実施例（検討5）において、成膜時の
反応室の庄力と理想的なフラットバンド電圧からのずれ
との関係を示すグラフである。FIG. 17 is a graph showing the relationship between the pushing force of the reaction chamber during film formation and the deviation from the ideal flat band voltage in the example (Study 5) of the present invention.
【図18】本発明の実施例（検討5）において、成膜時の
反応室の圧力と膜厚のばらつきとの関係を示すグラフで
ある。FIG. 18 is a graph showing a relationship between a pressure in a reaction chamber and a variation in film thickness during film formation in an example (Study 5) of the present invention.
【図19】本発明の実施例（検討6）において、成膜時の
電極間距離と成膜速度との関係を示すグラフである。FIG. 19 is a graph showing a relationship between a distance between electrodes during film formation and a film formation speed in an example (study 6) of the present invention.
【図20】本発明の実施例（検討6）において、成膜時の
電極間距離と理想的なフラットバンド電圧からのずれと
の陶係を示すグラフである。FIG. 20 is a graph showing a relationship between a distance between electrodes during film formation and a deviation from an ideal flat band voltage in an example (study 6) of the present invention.
【図21】本発明の実施例（検討6）において、成膜時の
電極間距離と膜厚のばらつきとの関係を示すグラフであ
る。FIG. 21 is a graph showing a relationship between a distance between electrodes during film formation and a variation in film thickness in an example (study 6) of the present invention.
【図22】本発明の実施例（検討7）において、成膜時の
反応室の圧力を600mTorr、650mTorrとしたとさのRF電源
のパワー（出力）と成膜速度との関係を示すグラフであ
る。FIG. 22 is a graph showing the relationship between the power (output) of the RF power supply and the film forming speed when the pressure in the reaction chamber during film formation was set to 600 mTorr and 650 mTorr in Example (Study 7) of the present invention. is there.
【図23】本発明の実施例〈検討7）にかて、成膜時の反
応室の圧力を600mTorr、650mTorrとしたときのRF電源の
パワー（出力）と理想的なフラットバンド電圧からのず
れとの関係を示すグラフである。FIG. 23 shows a deviation from the ideal flat band voltage and the power (output) of the RF power supply when the pressure in the reaction chamber during film formation was set to 600 mTorr or 650 mTorr according to the embodiment of the present invention (Study 7). 6 is a graph showing a relationship with the graph.
【図24】本発明の実施例（検討7）において、成膜時の
反応室の圧力を600mTorr、650mTorrとしたときのRF電源
のパワー（出力）と膜厚のばらつきとの関係を示すグラ
フである。FIG. 24 is a graph showing the relationship between the power (output) of the RF power supply and the variation in film thickness when the pressure in the reaction chamber during film formation is set to 600 mTorr and 650 mTorr in the example (Study 7) of the present invention. is there.
【図25】本発明の実施例（検討8）において、成膜時の
基板温度を300℃、313℃としたときのRF電源のパワー
〈出力〉と成膜速度との関係を示すグラフである。FIG. 25 is a graph showing the relationship between the power <output> of the RF power supply and the film formation speed when the substrate temperature during film formation is 300 ° C. and 313 ° C. in the example (Study 8) of the present invention. .
【図26】本発明の実施例（検討8）において、成膜時の
基板温度を300℃、313℃としたときのRF電源のパワー
（出力）と理想的なフラットバンド電圧からのずれとの
関係を示すグラフである。FIG. 26 shows the difference between the power (output) of the RF power supply and the deviation from the ideal flat band voltage when the substrate temperature during film formation was set to 300 ° C. and 313 ° C. in the example (Study 8) of the present invention. It is a graph which shows a relationship.
【図27】本発明の実施例（検討8）において、成膜時の
基板温度を300℃、313℃としたときのRF電源のパワー
（出力）と膜厚のばらつきとの関係を示すグラフであ
る。FIG. 27 is a graph showing the relationship between the power (output) of the RF power supply and the variation in the film thickness when the substrate temperature during film formation is 300 ° C. and 313 ° C. in the example (Study 8) of the present invention. is there.
【図28】本発明の検討範囲を説明する図で、反応室の圧
力と一成膜速度の関係を示すグラフである。FIG. 28 is a diagram for explaining a study range of the present invention, and is a graph showing a relationship between a pressure in a reaction chamber and one film formation rate.
【図29】TFTのオン電流とゲート絶縁膜の関係を示した
グラフである。FIG. 29 is a graph showing a relationship between an on-state current of a TFT and a gate insulating film.
【図30】TFTのオフ電流とゲート絶縁膜の関係を示した
グラフである。FIG. 30 is a graph showing the relationship between the off-state current of a TFT and a gate insulating film.
【図31】TFTを用いた液晶表示装置の一画素の等価回路
を示した図である。FIG. 31 is a diagram illustrating an equivalent circuit of one pixel of a liquid crystal display device using a TFT.
【図32】本発明の実施例（検討9）において、成膜後の
アニール温度とフラットバンド電圧のずれの関係を示す
グラフである。FIG. 32 is a graph showing the relationship between the annealing temperature after film formation and the deviation of the flat band voltage in Example (Study 9) of the present invention.
【図33】本発明の実施例（検討10）におけるアクティブ
マトリクス基板の等価回路図である。FIG. 33 is an equivalent circuit diagram of an active matrix substrate in an example (Study 10) of the present invention.
【符号の説明】 １１，２０５・・・基板 １３・・・シリコン酸化膜 １４・・・ゲート絶縁膜 １５・・・ゲート電極 １６・・・ソ−ス・ドレイン領域 ２００・・・プラズマＣＶＤ装置 ２０１・・・反応室 ２０３・・・下部平板電極 ２０４・・・上部平板電極 ２０６・・・シャドーフレーム ２０７・・・ヒーター ２１３・・・発振源[Description of Reference Numerals] 11, 205: substrate 13: silicon oxide film 14: gate insulating film 15: gate electrode 16: source / drain region 200: plasma CVD apparatus 201 … Reaction chamber 203… lower plate electrode 204… upper plate electrode 206… shadow frame 207… heater 213… oscillation source
Claims (5)
イン領域に接続するチャネル領域と、該チャネル領域に
ゲート絶縁膜を介して対峙するゲート電極とを備える薄
膜トランジスタの製造方法において、前記ゲート絶縁膜
の形成工程は、前記基板をプラズマ発生させるための電
極上に押さえ部材により固定した状態で、プラズマ化学
気相堆積法によりシリコン酸化物を形成することを特徴
とする薄膜トランジスタの製造方法。1. A method for manufacturing a thin film transistor, comprising: a channel region connected to at least a source region and a drain region on a substrate; and a gate electrode opposed to the channel region via a gate insulating film. In the method, a silicon oxide is formed by a plasma enhanced chemical vapor deposition method while the substrate is fixed on an electrode for generating plasma by a pressing member.
イン領域に接続するチャネル領域と、該チャネル領域に
ゲート絶縁膜を介して対峙するゲート電極とを備える薄
膜トランジスタの製造方法において、前記ゲート絶縁膜
の形成工程は、前記基板をプラズマ発生させるための電
極上に押さえ部材により固定した状態で、シリコンを供
給するための電極間距離を１５ｍｍ以下とした条件下で
のプラズマ化学気相堆積法によりシリコン酸化物を形成
することを特徴とする薄膜トランジスタの製造方法。2. A method of manufacturing a thin film transistor, comprising: a channel region on a substrate connected to at least a source region and a drain region; and a gate electrode facing the channel region via a gate insulating film. In the step, while the substrate is fixed on an electrode for generating plasma by a pressing member, a silicon oxide is formed by a plasma-enhanced chemical vapor deposition method under a condition that a distance between electrodes for supplying silicon is set to 15 mm or less. Forming a thin film transistor.
イン領域に接続するチャネル領域と、該チャネル領域に
ゲート絶縁膜を介して対峙するゲート電極とを備える薄
膜トランジスタの製造方法において、前記ゲート絶縁膜
の形成工程は、前記基板をプラズマ発生させるための電
極上に押さえ部材により固定した状態で、シリコンを供
給するための原料ガスとしてテトラエトキシシランを用
いるとともに、反応室内を７００ｍＴｏｒｒより低い圧
力とした条件下でのプラズマ化学気相化学気相堆積法に
よりシリコン酸化物を形成することを特徴とする薄膜ト
ランジスタの製造方法。3. A method for manufacturing a thin film transistor, comprising: a channel region connected to at least a source region and a drain region on a substrate; and a gate electrode facing the channel region via a gate insulating film. In the step, while the substrate is fixed on an electrode for generating plasma by a pressing member, tetraethoxysilane is used as a source gas for supplying silicon, and the reaction chamber is set to a pressure lower than 700 mTorr. Forming a silicon oxide by a plasma chemical vapor deposition method.
を７００ｍＴｏｒｒより低い圧力とした条件下でのプラ
ズマ化学気相堆積法によりシリコン酸化物を形成するこ
とを特徴とする請求項１記載の薄膜トランジスタの製造
方法。4. The method according to claim 1, wherein in the step of forming the gate insulating film, silicon oxide is formed by plasma enhanced chemical vapor deposition under a condition in which the pressure in the reaction chamber is lower than 700 mTorr. A method for manufacturing a thin film transistor.
給するための原料ガスとして酸素ガスを用いてシリコン
酸化物を形成することを特徴とする請求項１乃至４記載
の薄膜トランジスタの製造方法。5. The method for manufacturing a thin film transistor according to claim 1, wherein in the step of forming the gate insulating film, a silicon oxide is formed using an oxygen gas as a source gas for supplying oxygen. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000355756A JP2001217429A (en) | 1995-08-04 | 2000-11-22 | Method of manufacturing thin film transistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-199818 | 1995-08-04 | ||
| JP19981895 | 1995-08-04 | ||
| JP2000355756A JP2001217429A (en) | 1995-08-04 | 2000-11-22 | Method of manufacturing thin film transistor |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50501197A Division JP3708554B2 (en) | 1995-08-04 | 1996-08-05 | Thin film transistor manufacturing method |
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| JP2001217429A true JP2001217429A (en) | 2001-08-10 |
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Family Applications (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101436904B1 (en) * | 2012-12-28 | 2014-09-02 | 주식회사 에스에프에이 | Deposition system for manufacturing oled |
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2000
- 2000-11-22 JP JP2000355756A patent/JP2001217429A/en active Pending
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