JP2001217392A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、ＣＭＯＳ（相補型ＭＯＳ）ゲートア
レイを基本構成要素とする論理集積回路装置等ならびに
その低消費電力化に利用して特に有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, for example, a logic integrated circuit device having a CMOS (complementary MOS) gate array as a basic component and a particularly effective use of the device for reducing power consumption. About technology.
【０００２】[0002]
【従来の技術】Ｐチャンネル型及びＮチャンネル型のＭ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）が組み合わされて
なるＣＭＯＳ論理ゲートがある。また、このようなＣＭ
ＯＳ論理ゲートを多数搭載してなるＣＭＯＳゲートアレ
イがあり、このようなＣＭＯＳゲートアレイを基本構成
要素とするマイクロコンピュータ等の論理集積回路装置
がある。2. Description of the Related Art P-channel type and N-channel type M
There is a CMOS logic gate in which an OSFET (Metal Oxide Semiconductor Field Effect Transistor; in this specification, a MOSFET is a general term for an insulated gate field effect transistor) is used. Also, such CM
There is a CMOS gate array in which a large number of OS logic gates are mounted, and there is a logic integrated circuit device such as a microcomputer using such a CMOS gate array as a basic component.
【０００３】[0003]
【発明が解決しようとする課題】近年、ＣＭＯＳゲート
アレイつまりこれを基本構成要素とするマイクロコンピ
ュータ等の論理集積回路装置は大規模化・高速化の一途
にあり、そのクロック信号分配系回路では、例えば、比
較的周波数の低い外部クロック信号をもとに、これに位
相同期されかつその所定数倍の周波数の内部クロック信
号をＰＬＬ（フェーズ・ロックド・ループ）回路によっ
て生成したり、クロック信号分配系回路を各論理ゲート
のファンアウトが同一となるべくツリー状に接続して、
半導体基板面の各部におけるクロックスキューを低減す
る方法がとられる。In recent years, a CMOS gate array, that is, a logic integrated circuit device such as a microcomputer using the CMOS gate array as a basic component has been increasing in scale and speed. For example, based on an external clock signal having a relatively low frequency, an internal clock signal which is phase-locked to the external clock signal and has a frequency several times higher than that of the external clock signal is generated by a PLL (phase locked loop) circuit, or a clock signal distribution system. Connect the circuits in a tree shape so that each logic gate has the same fanout,
A method of reducing clock skew in each part of the semiconductor substrate surface is adopted.
【０００４】ところが、これまでの論理集積回路装置で
は、図８に例示されるように、例えば半導体基板ＣＨＩ
Ｐの配置領域４にキャッシュメモリやＲＡＭ（ランダム
アクセスメモリ）等のマクロセルが配置され、クロック
信号分配系回路のセルＡ、すなわちセルＣＡ４１及びＣ
Ａ４２を構成するＣＭＯＳ論理ゲートつまりドライバの
ファンアウト所要数が少なくなった場合、その前段の入
力ゲートのファンアウト数が例えば４となるように通常
のドライバが接続される。However, in the conventional logic integrated circuit device, for example, as shown in FIG.
A macro cell such as a cache memory or a RAM (random access memory) is arranged in the arrangement area 4 of P, and the cell A of the clock signal distribution system circuit, that is, the cells CA 41 and C
When the required number of CMOS logic gates constituting A42, that is, the required number of drivers of the driver is reduced, a normal driver is connected so that the number of fans of the input gate at the preceding stage is, for example, four.
【０００５】言うまでもなく、セルＣＡ４１及びＣＡ４
２のドライバとなる出力ゲートは、図３の実施例に示さ
れる出力ゲートＯＧ１〜ＯＧ４と同様にＣＭＯＳインバ
ータからなり、クロック信号のレベル反転時には、一時
的に大きな貫通電流を流す。この貫通電流の総量は、論
理集積回路装置の大規模化・高速化が進むにしたがって
大きくなり、これによってＣＭＯＳゲートアレイひいて
は論理集積回路装置の低消費電力化が阻害される。ま
た、これに対処するため、例えば不要なドライバを削除
すると、対応するノードの負荷容量が小さくなり、クロ
ックスキューが大きくなって、論理集積回路装置の高速
化が制限される。Needless to say, cells CA41 and CA4
The output gate serving as the driver 2 is composed of a CMOS inverter like the output gates OG1 to OG4 shown in the embodiment of FIG. 3 and temporarily flows a large through current when the level of the clock signal is inverted. The total amount of the through current increases as the scale and speed of the logic integrated circuit device increase, which hinders the reduction in power consumption of the CMOS gate array and the logic integrated circuit device. To cope with this, if an unnecessary driver is deleted, for example, the load capacity of the corresponding node decreases, the clock skew increases, and the speeding up of the logic integrated circuit device is limited.
【０００６】この発明の目的は、その高速性を阻害する
ことなく、クロック信号分配系回路を備えるＣＭＯＳゲ
ートアレイ及びこれを基本構成要素とする論理集積回路
装置等の低消費電力化を図ることにある。An object of the present invention is to reduce the power consumption of a CMOS gate array having a clock signal distribution system circuit and a logic integrated circuit device including the CMOS gate array as a basic component without impairing the high-speed operation. is there.
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えばＣＭＯＳゲートアレイ
を基本構成要素とし、そのファンアウト数が同一となる
べくＣＭＯＳ論理ゲートがツリー状に接続されてなるク
ロック信号分配系回路を備える論理集積回路装置等にお
いて、その前段のＣＭＯＳ論理ゲートのファンアウト数
を調整するために設けられ、その後段に駆動すべきＣＭ
ＯＳ論理ゲートが接続されないＣＭＯＳ論理ゲートを、
例えばそのソース及びドレインが回路の電源電圧に結合
されるＰチャンネル型の第１のＭＯＳＦＥＴ、及びその
ソース及びドレインが回路の接地電位に結合され、その
ゲートが第１のＭＯＳＦＥＴのゲートに結合されるＮチ
ャンネル型の第２のＭＯＳＦＥＴからなるダミーゲート
に置き換える。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, for example, in a logic integrated circuit device or the like including a clock signal distribution system circuit in which a CMOS gate array is a basic component and CMOS logic gates are connected in a tree so that the number of fanouts is the same, the CMOS logic of the preceding stage is used. CM that is provided to adjust the number of fan-outs of the gate and that should be driven in the subsequent stage
A CMOS logic gate to which no OS logic gate is connected,
For example, a first P-channel MOSFET whose source and drain are coupled to the power supply voltage of the circuit, and whose source and drain are coupled to the ground potential of the circuit, and whose gate is coupled to the gate of the first MOSFET. Replace with a dummy gate composed of an N-channel type second MOSFET.
【０００９】上記した手段によれば、通常のドライバと
ほぼ同一の入力容量を有し、しかも貫通電流を流さない
ダミーゲートにより、クロック信号分配系回路の各ノー
ドのファンアウト数を調整し、均一化することができ
る。この結果、その高速性を阻害することなく、論理集
積回路装置等の低消費電力化を図り、論理集積回路装置
を含むシステムの低消費電力化を図ることができるとと
もに、電源装置及びその放熱機構を小型化し、システム
の小型化を図ることができる。According to the above-mentioned means, the number of fan-outs at each node of the clock signal distribution system circuit is adjusted by the dummy gate having substantially the same input capacitance as that of a normal driver and through which a through current does not flow. Can be As a result, the power consumption of the logic integrated circuit device and the like can be reduced without impairing the high-speed operation, the power consumption of the system including the logic integrated circuit device can be reduced, and the power supply device and the heat radiation mechanism thereof And the size of the system can be reduced.
【００１０】[0010]
【発明の実施の形態】図１には、この発明が適用された
論理集積回路装置（半導体集積回路装置）の第１の実施
例の基板配置図が示されている。また、図２には、図１
の論理集積回路装置のクロック信号分配系回路の接続形
態及び配置を説明するための一実施例の接続図が示さ
れ、図３には、図１の論理集積回路装置に含まれるセル
Ａ（第１のセル）、つまりセルＣＡ１の一実施例の回路
図が示されている。これらの図をもとに、この実施例の
論理集積回路装置の基板配置とそのクロック信号分配系
回路の具体的構成及び配置ならびにその特徴について説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a board layout of a first embodiment of a logic integrated circuit device (semiconductor integrated circuit device) to which the present invention is applied. FIG. 2 also shows FIG.
FIG. 3 is a connection diagram illustrating an example of a connection configuration and an arrangement of a clock signal distribution system circuit of the logic integrated circuit device of FIG. 1 cell), that is, a circuit diagram of one embodiment of the cell CA1 is shown. With reference to these figures, the board arrangement of the logic integrated circuit device of this embodiment and the specific configuration and arrangement of the clock signal distribution system circuit and its features will be described.
【００１１】なお、この実施例の論理集積回路装置は、
特に制限されないが、ＣＭＯＳゲートアレイを基本構成
要素として構成され、例えばマイクロコンピュータとし
て機能する。また、論理集積回路装置に含まれる他のセ
ルＡ、つまりセルＣＡ１１〜ＣＡ１２，ＣＡ２１〜ＣＡ
２２，ＣＡ３１〜ＣＡ３２ならびにＣＡ４１〜ＣＡ４２
は、図３のセルＣＡ１と同一の回路構成とされ、同一の
遅延特性を有する。さらに、配置領域及び各セル等の配
置に関する以下の記述では、図の位置関係をもって半導
体基板面上での上下左右を表す。以下の回路図におい
て、そのゲート部に丸印が付されるＭＯＳＦＥＴはＰチ
ャンネル型であって、丸印の付されないＮチャンネルＭ
ＯＳＦＥＴと区別して示される。The logic integrated circuit device of this embodiment is
Although not particularly limited, a CMOS gate array is configured as a basic component, and functions as, for example, a microcomputer. Further, other cells A included in the logic integrated circuit device, that is, cells CA11 to CA12, CA21 to CA
22, CA31 to CA32 and CA41 to CA42
Has the same circuit configuration as the cell CA1 in FIG. 3, and has the same delay characteristics. Further, in the following description regarding the arrangement region and the arrangement of each cell, etc., the upper, lower, left and right on the semiconductor substrate surface are represented by the positional relationship in the drawing. In the following circuit diagrams, the MOSFETs whose gates are marked with circles are P-channel MOSFETs,
It is shown separately from the OSFET.
【００１２】まず図１において、この実施例の論理集積
回路装置は、特に制限されないが、半導体基板ＣＨＩＰ
面上に田の字状に想定される四つの配置領域を有する。
この実施例において、四つの配置領域は、すべてゲート
アレイからなり、列状に配置された多数のＣＭＯＳ論理
ゲートや、これらのＣＭＯＳ論理ゲートが組み合わされ
てなる所定数のフリップフロップなどを含む。First, referring to FIG. 1, the logic integrated circuit device of this embodiment is not particularly limited, but the semiconductor substrate CHIP
On the surface, there are four arrangement areas assumed to be in the shape of a cross.
In this embodiment, the four arrangement regions are all formed of a gate array and include a large number of CMOS logic gates arranged in a column and a predetermined number of flip-flops obtained by combining these CMOS logic gates.
【００１３】特に制限されないが、この実施例の論理集
積回路装置は、外部供給される比較的低い周波数の外部
クロック信号をもとに、この外部クロック信号に位相同
期されその所定数倍の周波数を有する内部クロック信号
ＩＣＫを生成するＰＬＬ回路ＰＬＬを備える。ＰＬＬ回
路ＰＬＬの出力信号たる内部クロック信号ＩＣＫは、半
導体基板ＣＨＩＰ面の中央部に配置されたセルＡ、つま
りセルＣＡ１に入力された後、四つの配置領域１ないし
配置領域４に分配される。Although not particularly limited, the logic integrated circuit device of this embodiment is phase-locked to an external clock signal of a relatively low frequency supplied from the outside and phase-locked to the external clock signal by a predetermined number of times. And a PLL circuit for generating an internal clock signal ICK. An internal clock signal ICK, which is an output signal of the PLL circuit PLL, is input to a cell A, that is, a cell CA1, which is arranged at the center of the semiconductor substrate CHIP surface, and is then distributed to four arrangement areas 1 to 4.
【００１４】半導体基板ＣＨＩＰ面の配置領域１ないし
配置領域４には、特に制限されないが、図２に示される
ように、クロック信号の供給を必要とする所定数のフリ
ップフロップがそれぞれ分散して配置され、各配置領域
のほぼ中央部には、クロック信号分配系回路を構成する
それぞれ２個のセルＡ、つまりセルＣＡ１１〜ＣＡ１
２，ＣＡ２１〜ＣＡ２２，ＣＡ３１〜ＣＡ３２ならびに
ＣＡ４１〜ＣＡ４２が配置される。なお、各配置領域の
フリップフロップは、クロック信号分配系回路を介して
伝達される内部クロック信号に従って、対応する図示さ
れない入力信号をそれぞれ取り込み、所定の順序回路を
構成する。Although not particularly limited, as shown in FIG. 2, a predetermined number of flip-flops which need to supply a clock signal are distributed and arranged in the arrangement regions 1 to 4 on the semiconductor substrate CHIP surface. In each of the arrangement regions, approximately two cells A constituting the clock signal distribution system circuit, that is, cells CA11 to CA1
2, CA21 to CA22, CA31 to CA32, and CA41 to CA42 are arranged. Note that the flip-flops in each arrangement region take in corresponding corresponding input signals (not shown) according to the internal clock signal transmitted through the clock signal distribution system circuit, and configure a predetermined sequential circuit.
【００１５】ここで、セルＡ、つまりセルＣＡ１，ＣＡ
１１〜ＣＡ１２，ＣＡ２１〜ＣＡ２２，ＣＡ３１〜ＣＡ
３２ならびにＣＡ４１〜ＣＡ４２は、特に制限されない
が、図３のセルＣＡ１に代表されるように、ともにＣＭ
ＯＳインバータからなる１個の入力ゲートＩＧと４個の
ドライバつまり出力ゲートＯＧ１〜ＯＧ４とを含む。こ
のうち、入力ゲートＩＧの入力端子は、セルＣＡ１の入
力端子ｉｎとなって、例えばＰＬＬ回路ＰＬＬから内部
クロック信号ＩＣＫが供給され、その出力信号は、４個
の出力ゲートＯＧ１〜ＯＧ４の入力端子に供給される。
出力ゲートＯＧ１〜ＯＧ４の出力信号は、出力信号ｏｕ
ｔ１ないしｏｕｔ４となって、後段のセルＣＡ１１〜Ｃ
Ａ１２，ＣＡ２１〜ＣＡ２２，ＣＡ３１〜ＣＡ３２ある
いはＣＡ４１〜ＣＡ４２つまりはその入力ゲートにそれ
ぞれ供給される。Here, cell A, that is, cells CA1, CA
11 to CA12, CA21 to CA22, CA31 to CA
32 and CA41 to CA42 are not particularly limited. However, as represented by the cell CA1 in FIG.
It includes one input gate IG composed of an OS inverter and four drivers, that is, output gates OG1 to OG4. Of these, the input terminal of the input gate IG is the input terminal in of the cell CA1, for example, the internal clock signal ICK is supplied from the PLL circuit PLL, and its output signal is the input terminal of the four output gates OG1 to OG4. Supplied to
Output signals of the output gates OG1 to OG4 are output signals ou
From t1 to out4, cells CA11 to CAC at the subsequent stage
A12, CA21 to CA22, CA31 to CA32 or CA41 to CA42, that is, are supplied to their input gates, respectively.
【００１６】次に、半導体基板ＣＨＩＰ面の配置領域１
に設けられたセルＣＡ１１及びＣＡ１２の出力信号ｏｕ
ｔ１〜ｏｕｔ４は、その近辺に配置された最大５個のフ
リップフロップのクロック入力端子にそれぞれ共通に供
給される。また、配置領域２に設けられたセルＣＡ２１
及びＣＡ２２の出力信号ｏｕｔ１〜ｏｕｔ４は、やはり
その近辺に配置された最大５個のフリップフロップのク
ロック入力端子にそれぞれ共通に供給される。同様に、
半導体基板ＣＨＩＰ面の配置領域３に設けられたセルＣ
Ａ３１及びＣＡ３２の出力信号ｏｕｔ１〜ｏｕｔ４は、
その近辺に配置された最大５個のフリップフロップのク
ロック入力端子にそれぞれ共通に供給される。また、配
置領域４に設けられるセルＣＡ４１及びＣＡ４２の出力
信号ｏｕｔ１〜ｏｕｔ４は、やはりその近辺に配置され
た最大５個のフリップフロップのクロック入力端子にそ
れぞれ共通に供給される。Next, an arrangement region 1 on the semiconductor substrate CHIP surface
Output signals ou of cells CA11 and CA12 provided in
t1 to out4 are commonly supplied to clock input terminals of up to five flip-flops arranged in the vicinity thereof. Further, the cell CA21 provided in the arrangement region 2
And the output signals out1 to out4 of the CA 22 are commonly supplied to the clock input terminals of up to five flip-flops also arranged in the vicinity thereof. Similarly,
Cell C provided in arrangement region 3 on semiconductor substrate CHIP surface
Output signals out1 to out4 of A31 and CA32 are
The signals are commonly supplied to the clock input terminals of up to five flip-flops arranged in the vicinity. The output signals out1 to out4 of the cells CA41 and CA42 provided in the arrangement area 4 are commonly supplied to clock input terminals of up to five flip-flops arranged near the cells.
【００１７】これらのことから、ＰＬＬ回路ＰＬＬによ
り生成された内部クロック信号ＩＣＫは、セルＣＡ１，
ＣＡ１１〜ＣＡ１２，ＣＡ２１〜ＣＡ２２，ＣＡ３１〜
ＣＡ３２ならびにＣＡ４１〜ＣＡ４２を構成する合計４
段のＣＭＯＳ論理ゲートをそれぞれ経た後、ほぼ同数の
フリップフロップのクロック入力端子に供給される結果
となり、これによって半導体基板ＣＨＩＰ面の各部にお
けるクロックスキューが低減され、論理集積回路装置の
高速化が図られるが、このことは、前記図８に示したこ
れまでの論理集積回路装置の場合でも同様である。From these, the internal clock signal ICK generated by the PLL circuit PLL is applied to the cells CA1,
CA11-CA12, CA21-CA22, CA31-
A total of 4 comprising CA32 and CA41-CA42
After passing through the CMOS logic gates of the stages, respectively, the result is supplied to the clock input terminals of substantially the same number of flip-flops, whereby the clock skew in each part of the semiconductor substrate CHIP surface is reduced, and the speed of the logic integrated circuit device is increased. However, this is the same in the case of the conventional logic integrated circuit device shown in FIG.
【００１８】図４には、この発明が適用された論理集積
回路装置の第２の実施例の基板配置図が示されている。
また、図５には、図４の論理集積回路装置のクロック信
号分配系回路の接続形態及び配置を説明するための一実
施例の接続図が示され、図６及び図７には、図１の論理
集積回路装置に含まれるセルＢ（第２のセル）及びセル
Ｃ（第３のセル）、つまりセルＣＢ１及びＣＣ１の一実
施例の回路図がそれぞれ示されている。なお、本実施例
は、前記図１〜図３の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。FIG. 4 shows a board layout of a second embodiment of the logic integrated circuit device to which the present invention is applied.
FIG. 5 is a connection diagram of one embodiment for explaining the connection form and arrangement of the clock signal distribution system circuit of the logic integrated circuit device of FIG. 4, and FIG. 6 and FIG. Of the cell B (second cell) and cell C (third cell) included in the logic integrated circuit device of FIG. 1, that is, a circuit diagram of one embodiment of the cells CB1 and CC1. Note that this embodiment basically follows the embodiment of FIGS. 1 to 3, and therefore, a description will be added only for portions different from this.
【００１９】図４において、この実施例の論理集積回路
装置は、前記第１の実施例と同様、半導体基板ＣＨＩＰ
面上に田の字状に想定される四つの配置領域を有する。
このうち、配置領域１ないし配置領域３は、ともにゲー
トアレイからなり、列状に配置された多数のＣＭＯＳ論
理ゲートや、これらのＣＭＯＳ論理ゲートが組み合わさ
れてなる所定数のフリップフロップとを含む。しかし、
半導体基板ＣＨＩＰ面の右下部の配置領域４は、例えば
キャッシュメモリやＲＡＭ等のマクロセルからなり、内
部クロック信号を直接受けるフリップフロップの数は少
ない。In FIG. 4, the logic integrated circuit device of this embodiment has a semiconductor substrate CHIP as in the first embodiment.
On the surface, there are four arrangement areas assumed to be in the shape of a cross.
Of these, the arrangement regions 1 to 3 are each formed of a gate array, and include a large number of CMOS logic gates arranged in columns and a predetermined number of flip-flops obtained by combining these CMOS logic gates. But,
The arrangement region 4 at the lower right of the semiconductor substrate CHIP surface is composed of, for example, a macro cell such as a cache memory or a RAM, and the number of flip-flops directly receiving the internal clock signal is small.
【００２０】このため、配置領域１ないし配置領域３に
は、図５に示されるように、クロック信号の供給を必要
とする所定数のフリップフロップがそれぞれ分散して配
置され、各配置領域のほぼ中央部には、それぞれ２個の
セルＡ、つまりセルＣＡ１１〜ＣＡ１２，ＣＡ２１〜Ｃ
Ａ２２ならびにＣＡ３１〜ＣＡ３２が配置される。しか
し、配置領域４には、クロック信号を必要とするフリッ
プフロップが、その右隅に２個だけ配置され、その中央
部には、セルＣＡ１の出力を受ける１個のセルＢつまり
セルＣＢ１と、セルＣつまりセルＣＣ１とが配置され
る。For this reason, as shown in FIG. 5, a predetermined number of flip-flops that need to supply a clock signal are dispersedly arranged in the arrangement areas 1 to 3, and almost all of the arrangement areas are arranged. In the center, two cells A, that is, cells CA11 to CA12 and CA21 to C21 are respectively provided.
A22 and CA31 to CA32 are arranged. However, in the arrangement region 4, only two flip-flops requiring a clock signal are arranged at the right corner thereof, and in the center thereof, one cell B receiving the output of the cell CA1, that is, a cell CB1, Cell C, that is, cell CC1 is arranged.
【００２１】ここで、配置領域４に配置されるセルＢ、
つまりセルＣＢ１は、特に制限されないが、図６に示さ
れるように、ともに通常のＣＭＯＳインバータからなる
入力ゲートＩＧ及び出力ゲートＯＧ１と、３個のダミー
ゲートＤＧ１〜ＤＧ３とを含む。このうち、入力ゲート
ＩＧの入力端子は、セルＣＢ１の入力端子ｉｎに結合さ
れて例えばセルＣＡ１の出力信号ｏｕｔ１〜ｏｕｔ４の
一つを受け、その出力信号は、出力ゲートＯＧ１ならび
にダミーゲートＤＧ１〜ＤＧ３の入力端子に供給され
る。出力ゲートＯＧ１の出力信号は、出力信号ｏｕｔ１
となって配置領域４の２個のフリップフロップのクロッ
ク入力端子に供給される。Here, the cells B arranged in the arrangement area 4 are:
That is, the cell CB1 includes, but is not limited to, an input gate IG and an output gate OG1, both of which are normal CMOS inverters, and three dummy gates DG1 to DG3, as shown in FIG. Among them, the input terminal of the input gate IG is coupled to the input terminal in of the cell CB1 and receives, for example, one of the output signals out1 to out4 of the cell CA1, and the output signal is output to the output gate OG1 and the dummy gates DG1 to DG3. Is supplied to the input terminal of. The output signal of the output gate OG1 is the output signal out1.
And supplied to the clock input terminals of the two flip-flops in the arrangement area 4.
【００２２】この実施例において、セルＣＢ１を構成す
るダミーゲートＤＧ１〜ＤＧ３は、そのソース及びドレ
インが回路の電源電圧（第１の電源電圧）に結合される
ＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４あるいはＰ５（第
１のＭＯＳＦＥＴ）と、そのソース及びドレインが回路
の接地電位（第２の電源電圧）に結合されるＮチャンネ
ルＭＯＳＦＥＴＮ３，Ｎ４あるいはＮ５（第２のＭＯＳ
ＦＥＴ）とをそれぞれ含む。これらのＭＯＳＦＥＴＰ３
〜Ｐ５ならびにＮ３〜Ｎ５は、前記図３のセルＣＡ１の
出力ゲートＯＧ２〜ＯＧ４を構成するＭＯＳＦＥＴＰ３
〜Ｐ５ならびにＮ３〜Ｎ５とそれぞれ同一サイズで形成
され、同一のゲート容量を持つ。In this embodiment, the dummy gates DG1 to DG3 forming the cell CB1 have P-channel MOSFETs P3, P4 or P5 (first to third) whose sources and drains are coupled to the power supply voltage (first power supply voltage) of the circuit. MOSFETs) and N-channel MOSFETs N3, N4 or N5 (second MOS transistors) whose sources and drains are coupled to the circuit ground potential (second power supply voltage).
FET). These MOSFET P3
To P5 and N3 to N5 are MOSFETs P3 constituting output gates OG2 to OG4 of the cell CA1 in FIG.
To P5 and N3 to N5, respectively, and have the same gate capacitance.
【００２３】これらのことから、ダミーゲートＤＧ１〜
ＤＧ３は、前記図３のセルＣＡ１の出力ゲートＯＧ２〜
ＯＧ４とそれぞれ同一の入力容量を持つものとなり、セ
ルＣＢ１の入力ゲートＩＧのファンアウトつまり出力負
荷は、図３のセルＣＡ１，ＣＡ１１〜ＣＡ１２，ＣＡ２
１〜ＣＡ２２，ＣＡ３１〜ＣＡ３２ならびにＣＡ４１〜
ＣＡ４２と同じになる。しかし、ダミーゲートＤＧ１〜
ＤＧ３の場合、ＰチャンネルＭＯＳＦＥＴＰ３，Ｐ４あ
るいはＰ５のドレインとＮチャンネルＭＯＳＦＥＴＮ
３，Ｎ４あるいはＮ５のドレインとの間が結合されない
ため、内部クロック信号がレベル反転される場合でも貫
通電流が一切流れない。From these, the dummy gates DG1 to DG1
DG3 is the output gate OG2 of the cell CA1 of FIG.
OG4 has the same input capacitance as that of OG4, and the fan-out of the input gate IG of cell CB1, that is, the output load is equal to that of cells CA1, CA11-CA12, CA2 in FIG.
1 to CA22, CA31 to CA32 and CA41 to
Same as CA42. However, the dummy gates DG1 to DG1
In the case of DG3, the drains of the P-channel MOSFETs P3, P4 or P5 and the N-channel MOSFET N
Since no connection is made between the drain of N3 and N4 or N5, no through current flows even when the level of the internal clock signal is inverted.
【００２４】一方、配置領域４のセルＣ、つまりセルＣ
Ｃ１は、図７に示されるように、１個のダミーゲートＤ
Ｇを含む。このダミーゲートＤＧの入力端子は、セルＣ
Ｃ１の入力端子ｉｎに結合されて例えばセルＣＡ１の出
力信号ｏｕｔ１〜ｏｕｔ４のうちの一つを受ける。ま
た、ダミーゲートＤＧは、そのソース及びドレインが回
路の電源電圧に結合されるＰチャンネルＭＯＳＦＥＴＰ
６（第１のＭＯＳＦＥＴ）と、そのソース及びドレイン
が回路の接地電位に結合されるＮチャンネルＭＯＳＦＥ
ＴＮ６（第２のＭＯＳＦＥＴ）とを含み、これらのＭＯ
ＳＦＥＴＰ６及びＮ６は、前記図３のセルＣＡ１の入力
ゲートＩＧを構成するＭＯＳＦＥＴＰ１及びＮ１とそれ
ぞれ同一サイズで形成され、同一のゲート容量を持つ。On the other hand, the cell C in the arrangement area 4, that is, the cell C
C1 is, as shown in FIG. 7, one dummy gate D
G is included. The input terminal of the dummy gate DG is connected to the cell C
It is coupled to the input terminal in of C1 and receives, for example, one of the output signals out1 to out4 of the cell CA1. The dummy gate DG is a P-channel MOSFET whose source and drain are coupled to the power supply voltage of the circuit.
6 (first MOSFET), and an N-channel MOSFET whose source and drain are coupled to the ground potential of the circuit.
TN6 (second MOSFET) and their MOs
The SFETs P6 and N6 are formed in the same size as the MOSFETs P1 and N1 constituting the input gate IG of the cell CA1 in FIG. 3, and have the same gate capacitance.
【００２５】これにより、ダミーゲートＤＧは、配置領
域１ないし配置領域３のセルＣＡ１１〜ＣＡ１２，ＣＡ
２１〜ＣＡ２２，ＣＡ３１〜ＣＡ３２ならびにＣＡ４１
〜ＣＡ４２と同じ入力容量を持つものとなり、セルＣＡ
１の出力ゲートＯＧ１〜ＯＧ３に対する出力負荷は、出
力ゲートＯＧ４に対する出力負荷と同じになる。しか
し、ダミーゲートＤＧの場合、ＰチャンネルＭＯＳＦＥ
ＴＰ６のドレインとＮチャンネルＭＯＳＦＥＴＮ６のド
レインとの間が結合されないため、内部クロック信号が
レベル反転される場合でも貫通電流が一切流れない。As a result, the dummy gate DG is connected to the cells CA11 to CA12, CA12 in the placement areas 1 to 3.
21 to CA22, CA31 to CA32 and CA41
To have the same input capacity as CA42.
The output load on one output gate OG1 to OG3 is the same as the output load on output gate OG4. However, in the case of the dummy gate DG, the P-channel MOSFE
Since the drain of TP6 and the drain of N-channel MOSFET N6 are not coupled, no through current flows even when the level of the internal clock signal is inverted.
【００２６】以上のことから、この実施例の場合、配置
領域４にマクロセルが配置され、クロック供給を必要と
するフリップフロップの数が他の配置領域１ないし配置
領域３に比べて極端に少ないにもかかわらず、配置領域
１ないし配置領域３と配置領域４との間のクロックスキ
ューを低減し、論理集積回路装置の高速性を保持するこ
とができるとともに、配置領域４におけるダミーゲート
の貫通電流をなくし、論理集積回路装置の低消費電力化
を図ることができる。この結果、論理集積回路装置を含
むシステムの低消費電力化を図ることができるととも
に、電源装置及びその放熱機構を小型化し、システムの
小型化を図ることができる。From the above, in the case of this embodiment, the macro cells are arranged in the arrangement area 4, and the number of flip-flops requiring clock supply is extremely small as compared with the other arrangement areas 1 to 3. Nevertheless, the clock skew between the placement regions 1 to 3 and the placement region 4 can be reduced, the high speed of the logic integrated circuit device can be maintained, and the through current of the dummy gate in the placement region 4 can be reduced. Thus, power consumption of the logic integrated circuit device can be reduced. As a result, the power consumption of the system including the logic integrated circuit device can be reduced, and the power supply device and the heat radiating mechanism can be downsized, so that the system can be downsized.
【００２７】なお、この実施例の場合、通常のセルＡ、
つまりセルＣＡ１１〜ＣＡ１２，ＣＡ２１〜ＣＡ２２な
らびにＣＡ３１〜ＣＡ３２に加えて、これらのセルＡに
設けられる４個の出力ゲートＯＧ１〜ＯＧ４のうちの３
個をダミーゲートＤＧ１〜ＤＧ３に置き換えたセルＢ、
つまりセルＣＢ１と、セルＡの入力ゲートＩＧをダミー
ゲートＤＧと置き換えたセルＣ、つまりセルＣＣ１を用
意し、これらのセルを各配置領域の所要ファンアウト数
に応じて適宜組み合わせて用いることで、ＤＡによる論
理集積回路装置の配置設計を効率化することができると
ともに、ダミーゲート自体のレイアウト所要面積を削減
できるものとなる。In this embodiment, a normal cell A,
That is, in addition to the cells CA11 to CA12, CA21 to CA22, and CA31 to CA32, three of the four output gates OG1 to OG4 provided in the cell A.
Cell B in which the cells are replaced with dummy gates DG1 to DG3,
That is, the cell CB1 and the cell C in which the input gate IG of the cell A is replaced with the dummy gate DG, that is, the cell CC1, are prepared, and these cells are appropriately combined in accordance with the required number of fan-outs of each arrangement region. The layout design of the logic integrated circuit device by DA can be made more efficient, and the layout area of the dummy gate itself can be reduced.
【００２８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）例えばＣＭＯＳゲートアレイを基本構成要素と
し、そのファンアウト数が同一となるべくＣＭＯＳ論理
ゲートがツリー状に接続されてなるクロック信号分配系
回路を備える論理集積回路装置等において、その前段の
ＣＭＯＳ論理ゲートのファンアウト数を調整するために
設けられ、その後段に駆動すべきＣＭＯＳ論理ゲートが
接続されないＣＭＯＳ論理ゲートを、例えばそのソース
及びドレインが回路の電源電圧に結合されるＰチャンネ
ル型の第１のＭＯＳＦＥＴ、及びそのソース及びドレイ
ンが回路の接地電位に結合され、そのゲートが第１のＭ
ＯＳＦＥＴのゲートに結合されるＮチャンネル型の第２
のＭＯＳＦＥＴからなるダミーゲートに置き換えること
で、通常のドライバとほぼ同一の入力容量を有し、しか
も貫通電流を流さないダミーゲートにより、クロック信
号分配系回路の各ノードのファンアウト数を調整し、均
一化できるという効果が得られる。The functions and effects obtained from the above embodiment are as follows. That is, (1) For example, in a logic integrated circuit device or the like including a clock signal distribution system circuit in which a CMOS gate array is connected in a tree shape so that the number of fan-outs is the same as that of a CMOS gate array as a basic component, for example, A CMOS logic gate which is provided for adjusting the fan-out number of the CMOS logic gate and which is not connected to a CMOS logic gate to be driven in the subsequent stage is, for example, a P-channel type whose source and drain are coupled to the power supply voltage of the circuit. A first MOSFET and its source and drain are coupled to the circuit ground potential, and its gate is connected to the first M
N-channel type second coupled to the gate of the OSFET
By replacing the dummy gates with MOSFETs, the dummy gates, which have almost the same input capacitance as a normal driver and do not flow through current, adjust the fan-out number of each node of the clock signal distribution system circuit, The effect that uniformity can be obtained is obtained.
【００２９】（２）上記（１）項において、通常のセル
を、例えば、入力ゲートとなる１個ＣＭＯＳ論理ゲート
と、その入力端子が入力ゲートの出力端子に共通結合さ
れ出力ゲートとなる４個のＣＭＯＳ論理ゲートとによっ
て構成し、上記出力ゲートのいずれかがダミーゲートと
置き換えられた第２のセルと、入力ゲートがダミーゲー
トと置き換えられた第３のセルとを用意することで、各
配置領域で必要とされるファンアウト数に応じてこれら
のセルを適宜組み合わせて用い、論理集積回路装置の配
置設計を効率化することができるとともに、ダミーゲー
ト自体のレイアウト所要面積を削減することができると
いう効果が得られる。(2) In the above item (1), for example, one normal logic cell is replaced with one CMOS logic gate serving as an input gate, and four CMOS logic gates whose input terminals are commonly connected to the output terminal of the input gate are provided as output gates. By preparing a second cell in which one of the output gates is replaced with a dummy gate and a third cell in which the input gate is replaced with a dummy gate, each arrangement is made possible. By appropriately combining these cells according to the number of fanouts required in the region, the layout design of the logic integrated circuit device can be made more efficient, and the layout area of the dummy gate itself can be reduced. The effect is obtained.
【００３０】（３）上記（１）項及び（２）項により、
その高速性を阻害することなく、論理集積回路装置等の
低消費電力化を図ることができるという効果が得られ
る。 （４）上記（３）項により、論理集積回路装置を含むシ
ステムの低消費電力化を図ることができるとともに、電
源装置及びその放熱機構を小型化し、システムの小型化
を図ることができるという効果が得られる。(3) According to the above items (1) and (2),
The effect of reducing power consumption of a logic integrated circuit device or the like can be obtained without impairing the high-speed operation. (4) According to the above item (3), the power consumption of the system including the logic integrated circuit device can be reduced, and the power supply device and the heat radiating mechanism thereof can be downsized, so that the system can be downsized. Is obtained.
【００３１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図４において、半導体基板ＣＨＩＰ面上に
設けられる配置領域の数ならびに各配置領域に対するゲ
ートアレイ及びマクロセルの配置の組み合わせは、任意
に設定できる。また、ＰＬＬ回路ＰＬＬ及びセルＣＡ１
の絶対的な配置位置及びその大きさは、本発明の主旨に
何ら制約を与えないし、半導体基板ＣＨＩＰの形状につ
いても同様である。図２及び図５において、クロック信
号分配系回路の具体的な回路構成や接続形態ならびにそ
の配置等は、種々の実施形態をとりうる。Although the invention made by the inventor has been specifically described based on the embodiments, the invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say, there is. For example, in FIGS. 1 and 4, the number of arrangement regions provided on the semiconductor substrate CHIP surface and the combination of the arrangement of the gate array and the macro cell with respect to each arrangement region can be arbitrarily set. Further, the PLL circuit PLL and the cell CA1
The absolute arrangement position and the size thereof do not restrict the gist of the present invention at all, and the same applies to the shape of the semiconductor substrate CHIP. 2 and 5, the specific circuit configuration, connection form, arrangement, and the like of the clock signal distribution system circuit can take various embodiments.
【００３２】図３において、セルＡは、任意数の出力ゲ
ートを含むことができるし、その入力ゲートとの組み合
わせも本実施例の制約を受けない。入力ゲートＩＧ及び
出力ゲートＯＧ１〜ＯＧ４は、特にＣＭＯＳインバータ
である必要はなく、種々のＣＭＯＳ論理ゲートを組み合
わせることができる。これらのことは、図６及び図７に
ついても同様である。図６において、ダミーゲートに置
き換えられる出力ゲートの数は任意に設定できるし、そ
の組み合わせも同様である。In FIG. 3, the cell A can include an arbitrary number of output gates, and the combination with the input gates is not limited by the present embodiment. The input gate IG and the output gates OG1 to OG4 do not need to be particularly CMOS inverters, and various CMOS logic gates can be combined. These things are the same also about FIG. 6 and FIG. In FIG. 6, the number of output gates replaced with dummy gates can be set arbitrarily, and the combination is the same.
【００３３】図４ないし図７の実施例では、クロック信
号分配系回路を構成するセルＡを、ダミーゲートを含む
セルＢ又はセルＣに置き換える案を中心に説明してきた
が、例えば、各配置領域のフリップフロップを同様なダ
ミーゲートに置き換えることで、貫通電流を抑えつつ、
セルＣＡ１１〜ＣＡ１２，ＣＡ２１〜ＣＡ２２ならびに
ＣＡ３１〜ＣＡ３２の各出力ゲートのファンアウト数を
すべて同じ数にし、各配置領域におけるクロックスキュ
ーをさらに小さくすることができる。In the embodiments shown in FIGS. 4 to 7, the description has been made centering on replacing the cell A constituting the clock signal distribution system circuit with the cell B or the cell C including the dummy gate. By replacing the flip-flops with similar dummy gates,
The fan-out numbers of the output gates of the cells CA11 to CA12, CA21 to CA22 and CA31 to CA32 are all the same, and the clock skew in each arrangement region can be further reduced.
【００３４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳゲートアレイを基本構成要素とする論理集積回路装
置及びそのクロック信号分配系回路に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、同様なクロック信号分配系回路を備えるマイクロプ
ロセッサやメモリ集積回路装置等にも適用できるし、こ
れらの集積回路装置のクロック信号分配系回路以外の回
路にも適用できる。この発明は、少なくともファンアウ
ト調整等のためのダミーゲートを必要とする半導体集積
回路装置ならびにこれを含む装置又はシステムに広く適
用できる。In the above description, the invention made mainly by the present inventor is described in the field of application which is the background of the CM.
Although the description has been given of the case where the present invention is applied to a logic integrated circuit device having an OS gate array as a basic component and a clock signal distribution system circuit thereof, the present invention is not limited thereto. For example, a microprocessor including a similar clock signal distribution system circuit And a memory integrated circuit device, and the like, and can also be applied to circuits other than the clock signal distribution system circuit of these integrated circuit devices. INDUSTRIAL APPLICABILITY The present invention can be widely applied to a semiconductor integrated circuit device requiring a dummy gate for at least fan-out adjustment and the like, and a device or system including the same.
【００３５】[0035]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えばＣＭＯＳゲートアレ
イを基本構成要素とし、そのファンアウト数が同一とな
るべくＣＭＯＳ論理ゲートがツリー状に接続されてなる
クロック信号分配系回路を備える論理集積回路装置等に
おいて、その前段のＣＭＯＳ論理ゲートのファンアウト
数を調整するために設けられ、その後段に駆動すべきＣ
ＭＯＳ論理ゲートが接続されないＣＭＯＳ論理ゲート
を、例えばそのソース及びドレインが回路の電源電圧に
結合されるＰチャンネル型の第１のＭＯＳＦＥＴ、及び
そのソース及びドレインが回路の接地電位に結合され、
そのゲートが第１のＭＯＳＦＥＴのゲートに結合される
Ｎチャンネル型の第２のＭＯＳＦＥＴからなるダミーゲ
ートに置き換える。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, for example, in a logic integrated circuit device or the like including a clock signal distribution system circuit in which a CMOS gate array is a basic component and CMOS logic gates are connected in a tree so that the number of fanouts is the same, the CMOS logic of the preceding stage is used. C is provided to adjust the number of fan-outs of the gate, and is to be driven in the subsequent stage.
A CMOS logic gate to which no MOS logic gate is connected, for example a first P-channel MOSFET whose source and drain are coupled to the power supply voltage of the circuit, and whose source and drain are coupled to the ground potential of the circuit;
The gate is replaced with a dummy gate composed of an N-channel type second MOSFET coupled to the gate of the first MOSFET.
【００３６】これにより、通常のドライバとほぼ同一の
入力容量を有し、しかも貫通電流を流さないダミーゲー
トにより、クロック信号分配系回路の各ノードのファン
アウト数を調整し、均一化することができる。この結
果、その高速性を阻害することなく、論理集積回路装置
等の低消費電力化を図り、論理集積回路装置を含むシス
テムの低消費電力化を図ることができるとともに、電源
装置及びその放熱機構を小型化し、システムの小型化を
図ることができる。Thus, the number of fan-outs at each node of the clock signal distribution system circuit can be adjusted and made uniform by using a dummy gate having substantially the same input capacitance as a normal driver and not allowing a through current to flow. it can. As a result, the power consumption of the logic integrated circuit device and the like can be reduced without impairing the high-speed operation, the power consumption of the system including the logic integrated circuit device can be reduced, and the power supply device and the heat radiation mechanism thereof And the size of the system can be reduced.
【図１】この発明が適用された論理集積回路装置の第１
の実施例を示す基板配置図である。FIG. 1 shows a first example of a logic integrated circuit device to which the present invention is applied.
It is a board | substrate arrangement drawing which shows Example of (a).
【図２】図１の論理集積回路装置のクロック信号分配系
回路の接続形態及び配置を説明するための一実施例を示
す接続図である。FIG. 2 is a connection diagram showing one embodiment for describing a connection form and an arrangement of a clock signal distribution system circuit of the logic integrated circuit device of FIG. 1;
【図３】図１の論理集積回路装置に含まれるセルＡの一
実施例を示す回路図である。FIG. 3 is a circuit diagram showing one embodiment of a cell A included in the logic integrated circuit device of FIG. 1;
【図４】この発明が適用された論理集積回路装置の第２
の実施例を示す基板配置図である。FIG. 4 shows a second example of the logic integrated circuit device to which the present invention is applied.
It is a board | substrate arrangement drawing which shows Example of (a).
【図５】図４の論理集積回路装置のクロック信号分配系
回路の接続形態及び配置を説明するための一実施例を示
す接続図である。5 is a connection diagram showing one embodiment for describing a connection form and an arrangement of a clock signal distribution system circuit of the logic integrated circuit device of FIG. 4;
【図６】図４の論理集積回路装置に含まれるセルＢの一
実施例を示す回路図である。FIG. 6 is a circuit diagram showing one embodiment of a cell B included in the logic integrated circuit device of FIG. 4;
【図７】図４の論理集積回路装置に含まれるセルＣの一
実施例を示す回路図である。FIG. 7 is a circuit diagram showing one embodiment of a cell C included in the logic integrated circuit device of FIG. 4;
【図８】この発明に先立って本願発明者等が開発した論
理集積回路装置のクロック信号分配系回路の接続形態及
び配置を説明するための一例を示す接続図である。FIG. 8 is a connection diagram showing an example for explaining a connection form and an arrangement of a clock signal distribution system circuit of a logic integrated circuit device developed by the present inventors prior to the present invention;
ＣＨＩＰ……半導体基板（チップ）、ＰＬＬ……ＰＬＬ
（フェーズ・ロックド・ループ）回路、ＩＣＫ……内部
クロック信号、ＣＡ１……セルＡ。ＣＡ１１〜ＣＡ１
２，ＣＡ２１〜ＣＡ２２，ＣＡ３１〜ＣＡ３２，ＣＡ４
１〜ＣＡ４２……セルＡ、ＣＢ１……セルＢ、ＣＣ１…
…セルＣ。ＤＧ，ＤＧ１〜ＤＧ３……ダミーゲート。ｉ
ｎ……入力信号又は入力端子、ｏｕｔ１〜ｏｕｔ４……
出力信号又は出力端子、ＩＧ……入力ゲート、ＯＧ１〜
ＯＧ４……出力ゲート、Ｐ１〜Ｐ６……ＰチャンネルＭ
ＯＳＦＥＴ、Ｎ１〜Ｎ６……ＮチャンネルＭＯＳＦＥ
Ｔ。CHIP: Semiconductor substrate (chip), PLL: PLL
(Phase Locked Loop) circuit, ICK... Internal clock signal, CA1. CA11-CA1
2, CA21 to CA22, CA31 to CA32, CA4
1 to CA42 cell A, CB1 cell B, CC1
... cell C. DG, DG1 to DG3 ... Dummy gates. i
n: input signal or input terminal, out1 to out4 ...
Output signal or output terminal, IG ... input gate, OG1
OG4: output gate, P1 to P6: P channel M
OSFET, N1-N6 ... N-channel MOSFE
T.
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０３Ｋ 5/15 Ｆターム(参考） 5F038 CA04 CA18 CA20 CD06 CD10 CD20 DF08 EZ20 5F048 AA00 AB02 AB04 AB07 AC03 BF16 5F064 AA03 CC12 DD26 EE47 EE54 EE57 EE60 5J039 EE06 EE27 KK10 MM03 MM04 NN06 Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (reference) // H03K 5/15 F term (reference) 5F038 CA04 CA18 CA20 CD06 CD10 CD20 DF08 EZ20 5F048 AA00 AB02 AB04 AB07 AC03 BF16 5F064 AA03 CC12 DD26 EE47 EE54 EE57 EE60 5J039 EE06 EE27 KK10 MM03 MM04 NN06
Claims (4)
る内部回路と、 そのソース及びドレインが第１の電源電圧に結合される
Ｐチャンネル型の第１のＭＯＳＦＥＴ、及びそのソース
及びドレインが第２の電源電圧に結合され、そのゲート
が上記第１のＭＯＳＦＥＴのゲートに結合されるＮチャ
ンネル型の第２のＭＯＳＦＥＴを含み、上記第１及び第
２のＭＯＳＦＥＴのゲートが上記内部回路の所定ノード
に結合されることで、該ノードにおける負荷容量の調整
に供されるダミーゲートとを具備することを特徴とする
半導体集積回路装置。An internal circuit comprising a combination of a CMOS logic gate, a first P-channel MOSFET whose source and drain are coupled to a first power supply voltage, and a second power supply having a source and a drain. A second MOSFET of N-channel type coupled to a voltage, the gate of which is coupled to the gate of the first MOSFET, the gates of the first and second MOSFETs being coupled to a predetermined node of the internal circuit; And a dummy gate provided for adjusting a load capacitance at the node.
れのファンアウト数が同一となるべくツリー状に接続さ
れるものであって、 上記ダミーゲートは、その前段のＣＭＯＳ論理ゲートの
ファンアウト数を調整するために必要とされ、その後段
に駆動すべきＣＭＯＳ論理ゲートが接続されないＣＭＯ
Ｓ論理ゲートと置き換えるべく用いられるものであるこ
とを特徴とする半導体集積回路装置。2. The internal logic circuit according to claim 1, wherein said internal circuit is a clock signal distribution system circuit, and said CMOS logic gates constituting said internal circuit are connected in a tree shape so that each fan-out number is the same. The dummy gate is required to adjust the fan-out number of the preceding CMOS logic gate, and the CMOS gate to which the CMOS logic gate to be driven is not connected in the subsequent stage is required.
A semiconductor integrated circuit device used to replace an S logic gate.
その入力端子が上記入力ゲートの出力端子に共通結合さ
れ出力ゲートとなる所定数個とが組み合わされて第１の
セルを構成するものであって、 上記ダミーゲートは、上記出力ゲートのいずれかと置き
換えられることで第２のセルを構成し、あるいは、上記
入力ゲートと置き換えられることで第３のセルを構成す
るものであることを特徴とする半導体集積回路装置。3. The CMOS logic gate according to claim 1, wherein one of the CMOS logic gates is an input gate.
The input terminal is combined with a predetermined number of output gates commonly connected to the output terminal of the input gate to form a first cell, and the dummy gate is replaced with any of the output gates. A semiconductor integrated circuit device, wherein a second cell is formed by being replaced, or a third cell is formed by being replaced with the input gate.
て、 上記半導体集積回路装置は、複数の配置領域を有するＣ
ＭＯＳゲートアレイであって、 上記ダミーゲートならびに第２及び第３のセルは、上記
配置領域のいずれかに所定のマクロセルが配置されるこ
とにより生じるファンアウト数の減少分を調整すべく用
いられるものであることを特徴とする半導体集積回路装
置。4. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device has a plurality of arrangement regions.
A MOS gate array, wherein the dummy gate and the second and third cells are used to adjust a decrease in the number of fan-outs caused when a predetermined macro cell is arranged in any of the arrangement regions. A semiconductor integrated circuit device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753702B2 (en) | 2001-08-29 | 2004-06-22 | Nec Electronics Corporation | Semiconductor integrated circuit and its layout method |
-
2000
- 2000-02-02 JP JP2000025374A patent/JP2001217392A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6753702B2 (en) | 2001-08-29 | 2004-06-22 | Nec Electronics Corporation | Semiconductor integrated circuit and its layout method |
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