JP2001217245A - 電子部品およびその製造方法 - Google Patents

電子部品およびその製造方法

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JP2001217245A JP2000027496A JP2000027496A JP2001217245A JP 2001217245 A JP2001217245 A JP 2001217245A JP 2000027496 A JP2000027496 A JP 2000027496A JP 2000027496 A JP2000027496 A JP 2000027496A JP 2001217245 A JP2001217245 A JP 2001217245A
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康伸 田草
Yasunori Nishimura
靖紀 西村
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徹 谷川
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Abstract

(57)【要約】 【課題】 高信頼性で、生産効率が向上し、装置の大型
化を低減することができるように改良された電子部品を
提供することを主要な目的とする。 【解決手段】 第１基板３９の上に、同一パターンで多
数個形成された配線膜４１，４２が多数個形成されてい
る。少なくとも一部の配線膜は、ＣＶＤ方式やスパッタ
リングなどの真空系薄膜形成とは異なる、印刷法、コー
ト法、転写法またはメッキ法により形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子部品およびそ
の製造方法に関する。
【０００２】本発明は、より特定的には、たとえばコン
ピュータやテレビジョン受像機などのディスプレイに利
用され、アドレス素子として薄膜トランジスタ（以下、
「ＴＦＴ」という）などのスイッチング素子を備えた透
過型あるいは反射型等の液晶表示装置に関する。本発明
は、より詳しくは、ゲート配線と、ソース配線と、ゲー
ト配線とソース配線等の交差部の近傍に設けられたスイ
ッチング素子とを有し、このスイッチング素子は上記ゲ
ート配線に接続されたゲート電極と、上記ソース配線に
接続されたソース電極と、液晶層に電圧を印加するため
の画素電極に接続されたドレイン電極とを有する液晶表
示装置に関する。この発明は、さらに、そのような多数
の配線やスイッチング素子やセンサ部などの繰返しパタ
ーンを備えて複数の膜のパターンを形成した半導体素子
や、液晶以外の表示装置（たとえばＤＭＤ）や、イメー
ジセンサなどの各種電子部品の製造方法と電子部品に関
する。
【０００３】
【従来の技術】従来の技術を、ＴＦＴ（Thin Film Tran
sistor）型の液晶表示装置を例に説明する。
【０００４】図２７は、アクティブマトリックス側基板
を備えた透過型の液晶表示装置の一般的な構成を示す回
路図である。
【０００５】図２７を参照して、アクティブマトリック
ス側基板１０１には、数万から数十万個以上の画素電極
１０２がマトリックス状に形成されており、この画素電
極１０２には、スイッチング素子であるＴＦＴ１０３が
接続されて設けられている。ＴＦＴ１０３のゲート電極
には、走査信号を供給するためのゲート配線１０４が接
続され、ゲート電極に入力されるゲート信号によってＴ
ＦＴ１０３が駆動制御される。
【０００６】また、ＴＦＴ１０３のソース電極には表示
信号（データ信号）を供給するためのソース配線１０５
が接続され、ＴＦＴ１０３の駆動時に、ＴＦＴ１０３を
介して、データ（表示）信号が画素電極１０２に入力さ
れる。
【０００７】各ゲート配線１０４とソース配線１０５と
は、マトリックス状に配列された画素電極１０２の周囲
を通り、絶縁膜を介した状態で互いに直交差するように
設けられている。さらに、ＴＦＴ１０３のドレイン電極
は画素電極１０２および負荷容量１０６に接続されてお
り、この負荷容量１０６の対向電極は、それぞれ共通配
線１０７に接続されている。
【０００８】図２８は、従来の技術に係る液晶表示装置
におけるアクティブマトリックス側基板のＴＦＴ部分の
断面図である。
【０００９】図２７と図２８を参照して、透明絶縁性基
板１０７の上に、図２７のゲート配線１０４に接続され
たゲート電極１０８が形成されているとともに、その上
をゲート絶縁膜１０９が覆っている。さらに、その上に
はゲート電極１０８と重なるように半導体層１１０が形
成され、その中央部上にチャネル保護層１１１が形成さ
れている。
【００１０】チャネル保護層１１１の両端部および半導
体層１１０の一部を覆い、チャネル保護層１１１上で分
断された状態で、ソース電極１１２ａおよびドレイン電
極１１２ｂとなるｎ+Ｓｉ層が形成されている。一方の
ｎ+Ｓｉ層であるソース電極１１２ａ上には、図２７に
示すようなソース配線１０５と同一の膜で形成された金
属層１１３ａが形成され、他方のｎ+Ｓｉ層であるドレ
イン電極１１２ｂ上には、ドレイン電極１１２ｂと画素
電極１１４とを接続する金属層１１３ｂが形成されてお
り、スイッチング素子であるＴＦＴおよびその周辺構造
が形成されている。さらに、ＴＦＴ、ゲート配線および
ソース配線の上部を層間絶縁膜１１６が覆っている。
【００１１】層間絶縁膜１１６の上には、画素電極１１
４となる透明導電膜が形成され、この透明導電膜は、層
間絶縁膜１１６を貫くコンタクトホール１１６ａを介し
て、金属層１１３ｂに接続されている。
【００１２】このように、ゲート配線およびソース配線
の画素電極１１４となる透明導電膜との間に層間絶縁膜
１１６が形成されているので、ゲート配線とソース配線
とに対して画素電極１１４をオーバーラップさせること
ができる。このような構造は、たとえば特開昭５８−１
７２６８５号公報に開示されている。これによって液晶
表示装置の開口率を向上させることができるとともに、
ゲート配線およびソース配線に起因する電解をシールド
することにより、液晶分子の配向が崩れるデスクリメー
ションを抑制することができる。
【００１３】上記絶縁膜１０９あるいは層間絶縁膜１１
６としては、従来、窒化シリコン（ＳｉＮ）などの無機
膜をＣＶＤ法（Chemical Vapor Deposition：プラズマ
励起化学気相成長法）を用いて、膜厚３００〜５００ｎ
ｍ（０．３〜０．５μｍ）程度に形成していた。これ以
上の膜厚を形成しないのは、上層の断線や短絡不良が増
したり、デポジションに時間がかかり、生産効率が悪く
なったり、残留応力で基板が反ったり、クラック等の不
良が増すためである。層間絶縁膜１１６だけは、有機膜
を膜厚１〜５μｍ程度に形成する場合もある。あるい
は、開口率が落ちるが層間絶縁膜１１６を形成しない場
合などもある。
【００１４】以下、製造プロセスについて説明する。た
だし、必ずしも、先の構造を得るプロセスと同一とは限
らないが、各液晶メーカーは、ほぼ同一のプロセスを用
いている。
【００１５】図２９に、ＴＦＴ基板の作製プロセスを示
す。図３０にＬＣＤユニットの製造プロセスを示す。
【００１６】図に示すように、通常、導電性膜あるいは
絶縁膜、半導体膜を、複数の液晶表示装置が取れる大型
基板に、プラズマＣＶＤ装置やスパッタ装置でおおよそ
３００ｎｍから５００μｍ以下の膜厚に形成する。レジ
スト塗布（ベーク乾燥）、露光、現像、エッチング、レ
ジスト剥離、洗浄（乾燥）、などの工程を有するフォト
リソグラフィ法で、それぞれの層のパターンが形成され
ている。
【００１７】膜厚がある程度制限されるのは、上記の問
題があるためである。また、このようなフォトリソグラ
フィ工程は、数回繰返される。メーカー各社はプロセス
短縮のため、４枚や５枚マスクの構造とそのプロセスを
開発中であるが、プロセスを減らすのにも限界がある。
また、歩留まり低下や開口率の低下や信頼性の低下を招
く場合も多い。
【００１８】なお、導電膜形成に印刷やメッキ法を使用
しないのは、これらの製法ではパターン精度が得られな
いためである。また、絶縁クロス配線を行なうと、絶縁
膜のカバーの不良による、短絡や上層の断線不良が増す
ためである。
【００１９】また、上記のように、類似工程の繰返しが
多いが、以下の理由で、脱真空プロセスあるいは脱フォ
トリソグラフィ工程についての技術を確立する必要があ
る。
【００２０】真空成膜装置および露光装置などは高価
で、１台当り億円代で印刷などと比べて、１桁から２桁
高いという問題がある。たとえば、一部の層について
は、投資削減あるいは工場スペースを抑えるため、成膜
を別会社で依頼する場合がある。この場合、搬送コスト
や製造期間が増すなどの問題がある。
【００２１】装置が大きい液晶表示装置などでは、元基
板が１ｍ角近くからますます大きくなる。そのため、工
場が巨大化する。工程内の気流経路が変ったり、滞留場
所が増すなど、均一なクリーン度を維持することが困難
で、製品の歩留まりや品質低下に繋がるおそれがある。
また、工程ごとに工場が変わる場合もある。この場合、
各工場が敷地や階により離される。その結果、搬送経路
の設計、確保が困難である。（各々の工程において、装
置の外観寸法のばらつきが増すことも、ライン装置配管
やクリーン化設備設計を困難とする。）液晶表示装置
は、ＡＶやＯＡモニタの用途のために大型化が進んでい
る。配線長が増すと、信号遅延が大きくなる。このた
め、駆動用のドライバを表示装置の上下に分割して、実
装する場合があるが、部品点数も工数も増し、非効率的
である。また、アルミニウムや銅など低抵抗新材料を用
いるプロセスも開発され、実用化されつつあるが、先に
記載のように、膜厚に限度がある。それゆえ、大型化に
限界、あるいは表示品位を低下させるおそれがある。
【００２２】また、小型でも大型でも、高精細化が進ん
でいる。配線幅を確保すると開口率が下がり、輝度が低
下する、あるいは、バックライト光源の消費電力が増す
などの問題がある。
【００２３】また、ウエット式のフォトリソグラフィ工
程は加工精度が悪い。当然、条件により異なるが、経験
的には、数百ｍｍ角のＴＦＴ液晶工程で問題がある。基
板の位置によって、線幅として数％〜２０％のばらつき
がある。配線の側面や絶縁膜のコンタクトホールは１０
°〜４０°あるいはそれ以上のばらつきがある。そのた
め、時には不良となる。被エッチング材、レジストの組
成、レジストの厚み、露光光量、液（不純物）濃度、温
度のエッチング液流速等の多くのばらつきが影響し、精
度が悪くなる。また、エッチング液の滞留なども影響
し、精度が悪くなる。
【００２４】なお、基板に溝を形成し、メッキで厚膜を
形成する技術は、特開平１０−１６１０９３号公報や特
開平１０−７８５８９号公報に記載されている。溝形成
またはメッキの下地金属膜を形成する場合にも、フォト
リソグラフィ工程があり、同様の問題が残る。前者の場
合には、配線上面に瘤形状ができる問題がある。後者の
場合には、マスク用レジストを溝部以外の部分に精度よ
く形成するのは困難である。ひいては、金属膜を精度よ
く形成するのが困難という問題がある。
【００２５】
【発明が解決しようとする課題】従来技術、および先行
資料に記載の技術は、前述の問題がある。
【００２６】また、一方で、従来技術においては、半導
体層あるいは導電膜層が０〜２層と比較的少ない領域
と、２〜５層程度と比較的多い領域が、繰返しパターン
の中で混在している。すなわち、生産タクトとおよび不
良率の異なる領域を同一工程で形成することになり、基
本的に非効率である。
【００２７】また、図２８を参照し、ＴＦＴ上に、Ｓｉ
ＮX，ＳｉＯ2，ＴａＯX（Ｔａ：タンタル）などを用い
て、ＣＶＤ法またはスパッタ法により、絶縁膜１０９あ
るいは層間絶縁膜１１６を成膜した場合、成膜された絶
縁膜１０９あるいは層間絶縁膜１１６には、その下地膜
の膜厚による凹凸が反映される。このような多層構造を
有するＴＦＴやソース配線とゲート配線のクロス部など
の凹凸部では、残留応力（大型基板ほど面内でばらつ
く）の影響などで、クラックＡ、Ｂが入りやすい。残留
応力その他の影響でエッチング液がしみ込んで短絡や断
線の不良が生じやすい。大型基板ほど、残留応力、温
度、エッチング液あるいは不純物の濃度分布等のばらつ
きが増す。そのため、不良率が低下したり、これらの要
因を均一化するため、装置や条件をより厳密に制御する
必要が増す。その結果、処理時間が増したり、特殊な装
置改良を要したりする。一方、液晶表示装置などでは、
全体の生産効率を向上するために、部品の取れ数が多く
なるように、ますます大きい寸法の基板を採用する動き
があるが、たとえば、量産開始時に思うほどのスピード
でラインが立上がらず、需給バランスのうねりの中、収
益が十分確保されなかったり、ユーザにタイムリーに商
品を納入できない場合も多々ある。
【００２８】あるいは、同様の要因で、信頼性が低下す
る場合もある。あるいは、基板サイズの大型化で製造装
置が大型化して、組立や搬送（搬送手段や経路や時間が
制限され）に苦労する場合や、工場全体が大きくなり、
用地確保が困難であったり、工場内のラインのクリーン
度を均一に制御することが困難となる。また、装置間の
寸法のばらつきも増し、ライン設計が困難となる。
【００２９】それゆえに、本発明の目的は、液晶表示装
置その他も含む各種電子部品の製造方法および電子部品
を提供することにある。
【００３０】本発明の他の目的は、特に製造用の元基板
の寸法が大きくなっている、液晶表示装置や半導体装置
などの電子部品を提供することにある。
【００３１】本発明のさらに他の目的は、さらに、高信
頼性で生産効率を向上し、装置の大型化を低減して、上
記の不具合を低減した電子部品の製造方法および電子部
品を提供することにある。
【００３２】
【課題を解決するための手段】請求項１に係る電子部品
は、第１基板と、該第１基板の上に、同一パターンで多
数個形成された配線膜と、を備える。少なくとも一部の
配線膜は、プラズマ励起化学気相成長方式やスパッタリ
ングなどの真空系薄膜形成とは異なる、下記の（ａ）、
（ｂ）、（ｃ）および（ｄ）からなる群より選ばれた方
法により形成されている。
【００３３】（ａ） 印刷法 （ｂ） 大気または処理液浴槽中でのコート （ｃ） 上記第１基板の上に成形樹脂を形成し、該成形
樹脂の形状を転写する方法 （ｄ） フォトリソグラフィを経ないメッキ法 この発明によれば、液晶表示装置などの電子部品の大型
化あるいは高精細化、高密度化に対応して、厚膜配線を
使用でき、信号遅延を低減し、高品位、高信頼性などを
達成する。または、配線の線幅を細くして、より高密度
化あるいは液晶表示装置の高開口率が可能である。ま
た、大型の真空装置による処理工程を減らすことが可能
で、半導体素子部の静電気破壊を低減して、製造歩留ま
りを向上し、製造期間の短縮や、工場の巨大化を抑制
し、ライン設計が容易、工程内のクリーン度を維持しや
すいなどの効果がある。
【００３４】フォトリソグラフィ工程を用いない場合
は、加工精度が向上し、歩留まり、信頼性、品質を一層
向上できる。
【００３５】請求項２に係る電子部品は、第１基板と、
該第１基板の上に、同一パターンで多数個形成された配
線膜と、を備え、少なくとも一部の配線膜は、下記の
（ａ）、（ｂ）および（ｃ）からなる群より選ばれた方
法により形成されている、電子部品。
【００３６】（ａ） フォトリソグラフィ法を用いない
コート （ｂ） 印刷法 （ｃ） 上記基板の上に成形樹脂を形成し、該成形樹脂
の形状を転写する方法 この発明によれば、フォトリソグラフィ法を用いないの
で、製造期間の短縮や、工場の巨大化を抑制することが
できる。ひいては、ライン設計が容易、工程内のクリー
ン度を維持しやすいなどの効果がある。また、液晶表示
装置などの電子部品の大型化あるいは高精細化、高密度
化に対応して、厚膜の配線を使用できるので、信号遅延
を低減し、高品位、高信頼性などを達成する。または、
配線の線幅を細くして、より高密度化あるいは液晶表示
装置の高開口率が可能である。
【００３７】請求項３の電子部品は、第１基板上に配線
などの同一パターンが多数個形成されてなる電子部品に
係る。少なくとも、縦横配線の中の一方の一部の配線の
みを厚膜の導電層で形成していることを特徴とする。
【００３８】この発明によれば、液晶表示装置などの電
子部品の大型化あるいは高精細化、高密度化に対応し
て、厚膜の配線を使用できるので、信号遅延を低減し、
高品位、高信頼性などを達成する。または、配線の線幅
を細くして、より高密度化あるいは液晶表示装置の高開
口率が可能である。また、半導体素子部などの、プロセ
ス工程数の多い場所は、別の小基板やボールＩＣなど
で、小さい工場で、品質を安定化して、高効率に作り、
これを第１基板に実装してもよい。
【００３９】請求項４に係る電子部品においては、上記
一部の配線は、基板の表面に設けられた溝に埋込まれて
いる。
【００４０】この発明によれば、段差が減り、平坦化さ
れるので、上層に形成される配線の断線や絶縁不良によ
る短絡不良を低減する。ひいては、高信頼性化を達成し
たり、液晶表示装置の配向制御を均一化できる。また、
画素信号を配線上に形成して開口率の改善が容易とな
る。
【００４１】請求項５に係る発明は、基板の上に、同一
パターンで多数個形成された配線膜を形成する工程を備
える電子部品の製造方法に係る。少なくとも一部の配線
膜を、プラズマ励起化学気相成長方式やスパッタリング
などの真空系薄膜形成とは異なる、下記の（ａ）、
（ｂ）、（ｃ）および（ｄ）からなる群より選ばれた方
法により形成していることを特徴とする。
【００４２】（ａ） 印刷法 （ｂ） 大気または処理液浴槽中でのコート （ｃ） 上記第１基板の上に成形樹脂を形成し、該成形
樹脂の形状を転写する方法 （ｄ） フォトリソグラフィを経ないメッキ法 請求項６に係る発明は、基板の上に、同一パターンで多
数個形成された配線膜を形成する工程を備える電子部品
の製造方法に係る。少なくとも一部の配線膜を、下記の
（ａ）、（ｂ）および（ｃ）からなる群より選ばれた方
法により形成していることを特徴とする。
【００４３】（ａ） フォトリソグラフィ法を用いない
コート （ｂ） 印刷法 （ｃ） 上記基板の上に成形樹脂を形成し、該成形樹脂
の形状を転写する方法 請求項７に係る発明は、基板の上に、同一パターンで多
数個形成された配線膜を形成する工程を備える電子部品
の製造方法に係る。少なくとも縦横配線の中の一方の一
部の配線のみを厚膜の導電層で形成することを特徴とす
る。
【００４４】請求項８に係る電子部品の製造方法におい
ては、上記一部の配線を、上記第１基板に形成された溝
に埋込むように形成する。
【００４５】請求項９に係る電子部品の製造方法におい
ては、上記溝部の形成工程は、上記第１基板の上の樹脂
膜を形成する工程と、上記樹脂膜に凹部を形成する工程
と、上記樹脂膜を全面的にエッチングし、それによって
上記凹部の形状を上記基板の表面に転写する工程を含
む。
【００４６】本発明によれば、他の印刷工程などに比
べ、効率よく、微細形状を高精度に得ることができる。
また、フォトリソグラフィ工程に比べると、格段に加工
精度が向上する。たとえば、従来例と同じ条件で行なう
とテーパ角のばらつきは、５°〜２０°程度（フォトリ
ソグラフィ工程の平均の半分程度）に抑制できる。
【００４７】請求項１０に係る電子部品の製造方法にお
いては、上記基板の表面に形成された溝部に金属膜を埋
込む工程と、上記金属膜の上部にメッキ法により金属配
線を形成し、それによって上記一部の配線を形成する。
【００４８】この発明によれば、他の印刷工程などに比
べ、効率よく、高精度に、微細な立体形状を得ることが
できる。また、フォトリソグラフィ工程に比べると、格
段に加工精度が向上する。たとえば、従来例と同条件で
行なうと、テーパ角のばらつきは５°〜２０°程度（フ
ォトリソグラフィ工程の平均半分程度）に抑制できる。
【００４９】請求項１１に係る電子部品の製造方法にお
いては、上記エッチングは、中性粒子を衝突させる原子
線エッチングで行なう。
【００５０】この発明によれば、イオン製のエッチング
に比べ、ワークへの帯電が少なく、半導体素子部や絶縁
層などの静電気破壊を低減できる。
【００５１】請求項１２に係る電子部品の製造方法にお
いては、上記溝部の形成と同時に、別部品として形成さ
れた半導体成形部を位置決めする第２溝部を同時形成す
る。
【００５２】この発明によれば、従来は同一基板内に形
成した、多層領域と少層領域を別々に作る。これによ
り、ＴＦＴスイッチング部などの多層領域を、他の少層
領域と別に製造できる。多層領域を小基板上に高密度に
配置できる。信頼性や品質も、歩留まりも容易に向上
し、効率よく製造できる。また、装置の小型化が可能で
ある。搬送装置や経路を小さくできる。クリーン度も工
程内で均一化できるので、ライン設計や装置の搬入が容
易である。
【００５３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、ＴＦＴ型の液晶表示装置を例に、図面に基づいて詳
細に説明する。ただし、本発明の適用はＴＦＴ型の液晶
表示装置に限らない。
【００５４】実施の形態１ 図１は、実施の形態１に係る液晶表示装置におけるアク
ティブマトリックス側基板の画素近傍の構成を示す平面
図である。図２は、その断面図である。
【００５５】これらの図を参照して、第１基板としての
アクティブマトリックス側基板１には、複数の透明導電
材料からなる画素電極２が、マトリックス状に数万個以
上設けられており（図では３個示されている）、これら
の画素電極２の周囲を通り、互いに直交するように、走
査信号を供給するための各ゲート配線３と表示信号（デ
ータ信号）を供給するためのソース配線４が設けられて
いる。また、これらのゲート配線３とソース配線４の絶
縁クロス部（交差部）９の近傍において、画素電極２に
接続されるスイッチング素子としてのＴＦＴ５が設けら
れている。ＴＦＴ５のゲート電極６には、ゲート配線３
が接続されている。ゲート電極６に入力される信号によ
ってＴＦＴ５が駆動制御される。また、ＴＦＴ５のソー
ス電極７ａにはソース配線４が接続され、そのソース電
極７ａにデータ信号（表示信号）が入力される。さら
に、ＴＦＴ５のドレイン電極７ｂは、画素電極２と接続
されている。
【００５６】さらに、第２基板としてのチップ８が、ア
クティブマトリックス側基板１に互いの上面がほぼ同一
位置になるようにして、第１基板１に設けられた溝部１
０に挿入されている。チップ８は、次のようにして作ら
れる。すなわち、第１基板より一般的に小さい元基板を
準備し、これに、予めＴＦＴおよびゲート配線とクロス
配線のクロス部を作り込んでおき、個々のチップに分離
することにより、チップ８が形成される。
【００５７】図３は、チップ近傍の分解斜視図である。
図４は、チップの部分の断面拡大図である。実際はもっ
と大きなテーパθを設けて挿入を容易にする。チップ８
には、通常、バンプ１１と呼ばれる金や銅などからなる
突起電極と、ポリイミドなどからなる保護絶縁膜１２が
形成されている。本実施の形態では、チップ８を基板１
に実装後に、絶縁膜の溝１５ａ、１５ｂと第１基板１側
に設けられた溝１６ａ、１６ｂに、メッキや導電性樹脂
などからなるソース電極接続配線１３と、ドレイン電極
接続配線１４が埋込まれている。これらは、一括形成さ
れる。
【００５８】このような構造は、金属バンプの熱圧着や
異方性導電などによる一般的な集積回路半導体素子の実
装方法により、低温で容易に実現できる。低抵抗の配線
と電極の接続を一括的に形成できる。
【００５９】あるいは、配線材料と構造を少し変えて、
予めチップ８をはんだで第１基板と接続しても、比較的
低温で容易にこれらを接続できる。さらに、本例では、
２〜５μｍ程度の厚みで低誘電率の有機材料からなる絶
縁膜１７を形成して、この上に画素電極２を形成してい
る。このような厚膜の絶縁膜１７を形成することによ
り、チップ８の取付時の高さの誤差を吸収して、平坦な
上面を形成できる。ひいては、均一なラビング配向を向
上できる。また、画素電極をドレイン電極接続配線１４
やあるいは他の配線上の領域に重畳させることができ、
さらに開口率を向上できる。
【００６０】また、チップ８をシリコン基板とすること
で、既存の半導体プロセスラインで容易に高品位、高特
性の素子製造ができ、かつ、従来の樹脂ＢＭ（ブラック
マトリックスと呼ばれる遮光膜）より、高精度に遮光構
造を、プロセスを追加することなく得られる。
【００６１】この後、図示しないが、対向基板を第１基
板１上に対向するように供給し、数μｍ程度の両者の間
隙部に液晶を注入して、液晶表示装置の素子部の構造が
完成する。
【００６２】次に、図５〜図１０を用いて、製造方法を
説明する。図５を参照して、まず、ガラスからなる、加
工前の第１基板１ａ上に平坦な樹脂膜を供給する（図示
せず）。型１８で樹脂膜をスタンピングして、それによ
って、後から形成されるチップ埋込溝および埋込配線溝
形状を写した形状の、樹脂膜１９を形成する。
【００６３】図６を参照して、ドライエッチングなどの
エッチングにより、第１基板１ａの中まで彫り込んでい
き、図７のような、樹脂膜の表面形状が転写された表面
形状を有する第１基板１ｂを得る。
【００６４】さらに、図８に示すように、チップ８ａを
溝１０に挿入する。チップ８は、予めシリコンウェハな
どの元基板上で、予めＴＦＴおよびゲート配線とソース
配線のクロス部を作り込んでおいたものを、個々に分離
してなるものである。
【００６５】そして、図９を参照して、第１基板１ｂを
上にスピンコートやスケージ処理で表面が平坦な導電性
樹脂材料２０を塗布する。その後、好ましくは原子線に
より表面をエッチングして、図１０のように、第１基板
１の表面上にチップ８とほぼ面一の配線層１３，１４を
形成する。配線層１３，１４は、チップ８の端子部と電
気的接続される。
【００６６】なお、以上はチップ８を第１基板に埋込ん
だ例であるが、必ずしも、埋込必要はない。第２基板は
シリコンのほか、セラミックスやガラスや金属や樹脂な
どであってもよい。チップは平面が四角であるが、円形
や他の多角形でもよい。また、以上および以下の発明の
実施例は、液晶表示装置に限らず、さまざまな電子部品
において応用できる。
【００６７】実施の形態２ 図１１を参照して、チップ８ａは、第２基板２１と、第
２基板上に形成された有機または無機の絶縁膜２２で位
置決めされてもよい。
【００６８】また、粘着剤や接着剤などの固定剤２３で
チップ２０が第２基板２１などに固定されることが好ま
しい。固定剤２３は、光可逆性の粘着剤や熱可塑性の樹
脂などであれば、リワークや初期位置決めが容易であ
る。
【００６９】チップ実装後に、先の例と同様にして絶縁
膜２２に埋込まれた配線２４が形成される。
【００７０】実施の形態３ 図１２は、実施の形態３に係る液晶表示装置におけるア
クティブマトリックス側基板の画素近傍の構成を示す平
面図である。図１３は、その断面図である。
【００７１】これらの図を参照して、第１基板としての
アクティブマトリックス側基板２５には、複数の透明導
電材料からなる画素電極２６がマトリックス状に数万個
以上設けられている。これらの画素電極２６の周囲を通
り、互いに直交差するように、走査信号を供給するため
の各ゲート配線２７と表示信号（データ信号）を供給す
るためのソース配線２８が設けられている。
【００７２】また、これらのゲート配線２７とソース配
線２８の絶縁クロス部（交差部）２９の近傍において、
画素電極２６に接続されるスイッチング素子としてのＴ
ＦＴ３０が設けられている。
【００７３】アクティブマトリックス側基板２５の上に
有機材料で形成された絶縁膜３２がに設けられている。
絶縁膜３２中に、溝部３３に、第２基板としてのチップ
３１が、互いの上面がほぼ面一になるようにして挿入さ
れている。
【００７４】図１４は、チップ部の断面拡大図である。
チップ部３１には、通常バンプ３４が形成されている。
チップ部３１は、印刷またはメッキ法で形成されたソー
ス電極接続配線３５とドレイン電極接続配線３６の各端
子に、はんだ３７あるいは異方導電性膜の接続剤で接続
される。このような構造は、金属バンプの熱圧着や異方
性導電などによる一般的な集積回路半導体素子の実装方
法より、低温で容易に実現できる。低抵抗配線と電極接
続を一括的に実現できる。さらに、本例では、５〜１０
μｍ程度の厚みの低誘電率の有機材料からなる絶縁膜３
２中にコンタクトホール３８が設けられている。画素電
極２６がコンタクトホール３８を通って、ドレイン電極
接続配線３６に接続される。
【００７５】この後、図示しないが、対向基板を第１基
板２５上に供給し、数μｍ程度の両者の間隙部に液晶を
注入して、液晶表示装置の素子部の構造が完成する。
【００７６】実施の形態４ 図１５を参照して、第１基板３９上に直接ＴＦＴ素子４
０が作り込まれている。ソース配線４１、ゲート配線４
２の各々の一部４３，４４は、低抵抗化のため印刷また
はメッキ法で形成されている。
【００７７】なお、ソース配線４１またはゲート配線４
２の中の一方は、全長にわたって印刷またはメッキ法で
形成されてもよい。これらを、基板内に埋込み、上面を
平坦化することにより、上層の断線や短絡不良を低減で
きる。
【００７８】実施の形態５ 図１６〜図１８を参照して、メッキ法による配線形成の
実施の形態を説明する。
【００７９】図１６に示すように、予め基板４５上に電
解メッキ用下地金属膜４６をスパッタあるいは基板の裏
面をマスキングして、無電解メッキなどで積層する。そ
の上に、スタンプ４７で立体成形された樹脂膜４８を形
成する。
【００８０】次に、図１７に示すように、原子線エッチ
ングを行ない、配線パターン部の下地金属パターン４６
ａのみを残す。
【００８１】さらに、図１８を参照して、下地金属膜４
６ａ上に、電解メッキで銅、ニッケル、金、錫、パラジ
ウムなどの単層または多層のメッキ層４９を形成する。
【００８２】下地金属膜パターン４６ａは、フォトリソ
グラフィ工程でも形成できるが、このような転写法を用
いた場合には、パターン精度がよく、かつ他の立体成形
と同時に処理できる。
【００８３】実施の形態６ 図１９〜図２２を参照して、メッキ法による配線形成の
他の実施の形態を説明する。
【００８４】図１９に示すように、予め溝部４９を形成
した基板４５ａ（樹脂、ガラス）上に、電解メッキ用下
地金属膜５１を積層しておく。
【００８５】次に、図２０に示すように、レジストや樹
脂層５２の原液をスピンコート、ロールコート、印刷、
スキージなどで供給し、これを硬化させる。
【００８６】図２０と図２１を参照して、樹脂層５２の
原子線エッチングを行ない、配線パターン部において、
下地金属膜パターン５１ａのみを残す。
【００８７】次に、図２２に示すように、残った樹脂層
５２を剥離除去し、洗浄する。その後、図２３に示すよ
うに、下地金属膜パターン５１ａ上に単層または多層の
メッキ層５２を形成する。
【００８８】実施の形態７ 図２４〜図２６を参照して、メッキ法の配線形成の他の
実施の形態を説明する。
【００８９】図２４に示すように、予め溝部５３を形成
した、樹脂、ガラスなどで形成された基板５を準備す
る。基板５４上に銅ペースト硬化層５５を積層する。
【００９０】次に、図２５に示すように、原子線エッチ
ングを行ない、配線パターン部の下地金属膜パターン５
５ａのみ残す。その後、図２６を参照して、下地金属膜
パターン５５ａ上に、単層または多層のメッキ層５６を
形成する。
【００９１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【図面の簡単な説明】
【図１】 実施の形態１に係る、液晶表示装置における
アクティブマトリックス側基板の画素近傍の平面図であ
る。
【図２】 実施の形態１に係る液晶表示装置におけるア
クティブマトリックス側基板の画素近傍の構成の断面図
である。
【図３】 チップ近傍の分解斜視図である。
【図４】 チップ部の断面拡大図である。
【図５】 実施の形態１に係る電子部品の製造方法の順
序の第１の工程における半導体装置の断面図である。
【図６】 実施の形態１に係る電子部品の製造方法の順
序の第２の工程における半導体装置の断面図である。
【図７】 実施の形態１に係る電子部品の製造方法の順
序の第３の工程における半導体装置の断面図である。
【図８】 実施の形態１に係る電子部品の製造方法の順
序の第４の工程における半導体装置の断面図である。
【図９】 実施の形態１に係る電子部品の製造方法の順
序の第５の工程における半導体装置の断面図である。
【図１０】 実施の形態１に係る電子部品の製造方法の
順序の第６の工程における半導体装置の断面図である。
【図１１】 実施の形態２に係る電子部品の断面図であ
る。
【図１２】 実施の形態３に係る液晶表示装置における
アクティブマトリックス側基板の画素近傍の構成を示す
平面図である。
【図１３】 実施の形態３に係る液晶表示装置における
アクティブマトリックス側基板の画素近傍の構成を示す
断面図である。
【図１４】 チップ部の断面拡大図である。
【図１５】 実施の形態４に係る電子部品の平面図であ
る。
【図１６】 実施の形態５に係るメッキ法による配線形
成方法の順序の第１の工程における半導体装置の断面図
である。
【図１７】 実施の形態５に係るメッキ法による配線形
成方法の順序の第２の工程における半導体装置の断面図
である。
【図１８】 実施の形態５に係るメッキ法による配線形
成方法の順序の第３の工程における半導体装置の断面図
である。
【図１９】 実施の形態６に係るメッキ法による配線形
成方法の順序の第１の工程における半導体装置の断面図
である。
【図２０】 実施の形態６に係るメッキ法による配線形
成方法の順序の第２の工程における半導体装置の断面図
である。
【図２１】 実施の形態６に係るメッキ法による配線形
成方法の順序の第３の工程における半導体装置の断面図
である。
【図２２】 実施の形態６に係るメッキ法による配線形
成方法の順序の第４の工程における半導体装置の断面図
である。
【図２３】 実施の形態６に係るメッキ法による配線形
成方法の順序の第５の工程における半導体装置の断面図
である。
【図２４】 実施の形態７に係るメッキ法による配線形
成方法の順序の第１の工程における半導体装置の断面図
である。
【図２５】 実施の形態７に係るメッキ法による配線形
成方法の順序の第２の工程における半導体装置の断面図
である。
【図２６】 実施の形態７に係るメッキ法による配線形
成方法の順序の第３の工程における半導体装置の断面図
である。
【図２７】 アクティブマトリックス側基板を備えた従
来の透過型の液晶表示装置の一般的な構成を示す回路図
である。
【図２８】 従来の技術に係る液晶表示装置におけるア
クティブマトリックス側基板のＴＦＴ部分の断面図であ
る。
【図２９】 ＴＦＴ形成のプロセスを示す図である。
【図３０】 ＬＣＤユニットの製造プロセスを示す図で
ある。
【符号の説明】
３９ 第１基板、４０ ＴＦＴ素子、４１ ソース配
線、４２ ゲート配線、４３ ソース配線の一部、４４
ゲート配線の一部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 21/88 Ｋ ５Ｆ１１０ Ｈ０４Ｎ 5/66 １０２ 23/12 Ｑ 29/78 ６１２Ｃ (72)発明者 谷川 徹 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 JA23 JA26 JA29 JA38 JA42 JA44 JA47 JB13 JB23 JB32 JB33 JB38 JB51 KA03 KA07 KA12 MA05 MA08 MA11 MA13 MA17 MA27 MA35 MA37 4K024 AA03 AA07 AA09 AA11 AA12 AB01 AB17 BA01 BA11 BB09 BC10 GA16 4K044 AA12 AA16 AB02 BA06 BA08 BA10 BB02 BC05 CA15 CA18 5C058 AA06 AA18 AB06 BA05 BA23 BA26 5F033 GG03 GG04 HH07 HH08 HH11 HH13 HH38 JJ01 JJ38 MM01 MM05 MM12 MM19 PP26 PP27 PP28 QQ08 QQ09 QQ11 QQ31 QQ37 QQ53 RR22 VV06 VV07 VV15 XX01 XX33 XX34 5F110 AA18 BB01 DD02 DD21 EE37 GG02 GG12 HM18 HM19 NN03 NN27 QQ16

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１基板と、 前記第１基板の上に、同一パターンで多数個形成された
    配線膜と、を備え、 少なくとも一部の配線膜は、プラズマ励起化学気相成長
    方式やスパッタリングなどの真空系薄膜形成とは異な
    る、下記の（ａ）、（ｂ）、（ｃ）および（ｄ）からな
    る群より選ばれた方法により形成されている、電子部
    品。 （ａ） 印刷法 （ｂ） 大気または処理液浴槽中でのコート （ｃ） 前記第１基板の上に成形樹脂を形成し、該成形
    樹脂の形状を転写する方法 （ｄ） フォトリソグラフィを経ないメッキ法
  2. 【請求項２】 第１基板と、 前記第１基板の上に、同一パターンで多数個形成された
    配線膜と、を備え、 少なくとも一部の配線膜は、下記の（ａ）、（ｂ）およ
    び（ｃ）からなる群より選ばれた方法により形成されて
    いる、電子部品。 （ａ） フォトリソグラフィ法を用いないコート （ｂ） 印刷法 （ｃ） 前記第１基板の上に成形樹脂を形成し、該成形
    樹脂の形状を転写する方法
  3. 【請求項３】 第１基板上に配線などの同一パターンが
    多数個形成されてなる電子部品において、 少なくとも縦横配線の中の一方の一部の配線のみを厚膜
    の導電層で形成していることを特徴とする、電子部品。
  4. 【請求項４】 前記一部の配線は、前記第１基板の表面
    に設けられた溝に埋込まれている、請求項１〜３のいず
    れかに記載の電子部品。
  5. 【請求項５】 第１基板の上に、同一パターンで多数個
    形成された配線膜を形成する工程を備える電子部品の製
    造方法において、 少なくとも一部の配線膜は、化学気相堆積法やスパッタ
    リングなどの真空系薄膜形成とは異なる、下記の
    （ａ）、（ｂ）、（ｃ）および（ｄ）からなる群より選
    ばれた方法により形成することを特徴とする、電子部品
    の製造方法。 （ａ） 印刷法 （ｂ） 大気または処理液浴槽中でのコート （ｃ） 前記第１基板の上に成形樹脂を形成し、該成形
    樹脂の形状を転写する方法 （ｄ） フォトリソグラフィを経ないメッキ法
  6. 【請求項６】 基板の上に、同一パターンで多数個形成
    された配線膜を形成する工程を備える電子部品の製造方
    法において、少なくとも一部の配線膜を、下記の
    （ａ）、（ｂ）および（ｃ）からなる群より選ばれた方
    法により形成していることを特徴とする、電子部品の製
    造方法。 （ａ） フォトリソグラフィ法を用いないコート （ｂ） 印刷法 （ｃ） 前記基板の上に成形樹脂を形成し、該成形樹脂
    の形状を転写する方法
  7. 【請求項７】 第１基板の上に、同一パターンで多数個
    形成された配線膜を形成する工程を備える電子部品の製
    造方法において、 少なくとも縦横配線の中の一方の一部の配線のみを厚膜
    の導電層で形成することを特徴とする、電子部品の製造
    方法。
  8. 【請求項８】 前記一部の配線を、前記第１基板に形成
    された溝に埋込むように形成する、請求項５〜７のいず
    れかに記載の電子部品の製造方法。
  9. 【請求項９】 前記溝部の形成工程は、 前記第１基板の上に樹脂膜を形成する工程と、 前記樹脂膜に凹部を形成する工程と、 前記樹脂膜を全面的にエッチングし、それによって、前
    記凹部の形状を前記基板の表面に転写する工程を含む、
    請求項８に記載の電子部品の製造方法。
  10. 【請求項１０】 前記基板の表面に形成された溝部に金
    属膜を埋込む工程と、 前記金属膜の上部にメッキ法により金属配線を形成し、
    それによって前記一部の配線を形成する、請求項９に記
    載の電子部品の製造方法。
  11. 【請求項１１】 前記エッチングは、中性粒子を衝突さ
    せる原子線エッチングで行なう、請求項９に記載の電子
    部品の製造方法。
  12. 【請求項１２】 前記溝部の形成と同時に、別部品とし
    て形成した半導体形成部を位置決めする第２溝部を同時
    に形成する、請求項９〜１１のいずれかに記載の電子部
    品の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004523881A (ja) * 2000-09-27 2004-08-05 ニューピーツー・インコーポレイテッド 半導体デバイスの製造
JP2006032435A (ja) * 2004-07-12 2006-02-02 Sharp Corp 半導体装置の製造方法及び半導体装置の製造装置
JP2009290227A (ja) * 2003-05-16 2009-12-10 Semiconductor Energy Lab Co Ltd 配線の作製方法及び表示装置の作製方法
JP2013502620A (ja) * 2009-08-24 2013-01-24 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを用いた電子デバイスの制御
CN108604032A (zh) * 2017-01-04 2018-09-28 曾世宪 像素单元结构及其制造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01231024A (ja) * 1988-03-11 1989-09-14 Seikosha Co Ltd 薄膜トランジスタアレイ
JPH02162731A (ja) * 1988-12-16 1990-06-22 Hitachi Ltd 薄膜素子基板
JPH04170519A (ja) * 1990-11-01 1992-06-18 Matsushita Electric Ind Co Ltd 平面ディスプレー用配線およびその形成方法と液晶ディスプレー用非線形抵抗素子
JPH04282890A (ja) * 1991-03-11 1992-10-07 Dainippon Printing Co Ltd 微細パターンの形成方法
JPH0697197A (ja) * 1992-09-10 1994-04-08 Sharp Corp 薄膜トランジスタおよびその製造方法
JPH0872307A (ja) * 1994-08-31 1996-03-19 Kyocera Corp 画像装置
JPH08295538A (ja) * 1995-04-26 1996-11-12 Ricoh Opt Ind Co Ltd 光学デバイス・光学デバイス製造方法
JPH09120943A (ja) * 1995-06-07 1997-05-06 Univ California 基板上に微細構造を組み付ける方法
JPH10512059A (ja) * 1994-11-30 1998-11-17 ハネウエル・インコーポレーテッド 表面レリーフプロファイラを製造する方法
JPH11204529A (ja) * 1998-01-19 1999-07-30 Seiko Epson Corp パターン形成方法および基板製造装置
JPH11274671A (ja) * 1998-03-25 1999-10-08 Seiko Epson Corp 電気回路、その製造方法および電気回路製造装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01231024A (ja) * 1988-03-11 1989-09-14 Seikosha Co Ltd 薄膜トランジスタアレイ
JPH02162731A (ja) * 1988-12-16 1990-06-22 Hitachi Ltd 薄膜素子基板
JPH04170519A (ja) * 1990-11-01 1992-06-18 Matsushita Electric Ind Co Ltd 平面ディスプレー用配線およびその形成方法と液晶ディスプレー用非線形抵抗素子
JPH04282890A (ja) * 1991-03-11 1992-10-07 Dainippon Printing Co Ltd 微細パターンの形成方法
JPH0697197A (ja) * 1992-09-10 1994-04-08 Sharp Corp 薄膜トランジスタおよびその製造方法
JPH0872307A (ja) * 1994-08-31 1996-03-19 Kyocera Corp 画像装置
JPH10512059A (ja) * 1994-11-30 1998-11-17 ハネウエル・インコーポレーテッド 表面レリーフプロファイラを製造する方法
JPH08295538A (ja) * 1995-04-26 1996-11-12 Ricoh Opt Ind Co Ltd 光学デバイス・光学デバイス製造方法
JPH09120943A (ja) * 1995-06-07 1997-05-06 Univ California 基板上に微細構造を組み付ける方法
JPH11204529A (ja) * 1998-01-19 1999-07-30 Seiko Epson Corp パターン形成方法および基板製造装置
JPH11274671A (ja) * 1998-03-25 1999-10-08 Seiko Epson Corp 電気回路、その製造方法および電気回路製造装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004523881A (ja) * 2000-09-27 2004-08-05 ニューピーツー・インコーポレイテッド 半導体デバイスの製造
JP2009290227A (ja) * 2003-05-16 2009-12-10 Semiconductor Energy Lab Co Ltd 配線の作製方法及び表示装置の作製方法
JP2006032435A (ja) * 2004-07-12 2006-02-02 Sharp Corp 半導体装置の製造方法及び半導体装置の製造装置
JP4744820B2 (ja) * 2004-07-12 2011-08-10 シャープ株式会社 半導体装置の製造方法及び半導体装置の製造装置
JP2013502620A (ja) * 2009-08-24 2013-01-24 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを用いた電子デバイスの制御
CN108604032A (zh) * 2017-01-04 2018-09-28 曾世宪 像素单元结构及其制造方法
KR20190099046A (ko) * 2017-01-04 2019-08-23 쉬-시엔 셍 픽셀 유닛 구조 및 그 제조방법
EP3564741A4 (en) * 2017-01-04 2020-06-17 Shih-Hsien Tseng PIXEL UNIT STRUCTURE AND PRODUCTION METHOD THEREFOR
AU2017391778B2 (en) * 2017-01-04 2022-09-29 Shih-Hsien Tseng Pixel unit structure and manufacturing method thereof
KR102623233B1 (ko) * 2017-01-04 2024-01-09 쉬-시엔 셍 디스플레이 장치 및 그 제조방법

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