JP2001217223A - Manufacturing method for semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、プラズマエッチン
グ装置を用いてウエハ上の絶縁膜にホールを形成する加
工処理を、複数のウエハに連続して施す半導体装置の製
造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in which a plurality of wafers are continuously processed by forming a hole in an insulating film on a wafer by using a plasma etching apparatus.
【０００２】[0002]
【従来の技術】図３（ａ）は、従来の半導体装置の製造
方法を説明するための断面図であり、図３（ｂ）は、従
来の半導体装置の製造方法における問題点を説明するた
めの断面図である。なお、従来の半導体装置の製造方法
を、便宜上図１を参照しつつ説明する。2. Description of the Related Art FIG. 3A is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device, and FIG. 3B is a view for explaining problems in the conventional method for manufacturing a semiconductor device. FIG. A conventional method of manufacturing a semiconductor device will be described with reference to FIG. 1 for convenience.
【０００３】まず、図３（ａ）に示すように、シリコン
基板（図示せず）の上方にＡｌ合金配線１０１を形成
し、このＡｌ合金配線１０１の上にシリコン酸化膜など
からなる層間絶縁膜１０３を堆積する。この後、層間絶
縁膜１０３の上にレジスト膜を塗布し、このレジスト膜
を露光、現像することにより、層間絶縁膜１０３上には
接続孔（ビアホール）を形成するための開口部１０５ａ
を有するレジストパターン１０５が形成される。First, as shown in FIG. 3A, an Al alloy wiring 101 is formed above a silicon substrate (not shown), and an interlayer insulating film made of a silicon oxide film or the like is formed on the Al alloy wiring 101. 103 is deposited. Thereafter, a resist film is applied on the interlayer insulating film 103, and the resist film is exposed and developed to form an opening 105a for forming a connection hole (via hole) on the interlayer insulating film 103.
Is formed.
【０００４】次に、図１に示す枚葉式のプラズマエッチ
ング装置を用いて、このレジストパターン１０５をマス
クとして層間絶縁膜１０３に高パワーのエッチングを施
すことにより、層間絶縁膜１０３に微細ホール（ビアホ
ール）１０３ａが形成される。このような微細ホール加
工を複数のウエハに連続して施す。[0004] Next, using a single-wafer-type plasma etching apparatus shown in FIG. 1, high-power etching is performed on the interlayer insulating film 103 using the resist pattern 105 as a mask, so that fine holes ( Via holes) 103a are formed. Such fine hole processing is continuously performed on a plurality of wafers.
【０００５】ここで用いるプラズマエッチング装置は、
図１に示すように、エッチングチャンバー２０を備えて
おり、このエッチングチャンバー２０内にはＳｉからな
る上部電極１０及びセラミックからなる下部電極１１が
配置されている。これらの電極１０，１１の相互間には
被エッチング基板であるウエハ１３が配置される。上部
電極１０には所定の容積を有するガス室１０ａが設けら
れており、このガス室１０ａには反応性ガスを導入する
ガス導入配管１２が接続されている。[0005] The plasma etching apparatus used here is:
As shown in FIG. 1, an etching chamber 20 is provided, in which an upper electrode 10 made of Si and a lower electrode 11 made of ceramic are arranged. A wafer 13 which is a substrate to be etched is arranged between these electrodes 10 and 11. The upper electrode 10 is provided with a gas chamber 10a having a predetermined volume, and a gas introduction pipe 12 for introducing a reactive gas is connected to the gas chamber 10a.
【０００６】また、上部電極１０には、ガス室１０ａに
繋げられた開口部１０ｂが設けられている。このプラズ
マエッチング装置は、ガス導入配管１２からガス室１０
ａ内にＣ4Ｆ8、ＣＦ4、Ａｒ、Ｏ2などの反応性ガスが導
入され、この反応性ガスがガス室１０ａ内に充満し、次
に、この反応性ガスが開口部１０ｂを通って上部電極１
０と下部電極１１との間に導かれるように構成されてい
る。また、上部電極１０及び下部電極１１それぞれには
高周波を印加するための高周波電源１５，１７が接続さ
れている。下部電極１１は、エッチング時に冷却水によ
る冷却手段（図示せず）によって冷却されるように構成
されている。The upper electrode 10 is provided with an opening 10b connected to the gas chamber 10a. The plasma etching apparatus includes a gas introduction pipe 12 and a gas chamber 10.
a, a reactive gas such as C 4 F 8 , CF 4 , Ar, O 2 is introduced, and the reactive gas fills the gas chamber 10a, and then the reactive gas passes through the opening 10b. Upper electrode 1
It is configured to be guided between 0 and the lower electrode 11. Further, high frequency power supplies 15 and 17 for applying a high frequency are connected to the upper electrode 10 and the lower electrode 11, respectively. The lower electrode 11 is configured to be cooled by cooling means (not shown) using cooling water during etching.
【０００７】[0007]
【発明が解決しようとする課題】上記従来の半導体装置
の製造方法では、上述したような枚葉式のエッチング装
置で層間絶縁膜１０３に微細ホール１０３ａを形成する
エッチング加工を複数のウエハ１３に連続して施してい
る。すなわち、高周波電源１５，１７によって上部電極
１０及び下部電極１１に高周波を印加し、ガス導入配管
１２から反応性ガスを上部電極１０のガス室１０ａ内に
導入し、開口部１０ｂを通して上部電極１０と下部電極
１１との間に反応性ガスを導き、Ｆラジカル、Ｃラジカ
ルを発生させることにより層間絶縁膜１０３をエッチン
グする。その際は下記式のような反応が起こる。In the above-described conventional method for manufacturing a semiconductor device, the etching process for forming the fine holes 103a in the interlayer insulating film 103 by the above-described single-wafer type etching apparatus is continuously performed on a plurality of wafers 13. It has been given. That is, a high frequency is applied to the upper electrode 10 and the lower electrode 11 by the high frequency power supplies 15 and 17, a reactive gas is introduced from the gas introduction pipe 12 into the gas chamber 10a of the upper electrode 10, and the upper electrode 10 is connected to the upper electrode 10 through the opening 10b. A reactive gas is introduced between the lower electrode 11 and F radicals and C radicals, thereby etching the interlayer insulating film 103. At that time, a reaction as shown in the following formula occurs.
【０００８】ＳｉＯ2＋Ｆラジカル＋Ｃラジカル→Ｓｉ
Ｆ＋ＣＯ2上記エッチングの際の上部電極１０の温度
は、図４に示すように、ウエハの処理枚数が増えるに従
って上昇してしまう。ウエハの処理枚数が例えば５枚以
上になると上部電極１０の温度が例えば８０℃を超えて
しまう。このように上部電極１０の温度が上昇すると、
上部電極のＳｉによってＦラジカルが予定以上に消費さ
れてしまう。これにより、エッチング時におけるウエハ
１３上のＦラジカルが不足し、その結果、図３（ｂ）に
示すように、層間絶縁膜１０３に形成される微細ホール
１０３ｂがエッチングストップを起こすことがある。つ
まり、Ｆラジカルが不足することにより、層間絶縁膜１
０３を予定した通りにプラズマエッチングすることがで
きず、微細ホール１０３ｂを所定量の深さまでエッチン
グ加工することができないといった不良が発生する。[0008] SiO 2 + F radical + C radical → Si
F + CO 2 As shown in FIG. 4, the temperature of the upper electrode 10 at the time of the above etching increases as the number of processed wafers increases. When the number of processed wafers becomes, for example, five or more, the temperature of the upper electrode 10 exceeds, for example, 80 ° C. When the temperature of the upper electrode 10 rises as described above,
F radicals are consumed more than expected by Si of the upper electrode. As a result, F radicals on the wafer 13 at the time of etching become insufficient, and as a result, the fine holes 103b formed in the interlayer insulating film 103 may cause an etching stop, as shown in FIG. In other words, the lack of F radicals causes the interlayer insulating film 1
03, the plasma etching cannot be performed as expected, and a defect that the fine hole 103b cannot be etched to a predetermined depth occurs.
【０００９】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、プラズマエッチング装置
における上部電極の温度上昇を抑えることにより、絶縁
膜にホールを形成する際にエッチングストップを起こす
ことを抑制できる半導体装置の製造方法を提供すること
にある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-described circumstances, and an object of the present invention is to suppress an increase in the temperature of an upper electrode in a plasma etching apparatus so as to prevent an etching stop when forming a hole in an insulating film. It is an object of the present invention to provide a method for manufacturing a semiconductor device, which can suppress the occurrence of the problem.
【００１０】[0010]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、プラズマエッチング装置を用いてウエハ
上の絶縁膜にホールを形成する加工処理を、複数のウエ
ハに連続して施す半導体装置の製造方法であって、所定
枚数のウエハに加工処理を施す毎に、上記プラズマエッ
チング装置にクールダウンステップを行なうことを特徴
とする。According to a method of manufacturing a semiconductor device according to the present invention, a semiconductor device is provided in which a plurality of wafers are continuously processed by forming a hole in an insulating film on the wafer using a plasma etching apparatus. Wherein the cool-down step is performed on the plasma etching apparatus every time a predetermined number of wafers are processed.
【００１１】上記半導体装置の製造方法によれば、所定
枚数のウエハに加工処理を施す毎にクールダウンステッ
プを行なうことにより、プラズマエッチング装置におけ
る上部電極の温度上昇を抑え、上部電極を常に所定温度
範囲に維持することができる。このため、上部電極にラ
ジカルが予定以上に消費されてしまうことを抑制でき
る。これにより、エッチング時におけるウエハ上のラジ
カルが不足することを抑制でき、その結果、絶縁膜に形
成されるホールがエッチングストップを起こすことを防
止できる。According to the above-described method of manufacturing a semiconductor device, the cool-down step is performed each time a predetermined number of wafers are processed, so that the temperature rise of the upper electrode in the plasma etching apparatus is suppressed, and the upper electrode is kept at a predetermined temperature. Range can be maintained. For this reason, it can suppress that a radical is consumed more than expected to an upper electrode. This makes it possible to suppress a shortage of radicals on the wafer during etching, and as a result, it is possible to prevent holes formed in the insulating film from causing etching stop.
【００１２】また、本発明に係る半導体装置の製造方法
において、上記クールダウンステップは、上記プラズマ
エッチング装置内に不活性ガスを導入する工程であるこ
とが好ましい。これにより、プラズマエッチング装置の
上部電極の温度上昇を抑え、上部電極を常に所定温度範
囲に維持することができる。In the method of manufacturing a semiconductor device according to the present invention, it is preferable that the cool down step is a step of introducing an inert gas into the plasma etching apparatus. Thereby, the temperature rise of the upper electrode of the plasma etching apparatus can be suppressed, and the upper electrode can always be maintained in a predetermined temperature range.
【００１３】また、本発明に係る半導体装置の製造方法
において、上記クールダウンステップは、上記プラズマ
エッチング装置内に４００sccm以上８００sccm以下の流
量のＡｒガスを８０秒間以上導入する工程であることが
好ましい。これにより、プラズマエッチング装置の上部
電極を常に４０℃以上８０℃以下の温度に維持すること
ができる。つまり、枚葉式のエッチング装置でホール加
工を連続して行なっても、上部電極の温度が８０℃より
上昇することを防止できる。In the method of manufacturing a semiconductor device according to the present invention, it is preferable that the cool-down step is a step of introducing Ar gas at a flow rate of 400 sccm to 800 sccm into the plasma etching apparatus for 80 seconds or more. Thereby, the upper electrode of the plasma etching apparatus can be constantly maintained at a temperature of 40 ° C. or more and 80 ° C. or less. That is, it is possible to prevent the temperature of the upper electrode from rising above 80 ° C. even if the hole processing is continuously performed by the single wafer type etching apparatus.
【００１４】また、本発明に係る半導体装置の製造方法
において、上記クールダウンステップは、上記プラズマ
エッチング装置内の圧力を２００ｍTorr以上３００ｍTo
rr以下にする工程であることが好ましい。Further, in the method of manufacturing a semiconductor device according to the present invention, the cooling down step may include increasing a pressure in the plasma etching apparatus to 200 mTorr to 300 mTorr.
It is preferable that the step is rr or less.
【００１５】また、本発明に係る半導体装置の製造方法
において、上記クールダウンステップは、上記プラズマ
エッチング装置の上部電極及び下部電極それぞれに１５
０Ｗ以下の高周波電圧を印加する工程であることが好ま
しい。Further, in the method of manufacturing a semiconductor device according to the present invention, the cool-down step may be performed by applying 15 minutes to each of the upper electrode and the lower electrode of the plasma etching apparatus.
It is preferable to apply a high-frequency voltage of 0 W or less.
【００１６】また、本発明に係る半導体装置の製造方法
において、上記所定枚数が４枚以上６枚以下であること
が好ましい。In the method of manufacturing a semiconductor device according to the present invention, it is preferable that the predetermined number is four or more and six or less.
【００１７】[0017]
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１８】図１は、本発明の実施の形態による半導体
装置の製造方法を説明するために用いるプラズマエッチ
ング装置の概略を示す断面図である。FIG. 1 is a sectional view schematically showing a plasma etching apparatus used for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【００１９】図１に示すように、プラズマエッチング装
置はエッチングチャンバー２０を備えており、このエッ
チングチャンバー２０内にはＳｉからなる上部電極１０
及びセラミックからなる下部電極１１が配置されてい
る。これらの電極１０，１１の相互間には被エッチング
基板であるウエハ１３が配置される。上部電極１０とエ
ッチングチャンバー２０の上部との間には絶縁部材９が
配置されている。上部電極１０には所定の容積を有する
ガス室１０ａが設けられており、このガス室１０ａには
反応性ガスを導入するガス導入配管１２が接続されてい
る。As shown in FIG. 1, the plasma etching apparatus has an etching chamber 20 in which an upper electrode 10 made of Si is provided.
And a lower electrode 11 made of ceramic. A wafer 13 which is a substrate to be etched is arranged between these electrodes 10 and 11. An insulating member 9 is arranged between the upper electrode 10 and the upper part of the etching chamber 20. The upper electrode 10 is provided with a gas chamber 10a having a predetermined volume, and a gas introduction pipe 12 for introducing a reactive gas is connected to the gas chamber 10a.
【００２０】上部電極１０には、ガス室１０ａに繋げら
れた開口部１０ｂが設けられている。また、上部電極１
０及び下部電極１１それぞれには高周波を印加するため
の高周波電源１５，１７が接続されている。下部電極１
１は、エッチング時に冷却水による冷却手段（図示せ
ず）によって冷却されるように構成されている。このプ
ラズマエッチング装置は、ガス導入配管１２からガス室
１０ａ内に反応性ガスが導入され、この反応性ガスがガ
ス室１０ａ内に充満し、次に、この反応性ガスが開口部
１０ｂを通って上部電極１０と下部電極１１との間に導
かれるように構成されている。The upper electrode 10 has an opening 10b connected to the gas chamber 10a. Also, the upper electrode 1
High frequency power supplies 15 and 17 for applying a high frequency are connected to the 0 and the lower electrode 11, respectively. Lower electrode 1
1 is configured to be cooled by cooling means (not shown) using cooling water at the time of etching. In this plasma etching apparatus, a reactive gas is introduced from the gas introduction pipe 12 into the gas chamber 10a, the reactive gas fills the gas chamber 10a, and then the reactive gas passes through the opening 10b. It is configured to be guided between the upper electrode 10 and the lower electrode 11.
【００２１】次に、上記プラズマエッチング装置を用い
て図３（ａ）に示すようなシリコン酸化膜からなる層間
絶縁膜にエッチング加工を施すことにより、層間絶縁膜
に微細ホールを形成する方法について説明する。Next, a method for forming fine holes in the interlayer insulating film by etching the interlayer insulating film made of a silicon oxide film as shown in FIG. 3A using the above-described plasma etching apparatus will be described. I do.
【００２２】層間絶縁膜の上にレジスト膜を塗布し、こ
のレジスト膜を露光、現像することにより、層間絶縁膜
上には接続孔（ビアホール）を形成するための開口部を
有するレジストパターンが形成される。次に、この状態
のウエハ１３を図１に示すプラズマエッチング装置に設
置し、レジストパターンをマスクとして層間絶縁膜に高
パワーのエッチングを施す。これにより、層間絶縁膜に
は微細ホール（ビアホール）が形成される。By applying a resist film on the interlayer insulating film, exposing and developing the resist film, a resist pattern having an opening for forming a connection hole (via hole) is formed on the interlayer insulating film. Is done. Next, the wafer 13 in this state is set in the plasma etching apparatus shown in FIG. 1, and high-power etching is performed on the interlayer insulating film using the resist pattern as a mask. As a result, fine holes (via holes) are formed in the interlayer insulating film.
【００２３】すなわち、高周波電源１５によって上部電
極１０に１５００Ｗの高周波を印加し、高周波電源１７
によって下部電極１１に２０００Ｗの高周波を印加し、
ガス導入配管１２からＣ4Ｆ8、ＣＦ4、Ａｒ、Ｏ2などの
反応性ガスを上部電極１０のガス室１０ａ内に導入し、
開口部１０ｂを通して上部電極１０と下部電極１１との
間に反応性ガスを導き、ウエハ１３上にＦラジカル、Ｃ
ラジカルを発生させる。このようにして層間絶縁膜をエ
ッチング加工することにより、層間絶縁膜には微細ホー
ルが形成される。That is, a high frequency power of 15 W is applied to the upper electrode 10 by the high frequency power
To apply a high frequency of 2000 W to the lower electrode 11,
A reactive gas such as C 4 F 8 , CF 4 , Ar, O 2 is introduced into the gas chamber 10 a of the upper electrode 10 from the gas introduction pipe 12,
Reactive gas is introduced between the upper electrode 10 and the lower electrode 11 through the opening 10b, and F radicals and C
Generates radicals. By etching the interlayer insulating film in this manner, fine holes are formed in the interlayer insulating film.
【００２４】本実施の形態による半導体装置の製造方法
では、上述したような図１に示す枚葉式のプラズマエッ
チング装置で層間絶縁膜に微細ホールを形成するエッチ
ング加工を複数のウエハ１３に連続して施し、ウエハを
所定の枚数加工処理した後、プラズマエッチング装置に
クールダウンステップを行なう。これにより、温度が上
昇した上部電極１０が冷却される。その後、再び層間絶
縁膜に微細ホールを形成するエッチング加工を複数のウ
エハ１３に施す。In the method of manufacturing a semiconductor device according to the present embodiment, the etching process for forming fine holes in the interlayer insulating film by the single-wafer type plasma etching apparatus shown in FIG. After processing a predetermined number of wafers, a cool down step is performed in the plasma etching apparatus. Thereby, the upper electrode 10 whose temperature has increased is cooled. Thereafter, etching processing for forming fine holes in the interlayer insulating film is performed on the plurality of wafers 13 again.
【００２５】つまり、この半導体装置の製造方法では、
所定枚数のウエハをエッチング加工する毎に、上部電極
を冷却するためのクールダウンステップをプラズマエッ
チング装置に行なうことにより、従来の半導体装置の製
造方法のように上部電極の温度が予定以上に上昇するこ
とを防止するものである。ここで、上記所定枚数は、４
〜６枚とすることが好ましく、より好ましくは５枚であ
るが、エッチング装置によって適切な枚数に適宜変更す
ることも可能である。That is, in this method of manufacturing a semiconductor device,
Each time a predetermined number of wafers are etched, a cool-down step for cooling the upper electrode is performed in the plasma etching apparatus, so that the temperature of the upper electrode rises more than expected as in a conventional semiconductor device manufacturing method. It is to prevent that. Here, the predetermined number is 4
The number is preferably set to 6 sheets, more preferably 5 pieces, but can be appropriately changed to an appropriate number by an etching apparatus.
【００２６】上記クールダウンステップとは、図１に示
すプラズマエッチング装置において、高周波電源１５に
よって上部電極１０に０〜１５０Ｗの高周波を印加し、
高周波電源１７によって下部電極１１に０〜１５０Ｗの
高周波を印加し、エッチングチャンバー２０内の圧力を
２００〜３００ｍTorr（好ましくは２２０ｍTorr）と
し、ガス導入配管１２から常温のＡｒガス又はＨｅガス
などの不活性ガスを４００〜８００sccm（好ましくは５
００sccm）の流量で８０秒間以上、上部電極１０のガス
室１０ａ内に導入し、開口部１０ｂを通して上部電極１
０と下部電極１１との間に不活性ガスを導くものであ
る。The cool-down step is to apply a high frequency of 0 to 150 W to the upper electrode 10 by the high frequency power supply 15 in the plasma etching apparatus shown in FIG.
A high-frequency power supply 17 applies a high-frequency power of 0 to 150 W to the lower electrode 11 to set the pressure in the etching chamber 20 to 200 to 300 mTorr (preferably 220 mTorr). Gas at 400-800 sccm (preferably 5
At a flow rate of 100 sccm) for more than 80 seconds into the gas chamber 10a of the upper electrode 10 and through the opening 10b.
The inert gas is introduced between the lower electrode 11 and the lower electrode 11.
【００２７】図２は、図１に示す枚葉式のプラズマエッ
チング装置を用いて層間絶縁膜に微細ホールを形成する
エッチング加工を、５枚のウエハを連続処理する毎に上
述したようなクールダウンステップを施したときのウエ
ハの処理枚数と上部電極の温度との関係を示すグラフで
ある。FIG. 2 shows an etching process for forming fine holes in an interlayer insulating film using the single-wafer plasma etching apparatus shown in FIG. 1 and a cooling down as described above every time five wafers are continuously processed. 6 is a graph showing the relationship between the number of processed wafers and the temperature of the upper electrode when performing steps.
【００２８】図２によれば、５枚のウエハを処理する毎
にクールダウンステップを施すことにより、プラズマエ
ッチング装置の上部電極１０を常に４０℃〜８０℃程度
の温度に維持することができる。つまり、本実施の形態
では、枚葉式のエッチング装置で微細ホール加工を連続
して行なっても、従来の半導体装置の製造方法のように
上部電極の温度が８０℃より上昇することがない。この
ため、上部電極のＳｉにＦラジカルが予定以上に消費さ
れてしまうことを抑制できる。これにより、エッチング
時におけるウエハ１３上のＦラジカルが不足することを
抑制でき、その結果、層間絶縁膜に形成される微細ホー
ルがエッチングストップを起こすことを防止できる。従
って、Ｆラジカルが不足することにより、微細ホールを
所定量の深さまでエッチング加工することができないと
いった不良の発生を抑制できる。According to FIG. 2, the upper electrode 10 of the plasma etching apparatus can always be maintained at a temperature of about 40.degree. C. to 80.degree. C. by performing a cool-down step every time five wafers are processed. That is, in the present embodiment, even if the fine hole processing is continuously performed by the single wafer type etching apparatus, the temperature of the upper electrode does not rise above 80 ° C. unlike the conventional method of manufacturing a semiconductor device. For this reason, it can suppress that F radical is consumed more than expected in Si of an upper electrode. This makes it possible to suppress a shortage of F radicals on the wafer 13 at the time of etching, and as a result, it is possible to prevent fine holes formed in the interlayer insulating film from causing an etching stop. Therefore, it is possible to suppress the occurrence of a defect that a fine hole cannot be etched to a predetermined depth due to an insufficient F radical.
【００２９】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。The present invention is not limited to the above embodiment, but can be implemented with various modifications.
【００３０】[0030]
【発明の効果】以上説明したように本発明によれば、所
定枚数のウエハに加工処理を施す毎に、プラズマエッチ
ング装置にクールダウンステップを行なう。したがっ
て、プラズマエッチング装置における上部電極の温度上
昇を抑えることができ、それにより絶縁膜にホールを形
成する際にエッチングストップを起こすことを抑制でき
る半導体装置の製造方法を提供することができる。As described above, according to the present invention, a cool-down step is performed in the plasma etching apparatus every time a predetermined number of wafers are processed. Therefore, it is possible to provide a method of manufacturing a semiconductor device which can suppress a rise in temperature of an upper electrode in a plasma etching apparatus, thereby suppressing occurrence of an etching stop when forming a hole in an insulating film.
【図１】本発明の実施の形態による半導体装置の製造方
法を説明するために用いるプラズマエッチング装置の概
略を示す断面図である。FIG. 1 is a sectional view schematically showing a plasma etching apparatus used for describing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】図１に示す枚葉式のプラズマエッチング装置を
用いて層間絶縁膜に微細ホールを形成するエッチング加
工を、５枚のウエハを連続処理する毎にクールダウンス
テップを施したときのウエハの処理枚数と上部電極の温
度との関係を示すグラフである。FIG. 2 shows a wafer obtained by performing a cooling process using a single-wafer-type plasma etching apparatus shown in FIG. 1 to form fine holes in an interlayer insulating film each time five wafers are continuously processed. 6 is a graph showing the relationship between the number of processed sheets and the temperature of the upper electrode.
【図３】（ａ）は、従来の半導体装置の製造方法を説明
するための断面図であり、（ｂ）は、従来の半導体装置
の製造方法における問題点を説明するための断面図であ
る。FIG. 3A is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device, and FIG. 3B is a cross-sectional view for explaining a problem in the conventional method for manufacturing a semiconductor device. .
【図４】プラズマエッチング装置を用いて絶縁膜に微細
ホールを連続して加工するウエハの処理枚数とプラズマ
エッチング装置の上部電極の温度との関係を示すグラフ
である。FIG. 4 is a graph showing the relationship between the number of processed wafers for continuously processing fine holes in an insulating film using a plasma etching apparatus and the temperature of an upper electrode of the plasma etching apparatus.
９ 絶縁部材 １０ 上部電極 １０ａ ガス室 １０ｂ 開口部 １１ 下部電極 １２ ガス導入配管 １３ ウエハ １５，１７ 高周波電源 ２０ エッチングチャンバー １０１ Ａｌ合金配線 １０３ 層間絶縁膜 １０３ａ，１０３ｂ 微細ホール １０５ レジストパターン １０５ａ 開口部 Reference Signs List 9 insulating member 10 upper electrode 10a gas chamber 10b opening 11 lower electrode 12 gas introduction pipe 13 wafer 15, 17 high frequency power supply 20 etching chamber 101 Al alloy wiring 103 interlayer insulating film 103a, 103b fine hole 105 resist pattern 105a opening
Claims (6)
上の絶縁膜にホールを形成する加工処理を、複数のウエ
ハに連続して施す半導体装置の製造方法であって、 所定枚数のウエハに加工処理を施す毎に、上記プラズマ
エッチング装置にクールダウンステップを行なうことを
特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: performing a process of forming a hole in an insulating film on a wafer using a plasma etching apparatus in a continuous manner on a plurality of wafers; A method of manufacturing a semiconductor device, wherein a cool down step is performed on the plasma etching apparatus every time the plasma etching is performed.
ズマエッチング装置内に不活性ガスを導入する工程であ
ることを特徴とする請求項１記載の半導体装置の製造方
法。2. The method according to claim 1, wherein the cooling down step is a step of introducing an inert gas into the plasma etching apparatus.
ズマエッチング装置内に４００sccm以上８００sccm以下
の流量のＡｒガスを８０秒間以上導入する工程であるこ
とを特徴とする請求項１記載の半導体装置の製造方法。3. The method according to claim 1, wherein said cooling down step is a step of introducing an Ar gas having a flow rate of 400 sccm to 800 sccm for at least 80 seconds into said plasma etching apparatus. .
ズマエッチング装置内の圧力を２００ｍTorr以上３００
ｍTorr以下にする工程であることを特徴とする請求項２
又は３記載の半導体装置の製造方法。4. The method according to claim 1, wherein the cooling down step is performed by setting the pressure in the plasma etching apparatus to 200 mTorr or more and 300 mTorr or less.
3. The process according to claim 2, wherein the process is performed at a pressure of not more than mTorr.
Or a method for manufacturing a semiconductor device according to item 3.
ズマエッチング装置の上部電極及び下部電極それぞれに
１５０Ｗ以下の高周波電圧を印加する工程であることを
特徴とする請求項４記載の半導体装置の製造方法。5. The method according to claim 4, wherein the cooling down step is a step of applying a high-frequency voltage of 150 W or less to each of the upper electrode and the lower electrode of the plasma etching apparatus.
ことを特徴とする請求項１〜５のうちいずれか１項記載
の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the predetermined number is four or more and six or less.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012216639A (en) * | 2011-03-31 | 2012-11-08 | Tokyo Electron Ltd | Plasma processing apparatus, plasma processing method and storage medium |
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2000
- 2000-02-03 JP JP2000026607A patent/JP2001217223A/en not_active Withdrawn
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