JP2001211077A - Noise shaping method and circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はノイズシェーピング
方法及び回路に係り、特に、信号変換時に発生する量子
化雑音を低減するノイズシェーピング方法及び回路に関
する。The present invention relates to a noise shaping method and circuit, and more particularly, to a noise shaping method and circuit for reducing quantization noise generated during signal conversion.
【０００２】[0002]
【従来の技術】図５は従来の２次スイングサプレッショ
ン(Swing Suppression)方式（特許第２６２１７２１号
公報に記載）のノイズシェーピング回路のシグナルフロ
ーを示す。同図の２次スイングサプレッション方式ノイ
ズシェーピング回路は、入力信号Ｘを入力する入力信号
端子６１、出力信号Ｙを出力する出力信号端子６２、入
力信号Ｘから遅延信号Ｄを減算する減算器６３、減算器
６３の出力を積分する、伝達関数がｚ関数を用いて１／
（１−ｚ−１）と表される積分器６６、積分器６６の出
力から入力信号Ｘを減算する減算器６４、減算器６４の
出力を積分する積分器６７、積分器６６の出力と積分器
６７の出力を加算する加算器６５、加算器６５の出力の
量子化を行い、加算器６５の出力に対して、量子化雑音
Ｑを付加して出力する量子化器６８及び一般的に、Ａ／
Ｄ変換の場合はＤ／Ａ変換器、Ｄ／Ａ変換器の場合はＤ
ＦＦ（遅延フリップ・フロップ）で構成されるサンプリ
ングディレー６９により構成される。2. Description of the Related Art FIG. 5 shows a signal flow of a noise shaping circuit of a conventional secondary swing suppression system (described in Japanese Patent No. 2621721). The secondary swing suppression type noise shaping circuit shown in the figure includes an input signal terminal 61 for inputting an input signal X, an output signal terminal 62 for outputting an output signal Y, a subtractor 63 for subtracting the delay signal D from the input signal X, The transfer function is integrated by using the z-function.
An integrator 66 represented by (1-z -1 ); a subtractor 64 for subtracting the input signal X from an output of the integrator 66; an integrator 67 for integrating the output of the subtractor 64; Adder 65 that adds the output of the adder 67, performs quantization of the output of the adder 65, adds a quantization noise Q to the output of the adder 65, and generally outputs a quantizer 68, A /
D / A converter for D conversion, D / A for D / A converter
It is constituted by a sampling delay 69 constituted by FF (delay flip-flop).
【０００３】図５に示される２次スイングサプレッショ
ン方式のノイズシェーピング回路のシグナルフローにつ
いて説明する。まず、入力信号端子６１からの入力信号
Ｘは、減算器６３に入力される。さらに、出力信号Ｙを
サンプリングディレー６９で１サンプリング時間遅延さ
れた遅延信号Ｄが減算器６３に入力される。減算器６３
は入力信号Ｘから遅延信号Ｄを減じ、積分器６６に入力
する。積分器６６は積分を行い、積分結果である出力Ｎ
を減算器６４と加算器６５に入力する。減算器６４は、
出力Ｎから入力信号Ｘを減算して積分器６７に入力す
る。積分器６７は積分を行い、積分結果である出力Ｍを
加算器６５に入力する。加算器６５は出力Ｎと出力Ｍを
加算して量子化器６８に入力する。量子化器６８で量子
化された信号は、出力信号Ｙとして出力端子６２から出
力される。The signal flow of the noise shaping circuit of the secondary swing suppression type shown in FIG. 5 will be described. First, the input signal X from the input signal terminal 61 is input to the subtractor 63. Further, a delay signal D obtained by delaying the output signal Y by one sampling time by the sampling delay 69 is input to the subtractor 63. Subtractor 63
Subtracts the delay signal D from the input signal X and inputs it to the integrator 66. The integrator 66 performs integration, and outputs N, which is the integration result.
Is input to the subtractor 64 and the adder 65. The subtractor 64
The input signal X is subtracted from the output N and input to the integrator 67. The integrator 67 performs integration, and inputs the output M, which is the integration result, to the adder 65. The adder 65 adds the output N and the output M and inputs the result to the quantizer 68. The signal quantized by the quantizer 68 is output from the output terminal 62 as an output signal Y.
【０００４】図６は従来の２次スイングサプレッション
方式のノイズシェーピング回路を示す。同図は、図５に
おけるシグナルフローを実現させる回路を示している。FIG. 6 shows a conventional second-order swing suppression type noise shaping circuit. FIG. 5 shows a circuit for realizing the signal flow in FIG.
【０００５】図６において、図５のノイズシェーピング
回路をＡ／Ｄ変換器に応用する時、一般的に、反転積分
手段として、反転アンプ１１５と容量５１との組合わ
せ、及び、反転アンプと１１６と容量５２との組合わせ
が用いられる。図５に示す量子化器６８の出力信号Ｙの
１サンプリング時間遅れの信号は、図６に示すＤ／Ａ変
換器１１９で生成される。さらに、出力信号Ｙの１サン
プリング時間遅延され、インバータ１２０によって符号
反転された信号は、入力端子からの入力信号Ｘと抵抗Ｒ
２、Ｒ１により加算され、減算と同等の動作をさせる。
これをさらに反転積分手段（反転アンプ１１５と容量５
１との組合わせ）で符号を反転しながら積分し、その反
転積分結果を出力−Ｎ（このＮはＳ／ＮのＮとは異な
る）として出力する。出力−Ｎは符号が反転しているの
で、これと入力信号Ｘとを、それぞれ、抵抗Ｒ４と抵抗
Ｒ３とを通じて加算し、減算と同等の動作（Ｘ−Ｎを出
力する）をさせ、さらに、その結果を反転積分手段（反
転アンプ１１６と容量５２との組合わせ）で積分し、積
分結果である出力Ｍから出力−Ｎを差動アンプ１１８で
減算し、得られる結果（Ｍ＋Ｎ）を量子化器１１７で量
子化し、出力信号Ｙとして出力端子１１２から出力す
る。In FIG. 6, when the noise shaping circuit of FIG. 5 is applied to an A / D converter, a combination of an inverting amplifier 115 and a capacitor 51 and an inverting amplifier and a The combination of the capacitor 52 and the capacitor 52 is used. A signal delayed by one sampling time from the output signal Y of the quantizer 68 shown in FIG. 5 is generated by the D / A converter 119 shown in FIG. Further, the signal whose output signal Y is delayed by one sampling time and whose sign is inverted by the inverter 120 is connected to the input signal X from the input terminal and the resistance R.
2. Addition is performed by R1, and an operation equivalent to subtraction is performed.
This is further inverted by inverting integration means (inverting amplifier 115 and capacitor 5
Integrate while inverting the sign in combination with (1) and output the inverted integration result as an output -N (N is different from N of S / N). Since the sign of the output -N is inverted, the output and the input signal X are added through the resistors R4 and R3, respectively, and an operation equivalent to subtraction (outputs XN) is performed. The result is integrated by the inverting integration means (a combination of the inverting amplifier 116 and the capacitor 52), the output −N is subtracted from the output M, which is the integration result, by the differential amplifier 118, and the obtained result (M + N) is quantized. The signal is quantized by the unit 117 and output from the output terminal 112 as the output signal Y.
【０００６】図６に示したノイズシェーピング回路の動
作は、実効的には、図５に示したシグナルフローを実現
させているのであるが、その回路構成は、図５に完全に
対応するものではないので、その機能構成を図７に示
す。The operation of the noise shaping circuit shown in FIG. 6 effectively realizes the signal flow shown in FIG. 5, but the circuit configuration does not completely correspond to FIG. Since there is no such function, FIG. 7 shows its functional configuration.
【０００７】図７において、図６における抵抗Ｒ２、Ｒ
１、反転アンプ１１５、及び容量５１が組み合わされて
発揮される機能が、加算器８１と積分器８２とインバー
タ８３との組合わせによって表されている。加算は抵抗
Ｒ２、Ｒ１によって行われ、反転積分は反転アンプ１１
５と容量５１との組合わせによって行われる。図８にお
いては、反転積分手段を積分器８２とインバータ８３と
の組合わせによって表しているが、積分器８２とインバ
ータ８３とは、今の場合、それぞれ独立した構成を有す
るものではなく、両者が一体化して機能を発揮してい
る。上記と同様に、抵抗Ｒ３、Ｒ４、反転アンプ１１６
及び容量５２とが組み合わされて発揮される機能が、加
算器８４と積分器８５とインバータ８６との組合わせに
よって表されている。減算器８７は図６における差動ア
ンプ１１８と同じものである。In FIG. 7, resistors R2, R in FIG.
1, the function exhibited by the combination of the inverting amplifier 115 and the capacitor 51 is represented by the combination of the adder 81, the integrator 82, and the inverter 83. The addition is performed by resistors R2 and R1.
5 and the capacity 51. In FIG. 8, the inverting integration means is represented by a combination of an integrator 82 and an inverter 83. However, in this case, the integrator 82 and the inverter 83 do not have independent configurations. The function is integrated. As described above, the resistors R3 and R4 and the inverting amplifier 116
The function exhibited by the combination of the capacitor 52 and the capacitor 52 is represented by the combination of the adder 84, the integrator 85, and the inverter 86. The subtracter 87 is the same as the differential amplifier 118 in FIG.
【０００８】スイングサプレッション回路を含むノイズ
シェーピングは、図８に示したように、従来において
は、ガウス分布する（白色）量子化雑音の形を変え、低
周波領域の雑音を小さくするため、高周波領域をフィル
タで取り除き、低周波領域のみを取り出せば、低分解能
の量子化器を用いても高精度な特性を得ることができ
る。この時得られるＳ／Ｎ（ＳＮ比）は、式（１）で表
される。式（１）によれば、ノイズシェーピング次数 k
を高くすれば、高Ｓ／Ｎが得られる。As shown in FIG. 8, the noise shaping including the swing suppression circuit conventionally changes the form of the Gaussian (white) quantization noise and reduces the noise in the low frequency region. Is removed by a filter, and only the low frequency region is extracted, so that a highly accurate characteristic can be obtained even if a low-resolution quantizer is used. The S / N (S / N ratio) obtained at this time is expressed by equation (1). According to equation (1), the noise shaping order k
Is increased, a high S / N is obtained.
【０００９】 Ｓ／Ｎ =（6k + 3)・log２M -（8k - 4) + 20・log１０(m - 1） （１） ここに、k はシェーピング次数であり、M はオーバサン
プリング率であり、m は量子化器レベル数である。S / N = (6k + 3) · log 2 M-(8k−4) + 20 · log 10 (m−1) (1) where k is a shaping order, and M is an oversampling rate. And m is the number of quantizer levels.
【００１０】次に、従来のスイングサプレッション方式
を３次に拡張した場合のノイズシェーピング回路のシグ
ナルフローを図９に示す。図９に示された構成は、図５
の構成に積分器７２を加え、加算器７５の入力が２入力
から３入力に変更された構成である。Next, FIG. 9 shows a signal flow of the noise shaping circuit when the conventional swing suppression method is extended to third order. The configuration shown in FIG.
In this configuration, an integrator 72 is added to the configuration described above, and the input of the adder 75 is changed from two to three.
【００１１】まず、本構成のシグナルフローについて説
明する。積分器６７の出力に至るシグナルフローは図５
におけるものと同じである。その後、本構成において
は、積分器６７の出力Ｍを積分器７２で積分し、その結
果を、積分器６６の出力と積分器６７の出力と共に、加
算器７５で加算し、加算結果を量子化器６８へ入力す
る。量子化器６８は量子化を行い、その結果を出力信号
Ｙとして出力信号端子６２より出力する。First, the signal flow of this configuration will be described. The signal flow leading to the output of the integrator 67 is shown in FIG.
The same as in. Thereafter, in the present configuration, the output M of the integrator 67 is integrated by the integrator 72, and the result is added together with the output of the integrator 66 and the output of the integrator 67 by the adder 75, and the addition result is quantized. Input to the container 68. The quantizer 68 performs quantization, and outputs the result from the output signal terminal 62 as an output signal Y.
【００１２】[0012]
【発明が解決しようとする課題】図９の構成は単純に２
次スイングサプレッション方式を３次に拡張したもので
ある。図９の構成が図５の構成と異なる点は、積分器７
２が追加されたことと、図５の加算器６５が３入力加算
器７５に換えられた点である。The structure shown in FIG.
This is a third-order extension of the next swing suppression method. The difference between the configuration of FIG. 9 and the configuration of FIG.
5 in that adder 2 is added and adder 65 in FIG.
【００１３】この方式においては、積分器を次数分直列
に接続してフィードバックループを作る必要がある。積
分器は１段で最大９０度の位相遅れを生じるので、３次
以上のシェーピング次数を実現するために、積分器を３
段以上接続すると１８０度以上の位相遅れが生じ、ルー
プは不安定になる。ノイズシェーピング回路では、この
不安定は積分器の飽和となって現れる。そのため、各積
分器の時定数を変えることによって積分器の飽和を抑
え、安定化するのが一般的になっている。In this method, it is necessary to form a feedback loop by connecting integrators in order of order. Since the integrator produces a phase delay of up to 90 degrees in one stage, in order to realize a third or higher-order shaping order, three integrators are used.
Connecting more than one stage causes a phase delay of 180 degrees or more, and the loop becomes unstable. In the noise shaping circuit, this instability appears as saturation of the integrator. For this reason, it is common to suppress and stabilize the integrator by changing the time constant of each integrator.
【００１４】図１０の（ａ）と（ｂ）は、ノイズシェー
ピング回路に用いられる（反転）積分器の回路構成を示
す。図１０の（ａ）に示した積分器は、抵抗Ｒ１及び容
量Ｃ１及び演算増幅器１１５で構成されている。この積
分器の時定数は抵抗Ｒ１の抵抗値と容量Ｃ１の容量値の
積によって決まり、積分器の出力に１と異なる係数を乗
じることが必要な場合には、抵抗値または容量値を変更
することにより、容易にそれを行うことができる。たと
えば、図１０の（ｂ）に示した積分器は、抵抗値を２倍
にすることにより、図１０の（ａ）に示した積分器の出
力に係数 0.5を乗じた場合の回路構成である。FIGS. 10A and 10B show a circuit configuration of an (inverting) integrator used in a noise shaping circuit. The integrator shown in FIG. 10A includes a resistor R1, a capacitor C1, and an operational amplifier 115. The time constant of the integrator is determined by the product of the resistance value of the resistor R1 and the capacitance value of the capacitor C1, and when it is necessary to multiply the output of the integrator by a coefficient different from 1, the resistance value or the capacitance value is changed. By doing so, it can be done easily. For example, the integrator shown in FIG. 10B has a circuit configuration in which the resistance is doubled to multiply the output of the integrator shown in FIG. 10A by a coefficient of 0.5. .
【００１５】積分器の飽和を抑えるための積分器の時定
数の変更は時定数を大きくすることであり、これは抵抗
Ｒ１の抵抗値を大きくするか、あるいは、容量Ｃ１の容
量値を大きくすれば実現するのであるが、このような変
更は積分器出力に１より小さい減衰係数を掛けることに
相当する。これにより、回路は安定化するが、積分器出
力が減少して、Ｓ／Ｎは式（１）が示す理論値（Ｓ／
Ｎ）より劣化するという問題があった。Changing the time constant of the integrator to suppress the saturation of the integrator is to increase the time constant, which is achieved by increasing the resistance value of the resistor R1 or increasing the capacitance value of the capacitor C1. Such a change would be equivalent to multiplying the integrator output by a damping factor less than one. Thereby, the circuit is stabilized, but the output of the integrator decreases, and the S / N becomes the theoretical value (S /
N) There was a problem of deterioration.
【００１６】本発明は上記の点に鑑みなされたもので、
積分手段における減衰係数乗算を必要とせずに、高Ｓ／
Ｎを得る３次ノイズシエーピング方式及び回路を提供す
ることを目的とする。The present invention has been made in view of the above points,
Without the need for attenuation coefficient multiplication in the integration means, high S /
It is an object of the present invention to provide a third-order noise shaping method and circuit for obtaining N.
【００１７】[0017]
【課題を解決するための手段】上記課題を解決するため
に、請求項１に係る本発明においては、量子化された出
力信号を１サンプリング時間遅延して遅延信号を得、入
力信号から前記遅延信号を減算して得た値を積分して第
１の積分結果を得、前記第１の積分結果から前記入力信
号を減算して得た値を積分して第２の積分結果を得、前
記第２の積分結果から前記遅延信号を減算して得た値を
積分して第３の積分結果を得、前記第１の積分結果と前
記第２の積分結果と前記第３の積分結果とを加算して加
算結果を得、前記加算結果を量子化して前記出力信号を
得ることを特徴とするノイズシェーピング方法を構成す
る。In order to solve the above problem, according to the present invention, a quantized output signal is delayed by one sampling time to obtain a delay signal, and the delay is obtained from an input signal. A first integration result is obtained by integrating a value obtained by subtracting the signal, a second integration result is obtained by integrating a value obtained by subtracting the input signal from the first integration result, A third integration result is obtained by integrating a value obtained by subtracting the delay signal from the second integration result, and the first integration result, the second integration result, and the third integration result are calculated. A noise shaping method is characterized in that an addition result is obtained by adding, and the output result is obtained by quantizing the addition result.
【００１８】また、請求項２に係る本発明においては、
出力信号を１サンプリング時間遅延して遅延信号を得る
遅延手段と、入力信号から前記遅延信号を減算して第１
の減算結果を得る第１の減算手段と、前記第１の減算結
果を積分して第１の積分結果を得る第１の積分手段と、
前記第１の積分結果から前記入力信号を減算して第２の
減算結果を得る第２の減算手段と、前記第２の減算結果
を積分して第２の積分結果を得る第２の積分手段と、前
記第２の積分結果から前記遅延信号を減算して第３の減
算結果を得る第３の減算手段と、前記第３の減算結果を
積分して第３の積分結果を得る第３の積分手段と、前記
第１及び第２及び第３の積分結果を加算して加算結果を
得る加算手段と、前記加算結果を量子化して前記出力信
号を得る量子化手段とを有することを特徴とするノイズ
シエーピング回路を構成する。In the present invention according to claim 2,
Delay means for delaying the output signal by one sampling time to obtain a delay signal; and subtracting the delay signal from the input signal to obtain a first signal.
A first subtraction means for obtaining a subtraction result of the following, a first integration means for integrating the first subtraction result to obtain a first integration result,
Second subtraction means for subtracting the input signal from the first integration result to obtain a second subtraction result, and second integration means for integrating the second subtraction result to obtain a second integration result A third subtraction means for subtracting the delay signal from the second integration result to obtain a third subtraction result; and a third subtraction means for integrating the third subtraction result to obtain a third integration result. An integrating means, an adding means for adding the first, second, and third integration results to obtain an addition result, and a quantizing means for quantizing the addition result to obtain the output signal. A noise shaping circuit.
【００１９】また、請求項３に係る本発明においては、
出力信号を１サンプリング時間遅延して遅延信号を得る
遅延手段と、入力信号と前記遅延信号とを加算して第１
の加算結果を得る第１の加算手段と、前記第１の加算結
果を反転積分して第１の反転積分結果を得る第１の反転
積分手段と、前記第１の反転積分結果と前記入力信号と
を加算して第２の加算結果を得る第２の加算手段と、前
記第２の加算結果を反転積分して第２の反転積分結果を
得る第２の反転積分手段と、前記第２の反転積分結果と
前記遅延信号とを加算して第３の加算結果を得る第３の
加算手段と、前記第３の加算結果を反転積分して第３の
反転積分結果を得る第３の反転積分手段と、前記第１及
び第３の反転積分結果を加算し、得られる結果から第２
の反転積分結果を減算して加減算結果を得る加減算手段
と、前記加減算結果を量子化して前記出力信号を得る量
子化手段とを有することを特徴とするノイズシエーピン
グ回路を構成する。In the present invention according to claim 3,
Delay means for delaying the output signal by one sampling time to obtain a delay signal;
A first inverting means for inverting and integrating the first addition result to obtain a first inverting integration result, the first inverting integration result and the input signal A second addition means for obtaining a second addition result by adding the second addition result, a second inversion integration means for obtaining the second integration result by inverting and integrating the second addition result, Third adding means for adding a result of inversion integration to the delay signal to obtain a third addition result, and a third inversion integration for obtaining integration result of the third addition by inversion integration of the third addition result Means for adding the first and third inversion integration results, and obtaining the second
A noise shaping circuit comprising: an addition / subtraction unit for obtaining an addition / subtraction result by subtracting the inversion integration result of (i), and a quantization unit for quantizing the addition / subtraction result to obtain the output signal.
【００２０】また、請求項４に係る本発明においては、
出力信号を１サンプリング時間遅延して遅延信号を得る
遅延手段と、入力信号と前記遅延信号とを加算して第１
の加算結果を得る第１の加算手段と、前記第１の加算結
果を反転積分して第１の反転積分結果を得る第１の反転
積分手段と、前記第１の反転積分結果と前記入力信号と
を加算して第２の加算結果を得る第２の加算手段と、前
記第２の加算結果を反転積分して第２の反転積分結果を
得る第２の反転積分手段と、前記第２の反転積分結果と
前記遅延信号とを加算して第３の加算結果を得る第３の
加算手段と、前記第３の加算結果を反転積分して第３の
反転積分結果を得る第３の反転積分手段と、前記第１、
第２、第３の反転積分結果を、それぞれ量子化して第
１、第２、第３の量子化結果を得る第１、第２、第３の
量子化手段と、前記第２の量子化結果の符号を反転して
反転量子化結果を得る符号反転手段と、前記第１及び第
３の量子化結果及び前記反転量子化結果を加算して前記
出力信号を得る第４の加算手段とを有することを特徴と
するノイズシエーピング回路を構成する。Further, in the present invention according to claim 4,
Delay means for delaying the output signal by one sampling time to obtain a delay signal;
A first inverting means for inverting and integrating the first addition result to obtain a first inverting integration result, the first inverting integration result and the input signal A second addition means for obtaining a second addition result by adding the second addition result, a second inversion integration means for obtaining the second integration result by inverting and integrating the second addition result, Third adding means for adding a result of inversion integration to the delay signal to obtain a third addition result, and a third inversion integration for obtaining integration result of the third addition by inversion integration of the third addition result Means, the first,
First, second, and third quantization means for respectively quantizing the second and third inversion integration results to obtain first, second, and third quantization results; and the second quantization result. Sign inverting means for inverting the sign of n and obtaining an inverted quantization result, and fourth adding means for obtaining the output signal by adding the first and third quantization results and the inverted quantization result. A noise shaping circuit is characterized in that:
【００２１】また、請求項５に係る本発明においては、
前記第１及び第２及び第３の積分手段のうちの少なくと
も１つ、あるいは前記第１及び第２及び第３の反転積分
手段のうちの少なくとも１つが、積分器と該積分器の出
力に係数を乗じる乗算器とを備えていることを特徴とす
る請求項２、３、あるいは４記載のノイズシエーピング
回路を構成する。Further, in the present invention according to claim 5,
At least one of the first, second, and third integrators, or at least one of the first, second, and third inverting integrators, includes an integrator and a coefficient output from the integrator. A noise shaping circuit according to claim 2, further comprising:
【００２２】図１は本発明の原理構成を示すブロック図
である。FIG. 1 is a block diagram showing the principle configuration of the present invention.
【００２３】図１に示したように、本発明の原理構成
は、出力信号を１サンプリング時間遅延させる遅延手段
９と、遅延手段９により遅延された遅延信号を入力信号
から減算して第１の減算結果を得る第１の減算手段１
と、前記第１の減算結果を積分して第１の積分結果を得
る第１の積分手段２と、前記第１の積分結果から入力信
号を減算して第２の減算結果を得る第２の減算手段３
と、前記第２の減算結果を積分して第２の積分結果を得
る第２の積分手段４と、前記第２の積分結果から前記遅
延信号を減算して第３の減算結果を得る第３の減算手段
５と、前記第３の減算結果を積分して第３の積分結果を
得る第３の積分手段６と、前記第１及び第２及び第３の
積分結果を加算して加算結果を得る加算手段７と、前記
加算結果を量子化して出力信号として出力する量子化手
段８とを有する。As shown in FIG. 1, the principle configuration of the present invention comprises a delay means 9 for delaying an output signal by one sampling time, and a first means for subtracting a delay signal delayed by the delay means 9 from an input signal. First subtraction means 1 for obtaining a subtraction result
First integration means 2 for integrating the first subtraction result to obtain a first integration result, and a second integration means for subtracting an input signal from the first integration result to obtain a second subtraction result Subtraction means 3
A second integration means 4 for integrating the second subtraction result to obtain a second integration result; and a third integration means for subtracting the delay signal from the second integration result to obtain a third subtraction result. , A third integration means 6 for integrating the third subtraction result to obtain a third integration result, and adding the first, second, and third integration results to obtain an addition result. And a quantizing means 8 for quantizing the result of the addition and outputting the result as an output signal.
【００２４】このように、本発明においては、出力信号
を１サンプリング時間遅延して得た遅延信号を２階の積
分結果（前記第２の積分結果）から減算したものをさら
に積分して３階の積分結果を得、１階の積分結果（前記
第１の積分結果）と前記２階の積分結果と前記３階の積
分結果とを加算したものを量子化手段８で量子化して出
力信号として出力している。このような構成とすること
により、第３の積分手段における信号の遅延が抑えら
れ、その結果として、回路の動作が安定になる。従っ
て、積分器の出力に対して減衰係数の乗算が必要でなく
なり、本発明の実施によって、従来の方式よりも、Ｓ／
Ｎの劣化を低減することができる。As described above, according to the present invention, the delay signal obtained by delaying the output signal by one sampling time is subtracted from the second-order integration result (the second integration result) and further integrated to obtain the third-order integration signal. Is obtained by adding the first-order integration result (the first integration result), the second-order integration result, and the third-order integration result to the quantization means 8 to obtain an output signal. Output. With such a configuration, the signal delay in the third integration means is suppressed, and as a result, the operation of the circuit is stabilized. Therefore, it is not necessary to multiply the output of the integrator by the attenuation coefficient.
The deterioration of N can be reduced.
【００２５】ここで、上記の各積分手段は、入力の（時
間に関する）積分値そのものを出力するものではなく、
該積分値に、１／時間の次元を有する比例定数を乗じた
結果を出力する。その比例定数を所定の値にするため
に、各積分手段は積分値に適当な係数を乗算する乗算手
段を備えていてもよい。前記各係数を１と異ならしめる
ことによって、Ｓ／Ｎを高め、回路安定化を図ることが
できる。Here, each of the integrating means does not output the integrated value (related to time) of the input itself.
A result obtained by multiplying the integral value by a proportional constant having a dimension of 1 / time is output. In order to set the proportional constant to a predetermined value, each integrating means may include a multiplying means for multiplying the integrated value by an appropriate coefficient. By making each coefficient different from 1, the S / N can be increased and the circuit can be stabilized.
【００２６】さらに、上記の各積分手段の１つあるいは
全部を、積分値に負の比例定数を乗じた結果を出力する
もの、すなわち反転積分手段に変更してもよい。この変
更に応じて、その積分手段の出力を減算のための入力と
していた減算手段はその入力を加算入力とする加算手段
に変更され、逆に、その積分手段の出力を加算入力とし
ていた加算手段はその入力を減算入力とする減算器に変
更される。Further, one or all of the above-mentioned integrating means may be changed to a means for outputting a result obtained by multiplying the integral value by a negative proportional constant, that is, an inverting integrating means. In response to this change, the subtraction means which used the output of the integration means as an input for subtraction is changed to addition means which uses the input as an addition input, and conversely, the addition means which used the output of the integration means as the addition input Is changed to a subtractor whose input is a subtraction input.
【００２７】本発明は、上記のように、上記２階の積分
結果から上記遅延信号を減算することにより回路の動作
を安定化して、積分器の出力に対する減衰係数の乗算を
不必要とする点において、従来の回路と大きく異なる。According to the present invention, as described above, the operation of the circuit is stabilized by subtracting the delay signal from the result of the second-order integration, so that it is not necessary to multiply the output of the integrator by the attenuation coefficient. Is significantly different from conventional circuits.
【００２８】[0028]
【発明の実施の形態】〔実施の形態１〕図２は、請求項
２に係るノイズシエーピング回路の実施の形態例を示す
図である。[First Embodiment] FIG. 2 is a diagram showing an embodiment of a noise shaping circuit according to a second embodiment.
【００２９】図２において、回路は、入力信号Ｘを入力
する入力信号端子１１と、出力信号Ｙを出力する出力信
号端子１２と、出力信号Ｙを１サンプリング時間遅延さ
せて遅延信号Ｄを生成する遅延手段であるサンプリング
ディレー１９と、入力信号Ｘから遅延信号Ｄを減算して
第１の減算結果を得る第１の減算手段である減算器１３
と、減算器１３の出力（すなわち第１の減算結果）を積
分して第１の積分結果を得る第１の積分手段である積分
器１６と、積分器１６の出力（すなわち第１の積分結
果）から入力信号Ｘを減算して第２の減算結果を得る第
２の減算手段である減算器１４と、減算器１４の出力
（すなわち第２の減算結果）を積分して第２の積分結果
を得る第２の積分手段である積分器１７と、積分器１７
の出力（すなわち第２の積分結果）から遅延信号Ｄを減
算して第３の減算結果を得る第３の減算手段である減算
器２１と、減算器２１の出力（すなわち第３の減算結
果）を積分して第３の積分結果を得る第３の積分手段で
ある積分積分器２２と、積分器１６及び１７及び２２の
出力（すなわち、第１及び第２及び第３の積分結果）を
加算して加算結果を得る加算手段である加算器１５と、
加算器１５の出力（すなわち加算結果）を量子化して出
力信号Ｙとして出力する量子化手段である量子化手段で
ある量子化器１８とを有する。In FIG. 2, the circuit generates an input signal terminal 11 for inputting an input signal X, an output signal terminal 12 for outputting an output signal Y, and a delay signal D by delaying the output signal Y by one sampling time. A sampling delay 19 serving as delay means; and a subtractor 13 serving as first subtraction means for subtracting the delay signal D from the input signal X to obtain a first subtraction result.
And an integrator 16 serving as first integration means for integrating the output of the subtractor 13 (ie, the first subtraction result) to obtain a first integration result; and the output of the integrator 16 (ie, the first integration result) ) Is subtracted from the input signal X to obtain a second subtraction result. The subtracter 14 is a second subtraction unit, and the output of the subtractor 14 (ie, the second subtraction result) is integrated to obtain a second integration result. And an integrator 17 as a second integrating means for obtaining
Subtractor 21 that is a third subtraction unit that obtains a third subtraction result by subtracting the delay signal D from the output (ie, the second integration result), and the output of the subtractor 21 (ie, the third subtraction result) And the outputs of the integrators 16, 17, and 22 (ie, the first, second, and third integration results) are added to the integration integrator 22, which is a third integration means that obtains a third integration result by integrating Adder 15 which is an adding means for obtaining an addition result
It has a quantizer 18 which is a quantizing means which quantizes the output of the adder 15 (that is, the addition result) and outputs it as an output signal Y.
【００３０】図２において、入力信号Ｘが入力信号端子
１１より減算器１３に入力される。一方、出力信号Ｙが
サンプリングディレー１９に入力され、１サンプリング
時間遅れの信号（遅延信号Ｄ）が生成され、減算器１３
に入力される。減算器１３は入力信号Ｘより遅延信号Ｄ
を減算し、積分器１６に入力する。積分器１６は入力さ
れた減算結果を積分する。積分器１６の出力Ｎは減算器
１４に入力される。減算器１４は積分器１６の出力結果
から入力信号Ｘを減算し、その減算結果は積分器１７に
入力される。積分器１７は入力された減算結果を積分
し、その出力Ｍを減算器２１へ入力する。減算器２１は
積分器１７の出力Ｍから遅延信号Ｄを減算し、減算結果
を積分器２２へ入力する。積分器２２は入力された減算
結果を積分し、その出力Ｌは加算器１５へ入力される。
加算器１５は積分器１６の出力Ｎと積分器１７の出力Ｍ
と積分器２２の出力Ｌとを加算し、その加算結果Ｐを量
子化器１８に入力する。量子化器１８は加算結果Ｐを量
子化し、出力信号Ｙを生成する。In FIG. 2, an input signal X is input from an input signal terminal 11 to a subtractor 13. On the other hand, the output signal Y is input to the sampling delay 19, and a signal (delay signal D) delayed by one sampling time is generated.
Is input to The subtractor 13 generates a delay signal D from the input signal X.
Is subtracted and input to the integrator 16. The integrator 16 integrates the input subtraction result. The output N of the integrator 16 is input to the subtractor 14. The subtracter 14 subtracts the input signal X from the output result of the integrator 16, and the result of the subtraction is input to the integrator 17. The integrator 17 integrates the input subtraction result and inputs the output M to the subtractor 21. The subtracter 21 subtracts the delay signal D from the output M of the integrator 17 and inputs the subtraction result to the integrator 22. The integrator 22 integrates the input subtraction result, and the output L is input to the adder 15.
The adder 15 has an output N of the integrator 16 and an output M of the integrator 17.
And the output L of the integrator 22, and the addition result P is input to the quantizer 18. The quantizer 18 quantizes the addition result P to generate an output signal Y.
【００３１】なお、本実施の形態によって、請求項１に
記載のノイズシェーピング方法が実施される。 〔実施の形態２〕すでに説明したように、ノイズシェー
ピング回路における（非反転）積分手段を反転積分手段
に変更してもよい。この変更に応じて、その積分手段の
出力を減算のための入力としていた減算手段はその入力
を加算入力とする加算手段に変更され、逆に、その積分
手段の出力を加算入力としていた加算手段はその入力を
減算入力とする減算器に変更される。According to the present embodiment, the noise shaping method according to the first aspect is implemented. [Second Embodiment] As described above, the (non-inverting) integrating means in the noise shaping circuit may be changed to the inverting integrating means. In response to this change, the subtraction means which used the output of the integration means as an input for subtraction is changed to addition means which uses the input as an addition input, and conversely, the addition means which used the output of the integration means as the addition input Is changed to a subtractor whose input is a subtraction input.
【００３２】請求項３に記載のノイズシェーピング回路
においては、使用するすべての積分手段が反転積分手段
である。このような場合の実施の形態例を図３に示す。In the noise shaping circuit according to the third aspect, all the integrating means used are inverting integrating means. FIG. 3 shows an embodiment in such a case.
【００３３】図３において、回路は、入力信号を入力す
る入力信号端子１１と、出力信号を出力する出力信号端
子１２と、前記出力信号を１サンプリング時間遅延させ
て遅延信号を生成する遅延手段であるサンプリングディ
レー１９０と、前記入力信号と前記遅延信号とを加算し
て第１の加算結果を得る第１の加算手段である加算器１
３０と、加算器１３０の出力（すなわち第１の加算結
果）を反転積分して第１の反転積分結果を得る第１の反
転積分手段である、積分器１６０とインバータ１６１と
の組合わせと、積分器１６０とインバータ１６１との組
合わせの出力（すなわち第１の反転積分結果）と前記入
力信号とを加算して第２の加算結果を得る第２の加算手
段である加算器１４０と、加算器１４０の出力（すなわ
ち第２の加算結果）を反転積分して第２の反転積分結果
を得る第２の反転積分手段である、積分器１７０とイン
バータ１７１との組合わせと、積分器１７０とインバー
タ１７１との組合わせの出力（すなわち第２の反転積分
結果）と前記遅延信号とを加算して第３の加算結果を得
る第３の加算手段である加算器２１０と、加算器２１０
の出力（すなわち第３の加算結果）を反転積分して第３
の反転積分結果を得る第３の反転積分手段である、積分
器２２０とインバータ２２１との組合わせと、前記第１
及び第３の反転積分結果を加算し、得られる結果から第
２の反転積分結果を減算して加減算結果を得る加減算手
段である、加算器１５１と減算器１５２との組合わせ
と、前記加減算結果を量子化して前記出力信号を得る量
子化手段である量子化器１８０とを有する。In FIG. 3, the circuit includes an input signal terminal 11 for inputting an input signal, an output signal terminal 12 for outputting an output signal, and delay means for delaying the output signal by one sampling time to generate a delay signal. An adder 1 which is a first adding means for adding a certain sampling delay 190, the input signal and the delay signal to obtain a first addition result
30 and a combination of an integrator 160 and an inverter 161 as first inversion integration means for inverting and integrating the output of the adder 130 (that is, the first addition result) to obtain a first inversion integration result; An adder 140 which is a second adding means for obtaining a second addition result by adding the output of the combination of the integrator 160 and the inverter 161 (that is, the first inverted integration result) and the input signal; A combination of an integrator 170 and an inverter 171, which is a second inversion integration means for inverting and integrating the output of the integrator 140 (that is, the second addition result) to obtain a second inversion integration result; An adder 210 serving as third addition means for adding the output of the combination with the inverter 171 (that is, the second inversion integration result) and the delay signal to obtain a third addition result;
(Ie, the third addition result) is inverted and integrated to obtain the third
A combination of an integrator 220 and an inverter 221 as third inversion integration means for obtaining an inversion integration result of
A combination of an adder 151 and a subtractor 152 as addition / subtraction means for obtaining an addition / subtraction result by subtracting the second inversion integration result from the obtained result. And a quantizer 180 which is a quantization means for obtaining the output signal by quantizing.
【００３４】図３に示したノイズシェーピング回路は、
実施の形態１におけるすべての積分手段を反転積分手段
に変更した場合に該当する。図３における加算器１３０
と積分器１６０とインバータ１６１との組み合わせが、
図２における減算器１３と積分器１６との組み合わせに
対応し、図３における加算器１４０と積分器１７０とイ
ンバータ１７１との組み合わせが、図２における減算器
１４と積分器１７との組み合わせに対応し、図３におけ
る加算器２１０と積分器２２０とインバータ２２１との
組み合わせが、図２における減算器２１と積分器２２と
の組み合わせに対応する。The noise shaping circuit shown in FIG.
This corresponds to the case where all the integration means in the first embodiment are changed to the inversion integration means. Adder 130 in FIG.
And the combination of the integrator 160 and the inverter 161,
The combination of the adder 140, the integrator 170, and the inverter 171 in FIG. 3 corresponds to the combination of the subtractor 13 and the integrator 16 in FIG. 2, and the combination of the subtractor 14 and the integrator 17 in FIG. The combination of the adder 210, the integrator 220, and the inverter 221 in FIG. 3 corresponds to the combination of the subtractor 21 and the integrator 22 in FIG.
【００３５】なお、図３において、直結した積分器とイ
ンバータの組合わせ（たとえば、積分器１６０とインバ
ータ１６１の組合わせ）が反転積分手段を構成してい
る。In FIG. 3, a combination of a directly connected integrator and an inverter (for example, a combination of an integrator 160 and an inverter 161) constitutes an inverting integration means.
【００３６】積分器１６０のみを通った信号は符号反転
を１回受け、その符号が反転していて、積分器１６０と
積分器１７０とを通った信号は符号反転を２回受け、そ
の符号が元に戻っていて、積分器１６０と積分器１７０
と積分器２２０とを通った信号は符号反転を３回受け、
その符号が反転している。そこで、この３つの信号を、
符号を揃えて加算するために、図３においては、加算器
１５１と減算器１５２との組み合わせが用いられ、それ
が図２における加算器１５に対応する。The signal passing only through the integrator 160 undergoes sign inversion once and its sign is inverted, and the signal passing through the integrator 160 and the integrator 170 undergoes sign inversion twice and its sign is Returning to the original state, integrator 160 and integrator 170
And the signal passed through the integrator 220 undergoes sign inversion three times,
Its sign is inverted. Therefore, these three signals are
In FIG. 3, a combination of an adder 151 and a subtractor 152 is used to add codes with the same code, and this corresponds to the adder 15 in FIG.
【００３７】減算器１５２を通った信号の符号は反転し
ているので、その信号を量子化したものも、実施の形態
１におけるものに対して、符号が反転している。そこ
で、その信号を１サンプリング時間遅延させて、加算器
１３０および２１０に加算入力として入力すれば、実施
の形態１と同等の入力をしたことになる。Since the sign of the signal passing through the subtractor 152 is inverted, the signal obtained by quantizing the signal is also inverted from the sign in the first embodiment. Therefore, if the signal is delayed by one sampling time and input as an addition input to adders 130 and 210, an input equivalent to that of the first embodiment is obtained.
【００３８】なお、図３における加算器、積分器、イン
バータの組み合わせ（たとえば加算器１３０と積分器１
６０とインバータ１６１との組み合わせ）は、図６にお
ける抵抗Ｒ１、Ｒ２と容量５１と反転アンプ１１５との
組み合わせの場合と同様に、２個の抵抗と１個の容量と
１個の反転アンプによって具体化できる。The combination of the adder, integrator, and inverter shown in FIG. 3 (for example, adder 130 and integrator 1)
60 and the inverter 161) are implemented by two resistors, one capacitor, and one inverting amplifier as in the case of the combination of the resistors R1 and R2, the capacitor 51, and the inverting amplifier 115 in FIG. Can be
【００３９】本実施の形態は、信号の符号の反転、非反
転の点を除けば、実施の形態１と同じシグナルフローを
有し、本実施の形態によっても、請求項１に記載のノイ
ズシェーピング方法が実施される。 〔実施の形態３〕また、実施の形態２においては、加算
器１５１と減算器１５２との組合わせによる加減算を行
ったのちに量子化を行っているが、この前後関係を逆に
してもよい。それによって、請求項４に記載のノイズシ
ェーピング回路の一実施の形態が実現する。そのような
実施の形態の一例を図４に示す。The present embodiment has the same signal flow as the first embodiment except that the sign of the signal is inverted and non-inverted, and the noise shaping according to the first embodiment also has the same signal flow. The method is performed. [Third Embodiment] In the second embodiment, quantization is performed after performing addition / subtraction by a combination of the adder 151 and the subtractor 152, but this context may be reversed. . Thereby, an embodiment of the noise shaping circuit according to the fourth aspect is realized. An example of such an embodiment is shown in FIG.
【００４０】図４のノイズシェーピング回路において、
インバータ１６１、１７１、２２１の出力までは、図３
のノイズシェーピング回路におけるものと同じである。In the noise shaping circuit of FIG.
Up to the outputs of the inverters 161, 171 and 221, FIG.
Is the same as that in the noise shaping circuit.
【００４１】異なる主要点は、本実施の形態の装置は、
前記第１、第２、第３の反転積分結果を、それぞれ量子
化して第１、第２、第３の量子化結果を得る第１、第
２、第３の量子化手段である量子化器１８３、１８２、
１８１と、前記第２の量子化結果の符号を反転して反転
量子化結果を得る符号反転手段であるインバータ１８２
１と、前記第１及び第３の量子化結果及び前記反転量子
化結果を加算して前記出力信号を得る第４の加算手段で
ある加算器１８４と、前記第１、第３の量子化結果、前
記反転量子化結果を、それぞれ、１サンプリング時間遅
延して遅延信号の成分を得るサンプリングディレー１９
１、１９３、１９２を有している点である。サンプリン
グディレー１９１及び１９３及び１９２が、前記出力信
号を１サンプリング時間遅延して前記遅延信号を得る遅
延手段を構成している。The different main point is that the device of this embodiment is
Quantizers as first, second, and third quantization means for respectively quantizing the first, second, and third inversion integration results to obtain first, second, and third quantization results. 183, 182,
181 and an inverter 182 which is a sign inversion means for inverting the sign of the second quantization result to obtain an inverted quantization result.
1, an adder 184 which is a fourth adding means for adding the first and third quantization results and the inverse quantization result to obtain the output signal, and the first and third quantization results. , A sampling delay 19 for delaying the inverse quantization result by one sampling time to obtain a delayed signal component.
1, 193 and 192. The sampling delays 191 and 193 and 192 constitute delay means for obtaining the delay signal by delaying the output signal by one sampling time.
【００４２】インバータ１６１、１７１、２２１の出力
が、それぞれ、量子化器１８３、１８２、１８１によっ
て量子化されてから加算器１８４によって加算される。
インバータ１８２１は、上記と同じ理由によって、積分
結果を、その符号を揃えて加算するために必要となるも
のである。サンプリングディレー１９３、１９２、１９
１の出力は加算器１３０及び２１０に入力され、図３に
おけるサンプリングディレー１９０の出力と同等の作用
を有する。The outputs of the inverters 161, 171 and 221 are quantized by quantizers 183, 182 and 181, respectively, and then added by an adder 184.
The inverter 1821 is necessary to add the integration result with the same sign for the same reason as described above. Sampling delay 193, 192, 19
The output of 1 is input to the adders 130 and 210, and has the same operation as the output of the sampling delay 190 in FIG.
【００４３】上記の実施の形態において、積分手段のう
ちの少なくとも１つ、あるいは反転積分手段のうちの少
なくとも１つが、積分器と該積分器の出力に係数を乗じ
る乗算器とを備えていてもよい。これによって、Ｓ／Ｎ
を低下させることなく、安定なノイズシェーピングを行
うことができる。乗算器としては通常の増幅器を用いる
ことができる。In the above embodiment, at least one of the integrating means or at least one of the inverting integrating means may include an integrator and a multiplier for multiplying an output of the integrator by a coefficient. Good. Thereby, S / N
, And stable noise shaping can be performed. An ordinary amplifier can be used as the multiplier.
【００４４】[0044]
【発明の効果】上述のように本発明によれば、３次ノイ
ズシェーピング回路であっても、積分器出力に対して係
数挿入の必要がなく、回路を安定に動作させることがで
き、Ｓ／Ｎの劣化を低減することができる。As described above, according to the present invention, even in the case of a tertiary noise shaping circuit, there is no need to insert a coefficient into the output of the integrator, and the circuit can be operated stably. The deterioration of N can be reduced.
【図１】本発明の原理構成を示すブロック図である。FIG. 1 is a block diagram showing the principle configuration of the present invention.
【図２】本発明の第１の実施の形態を示す図である。FIG. 2 is a diagram showing a first embodiment of the present invention.
【図３】本発明の第２の実施の形態を示す図である。FIG. 3 is a diagram showing a second embodiment of the present invention.
【図４】本発明の第３の実施の形態を示す図である。FIG. 4 is a diagram showing a third embodiment of the present invention.
【図５】従来の２次スイングサプレッションのノイズシ
ェーピング回路のシグナルフローを示す図である。FIG. 5 is a diagram showing a signal flow of a conventional noise shaping circuit for secondary swing suppression.
【図６】従来の２次スイングサプレッション方式のノイ
ズシェーピング回路を示す図である。FIG. 6 is a diagram illustrating a conventional noise shaping circuit of a secondary swing suppression method.
【図７】従来の２次スイングサプレッション方式のノイ
ズシェーピング回路の機能構成を示す図である。FIG. 7 is a diagram illustrating a functional configuration of a conventional noise shaping circuit of a secondary swing suppression method.
【図８】スイングサプレッション回路によるノイズシェ
ーピングを説明する図である。FIG. 8 is a diagram illustrating noise shaping by a swing suppression circuit.
【図９】従来のスイングサプレッション方式を３次に拡
張した場合のノイズシェーピング回路のシグナルフロー
を示す図である。FIG. 9 is a diagram showing a signal flow of a noise shaping circuit when a conventional swing suppression method is extended to third order.
【図１０】反転積分回路の構成を示す図である。FIG. 10 is a diagram illustrating a configuration of an inverting integration circuit.
１…第１の減算手段、２…第１の積分手段、３…第２の
減算手段、４…第２の積分手段、５…第３の減算手段、
６…第３の積分手段、７…加算手段、８…量子化手段、
９…遅延手段、１１…入力信号端子、１２…出力信号端
子、１３…減算器、１４…減算器、１５…加算器、１
６、１７…積分器、１８…量子化器、１９…サンプリン
グディレー、２１…減算器、２２…積分器、５１、５２
…容量、６１…入力信号端子、６２…出力信号端子、６
３…減算器、６４…減算器、６５…加算器６５、６６…
積分器、６７…積分器、６８…量子化器、６９…サンプ
リングディレー、７２…積分器、７５…加算器、８１…
加算器、８２…積分器、８３…インバータ、８４…加算
器、８５…積分器、８６…インバータ、８７…減算器、
１１１…入力端子、１１２…出力端子、１１５、１１６
…反転アンプ、１１７…量子化器、１１８…差動アン
プ、１１９…Ｄ／Ａ変換器、１２０…インバータ、１３
０…加算器、１４０…加算器、１５１…加算器、１５２
…減算器、１６０…積分器、１６１…インバータ、１７
０…積分器、１７１…インバータ、１８０、１８１、１
８２、１８３、…量子化器、１８４…加算器、１９０、
１９１、１９２、１９３…サンプリングディレー、２１
０…加算器、２２０…積分器、２２１、１８２１…イン
バータ。DESCRIPTION OF SYMBOLS 1 ... 1st subtraction means, 2 ... 1st integration means, 3 ... 2nd subtraction means, 4 ... 2nd integration means, 5 ... 3rd subtraction means,
6 ... third integrating means, 7 ... adding means, 8 ... quantizing means,
9 delay means, 11 input signal terminal, 12 output signal terminal, 13 subtractor, 14 subtractor, 15 adder, 1
6, 17: integrator, 18: quantizer, 19: sampling delay, 21: subtractor, 22: integrator, 51, 52
... Capacitance, 61 ... Input signal terminal, 62 ... Output signal terminal, 6
3: subtractor, 64: subtractor, 65: adders 65, 66 ...
Integrator 67 Integrator 68 Quantizer 69 Sampling delay 72 Integrator 75 Adder 81
Adder, 82 integrator, 83 inverter, 84 adder, 85 integrator, 86 inverter, 87 subtractor,
111: input terminal, 112: output terminal, 115, 116
... inverting amplifier, 117 ... quantizer, 118 ... differential amplifier, 119 ... D / A converter, 120 ... inverter, 13
0: adder, 140: adder, 151: adder, 152
... subtracter, 160 ... integrator, 161 ... inverter, 17
0: integrator, 171: inverter, 180, 181, 1
82, 183,... A quantizer, 184, an adder, 190,
191, 192, 193 ... sampling delay, 21
0: adder, 220: integrator, 221, 1821: inverter.
Claims (5)
間遅延して遅延信号を得、入力信号から前記遅延信号を
減算して得た値を積分して第１の積分結果を得、前記第
１の積分結果から前記入力信号を減算して得た値を積分
して第２の積分結果を得、前記第２の積分結果から前記
遅延信号を減算して得た値を積分して第３の積分結果を
得、前記第１の積分結果と前記第２の積分結果と前記第
３の積分結果とを加算して加算結果を得、前記加算結果
を量子化して前記出力信号を得ることを特徴とするノイ
ズシェーピング方法。1. A delay signal is obtained by delaying a quantized output signal by one sampling time, and a value obtained by subtracting the delay signal from an input signal is integrated to obtain a first integration result. A value obtained by subtracting the input signal from the integration result of 1 is integrated to obtain a second integration result, and a value obtained by subtracting the delay signal from the second integration result is integrated to obtain a third integration result. And obtaining the addition result by adding the first integration result, the second integration result, and the third integration result, and quantizing the addition result to obtain the output signal. Characteristic noise shaping method.
延信号を得る遅延手段と、入力信号から前記遅延信号を
減算して第１の減算結果を得る第１の減算手段と、前記
第１の減算結果を積分して第１の積分結果を得る第１の
積分手段と、前記第１の積分結果から前記入力信号を減
算して第２の減算結果を得る第２の減算手段と、前記第
２の減算結果を積分して第２の積分結果を得る第２の積
分手段と、前記第２の積分結果から前記遅延信号を減算
して第３の減算結果を得る第３の減算手段と、前記第３
の減算結果を積分して第３の積分結果を得る第３の積分
手段と、前記第１及び第２及び第３の積分結果を加算し
て加算結果を得る加算手段と、前記加算結果を量子化し
て前記出力信号を得る量子化手段とを有することを特徴
とするノイズシエーピング回路。2. A delay means for delaying an output signal by one sampling time to obtain a delay signal; a first subtraction means for subtracting the delay signal from an input signal to obtain a first subtraction result; First integration means for integrating the subtraction result to obtain a first integration result; second integration means for subtracting the input signal from the first integration result to obtain a second subtraction result; A second integration means for integrating the subtraction result of 2 to obtain a second integration result; a third subtraction means for subtracting the delay signal from the second integration result to obtain a third subtraction result; The third
A third integration means for integrating the result of subtraction to obtain a third integration result; an addition means for adding the first, second, and third integration results to obtain an addition result; And a quantizing means for obtaining said output signal by converting said signal into a noise shaping circuit.
延信号を得る遅延手段と、入力信号と前記遅延信号とを
加算して第１の加算結果を得る第１の加算手段と、前記
第１の加算結果を反転積分して第１の反転積分結果を得
る第１の反転積分手段と、前記第１の反転積分結果と前
記入力信号とを加算して第２の加算結果を得る第２の加
算手段と、前記第２の加算結果を反転積分して第２の反
転積分結果を得る第２の反転積分手段と、前記第２の反
転積分結果と前記遅延信号とを加算して第３の加算結果
を得る第３の加算手段と、前記第３の加算結果を反転積
分して第３の反転積分結果を得る第３の反転積分手段
と、前記第１及び第３の反転積分結果を加算し、得られ
る結果から第２の反転積分結果を減算して加減算結果を
得る加減算手段と、前記加減算結果を量子化して前記出
力信号を得る量子化手段とを有することを特徴とするノ
イズシエーピング回路。3. A delay means for delaying an output signal by one sampling time to obtain a delay signal; a first addition means for adding an input signal and the delay signal to obtain a first addition result; A first inversion / integration means for inverting and integrating the addition result of (i) to obtain a first inversion integration result, and a second inversion for obtaining a second addition result by adding the first inversion integration result and the input signal. Addition means, second inversion integration means for inverting and integrating the second addition result to obtain a second inversion integration result, and third addition means for adding the second inversion integration result and the delay signal to each other. Third addition means for obtaining the addition result, third inversion integration means for obtaining the third integration result by inverting the third addition result, and addition of the first and third inversion integration results Adding / subtracting means for subtracting the second inverted integration result from the obtained result to obtain an addition / subtraction result; Noise the shaping circuit; and a quantization means for the serial addition and subtraction result by quantizing obtain said output signal.
延信号を得る遅延手段と、入力信号と前記遅延信号とを
加算して第１の加算結果を得る第１の加算手段と、前記
第１の加算結果を反転積分して第１の反転積分結果を得
る第１の反転積分手段と、前記第１の反転積分結果と前
記入力信号とを加算して第２の加算結果を得る第２の加
算手段と、前記第２の加算結果を反転積分して第２の反
転積分結果を得る第２の反転積分手段と、前記第２の反
転積分結果と前記遅延信号とを加算して第３の加算結果
を得る第３の加算手段と、前記第３の加算結果を反転積
分して第３の反転積分結果を得る第３の反転積分手段
と、前記第１、第２、第３の反転積分結果を、それぞれ
量子化して第１、第２、第３の量子化結果を得る第１、
第２、第３の量子化手段と、前記第２の量子化結果の符
号を反転して反転量子化結果を得る符号反転手段と、前
記第１及び第３の量子化結果及び前記反転量子化結果を
加算して前記出力信号を得る第４の加算手段とを有する
ことを特徴とするノイズシエーピング回路。4. A delay means for delaying an output signal by one sampling time to obtain a delay signal; a first addition means for adding an input signal and the delay signal to obtain a first addition result; A first inversion / integration means for inverting and integrating the addition result of (i) to obtain a first inversion integration result, and a second inversion for obtaining a second addition result by adding the first inversion integration result and the input signal. Addition means, second inversion integration means for inverting and integrating the second addition result to obtain a second inversion integration result, and third addition means for adding the second inversion integration result and the delay signal to each other. Third addition means for obtaining the addition result, third inversion integration means for obtaining the third integration result by inverting and integrating the third addition result, and the first, second and third inversion integrations The first, second, and third quantization results are obtained to obtain first, second, and third quantization results, respectively.
Second and third quantization means, sign inversion means for inverting the sign of the second quantization result to obtain an inverse quantization result, and the first and third quantization results and the inverse quantization And a fourth adding means for adding the result to obtain the output signal.
ちの少なくとも１つ、あるいは前記第１及び第２及び第
３の反転積分手段のうちの少なくとも１つが、積分器と
該積分器の出力に係数を乗じる乗算器とを備えているこ
とを特徴とする請求項２、３、あるいは４記載のノイズ
シエーピング回路。5. At least one of said first, second and third integrating means or at least one of said first, second and third inverting integrating means comprises an integrator and said integrating means. 5. The noise shaping circuit according to claim 2, further comprising: a multiplier for multiplying an output of the multiplier by a coefficient.
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