JP2001211076A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明が属する技術分野】この発明は、離散的な信号を
連続的な信号に変換するD/A変換回路の半導体集積回路
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device of a D / A conversion circuit for converting a discrete signal into a continuous signal.
【０００２】[0002]
【従来の技術】従来の離散的な信号を連続的な信号に変
換するための回路である電流出力型のD/A変換回路の例
を図１に示す。NMOSスイッチ1とNMOS定電流源2とで1つ
の電流セルを構成している。離散的なディジタル信号で
あるDi-1-Di+1を受けてNMOSスイッチ1,1a,1bはオンまた
はオフする。NMOSスイッチがオンまたはオフすることで
NMOS定電流源2,2a,2bが負荷インピーダンス4に接続また
は切断されるために、ディジタル信号Di-1-Di+1の値に
応じた電流が負荷インピーダンス4に流れることにな
る。容量3は、ノードVmに接続されているトランジスタ
の接合容量や配線の容量などの寄生容量を表している。2. Description of the Related Art FIG. 1 shows an example of a current output type D / A conversion circuit which is a conventional circuit for converting a discrete signal into a continuous signal. One current cell is constituted by the NMOS switch 1 and the NMOS constant current source 2. The NMOS switches 1, 1a, 1b are turned on or off in response to the discrete digital signal Di -1- Di + 1 . When the NMOS switch turns on or off
Since the NMOS constant current sources 2, 2a, 2b are connected or disconnected from the load impedance 4, a current corresponding to the value of the digital signal Di -1- Di + 1 flows through the load impedance 4. Volume 3 represents the parasitic capacitance such as capacitance of the junction capacitance or wiring of a transistor which is connected to node V m.
【０００３】NMOSスイッチ1がオフの時には、NMOS定電
流源2は理想的な電流源ではなくなってしまい、電流が
流れなくなるために、中間ノードであるVmの電圧は接地
電位と等しくなる。この状態の時に、NMOSスイッチ1が
オンになると、中間ノードVmと出力ノードVoの電圧が大
きく異なっているため、図2の波形21に示すように二つ
のノードの電位を等しくしようとして大きな出力電流が
流れ、寄生容量7を充電する。このために、出力ノードV
oの値は、負荷容量3が充電しきるまでの間、望まれる値
の範囲を外れて大きく変動する可能性がある。要求され
る動作速度が速くない場合には、一時的に出力のノード
Voの電位が変化してしまっても、最終的に正しい値に収
束するために問題とはならない。しかし、要求される速
度が速くなると出力ノードVoがおかしな値から正しい値
に収束する前に次の変換をすることになってしまい、正
確な変換が行われなくなってしまうという問題がある。
このように出力ノードVoが変化してしまうグリッチを少
なく抑えることは、高速なD/A変換回路にとって重要な
ことである。[0003] When NMOS switch 1 is OFF, NMOS constant current source 2 becomes not an ideal current source, since the current does not flow, the voltage of V m is the intermediate node is equal to the ground potential. In this state, the NMOS switch 1 is turned on, the voltage of the intermediate node V m and the output node V o is significantly different, large in an attempt to equalize the potentials of the two nodes, as shown in waveform 21 of FIG. 2 The output current flows and charges the parasitic capacitance 7. For this, the output node V
The value of o may vary greatly outside the desired value range until the load capacity 3 is fully charged. If the required operation speed is not fast, temporarily output node
Even when the potential of the V o is accidentally changed, it does not become a problem in order to converge to finally correct value. However, there is a problem that the required output speed increases node V o becomes too to the next conversion before converging from odd value to the correct value, no longer accurate transformation is performed.
Suppressing thus reduce the output node V glitches o is changed is important for high-speed D / A converter circuit.
【０００４】グリッチを抑えるために、従来、図3に例
として示す回路が用いられている。NMOSスイッチ1,7と
インバータ6とNMOS定電流源2とで1つの電流セルを構成
している。NMOSスイッチ1がオフであるときに、NMOS定
電流源2に電流が流れないために中間ノードの電位Vmが
下がってしまい、出力ノードの電位Voと大きく差が生じ
グリッチが発生する。図3のように、ダミー負荷インピ
ーダンス5とNMOSスイッチ7を設け、NMOSスイッチ1がオ
フであるときにダミー負荷インピーダンス5を通じてNMO
S定電流源2に電流を流してやると、中間ノードの電位Vm
が接地電位まで下がってしまうことはない。このため
に、寄生容量3を充電するための電流が少なくなり、グ
リッチが小さくなる。Conventionally, a circuit shown in FIG. 3 has been used to suppress glitches. One current cell is composed of the NMOS switches 1 and 7, the inverter 6 and the NMOS constant current source 2. When NMOS switch 1 is off, will be lowered potential V m of the intermediate nodes to no current flows through the NMOS constant-current source 2, large difference between the potential V o of the output node is generated glitches. As shown in FIG. 3, a dummy load impedance 5 and an NMOS switch 7 are provided, and when the NMOS switch 1 is off, the NMO
When a current flows through the S constant current source 2, the potential V m of the intermediate node is
Does not drop to the ground potential. For this reason, the current for charging the parasitic capacitance 3 decreases, and glitches decrease.
【０００５】しかし、この回路には、３つの問題点が存
在する。１つ目は、入力信号Diの他に、その反転信号~D
iが必要となるために、反転信号を作り出すためのイン
バータ6のような余分な回路が必要になる点である。[0005] However, this circuit has three problems. First, in addition to, the inverted signal ~ D of the input signal D i
The necessity of i requires an extra circuit such as an inverter 6 for generating an inverted signal.
【０００６】２つ目は、インバータ6によって作り出さ
れた反転信号~Diは、入力信号Diに比べて、インバータ6
の遅延の分だけ遅れて変化する。このために、NMOSスイ
ッチ1と7とが切り替わるタイミングが同時ではなくなっ
てしまい、グリッチを生じさせる原因となってしまう。
例えば、入力信号Diが“H”レベルになる時に、反転信
号~Diが少し早く“L”レベルになってしまう場合には、
一瞬だけNMOSスイッチ1と7との両方がオフである時間が
存在する。この時には、中間ノードの電位Vmが下がって
しまうために、NMOSスイッチ1がオンになった瞬間に大
きな電流が流れ、図２の波形21に示したようなグリッチ
が生じる。逆に、入力信号Diが“H”レベルになり、NMO
Sスイッチ1がオンになる時に、反転信号~Diが少し遅れ
て“L”レベルになったとすると、一瞬だけNMOSスイッ
チ1と7との両方がオンである時間が存在する。この時に
は、実際には負荷インピーダンス4に流したい電流が、
ダミー負荷インピーダンス5の方にも流れてしまうため
に、実際に流したい電流よりも少ない電流しか流せな
い。このため、出力の電流は図２の波形22のように緩や
かに目標の値に到達するかもしくは、図３中の電位~Vo
がVoよりも高かったりすると、電流がダミー負荷インピ
ーダンス5の側から中間ノードを経由して出力ノードの
側に流れてしまい、瞬間的に大きく電流が減少して、図
２の波形23に示すようなグリッチが生じる可能性があ
る。[0006] Second, the inverted signal ~ D i generated by the inverter 6 is compared with the input signal D i ,
It changes with a delay of the delay. For this reason, the timings at which the NMOS switches 1 and 7 are switched are not simultaneous, which causes glitches.
For example, when the inversion signal ~ Di goes to the "L" level a little earlier when the input signal Di goes to the "H" level,
There is a moment when both NMOS switches 1 and 7 are off for a moment. At this time, since the potential V m of the intermediate nodes will down, a large current flows at the moment the NMOS switch 1 is turned on, resulting glitch as shown in waveform 21 of FIG. Conversely, the input signal D i becomes "H" level, NMO
Assuming that when the S switch 1 is turned on, the inverted signal ~ Di goes to the "L" level with a slight delay, there is a moment in which both the NMOS switches 1 and 7 are on. At this time, the current that actually wants to flow through the load impedance 4 is
Since the current also flows toward the dummy load impedance 5, only a current smaller than the current actually desired to flow is allowed. Therefore, the output of the current or or to reach slowly the target values as shown in a waveform 22 in FIG. 2, ~ potential in FIG. 3 V o
Is higher than V o , the current flows from the dummy load impedance 5 side to the output node side via the intermediate node, and the current decreases momentarily greatly, as shown in the waveform 23 of FIG. Such a glitch may occur.
【０００７】３つ目は、入力のディジタル信号の値が大
きい時もしくは小さい時には、負荷インピーダンス4に
流す電流Ioutと、ダミー負荷インピーダンス5に流す電
流~Ioutとの差が大きくなってしまうことである。Iout
と~Ioutの差が大きいと、負荷インピーダンス4とダミー
負荷インピーダンス5とが接続されているノードの電位V
oと~Voとの差が大きくなってしまい、NMOSスイッチ1と7
の切り替わりの際に過渡的に大きな充放電電流が流れ、
グリッチを生じさせることになる。[0007] Third, when the time or less the larger the value of the input digital signal of a current I out flowing through the load impedance 4, the difference between the current ~ I out flowing through the dummy load impedance 5 is increased It is. I out
And ~ I when the difference in out is large, the potential of the node and the load impedance 4 and the dummy load impedance 5 is connected to V
The difference between o and ~ V o increases, and NMOS switches 1 and 7
When switching, a large charge / discharge current flows transiently,
This will cause glitches.
【０００８】[0008]
【発明が解決しようとする課題】少ない素子数で、回路
の中間ノードの変動を少なくし、グリッチを抑制するD/
A変換回路を提供する。SUMMARY OF THE INVENTION With a small number of elements, the variation of the intermediate node of a circuit is reduced, and the D /
Provide an A conversion circuit.
【０００９】[0009]
【課題を解決するための手段】定電流を作り出す第1の
回路と、入力信号を受けて前記第1の回路の電流を出力
するかしないかを切り替える第2の回路とを並列に接続
したD/A変換回路において、前記第1の回路と前記第2の
回路の接続点の電位が、前記第2の回路の状態によって
大きく変化することがないように電圧を制御するための
第3の回路と、前記第3の回路に制御電圧を供給するため
の第4の回路とを具備する回路であることを特徴として
いる。A first circuit for generating a constant current, and a second circuit for receiving an input signal and switching between outputting and not outputting a current of the first circuit are connected in parallel. In the / A conversion circuit, a third circuit for controlling the voltage so that the potential of the connection point between the first circuit and the second circuit does not greatly change depending on the state of the second circuit And a fourth circuit for supplying a control voltage to the third circuit.
【００１０】前記第4の回路が前記第3の回路に制御電圧
を供給することで、前記第2の回路が電流を流す状態に
ある時には、前記第3の回路をオフし、前記第2の回路が
電流を流さない状態にある時には、前記第3の回路をオ
ンさせる。When the fourth circuit supplies a control voltage to the third circuit, the third circuit is turned off when the second circuit is in a state where current flows, and the second circuit is turned off. When the circuit is in a state where no current flows, the third circuit is turned on.
【００１１】前記第4の回路は、前記電流を出力する接
続点の電位を受けて制御電圧を生成してもよい。前記第
3の回路は、トランジスタをフォロワ回路として用いて
もよい。[0011] The fourth circuit may generate a control voltage in response to a potential at a connection point for outputting the current. The said
In the circuit of 3, the transistor may be used as a follower circuit.
【００１２】[0012]
【発明の実施の形態】以下、この発明の実施の形態を、
図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described.
This will be described with reference to the drawings.
【００１３】[0013]
【実施例】図４は、この発明の第1の実施形態に係る半
導体集積回路装置の回路図である。図４に示す回路は、
図１に示した一般的なD/A変換回路にソースフォロワト
ランジスタ10と電圧生成回路12を付加した形になってい
る。NMOSスイッチ1とソースフォロワトランジスタ10とN
MOS定電流源2とで1つの電流セルを構成している。電圧
生成回路12が作り出す電圧Vbは、出力ノードの電位Voと
トランジスタのしきい値電圧Vthの和よりも低いVb＜Vo
+ Vthという条件を満たすようになっている。この電圧V
bをソースフォロワトランジスタ10のゲートに加えてい
る。FIG. 4 is a circuit diagram of a semiconductor integrated circuit device according to a first embodiment of the present invention. The circuit shown in FIG.
The source follower transistor 10 and the voltage generation circuit 12 are added to the general D / A conversion circuit shown in FIG. NMOS switch 1 and source follower transistor 10 and N
The MOS constant current source 2 forms one current cell. Voltage Voltage V b which generation circuit 12 produces the low V b than the sum of the threshold voltage V th of the potential V o and the transistor of the output node <V o
+ V th is satisfied. This voltage V
b is added to the gate of the source follower transistor 10.
【００１４】NMOSスイッチ1がオンまたはオフする時、
以下に説明する動作によりソースフォロワトランジスタ
10がオフまたはオンし、中間ノードの電位Vmを出力ノー
ドの電位Voに近くなるようにしている。When the NMOS switch 1 turns on or off,
The source follower transistor
10 is as close off or turned on, the output node potential V m of the intermediate node potential V o.
【００１５】まず、NMOSスイッチ1がオンの時には、出
力ノードの電位Voと中間ノードの電位V mは等しい。する
と、ソースフォロワトランジスタ10のゲート・ソース間
にはしきい値電圧Vthよりも低い電圧しか加わっていな
いために、ソースフォロワトランジスタ10はオフしてい
る。このため、NMOS定電流源2を流れる電流はすべて負
荷インピーダンス4からNMOSスイッチ1を経由して流れて
くる。First, when the NMOS switch 1 is on, the output
Force node potential VoAnd the potential V of the intermediate node mAre equal. Do
Between the gate and source of the source follower transistor 10
Has a threshold voltage VthLower voltage is applied
Source follower transistor 10 is off.
You. Therefore, the current flowing through NMOS constant current source 2 is all negative.
Flow from load impedance 4 via NMOS switch 1
come.
【００１６】これに対して、NMOSスイッチ1がオフにな
ると、負荷インピーダンス4の方から電流が供給されな
くなり、中間ノードの電位Vmは低くなる。しかし、Vmが
(Vb-Vth)よりも低くなろうとすると、ソースフォロワト
ランジスタ10がオンして、ソースフォロワトランジスタ
10の側から電流が供給されるようになる。このため、中
間ノードの電位(Vb-Vth)よりも低くなることはない。[0016] In contrast, NMOS switch 1 is turned off, current is not supplied from the side of the load impedance 4, the potential V m of the intermediate node is low. But V m
When the voltage is lower than (V b -V th ), the source follower transistor 10 is turned on, and the source follower transistor is turned on.
The current is supplied from the 10 side. Therefore, the potential does not become lower than the potential of the intermediate node ( Vb - Vth ).
【００１７】本発明の方式で電流の流れる経路を切り替
えることは、次のような利点がある。ソースフォロワト
ランジスタ10をオンまたはオフさせるのは、NMOSスイッ
チ1をオンまたはオフした際の中間ノードの電圧Vmであ
るため、わざわざ入力信号Diの反転信号~Diを作る必要
がない。このため、ソースフォロワトランジスタ10,10
a,10bのゲートにはすべて同じ電圧Vbを加えて良く、従
来の方式に比べて必要とする素子数が少なくなる。さら
に、電流の経路を切り替える2つのトランジスタのスイ
ッチングのタイミングのずれを気にする必要がなくな
る。Switching the current flow path in the method of the present invention has the following advantages. The turning on or off the source follower transistor 10, since the voltage V m of the intermediate node at the time of the NMOS switch 1 is turned on or off, there is no need to make purposely inverted signals ~ D i of the input signal D i. Therefore, the source follower transistors 10, 10
The same voltage Vb may be applied to all the gates a and 10b, and the number of elements required is smaller than in the conventional method. Furthermore, there is no need to worry about a difference in switching timing between the two transistors that switch the current path.
【００１８】前述のように、中間ノードの電位VmはNMOS
スイッチ1がオンの時に最大値Voになり、NMOSスイッチ1
がオフの時に最小値（Vb-Vth)になる。Vbを最適な値に
選んでやることにより、中間ノードが出力ノードの与え
る影響を小さくすることができる。最適なVbを生成する
ように考慮した回路が、図５に示す本発明の第2の実施
形態である。電流セル中のソースフォロワトランジスタ
10とNMOS定電流源2とを組み合わせた回路と特性が揃う
ように設計されたソースフォロワトランジスタ14とNMOS
定電流源15の対とでレプリカ電流セルを構成している。
通常、D/A変換回路では各電流セルは特性が揃うように
設計されているため、このレプリカ電流セルの特性は、
全ての電流セルと特性が揃っていると考えてよい。この
レプリカ電流セルと差動増幅回路13とを組み合わせて、
図４中に示した電圧生成回路12を構成している。差動増
幅回路13は、出力ノードの電位Voとレプリカ電流セルの
中間ノードの電位Vmrefとが等しくなるようにフィード
バックがかかって制御電圧Vbを作り出している。レプリ
カ電流セルの中間ノードの電位Vmrefは、各電流セルのN
MOSスイッチがオフの時の電流セルの中間ノードの電位
と等しくなるため、Vm refとVoとが等しくなるようにフ
ィードバックをかけてVbを作り出すことで、各電流セル
のNMOSスイッチがオフになった時に中間ノードの電位Vm
が出力ノードの電位Voと等しい電位に保たれるようにな
る。[0018] As described above, the potential V m of the intermediate nodes NMOS
Switch 1 becomes the maximum value V o at the time of the on, NMOS switch 1
Is at the minimum value ( Vb - Vth ) when is off. By selecting V b to an optimal value, the influence of the intermediate node on the output node can be reduced. A circuit considered to generate an optimum Vb is the second embodiment of the present invention shown in FIG. Source follower transistor in current cell
Source follower transistor 14 and NMOS designed to have the same characteristics as the circuit that combines 10 and NMOS constant current source 2
A replica current cell is constituted by the pair of constant current sources 15.
Normally, in a D / A conversion circuit, each current cell is designed so that its characteristics are uniform.
It can be considered that all the current cells have the same characteristics. By combining this replica current cell with the differential amplifier circuit 13,
This constitutes the voltage generation circuit 12 shown in FIG. The differential amplifier circuit 13 produces the control voltage V b and the potential V mref intermediate node potential V o and the replica current cell output node takes feedback to be equal. The potential V mref of the intermediate node of the replica current cell is N
The MOS switch becomes equal to the potential of the intermediate node of the current cell when off, by creating a V b over feedback so that the V m ref and V o equals, NMOS switch off of the respective current cells the potential of the intermediate node V m when it is
There will be kept at a potential equal to the potential V o of the output node.
【００１９】この方式では、出力ノードの電位Voが変化
すると、それに伴って制御電圧Vbも最適な値になるよう
に変化させる。差動増幅回路13が出力ノードの電位Voの
変動に十分に追従できる場合には、電流セルのNMOSスイ
ッチ1がオンであってもオフであっても中間ノードの電
位Vmは出力ノードの電位Voと等しい。このため、寄生容
量3を充電しようとして余分な電流が流れ、グリッチを
生じさせることがなくなるという利点がある。[0019] In this method, the potential V o of the output node is changed, the control voltage V b may vary such that the optimum value accordingly. Differential When the amplifier circuit 13 can sufficiently follow the change in the potential V o of the output node, NMOS switch 1 of the current cell is the potential V m of the intermediate nodes be off even on the output node equal to the potential V o. Therefore, there is an advantage that an extra current flows to charge the parasitic capacitance 3 and glitches do not occur.
【００２０】図６に本発明のD/A変換回路の第3の実施形
態を示す。図４中に示した電圧生成回路12は、図６で
は、NMOS定電流源18・ダイオード接続NMOSトランジスタ
17・ダミー負荷インピーダンス16によって構成されてい
る。各素子は、電流セル中のNMOS定電流源2・ソースフ
ォロワトランジスタ10・負荷インピーダンス4とそれぞ
れ特性が揃うように設計する。ただし、制御電圧Vbは出
力ノードの電圧の最低値Vomi nに対して前述の Vb＜Vomin + Vth の条件を満たすよう設計値を調整する必要がある。半導
体集積回路上のMOSトランジスタのしきい値電圧Vthは製
造上の条件などにより絶対値が大きくばらつくが、相対
精度は揃うように設計できるために、図６の回路構成を
取ることで製造プロセスのばらつきに依存しにくい制御
電圧Vbを簡単に作り出す回路を実現できる。ただし、制
御電圧Vbは出力ノードの電位Voの変動によらず一定であ
るため、出力ノードの電位Voの最大値と最小値の幅が大
きい場合にはグリッチを生じさせる原因となる。このた
め、この回路形態での負荷インピーダンスはカレントミ
ラーなどの電圧振幅の小さいものが望ましい。FIG. 6 shows a third embodiment of the D / A conversion circuit of the present invention. In FIG. 6, the voltage generating circuit 12 shown in FIG. 4 includes an NMOS constant current source 18 and a diode-connected NMOS transistor.
17 · Dummy load impedance 16 Each element is designed to have the same characteristics as the NMOS constant current source 2, the source follower transistor 10, and the load impedance 4 in the current cell. However, the control voltage V b is required to adjust the condition is satisfied the design value of V b <V omin + V th described above with respect to the minimum value V omi n of the voltage of the output node. Although the absolute value of the threshold voltage V th of a MOS transistor on a semiconductor integrated circuit varies greatly depending on manufacturing conditions, etc., the relative accuracy can be designed to be uniform. And a circuit that easily creates the control voltage Vb that is less dependent on the variation of the control voltage. However, the control voltage V b is because it is constant irrespective of the change in the potential V o of the output node becomes a cause glitches if the width of the maximum value and the minimum value of the potential V o of the output node is high. For this reason, it is desirable that the load impedance in this circuit configuration is such as a current mirror having a small voltage amplitude.
【００２１】以上本発明は実施例に基づいて説明された
が、本発明は上述の実施例に限定されることなく、特許
請求の範囲に記載される範囲内で、自由に変形・変更可
能である。Although the present invention has been described based on the embodiments, the present invention is not limited to the above-described embodiments, but can be freely modified and changed within the scope described in the claims. is there.
【発明の効果】以上説明したように、本発明よれば、厳
しいスイッチングのタイミングを必要とすることなく、
D/A変換回路の中間ノードの変動を少なくし、グリッチ
を抑制する回路を提供できる。As described above, according to the present invention, strict switching timing is not required,
It is possible to provide a circuit that reduces fluctuations in the intermediate node of the D / A conversion circuit and suppresses glitches.
【図１】一般的な電流出力型のD/A変換回路の例Fig. 1 Example of a general current output type D / A conversion circuit
【図２】D/A変換回路の出力の変化とグリッチを表す時
間波形FIG. 2 is a time waveform showing a change in output of the D / A conversion circuit and a glitch
【図３】一般的にグリッチを少なくするために用いられ
ているD/A変換回路の例FIG. 3 shows an example of a D / A conversion circuit generally used to reduce glitches
【図４】本発明によるグリッチを少なくするためのD/A
変換回路の第1の実施形態FIG. 4 shows D / A for reducing glitches according to the present invention.
First embodiment of conversion circuit
【図５】本発明によるグリッチを少なくするためのD/A
変換回路の第2の実施形態FIG. 5: D / A for reducing glitches according to the present invention
Second embodiment of conversion circuit
【図６】本発明によるグリッチを少なくするためのD/A
変換回路の第3の実施形態FIG. 6 shows D / A for reducing glitches according to the present invention.
Third Embodiment of Conversion Circuit
1,1a,1b,7,7a,7b…NMOSスイッチ 2,2a,2b,15,18…NMOS定電流源 3,3a,3b…寄生容量 4…負荷インピーダンス 5,16…ダミー負荷インピーダンス 10,10a,10b,14…ソースフォロワトランジスタ 12…電圧生成回路 13…差動増幅回路 17…ダイオード接続NMOSトランジスタ 21,22,23…出力電流の時間変化波形 1,1a, 1b, 7,7a, 7b… NMOS switch 2,2a, 2b, 15,18… NMOS constant current source 3,3a, 3b… parasitic capacitance 4… Load impedance 5,16… Dummy load impedance 10,10a , 10b, 14… Source follower transistor 12… Voltage generation circuit 13… Differential amplification circuit 17… Diode-connected NMOS transistor 21,22,23… Time-dependent waveform of output current
Claims (4)
号を受けて前記第1の回路の電流を出力するかしないか
を切り替える第2の回路とを並列に接続したD/A変換回路
において、前記第1の回路と前記第2の回路の接続点の電
位が、前記第2の回路の状態によって電圧を制御するた
めの第3の回路と、前記第3の回路に制御電圧を供給する
ための第4の回路とを具備することを特徴とする半導体
集積回路。1. A D / A conversion circuit in which a first circuit for generating a constant current and a second circuit for receiving an input signal and switching whether or not to output a current of the first circuit are connected in parallel. A potential at a connection point between the first circuit and the second circuit, a third circuit for controlling a voltage depending on a state of the second circuit, and a control voltage supplied to the third circuit. And a fourth circuit for performing the above.
圧を供給することで、前記第2の回路が電流を流す状態
にある時には、前記第3の回路をオフし、前記第2の回路
が電流を流さない状態にある時には、前記第3の回路を
オンすることを特徴とする請求項１記載の半導体集積回
路。2. The fourth circuit supplies a control voltage to the third circuit, so that when the second circuit is in a state of flowing a current, the third circuit is turned off, and the third circuit is turned off. 2. The semiconductor integrated circuit according to claim 1, wherein the third circuit is turned on when the second circuit is in a state where no current flows.
接続点の電位を受けて制御電圧を生成することを特徴と
する請求項１または２記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein the fourth circuit generates a control voltage by receiving a potential at a connection point that outputs the current.
ロワ回路として用いていることを特徴とする請求項1乃
至請求項3いずれか一項に記載の半導体集積回路。4. The semiconductor integrated circuit according to claim 1, wherein the third circuit uses a transistor as a follower circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000017477A JP2001211076A (en) | 2000-01-26 | 2000-01-26 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
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ID=18544470
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9953980B2 (en) | 2014-09-29 | 2018-04-24 | Mitsubishi Electric Corporation | Operational amplifier circuit |
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-
2000
- 2000-01-26 JP JP2000017477A patent/JP2001211076A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9953980B2 (en) | 2014-09-29 | 2018-04-24 | Mitsubishi Electric Corporation | Operational amplifier circuit |
| JPWO2022195692A1 (en) * | 2021-03-16 | 2022-09-22 | ||
| JP7378663B2 (en) | 2021-03-16 | 2023-11-13 | 三菱電機株式会社 | digital analog converter |
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