JP2001209314A - Pseudorandom number generator - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】ディジタル・コンピュータの発
展、それらのネットワーク化、その中での膨大な情報の
交換に答えるために、非同期多重通信の実現への期待が
高まっている。BACKGROUND OF THE INVENTION In order to respond to the development of digital computers, their networking, and the exchange of enormous information therein, expectations for realizing asynchronous multiplex communication are increasing.
【０００２】この通信技術の普及目的は、膨大なディジ
タル化された情報を目的に応じて確実に伝送するとき
に、１本の通信回線を共同で使用するという便利性にあ
るが、それだけにとどまらず、社会システムとしての通
信網の頑健性、不正アクセス防止、機密の保証なども同
時に目的としている。[0002] The purpose of dissemination of this communication technology is the convenience of jointly using one communication line when transmitting enormous digitized information reliably according to the purpose, but it is not limited thereto. It also aims at the robustness of the communication network as a social system, the prevention of unauthorized access, and the assurance of confidentiality.
【０００３】[0003]
【従来の技術】ディジタルファイルを時系列とみなし、
他の人為的に作成された時系列を用いてスクランブルを
かける暗号方式をストリーム暗号といい、ブロック暗号
に対比される。人為的に作成する時系列信号をＰＮ信号
という。疑似雑音信号の略である。真の物理雑音は再現
することができないから、産業技術とはなりえない。人
為的に再現できるが、雑音や乱数とみなせる２値系列の
生成が望まれている。2. Description of the Related Art Digital files are regarded as time series,
A cryptosystem that scrambles using another artificially created time series is called a stream cipher, and is compared with a block cipher. The time series signal created artificially is called a PN signal. Abbreviation of pseudo noise signal. Since true physical noise cannot be reproduced, it cannot be an industrial technology. It is desired to generate a binary sequence that can be artificially reproduced but can be regarded as noise or random numbers.
【０００４】疑似雑音は疑似乱数と同じ意味である。真
の乱数は、たとえばコイン投げやサイコロ振りのように
再現できないから、やはり産業技術とはなり得ない。一
方、予測できない数列でないと、十分なスクランブルや
十分な拡散は実現できない。考え方の上で矛盾すること
を産業技術として実現していかねばならない。[0004] Pseudo noise has the same meaning as pseudo random numbers. Since true random numbers cannot be reproduced like, for example, flipping coins or rolling dice, they cannot be used as industrial technology. On the other hand, if the sequence is not predictable, sufficient scrambling and sufficient spreading cannot be realized. It is necessary to realize inconsistency in thinking as industrial technology.
【０００５】従来、シフトレジスタ系列、Ｍ系列などが
ＰＮ信号の候補として検討されてきたが、数学的には剰
余演算の余りを用いた時系列の生成法であり、短いＰＮ
信号のときに特に種類が制限される。ＰＮ信号としての
致命的な欠点である。Conventionally, shift register series, M series, and the like have been considered as PN signal candidates. However, mathematically, this is a time series generation method using the remainder of the remainder operation, and a short PN signal is generated.
In the case of a signal, the type is particularly limited. This is a fatal disadvantage as a PN signal.
【０００６】本案はあらゆる周波数成分の波を包含する
カオスを出発点とし、非線形量子化という数学的には小
数点以下を切り捨てることにより整数にスケーリングす
るという新しい考えに基づき、２値符号列を生成するハ
ードウエア（集積回路）に関する。In the present invention, a binary code sequence is generated based on a new idea of non-linear quantization, in which chaos including waves of all frequency components is used as a starting point, and which is mathematically truncated to an integer. It relates to hardware (integrated circuit).
【０００７】[0007]
【発明が解決しようとする課題】一次元写像回路が写像
を繰り返すことにより、長い時系列を生成することは知
られている。長い時系列を切り出してＰＮ信号の周期系
列として使用するとき、切り出した時系列の自己相関及
び相互相関が十分に小さい必要がある。すなわち位相を
ずらしていったときに相互に重なり合わないことが求め
られる。It is known that one-dimensional mapping circuits generate long time series by repeating mapping. When a long time series is cut out and used as a periodic series of a PN signal, the cut-out time series needs to have sufficiently small autocorrelation and cross-correlation. That is, it is required that when the phases are shifted, they do not overlap each other.
【０００８】切り出す時系列の種類が多いだけでなく、
一つの一次元写像回路から出発しても、与える初期値を
かえることにより、確実に異なる組み合わせの長い時系
列を生成できねばならない。カオスでは初期値を実数で
与えるが、実数は無限の数列であるから産業技術として
は採用されない。本案では、ＤＡ変換器により実数に相
当する印加電圧を与える。分解能をあげることにより種
類を増すことができる。[0008] Not only are there many types of time series to be cut out,
Even when starting from one one-dimensional mapping circuit, it is necessary to surely generate long time series of different combinations by changing the given initial value. In chaos, the initial value is given as a real number, but since the real number is an infinite sequence, it is not adopted as an industrial technology. In the present invention, an applied voltage corresponding to a real number is given by a DA converter. By increasing the resolution, the types can be increased.
【０００９】集積回路の一次元写像回路には調整電圧を
外部から与えることができる。このことにより取り出す
時系列の種類をさらに増すことができる。An adjustment voltage can be externally applied to the one-dimensional mapping circuit of the integrated circuit. As a result, the types of time series to be extracted can be further increased.
【００１０】[0010]
【課題を解決するための手段】図１は本案疑似乱数発生
器の概念を説明するためのブロック図である。１、２は
１入力１出力の一次元写像回路である。３、４、５は外
部クロックに同期して開閉するＣＭＯＳスイッチであ
る。１、３と２、４はフリップフロップのループを構成
している。外部クロックが刻む離散時間ｔ（０，１，
２，・・・）に従ってカオス時系列を生成するのはこの
ループにおいてである。FIG. 1 is a block diagram for explaining the concept of the pseudo random number generator of the present invention. Reference numerals 1 and 2 are one-input one-output one-dimensional mapping circuits. CMOS switches 3, 4, and 5 open and close in synchronization with an external clock. 1, 3, 2 and 4 form a flip-flop loop. Discrete time t (0, 1,
It is in this loop that the chaotic time series is generated according to (2,...).
【００１１】ｔ＝０におけるループの内部状態の初期値
はＣＭＯＳスイッチ５を介して、ＤＡ変換器８により与
えられる。ＤＡ変換器８の入力９は外部にもうけられた
ディジタルコンピュータにより与えられる。The initial value of the internal state of the loop at t = 0 is given by the DA converter 8 via the CMOS switch 5. The input 9 of the DA converter 8 is provided by an externally provided digital computer.
【００１２】６、７は一次元写像回路１、２の出力をＣ
ＭＯＳスイッチ３、４（交互に開閉する）を介して、あ
るしきい値により大小を判別する１ビット出力のＡＤ変
換器である。出力１０、１１は交互に取り出される２値
符号列である。離散時間ｔに関し交互に”０”または”
１”の２値が時系列として出力される。Reference numerals 6 and 7 denote outputs of the one-dimensional mapping circuits 1 and 2 as C
This is a 1-bit output AD converter that determines the magnitude by a certain threshold value through MOS switches 3 and 4 (open and close alternately). Outputs 10 and 11 are binary code strings taken out alternately. Alternating "0" or "0" for discrete time t
1 "is output as a time series.
【００１３】[0013]
【作用】一次元写像回路１、２の入出力伝達特性の対称
性は、時系列出力１０、１１の”０”と”１”の分布に
直接影響を与える。理想的な疑似乱数の場合には、”
０”と”１”の分布の比率が等しい。そのように本案疑
似乱数発生器を動作させたいときには、一次元写像回路
１、２を等しい伝達特性を持ち、かつ対称性がよくなる
ように設計する。The symmetry of the input / output transfer characteristics of the one-dimensional mapping circuits 1 and 2 directly affects the distribution of "0" and "1" of the time series outputs 10 and 11. In the case of an ideal pseudorandom number,
The ratios of the distributions of 0 "and 1" are equal. In order to operate the pseudo random number generator of the present invention in such a manner, the one-dimensional mapping circuits 1 and 2 are designed so as to have equal transfer characteristics and to improve symmetry. .
【００１４】産業技術としての疑似乱数発生器は、必ず
しも”０”と”１”の分布の比率が等しくなることを要
求しない。位相をシフトしたときの自己相関及び相互相
関が十分小さければ、ストリーム暗号の暗号コードに分
布の片寄りがあっても不都合は生じない。対称性を前提
に暗号コードの解析ができないという意味で、システム
の頑健性が強化されているということができる。A pseudo-random number generator as an industrial technique does not necessarily require that the distribution ratios of "0" and "1" be equal. If the auto-correlation and the cross-correlation when the phase is shifted are sufficiently small, no inconvenience occurs even if the stream cipher code has a non-uniform distribution. It can be said that the robustness of the system has been enhanced in the sense that the cryptographic code cannot be analyzed on the premise of symmetry.
【００１５】一次元写像回路１、２の入出力伝達特性を
等しくする必然性もない。各トランジスタに与える重み
を意識的に違って与えることでも実現でき、同じに設計
した場合でも、外部からの調整電圧を変えて与えること
により伝達特性を違えることができる。写像のダイナミ
ックレンジを拡げるように相互に歪んだ伝達特性を組み
合わせて良い。There is no necessity to make the input / output transfer characteristics of the one-dimensional mapping circuits 1 and 2 equal. It can also be realized by intentionally giving different weights to the transistors, and even in the case of the same design, the transfer characteristics can be changed by changing and applying an external adjustment voltage. Mutually distorted transfer characteristics may be combined to extend the dynamic range of the mapping.
【００１６】[0016]
【実施例】本案実施例の回路図を図２に示す。図１と図
２は対応して描かれている。Ｎ字型の入出力伝達特性を
示す一次元写像回路１、２は６個のＭＯＳトランジスタ
で構成されている。各トランジスタのチャネル寸法比Ｗ
／Ｌ（Ｗは幅、Ｌは長さ）が重みとして数字で与えられ
ている。初段のＣＭＯＳソースホロアは増加関数を与
え、２段目のＣＭＯＳインバータは減少関数を与える。
入出力を共通とすることにより関数合成を行い、結果と
してＮ字型の伝達特性を与える。FIG. 2 is a circuit diagram of an embodiment of the present invention. 1 and 2 are drawn correspondingly. The one-dimensional mapping circuits 1 and 2 exhibiting N-shaped input / output transfer characteristics are constituted by six MOS transistors. Channel dimension ratio W of each transistor
/ L (W is width, L is length) is given by a number as a weight. The first-stage CMOS source follower provides an increasing function, and the second-stage CMOS inverter provides a decreasing function.
By combining inputs and outputs, function synthesis is performed, and as a result, an N-shaped transfer characteristic is given.
【００１７】３段目のＣＭＯＳインバータは、外部調整
電圧１２、１３を受けて、一次元写像回路１、２の伝達
特性に歪みを加える。外部調整電圧１２、１３は同じ電
圧を与えても良い。違う電圧を印可して、別々に調整し
ても良い。The third-stage CMOS inverter receives the external adjustment voltages 12 and 13 and applies distortion to the transfer characteristics of the one-dimensional mapping circuits 1 and 2. The same voltage may be applied to the external adjustment voltages 12 and 13. Different voltages may be applied and adjusted separately.
【００１８】外部調整電圧１２、１３は、コンピュータ
であらかじめ設定して与えたディジタルコードをＤＡ変
換器によってアナログ電圧に変換して与えてもよい。そ
の場合、調整電圧はＤＡ変換器の分解能に応じてステッ
プ状に変化する。The external adjustment voltages 12, 13 may be provided by converting a digital code set in advance by a computer into an analog voltage by a DA converter. In that case, the adjustment voltage changes stepwise according to the resolution of the DA converter.
【００１９】ＣＭＯＳスイッチ３、４、５はＰＭＯＳト
ランジスタとＮＭＯＳトランジスタを並列に接続した伝
送ゲートにＣＭＯＳインバータを組み合わせて構成す
る。制御信号１４、１５、１６によりＣＭＯＳスイッチ
の開閉が行われる。端子１６には初期値を与えるリセッ
トパルスが加えられ、初期値の値はＤＡ変換器８により
与えられる。例えば、１２ビット分解能のＤＡ変換器を
採用したシステムにおいては、初期値の種類は２１２＝
４０９６通りに与えることができる。The CMOS switches 3, 4, and 5 are configured by combining a CMOS inverter with a transmission gate in which a PMOS transistor and an NMOS transistor are connected in parallel. The CMOS switches are opened and closed by the control signals 14, 15, and 16. A reset pulse giving an initial value is applied to the terminal 16, and the value of the initial value is given by the DA converter 8. For example, in a system employing a 12-bit resolution DA converter, the type of the initial value is 2 12 =
It can be provided in 4096 ways.
【００２０】端子１４、１５に与えるクロック（離散時
間ｔ）は互いに重なりのない矩形波を与える。最大のク
ロック周波数が、本案疑似乱数発生器の処理速度を与え
る。この速度は一次元写像回路の状態決定速度で決ま
る。個別部品でプリント基板上にブレッドボードしたと
き、クロック周波数を２０ｋＨｚまであげることができ
た。本案の回路は、標準的なＣＭＯＳ集積回路技術によ
り集積回路のチップとすることを目標とするが最小寸法
＝０．８μｍで製作したとき、１ＭＨｚでは動作すると
シミュレートされている。The clocks (discrete time t) applied to the terminals 14 and 15 give rectangular waves that do not overlap each other. The maximum clock frequency gives the processing speed of the pseudo random number generator of the present invention. This speed is determined by the state determination speed of the one-dimensional mapping circuit. When individual components were breadboarded on a printed circuit board, the clock frequency could be increased to 20 kHz. The circuit of the present invention aims to be an integrated circuit chip by standard CMOS integrated circuit technology, but is simulated to operate at 1 MHz when manufactured with a minimum dimension of 0.8 μm.
【００２１】１ビット出力のＡＤ変換器６、７は抵抗
（ｒＡ，ｒＢ）分割基準電圧と一次元写像回路の出力電
圧を比較器で比較して大小（”０”または”１”）の判
別をする。出力１０、１１は外部クロック（離散時間
ｔ）に関し交互に取り出される２値コード時系列データ
である。The 1-bit output AD converters 6 and 7 compare the resistance (r A, r B ) divided reference voltage with the output voltage of the one-dimensional mapping circuit by a comparator and determine whether the voltage is large or small ("0" or "1"). Is determined. Outputs 10 and 11 are binary code time-series data alternately extracted with respect to an external clock (discrete time t).
【００２２】出力２値コード時系列データは”０”と”
１”の乱数的配列である。一次元写像回路の伝達特性の
対称性がいいときには、”０”と”１”の出現頻度は等
しい。孤立した”０”または”１”は”００””１１”
といった連続した値の２倍あらわれる。The output binary code time series data is "0" and "0".
This is a random array of 1s. When the transfer characteristic of the one-dimensional mapping circuit is good in symmetry, the appearance frequencies of "0" and "1" are equal. Isolated "0" or "1" is "00"" 11 "
Appears twice as a continuous value.
【００２３】カオスの目で見たとき、この世の中に同じ
といえるものはない。一次元写像回路の伝達特性が完全
に対称だということはない。２つの一次元写像回路の伝
達特性が完全に一致するということもない。２つのＡＤ
変換器が同じ量子化をしているという保証はない。この
点にロジスティックマップの計算（量子化分解能ｎ＝
１）との違いがあり、ハードウエア化の意味がある。When viewed from the perspective of chaos, nothing is the same in the world. The transfer characteristics of a one-dimensional mapping circuit are not completely symmetric. The transfer characteristics of the two one-dimensional mapping circuits do not completely match. Two AD
There is no guarantee that the converters have the same quantization. At this point, calculation of the logistic map (quantization resolution n =
There is a difference from 1), meaning that it is implemented in hardware.
【００２４】カオスの産業技術において、初期値敏感性
の保持は重要な要素である。本案において初期値敏感性
はＤＡ変換器８により与えられる。すなわち、異なる初
期値より出発した２値コード時系列は位相を変えて重ね
合わせても重なり合うことはない。自己相関も十分小さ
く、相互相関も十分小さい時系列が得られる。In chaotic industrial technology, maintaining initial value sensitivity is an important factor. In the present case, the initial value sensitivity is provided by the DA converter 8. That is, the binary code time series starting from different initial values does not overlap even if they are superimposed with different phases. A time series in which the autocorrelation is sufficiently small and the crosscorrelation is also sufficiently small can be obtained.
【００２５】出力１０、１１の２値系列をＹ（ｔ）とし
よう。周期系列を切り出してＰＮ信号とするためには、
例えば周期６４ビットの２値系列ＰＮ信号の場合、Ｙ
（０）〜Ｙ（６３）、Ｙ（６４）〜Ｙ（１２７）、・・
・・というように切り取るのは１例である。ｔ＝２１６
＝６５５３６まで計測していたとすると、１０２４通り
の周期６４ビットＰＮ信号が得られる。初期値を与える
ＤＡ変換器８の分解能を１２ビットとしたとき、初期値
は２１２＝４０９６通りに与えることができ、得られる
ＰＮ信号の種類は４，１９４，３０４通りという多さに
なる。Let the binary sequence of outputs 10 and 11 be Y (t). In order to cut out a periodic sequence and make it a PN signal,
For example, in the case of a binary sequence PN signal having a period of 64 bits, Y
(0) to Y (63), Y (64) to Y (127), ...
It is an example to cut out like this. t = 2 16
= 65536, 1024 types of PN signals with a period of 64 bits are obtained. Assuming that the resolution of the DA converter 8 for giving the initial value is 12 bits, the initial value can be given in 2 12 = 4096 ways, and the types of PN signals obtained are as many as 4,194,304.
【００２６】このようにして取り出されたＰＮ信号のす
べてが独立に使用できるという保証はない。自己相関及
び相互相関を位相をかえて調べ、周期以外で十分相関が
小さいことを検証しておく必要がある。There is no guarantee that all of the PN signals extracted in this way can be used independently. It is necessary to check the auto-correlation and the cross-correlation by changing the phase and verify that the correlation is sufficiently small except for the period.
【００２７】[0027]
【発明の効果】ＤＡ変換器８とクロックジェネレータを
オンチップにしなければ、図２に示すように十分小規模
の集積回路のチップとして本案疑似乱数発生器を実現す
ることができる。疑似乱数発生回路のコアである一次元
写像回路を含むフリップフロップループがアナログ回路
であるのに対し、ＤＡ変換器８及びクロックジェネレー
タはディジタル回路で構成できるので、集積回路化は容
易である。As long as the DA converter 8 and the clock generator are not on-chip, the pseudo random number generator of the present invention can be realized as a sufficiently small-scale integrated circuit chip as shown in FIG. The flip-flop loop including the one-dimensional mapping circuit, which is the core of the pseudo-random number generation circuit, is an analog circuit, whereas the DA converter 8 and the clock generator can be constituted by digital circuits, so that integration into an integrated circuit is easy.
【００２８】ＣＭＯＳ集積回路は一般にはエンハンスメ
ントモードで設計実現されるが、本案疑似乱数発生回路
の一次元写像回路の初段ＣＭＯＳソースホロアはディプ
レッションモードに設計実現した方がよい。ＭＯＳトラ
ンジスタの重みを小さく設計でき、バランスのとれた一
次元写像回路のマスク設計ができる。Although the CMOS integrated circuit is generally designed and realized in the enhancement mode, the first-stage CMOS source follower of the one-dimensional mapping circuit of the pseudo random number generation circuit of the present invention is preferably designed and realized in the depletion mode. The weight of the MOS transistor can be designed to be small, and a well-balanced one-dimensional mapping circuit mask can be designed.
【００２９】一次元写像回路１、２の伝達特性の対称
性、２つの対をなす一次元写像回路１と２の伝達特性の
一致または不一致具合が、カオスの初期値敏感性とあい
まって、出力２値系列の”０”と”１”のバランスを微
妙に狂わせる。このようなハードウエアの特長はカオス
・ストリーム暗号の頑健性を向上させる。The symmetry of the transfer characteristics of the one-dimensional mapping circuits 1 and 2 and the coincidence or mismatch of the transfer characteristics of the two pairs of one-dimensional mapping circuits 1 and 2 together with the initial value sensitivity of the chaos provide an output. The balance between "0" and "1" of the binary sequence is slightly disturbed. Such hardware features improve the robustness of the chaotic stream cipher.
【図１】疑似乱数発生器のブロック図である。FIG. 1 is a block diagram of a pseudo random number generator.
１ 一次元写像回路 ２ 一次元写像回路 ３ ＣＭＯＳスイッチ ４ ＣＭＯＳスイッチ ５ ＣＭＯＳスイッチ ６ ＡＤ変換器 ７ ＡＤ変換器 ８ ＤＡ変換器 ９ ディジタルコード入力（初期値） １０ 出力 １１ 出力 Reference Signs List 1 one-dimensional mapping circuit 2 one-dimensional mapping circuit 3 CMOS switch 4 CMOS switch 5 CMOS switch 6 A / D converter 7 A / D converter 8 D / A converter 9 Digital code input (initial value) 10 Output 11 Output
【図２】疑似乱数発生器の回路図である。FIG. 2 is a circuit diagram of a pseudo random number generator.
１ 一次元写像回路 ２ 一次元写像回路 ３ ＣＭＯＳスイッチ ４ ＣＭＯＳスイッチ ５ ＣＭＯＳスイッチ ６ ＡＤ変換器 ７ ＡＤ変換器 ８ ＤＡ変換器 ９ ディジタルコード入力（初期値） １０ 出力 １１ 出力 １２ 外部調整電圧 １３ 外部調整電圧 １４ 外部クロック（離散時間） １５ 外部クロック（離散時間） １６ 外部クロック（スタート信号） Reference Signs List 1 1D mapping circuit 2 1D mapping circuit 3 CMOS switch 4 CMOS switch 5 CMOS switch 6 A / D converter 7 A / D converter 8 D / A converter 9 Digital code input (initial value) 10 Output 11 Output 12 External adjustment voltage 13 External adjustment Voltage 14 External clock (discrete time) 15 External clock (discrete time) 16 External clock (start signal)
Claims (1)
チを介してフリップフロップのループに接続し、各一次
元写像回路の出力をＣＭＯＳスイッチを介してＡＤ変換
器を通して２値系列を出力することを特長とする疑似乱
数発生器。1. Two one-dimensional mapping circuits are connected to a loop of a flip-flop via a CMOS switch, and the output of each one-dimensional mapping circuit is output as a binary sequence through an AD converter via a CMOS switch. Pseudo random number generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108289628A (en) * | 2016-01-20 | 2018-07-17 | 密克罗奇普技术公司 | Method, system and equipment for measuring the multiple signal in body |
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2000
- 2000-01-27 JP JP2000056483A patent/JP2001209314A/en active Pending
Cited By (2)
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| CN108289628A (en) * | 2016-01-20 | 2018-07-17 | 密克罗奇普技术公司 | Method, system and equipment for measuring the multiple signal in body |
| CN108289628B (en) * | 2016-01-20 | 2022-05-17 | 密克罗奇普技术公司 | Method, system and apparatus for measuring multiple signals in a body |
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