JP2001203185A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体シリコン基
板又は多結晶シリコン膜の上に形成された絶縁膜のドラ
イエッチングを行った後に実施される半導体装置の処理
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for processing a semiconductor device after dry etching of an insulating film formed on a semiconductor silicon substrate or a polycrystalline silicon film.
【０００２】[0002]
【従来の技術】近年のＶＬＳＩ、ＵＬＳＩ等にみられる
ように半導体装置の高集積化及び高性能化が進展するに
伴い、絶縁膜のドライエッチングにおいても、高異方
性、高速性、高選択性、低ダメージ性、低汚染性といっ
た諸要求のいずれも犠牲にすることなく達成する技術が
強く望まれている。2. Description of the Related Art As the integration and performance of semiconductor devices have increased as seen in recent VLSI, ULSI, etc., dry etching of insulating films has high anisotropy, high speed, and high selectivity. There is a strong demand for a technology that achieves all of the requirements such as performance, low damage, and low pollution without sacrificing.
【０００３】従来、絶縁膜の代表例である酸化シリコン
系材料膜（以下、「ＳｉＯx膜」という。）のドライエ
ッチングには、一般にＣＦ4等のフルオロカーボン、Ｃ
ＨＦ3等のフルオロハイドロカーボン、あるいはこれら
の混合物を主体とするガスが広く用いられている。これ
らのガスが使用されるのは、（ａ）フルオロカーボン系
ガスに含まれるＣがＳｉＯx膜の表面でＣ−Ｏ結合を生
成し、Ｓｉ−Ｏ結合を切断したり弱めたりする働きがあ
り、（ｂ）ＳｉＯx膜の主エッチング種であるＣＦｘ+
（特にｘ＝３) を生成でき、さらに（ｃ）プラズマ中で
カーボン・リッチな状態が作り出されるので、ＳｉＯx
膜中の酸素がＣＯ、ＣＯ2の形で除去される一方、ガス
系に含まれるＣ、Ｈ、Ｆ等の寄与によってシリコン系材
料からなるＳｉＯx膜下地の表面では炭素系のポリマが
堆積してエッチング速度が低下し、高い下地選択比が得
られるからである。Conventionally, dry etching of a silicon oxide-based material film (hereinafter referred to as “SiO x film”), which is a typical example of an insulating film, is generally performed by using a fluorocarbon such as CF 4 ,
A gas mainly composed of a fluorohydrocarbon such as HF 3 or a mixture thereof is widely used. These gases are used because (a) C contained in the fluorocarbon-based gas has the function of generating C—O bonds on the surface of the SiO x film, cutting or weakening the Si—O bonds, (b) the main etching species SiO x film CFx +
(Especially x = 3) can be generated, since more (c) Carbon-rich state in the plasma is created, SiO x
While oxygen in the film is removed in the form of CO and CO 2, a carbon-based polymer deposits on the surface of the SiO x film base made of a silicon-based material due to the contribution of C, H, and F contained in the gas system. As a result, the etching rate decreases, and a high base selectivity can be obtained.
【０００４】ところで、半導体製造プロセス中で行われ
るＳｉＯx膜のドライエッチングには色々な種類があ
る。特に、シリコン系材料層の上でこれに対して選択性
を確保しながら行われるものとしては、拡散層やゲート
電極上におけるコンタクト孔の開口、ＭＯＳトランジス
タのゲート酸化膜、サイドウォール膜形成のエッチング
が代表的である。サイドウォール膜を用いる半導体装置
の代表的なものに、Lightly-Doped Drain（以下、ＬＤ
Ｄと称す）構造のＭＯＳ型トランジスタが良く知られて
いる。また、コンタクトホールのアライメントマージン
を確保するためにもサイドウォール膜が用いられること
が良く知られている。There are various types of dry etching of a SiO x film performed in a semiconductor manufacturing process. In particular, the etching performed on the silicon-based material layer while ensuring the selectivity for the silicon-based material layer includes the opening of the contact hole on the diffusion layer and the gate electrode, the etching of the gate oxide film of the MOS transistor, and the formation of the sidewall film. Is typical. A typical example of a semiconductor device using a sidewall film is a lightly-doped drain (hereinafter, LD).
A MOS transistor having a D) structure is well known. It is well known that a sidewall film is used to secure an alignment margin of a contact hole.
【０００５】以下に従来の半導体装置の製造方法におけ
る代表的なエッチング工程について図１から図４を用い
て説明する。図１から図４は、絶縁膜にコンタクトホー
ルを開口するときの製造工程を示す工程断面図である。
そして、当該コンタクトホールの内側には、アライメン
トマージンを確保するために、さらに絶縁膜のサイドウ
ォールが形成されている。A typical etching process in a conventional method of manufacturing a semiconductor device will be described below with reference to FIGS. 1 to 4 are process cross-sectional views illustrating a manufacturing process when a contact hole is opened in an insulating film.
Further, a sidewall of an insulating film is further formed inside the contact hole to secure an alignment margin.
【０００６】図１から図４において、１は半導体シリコ
ン基板を、２は半導体シリコン基板上に形成された段差
部を、３は絶縁膜を、４は炭素とフッ素を含む重合膜で
ある炭素系のポリマを、５はシリコン基板表面の損傷層
を、それぞれ示す。1 to 4, reference numeral 1 denotes a semiconductor silicon substrate, 2 denotes a step formed on the semiconductor silicon substrate, 3 denotes an insulating film, and 4 denotes a carbon-based polymer film containing carbon and fluorine. 5 indicates a damaged layer on the surface of the silicon substrate.
【０００７】まず、図１に示すように、シリコン基板１
上に形成された段差部２及びシリコン基板上１に、表面
を覆うように絶縁膜３を公知のＣＶＤ技術により成長さ
せる。この後、炭素とフッ素を含む、例えば、ＣＦ4と
ＣＨＦ3の混合ガスをエッチングガスとして使用し、段
差部２の側面だけを残すように、絶縁膜３の全面に異方
性の高いドライエッチングを行う。First, as shown in FIG.
An insulating film 3 is grown on the stepped portion 2 and the silicon substrate 1 formed thereon by a known CVD technique so as to cover the surface. Thereafter, using a mixed gas of, for example, CF 4 and CHF 3 containing carbon and fluorine as an etching gas, dry etching with high anisotropy is performed on the entire surface of the insulating film 3 so as to leave only the side surface of the step portion 2. I do.
【０００８】このとき、絶縁膜３のドライエッチング時
に、図２に示すように半導体シリコン基板１の露出され
た表面に炭素とフッ素を含む重合膜である炭素系のポリ
マ４が堆積し、表面層にはイオン化したエッチングガ
ス、ＳｉＯx膜の成分からのＣ、Ｆ、Ｏ、Ｈのようなイ
オンなどエネルギー粒子の入射によってＳｉ−ＣやＳｉ
−Ｏなどを多く含む損傷層５が生じる。At this time, at the time of dry etching of the insulating film 3, a carbon-based polymer 4 which is a polymer film containing carbon and fluorine is deposited on the exposed surface of the semiconductor silicon substrate 1 as shown in FIG. Ionized etching gas, Si-C or Si by the incidence of energetic particles such as ions such as C, F, O and H from the components of the SiO x film.
The damaged layer 5 containing much -O or the like is generated.
【０００９】このような損傷層５が半導体シリコン基板
１の表面層に形成されると、コンタクト抵抗の上昇やリ
ーク電流の不安定化等、多くの悪影響が生じ、高い信頼
性が要求される半導体装置を形成するのは困難になる。When such a damaged layer 5 is formed on the surface layer of the semiconductor silicon substrate 1, many adverse effects such as an increase in contact resistance and instability of leak current occur, and a semiconductor which requires high reliability is required. Forming the device becomes difficult.
【００１０】そこで、従来は、図３及び図４に示すよう
に、まず酸素ガスを用いたプラズマによって炭素系のポ
リマ４を剥離した後、当該損傷層５を除去するために、
ＣＦ 4／Ｏ2又はＣＨＦ3／Ｏ2混合ガスを用いたダウンス
トリーム型プラズマエッチングが用いられている。さら
に、炭素系のポリマ４及び損傷層５を、ＣＦ4／Ｏ2又は
ＣＨＦ3／Ｏ2混合ガスを用いたダウンストリーム型プラ
ズマエッチングを用いることによって、同時に剥離・除
去を行っている。Therefore, conventionally, as shown in FIGS.
First, carbon-based plasma is generated by plasma using oxygen gas.
After removing the lima 4, in order to remove the damaged layer 5,
CF Four/ OTwoOr CHFThree/ OTwoDowns using mixed gas
A trim type plasma etching is used. Further
The carbon-based polymer 4 and the damaged layer 5 areFour/ OTwoOr
CHFThree/ OTwoDownstream type plastic using mixed gas
Simultaneous peeling and removal can be achieved by using
Gone away.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、上記従
来の炭素系のポリマ４及び損傷層５を、ＣＦ4／Ｏ2又は
ＣＨＦ3／Ｏ2混合ガスを用いたダウンストリーム型プラ
ズマエッチングを用いて同時に剥離・除去を行う構成で
は、炭素系のポリマ４と損傷層５の除去、剥離の過程及
び除去後の半導体シリコン基板１の凹凸の大きさ、条件
の最適値については言及されていなかった。However, the conventional carbon-based polymer 4 and the damaged layer 5 are simultaneously formed by using a downstream type plasma etching using a CF 4 / O 2 or CHF 3 / O 2 mixed gas. In the configuration in which the peeling / removing is performed, there is no mention of the removal process of the carbon-based polymer 4 and the damaged layer 5, the peeling process, the size of the unevenness of the semiconductor silicon substrate 1 after the removal, and the optimum value of the condition.
【００１２】図２に示すように、ドライエッチング後の
炭素系のポリマ４は半導体シリコン基板１の露出された
表面上で不均一に堆積されている。このダウンストリー
ム型のエッチングはＯ（酸素）ラジカルのみではなく、
Ｆ（フッ素）を含むエッチングガスを用いて行われるの
で、図３に示したように、炭素系のポリマ４だけでなく
損傷層５も同時にエッチングされ、炭素系のポリマが厚
い部分では、炭素系のポリマ４がマスクとなってしま
う。そのため、損傷層５が完全に除去された後も、図４
に示したように、上記凹凸部６が除去されずに残り、シ
リコン基板１の表面は平滑にならない。すなわち、上記
ダウンストリーム型プラズマエッチングによって、上記
損傷層５を除去する過程においては、炭素系のポリマ４
の剥離が既に終了し、損傷層５の除去が行われている部
分と、炭素系のポリマがまだ完全に剥離されずに残存
し、損傷層５及び半導体シリコン基板１の表面が露出さ
れずにエッチングされていない部分が共存している。半
導体シリコン基板１の表面のうち、露出されてエッチン
グされた部分は凹部となり、露出されずにエッチングさ
れない部分は凸部になって、半導体シリコン基板１の表
面に凹凸が生じてしまうのである。デバイスの微細化に
伴い、半導体シリコン基板の活性領域表面の凹凸が大き
いと、例えばＭＯＳ型トランジスタにおける接合リーク
やコンタクト抵抗のばらつき等の問題の原因となる。As shown in FIG. 2, the carbon-based polymer 4 after the dry etching is non-uniformly deposited on the exposed surface of the semiconductor silicon substrate 1. This downstream type etching is not only O (oxygen) radical,
Since the etching is performed using an etching gas containing F (fluorine), not only the carbon-based polymer 4 but also the damaged layer 5 is simultaneously etched as shown in FIG. Polymer 4 becomes a mask. Therefore, even after the damaged layer 5 is completely removed, FIG.
As shown in (1), the uneven portion 6 remains without being removed, and the surface of the silicon substrate 1 is not smooth. That is, in the process of removing the damaged layer 5 by the downstream type plasma etching, the carbon-based polymer 4 is removed.
Of the damaged layer 5 has already been removed and the carbon-based polymer remains without completely peeling off, and the surface of the damaged layer 5 and the surface of the semiconductor silicon substrate 1 are not exposed. Unetched portions coexist. The exposed and etched portion of the surface of the semiconductor silicon substrate 1 becomes a concave portion, and the portion which is not exposed and not etched becomes a convex portion, so that the surface of the semiconductor silicon substrate 1 becomes uneven. If the surface of the active region of the semiconductor silicon substrate has large irregularities due to the miniaturization of the device, it causes problems such as junction leakage and variation in contact resistance in a MOS transistor.
【００１３】本発明は、上記問題点を解決するべく、ド
ライエッチングの後処理の際に半導体シリコン基板１の
表面にある炭素系のポリマ４が損傷層５を除去するマス
クとなって、大きな凹凸が形成されてしまうという問題
点を解決することのできる半導体装置の製造方法を提供
することを目的とする。According to the present invention, in order to solve the above-mentioned problems, the carbon-based polymer 4 on the surface of the semiconductor silicon substrate 1 serves as a mask for removing the damaged layer 5 during the post-processing of the dry etching. It is an object of the present invention to provide a method of manufacturing a semiconductor device, which can solve the problem that a semiconductor device is formed.
【００１４】[0014]
【課題を解決するための手段】上記目的を達成するため
に本発明にかかる半導体装置の製造方法は、シリコン基
板の表面上に形成された絶縁膜を、炭素及びフッ素を含
むエッチングガスを用いたドライエッチングによって所
定の形状に加工する工程と、シリコン基板の表面に堆積
した炭素系のポリマ及びシリコン基板にドライエッチン
グによって所定の形状に加工する工程において生じた損
傷層を、酸素及び少なくともフッ素を含むガスを用いた
プラズマによって除去する工程を含み、炭素系のポリマ
及びシリコン基板の損傷層を除去する工程において、シ
リコン基板のエッチング速度に対する炭素系のポリマの
エッチング速度選択比が６以上であることを特徴とす
る。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention uses an etching gas containing carbon and fluorine to form an insulating film formed on a surface of a silicon substrate. The process of processing into a predetermined shape by dry etching and the carbon-based polymer deposited on the surface of the silicon substrate and the damage layer generated in the process of processing into a predetermined shape by dry etching on the silicon substrate contain oxygen and at least fluorine. In the step of removing the carbon-based polymer and the damaged layer of the silicon substrate, the step of removing the carbon-based polymer and the damaged layer of the silicon substrate includes the step of removing the carbon-based polymer by an etching rate selection ratio of 6 or more. Features.
【００１５】かかる構成により、シリコン基板等の表面
に堆積した炭素系のポリマが損傷層を除去する際のマス
クとなることを未然に防ぐことができ、シリコン基板等
の表面の凹凸を１０ｎｍ以下に押さえて平滑にすること
が可能となる。したがって、従来から問題となっていた
ＭＯＳ型トランジスタにおける接合リークやコンタクト
抵抗のばらつき等を回避することが可能となる。With this configuration, it is possible to prevent the carbon-based polymer deposited on the surface of the silicon substrate or the like from becoming a mask when removing the damaged layer, and to reduce the unevenness of the surface of the silicon substrate or the like to 10 nm or less. It is possible to press and smooth. Therefore, it is possible to avoid a junction leak and a variation in contact resistance in a MOS transistor, which have conventionally been problems.
【００１６】また、本発明にかかる半導体装置の製造方
法は、炭素系のポリマ及びシリコン基板の損傷層を除去
する工程において、シリコン基板のエッチング速度に対
するレジストのエッチング速度選択比が６以上であるこ
とが好ましい。レジストのエッチング特性が炭素系のポ
リマのエッチング特性と同様の特性を有するからであ
る。In the method of manufacturing a semiconductor device according to the present invention, in the step of removing the carbon-based polymer and the damaged layer of the silicon substrate, the resist etching rate selection ratio with respect to the silicon substrate etching rate is 6 or more. Is preferred. This is because the etching characteristics of the resist have the same characteristics as the etching characteristics of the carbon-based polymer.
【００１７】また、本発明にかかる半導体装置の製造方
法は、炭素系のポリマ及びシリコン基板の損傷層を除去
する工程において、フッ素系ガスと酸素ガスの混合割合
が一定の場合、シリコン基板の温度を６０℃以上１００
℃以下とすることが好ましい。６０℃より温度が低いと
シリコン基板のエッチング速度に対する炭素系のポリマ
のエッチング速度選択比を６以上とすることができず、
また１００℃を超える温度となると、フッ素ラジカルが
逆に発生することから、シリコン表面の凹凸が増大する
おそれがあるからである。Further, in the method of manufacturing a semiconductor device according to the present invention, in the step of removing the carbon-based polymer and the damaged layer of the silicon substrate, when the mixing ratio of the fluorine-based gas and the oxygen gas is constant, the temperature of the silicon substrate is reduced. 60 ° C or more and 100
It is preferable that the temperature is set to not more than ° C. If the temperature is lower than 60 ° C., the etching rate selectivity of the carbon-based polymer to the etching rate of the silicon substrate cannot be 6 or more,
Further, when the temperature exceeds 100 ° C., fluorine radicals are generated in reverse, and there is a possibility that irregularities on the silicon surface may increase.
【００１８】[0018]
【発明の実施の形態】以下、本発明の実施の形態にかか
る半導体装置の製造方法について、図面を参照しながら
説明する。図５から図７は、本発明の実施の形態にかか
る半導体装置の製造方法における工程を示す断面図であ
る。図５から図７においては、絶縁膜にコンタクトホー
ルを開口し、当該コンタクトホールの内側には、上述し
たようにアライメントマージンを確保するため、さらに
絶縁膜のサイドウォールが形成されている。図５から図
７において、１は半導体シリコン基板を、２は段差部
を、３は絶縁膜を、４は炭素系のポリマを、５は損傷層
を、６は凹凸部を、それぞれ示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. 5 to 7 are cross-sectional views illustrating steps in a method of manufacturing a semiconductor device according to an embodiment of the present invention. 5 to 7, a contact hole is opened in the insulating film, and a sidewall of the insulating film is further formed inside the contact hole in order to secure the alignment margin as described above. 5 to 7, 1 indicates a semiconductor silicon substrate, 2 indicates a stepped portion, 3 indicates an insulating film, 4 indicates a carbon-based polymer, 5 indicates a damaged layer, and 6 indicates an uneven portion.
【００１９】まず図５に示すように、半導体シリコン基
板１上に、ボロフォスフォシリケートガラス膜（以下、
「ＢＰＳＧ膜」という。）を８００ｎｍ堆積させ、窒素
雰囲気中８００℃で３０分アニールを行い、公知のフォ
トリソグラフィー技術とドライエッチング技術を用いて
段差部２を形成し、半導体シリコン基板１及び段差部２
の表面を覆うように、絶縁膜３として、テトラエトキシ
シランを原料ガスとするＣＶＤシリコン酸化膜（以下、
「ＴＥＯＳ膜」という。）をＬＰＣＶＤ法によって５０
ｎｍ堆積させる。First, as shown in FIG. 5, a borophosphosilicate glass film (hereinafter, referred to as
It is called "BPSG film". Is deposited at 800 ° C. for 30 minutes in a nitrogen atmosphere to form a stepped portion 2 by using a known photolithography technique and a dry etching technique, and the semiconductor silicon substrate 1 and the stepped portion 2 are formed.
To cover the surface, a CVD silicon oxide film using tetraethoxysilane as a source gas (hereinafter, referred to as an insulating film 3).
It is called "TEOS film". ) By LPCVD.
nm.
【００２０】次に図６に示すように、ＣＦ4とＣＨＦ3の
混合ガスをエッチングガスとするドライエッチングによ
り、段差部２の側面だけを残すように絶縁膜２を異方性
エッチングする。本実施の形態においては、ガス圧力が
２０Ｐａ、ＲＦパワーが８００Ｗである条件の下で異方
性エッチングを行っている。[0020] Next, as shown in FIG. 6, by dry etching using a mixed gas of CF 4 and CHF 3 as the etching gas, anisotropic etching of the insulating film 2 so as to leave only the side surface of the step portion 2. In this embodiment, the anisotropic etching is performed under the conditions that the gas pressure is 20 Pa and the RF power is 800 W.
【００２１】このとき、図６に示すように半導体シリコ
ン基板上１の表面に異方性エッチング時の反応生成物で
ある炭素系のポリマ４が堆積し、半導体シリコン基板１
の表面層には損傷層５が生じる。At this time, as shown in FIG. 6, a carbon-based polymer 4 which is a reaction product at the time of anisotropic etching is deposited on the surface of the semiconductor silicon substrate 1.
A damaged layer 5 is formed on the surface layer of the first embodiment.
【００２２】この後、半導体シリコン基板１の表面に堆
積した炭素系のポリマ４及び損傷層５を、酸素及びＣＦ
4ガスのプラズマ処理により剥離させ、除去する。酸素
及びＣＦ4ガスのプラズマ処理には、ダウンフロー型の
枚葉式ケミカルドライエッチング装置を使用している。
酸素及びＣＦ4ガスのプラズマ処理条件として、シリコ
ン基板１のエッチング速度に対する炭素系のポリマ４の
エッチング速度選択比を６以上としている。本実施の形
態においては、実際には、炭素系のポリマ４の代わりに
レジストのエッチング速度を基準としてシリコン基板１
のエッチング速度を定めており、シリコン基板１のエッ
チング速度に対するレジストのエッチング速度選択比を
７としている。Thereafter, the carbon-based polymer 4 and the damaged layer 5 deposited on the surface of the semiconductor silicon substrate 1 are replaced with oxygen and CF.
Peel and remove by plasma treatment of 4 gases. For the plasma treatment of oxygen and CF 4 gas, a down-flow type single-wafer chemical dry etching apparatus is used.
As the plasma processing conditions of oxygen and CF 4 gas, the etching rate selection ratio of the carbon-based polymer 4 to the etching rate of the silicon substrate 1 is set to 6 or more. In the present embodiment, the silicon substrate 1 is actually set based on the etching rate of the resist instead of the carbon-based polymer 4.
The etching rate of the resist to the etching rate of the silicon substrate 1 is set to 7.
【００２３】本実施の形態では、炭素系のポリマ４及び
損傷層５を剥離、除去するプラズマ処理の条件として、
シリコン基板のエッチング速度に対する炭素系のポリマ
のエッチング速度選択比を６以上とする点に特徴を有す
る。例えば、図８において炭素系のポリマの代わりにレ
ジストを用いた場合における、多結晶シリコンのエッチ
ングに対するレジストエッチング速度選択比と、当該エ
ッチング速度選択比において、実際に半導体シリコン基
板表面をプラズマ処理したときのコンタクト底面におけ
る凹凸部との関係を示している。図８に示されているよ
うに、速度選択比が６以上となると、シリコン基板上の
凹凸が１０ｎｍ以下と非常に平坦となり、速度選択比が
多少変化しても凹凸の変化はほとんど生じない安定状態
となることがわかる。In this embodiment, the conditions of the plasma treatment for peeling and removing the carbon-based polymer 4 and the damaged layer 5 are as follows.
It is characterized in that the etching rate selection ratio of the carbon-based polymer to the etching rate of the silicon substrate is 6 or more. For example, in FIG. 8, when a resist is used in place of a carbon-based polymer, a resist etching rate selection ratio with respect to etching of polycrystalline silicon, and when the semiconductor silicon substrate surface is actually plasma-processed at the etching rate selection ratio, 3 shows the relationship with the uneven portion on the contact bottom surface. As shown in FIG. 8, when the speed selection ratio is 6 or more, the unevenness on the silicon substrate becomes very flat at 10 nm or less, and even when the speed selection ratio changes slightly, the unevenness hardly changes. It turns out that it becomes a state.
【００２４】実際のプラズマ処理においては、シリコン
のエッチングに対するレジストエッチング速度選択比を
６以上にするように処理条件を選んでいるが、これはレ
ジストのエッチング特性が炭素系のポリマ４と同様の特
性であるからである。In the actual plasma processing, the processing conditions are selected so that the resist etching rate selection ratio with respect to silicon etching is 6 or more. This is because the etching characteristics of the resist are the same as those of the carbon-based polymer 4. Because it is.
【００２５】シリコンのエッチング速度に対するレジス
トエッチング速度選択比を制御するには、ＣＦ4のよう
なフッ素系ガスと酸素ガスの割合を変える方法と、基板
温度を変更する方法が考えられる。しかし、フッ素系ガ
スと酸素ガスの割合を変える方法では、ＢＰＳＧ膜やサ
イドウオール絶縁膜３と下地シリコン基板又は多結晶シ
リコン膜とのエッチングレートの比が変化してしまい、
形成後のサイドウオール膜の膜厚、コンタクト孔の大き
さ等に大きな変化が生じるおそれがある。そこで、基板
温度を制御することによってシリコンのエッチング速度
に対するレジストのエッチング速度選択比を制御する方
法が望ましいものと考える。To control the resist etching rate selection ratio with respect to the silicon etching rate, a method of changing the ratio between a fluorine-based gas such as CF 4 and an oxygen gas, and a method of changing the substrate temperature are considered. However, the method of changing the ratio between the fluorine-based gas and the oxygen gas changes the etching rate ratio between the BPSG film or the sidewall insulating film 3 and the underlying silicon substrate or the polycrystalline silicon film,
A large change may occur in the thickness of the sidewall film after formation, the size of the contact hole, and the like. Therefore, it is considered desirable to control the substrate temperature to control the etching rate selection ratio of the resist to the silicon etching rate.
【００２６】図９には、フッ素系ガスと酸素ガスの割合
を変えない場合における基板温度と多結晶シリコン膜の
エッチング速度に対するレジストエッチング速度選択比
との関係を示す。図９に示すように、温度を６０℃以上
にすることにより、速度選択比を６以上とすることが可
能となる。FIG. 9 shows the relationship between the substrate temperature and the resist etching rate selection ratio with respect to the etching rate of the polycrystalline silicon film when the ratio between the fluorine-based gas and the oxygen gas is not changed. As shown in FIG. 9, by setting the temperature to 60 ° C. or higher, the speed selection ratio can be set to 6 or higher.
【００２７】また、基板温度を上昇させると速度選択比
が上昇しているが、かかる温度上昇にも上限がある。基
板温度を１００℃よりも高くすると、炭素系のポリマ４
がフッ素を含むフロロカーボン系の場合、そこからフッ
素ラジカルが逆に発生し、これがコンタクト面のシリコ
ンをエッチングするため、シリコン表面の凹凸が増大す
るという問題が発生するおそれがあるからである。した
がって、フッ素系ガスと酸素ガスの割合を変えないとい
う条件下においては、基板温度は６０℃以上１００℃以
下であることが望ましい。Further, when the substrate temperature is increased, the speed selection ratio is increased, but there is an upper limit to such a temperature increase. When the substrate temperature is higher than 100 ° C., the carbon-based polymer 4
Is a fluorocarbon-based material containing fluorine, which generates fluorine radicals in the opposite direction and etches the silicon on the contact surface, which may cause a problem that the unevenness of the silicon surface increases. Therefore, under the condition that the ratio between the fluorine-based gas and the oxygen gas is not changed, it is desirable that the substrate temperature be 60 ° C. or more and 100 ° C. or less.
【００２８】シリコンのエッチングを避けるためには、
最初炭素系のポリマ４のエッチングを６０℃以上１００
℃以下で行っておき、次に温度を１００℃よりも高くし
て損傷層５をエッチングするようにすることができる。
この場合は温度が高いので速いエッチングレートで損傷
層５をエッチングできる。In order to avoid silicon etching,
First, etching of carbon-based polymer 4 should be performed at
In this case, the damage layer 5 can be etched at a temperature higher than 100 ° C.
In this case, since the temperature is high, the damaged layer 5 can be etched at a high etching rate.
【００２９】さて、本実施の形態においては、半導体シ
リコン基板１を処理室に導入した後、酸素及びＣＦ4ガ
スを導入し、プラズマを発生させ、半導体シリコン基板
１の表面に堆積した炭素系のポリマ４及び半導体シリコ
ン基板１の表面層の損傷層の剥離、除去を実施した。な
お、具体的な酸素及びＣＦ4ガスプラズマの発生条件
は、ガス圧力を５０ｐａ、ＲＦパワーを１０００Ｗ、半
導体シリコン基板１を設置するステージの温度を７０℃
とした。かかる条件下においては、図７に示すように、
半導体シリコン基板１の表面の凹凸を１０ｎｍ以下に押
さえることができ、平滑な表面を得ることが確認できて
いる。In the present embodiment, after the semiconductor silicon substrate 1 is introduced into the processing chamber, oxygen and CF 4 gas are introduced, plasma is generated, and the carbon-based carbon deposited on the surface of the semiconductor silicon substrate 1 is produced. Peeling and removal of the damaged layer of the polymer 4 and the surface layer of the semiconductor silicon substrate 1 were performed. The specific conditions for generating oxygen and CF 4 gas plasma are as follows: gas pressure is 50 pa, RF power is 1000 W, and the temperature of the stage on which the semiconductor silicon substrate 1 is set is 70 ° C.
And Under such conditions, as shown in FIG.
It has been confirmed that unevenness on the surface of the semiconductor silicon substrate 1 can be suppressed to 10 nm or less, and a smooth surface can be obtained.
【００３０】なお、本実施の形態では、プラズマ処理ガ
スに酸素ガス及びＣＦ4ガスのみを用いた例を示した
が、処理ガスには、酸素ガスに窒素ガス、ＣＨＦ3ガ
ス、Ａｒガス、Ｈｅガス等を添加した混合ガスを用いて
も同様の効果が得られる。また、本実施の形態では、サ
イドウォール絶縁膜３のドライエッチングガスとして、
ＣＦ4とＣＨＦ3の混合ガスを用いた例を示したが、炭素
とフッ素を含むガスであれば、どのようなガスを用いて
も同様の効果が期待できる。In this embodiment, an example is shown in which only oxygen gas and CF 4 gas are used as the plasma processing gas. However, the processing gas includes nitrogen gas, CHF 3 gas, Ar gas, and He gas as the oxygen gas. Similar effects can be obtained by using a mixed gas to which a gas or the like is added. In the present embodiment, the dry etching gas for the sidewall insulating film 3 is
Although an example in which a mixed gas of CF 4 and CHF 3 is used has been described, a similar effect can be expected using any gas containing carbon and fluorine.
【００３１】さらに、本実施の形態では、コンタクトホ
ール下地として半導体シリコン基板を用いた例を示した
が、金属シリサイド、多結晶シリコン膜を用いた場合で
も同様な効果が期待できる。Further, in this embodiment, an example in which a semiconductor silicon substrate is used as a contact hole base has been described. However, a similar effect can be expected when a metal silicide or polycrystalline silicon film is used.
【００３２】さらに、本実施の形態では、コンタクトエ
ッチングの後処理工程について示しているが、ＭＯＳ型
トランジスタのゲート電極におけるサイドウォールエッ
チング後のソース・ドレイン基板表面領域の後処理工程
においても、段差部２をゲート電極と置き換えると同じ
配置となるため、同様の効果を奏することが期待でき
る。Further, in this embodiment, the post-processing step of the contact etching is shown. However, the post-processing step of the source / drain substrate surface region after the side wall etching of the gate electrode of the MOS transistor is also used. When 2 is replaced with a gate electrode, the same arrangement is obtained, and therefore, the same effect can be expected.
【００３３】[0033]
【発明の効果】以上のように本発明にかかる半導体装置
の製造方法によれば、炭素系のポリマが損傷層を除去す
る際のマスクとなることを未然に防ぐことができ、半導
体シリコン基板又は多結晶シリコン膜の表面の凹凸を１
０ｎｍ以下に押さえて平滑にすることが可能となる。し
たがって、半導体シリコン基板の活性領域表面の凹凸を
押さえることにより、ＭＯＳ型トランジスタにおける接
合リークやコンタクト抵抗のばらつき等の問題を回避す
ることができ、半導体装置の信頼性を大幅に向上するこ
とが可能である。As described above, according to the method of manufacturing a semiconductor device according to the present invention, it is possible to prevent a carbon-based polymer from becoming a mask when removing a damaged layer, and to prevent a semiconductor silicon substrate or a semiconductor silicon substrate from being damaged. 1 surface irregularities of polycrystalline silicon film
It is possible to suppress the thickness to 0 nm or less for smoothing. Therefore, by suppressing the irregularities on the surface of the active region of the semiconductor silicon substrate, it is possible to avoid problems such as junction leakage and variation in contact resistance in the MOS transistor, and it is possible to greatly improve the reliability of the semiconductor device. It is.
【図１】 従来のコンタクトエッチング処理工程を示す
断面図FIG. 1 is a cross-sectional view showing a conventional contact etching process.
【図２】 従来のコンタクトエッチング処理工程を示す
断面図FIG. 2 is a sectional view showing a conventional contact etching process.
【図３】 従来のコンタクトエッチング処理工程を示す
断面図FIG. 3 is a cross-sectional view showing a conventional contact etching process.
【図４】 従来のコンタクトエッチング処理工程を示す
断面図FIG. 4 is a sectional view showing a conventional contact etching process.
【図５】 本発明の実施の形態にかかる半導体装置の製
造方法におけるコンタクトエッチング処理工程を示す断
面図FIG. 5 is a sectional view showing a contact etching step in the method for manufacturing a semiconductor device according to the embodiment of the present invention;
【図６】 本発明の実施の形態にかかる半導体装置の製
造方法におけるコンタクトエッチング処理工程を示す断
面図FIG. 6 is a sectional view showing a contact etching step in the method for manufacturing a semiconductor device according to the embodiment of the present invention;
【図７】 本発明の実施の形態にかかる半導体装置の製
造方法におけるコンタクトエッチング処理工程を示す断
面図FIG. 7 is a sectional view showing a contact etching process in the method of manufacturing the semiconductor device according to the embodiment of the present invention;
【図８】 多結晶シリコン膜のエッチングに対するレジ
ストエッチング速度選択比と半導体シリコン基板表面の
凹凸との関係図FIG. 8 is a diagram showing a relationship between a resist etching rate selection ratio with respect to etching of a polycrystalline silicon film and unevenness of a semiconductor silicon substrate surface.
【図９】 基板温度と多結晶シリコン膜のエッチングに
対するレジストエッチング速度選択比との関係図FIG. 9 is a graph showing a relationship between a substrate temperature and a resist etching rate selection ratio with respect to etching of a polycrystalline silicon film.
１ 半導体シリコン基板 ２ 段差部 ３ 絶縁膜 ４ 炭素系のポリマ ５ 損傷層 ６ 凹凸部 REFERENCE SIGNS LIST 1 semiconductor silicon substrate 2 stepped portion 3 insulating film 4 carbon-based polymer 5 damaged layer 6 uneven portion
Claims (3)
膜を、炭素及びフッ素を含むエッチングガスを用いたド
ライエッチングによって所定の形状に加工する工程と、 前記シリコン基板の表面に堆積した炭素系のポリマ及び
前記シリコン基板に前記ドライエッチングによって所定
の形状に加工する工程において生じた損傷層を、酸素及
び少なくともフッ素を含むガスを用いたプラズマによっ
て除去する工程を含み、 前記炭素系のポリマ及び前記シリコン基板の損傷層を除
去する工程において、前記シリコン基板のエッチング速
度に対する前記炭素系のポリマのエッチング速度選択比
が６以上であることを特徴とする半導体装置の製造方
法。A step of processing an insulating film formed on the surface of the silicon substrate into a predetermined shape by dry etching using an etching gas containing carbon and fluorine; Removing the damaged layer formed in the step of processing the polymer and the silicon substrate into a predetermined shape by the dry etching, by a plasma using a gas containing oxygen and at least fluorine, the carbon-based polymer and the In the step of removing a damaged layer of a silicon substrate, a ratio of an etching rate of the carbon-based polymer to an etching rate of the silicon substrate is 6 or more.
板の損傷層を除去する工程において、前記シリコン基板
のエッチング速度に対するレジストのエッチング速度選
択比が６以上である請求項１記載の半導体装置の製造方
法。2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step of removing the carbon-based polymer and the damaged layer of the silicon substrate, an etching rate selection ratio of a resist to an etching rate of the silicon substrate is 6 or more. Method.
板の損傷層を除去する工程において、フッ素系ガスと酸
素ガスの混合割合が一定の場合、前記シリコン基板の温
度を６０℃以上１００℃以下とする請求項１記載の半導
体装置の製造方法。3. In the step of removing the carbon-based polymer and the damaged layer of the silicon substrate, when the mixing ratio of the fluorine-based gas and the oxygen gas is constant, the temperature of the silicon substrate is set to 60 ° C. or more and 100 ° C. or less. The method for manufacturing a semiconductor device according to claim 1.
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000008811A JP2001203185A (en) | 2000-01-18 | 2000-01-18 | Method of manufacturing semiconductor device |
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| JP2000008811A Pending JP2001203185A (en) | 2000-01-18 | 2000-01-18 | Method of manufacturing semiconductor device |
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| JP (1) | JP2001203185A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10529630B2 (en) | 2017-12-28 | 2020-01-07 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
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2000
- 2000-01-18 JP JP2000008811A patent/JP2001203185A/en active Pending
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