JP2001196873A

JP2001196873A - 利得可変増幅器

Info

Publication number: JP2001196873A
Application number: JP33663099A
Authority: JP
Inventors: Motofumi Azetsuji; 基史畔辻
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1999-10-28
Filing date: 1999-11-26
Publication date: 2001-07-19

Abstract

(57)【要約】【課題】利得制御増幅器の利得可変時の増加直線性を改
善すると共に、利得可変時の増加直線性を損なうことな
く利得可変幅を確保できるようにする。【解決手段】利得制御電流源が、所望ビット数の制御信
号の組合わせた第１の出力電流を出力する入力電流源回
路１０と、この入力電流源回路の出力電流を入力し第２
の出力電流を出力する第１のカレントミラー回路１１
と、この第１のカレントミラー回路の出力を入力し対数
変換し第１、第２の変換電流を出力する第１の対数変換
回路１２と、この第１の対数変換回路の第２の変換電流
を入力する第２のカレントミラー回路１５と、この第２
のカレントミラー回路の出力を入力し対数変換し第３の
変換電流として出力する第２の対数変換回路１３とを有
し、利得制御増幅器１８が差動入力の定電流源として第
３のカレントミラー回路１４の出力側が接続され、かつ
第１の変換電流および第３の変換電流が接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は利得可変増幅器に関
し、特にリチウム電池（３Ｖ）程度の低電源電圧で動作
する利得制御可能な利得可変増幅器に関する。

【０００２】

【従来の技術】一般に、リチウム電池（３Ｖ）程度の低
電源電圧での動作および低消費電力化が条件となる分野
において、外部から入力される所望のビット数分の制御
信号の組み合わせにより、増幅器の動作電流を調整し利
得を可変する利得可変増幅器がある。この種の利得可変
増幅器として、本発明者の提案による特願平１０−２９
５０８１号（以下、先願という）に示すものがある。こ
の先願の回路は、図６の回路図に示される。

【０００３】この回路は、ｎビットの制御入力端子ＣＴ
１〜ＣＴｎから所望のビット数分の制御信号に対応した
電流を出力する入力電流源回路１０と、ＰＮＰトランジ
スタＱ１及びＱ２からなるカレントミラー回路１１と、
ＮＰＮトランジスタＱ３及びＱ４及び抵抗Ｒ1からなる
対数変換回路１２と、ＮＰＮトランジスタＱ１０及びＱ
１１からなるカレントミラー回路１４と、カレントミラ
ー回路１４の入力側に接続された定電流源Ｉ１７と、こ
のカレントミラー回路１４の出力が電流源として接続さ
れた利得制御増幅器１８とから構成されている。

【０００４】この利得制御増幅器１８には、バイアス電
圧Ｂが供給され、交流信号源Ｓが入力端子１および２に
接続され出力端子３からその出力が得られる。この利得
制御増幅器１８は、入力端子１および２にベースが接続
されたＮＰＮトランジスタＱ２１およびＱ２２で構成さ
れる差動入力回路の出力電流を各々ＰＮＰトランジスタ
Ｑ２３とＱ２５で構成されるカレントミラー回路および
Ｑ２４とＱ２６で構成されるカレントミラー回路で電流
を折り返し、折り返した電流をＮＰＮトランジスタＱ２
７及びＱ２８で構成されるカレントミラー回路で受け、
抵抗Ｒ１１及びＲ１２で構成される負荷抵抗を接続した
差動増幅器で構成されている。また、入力端子１及び２
に接続された信号源Ｓの交流信号は負荷抵抗Ｒ１１及び
Ｒ１２により増幅され、ＮＰＮトランジスタＱ２９でイ
ンピーダンス変換し出力端子３へ出力される。

【０００５】この利得制御増幅器の動作電流は、定電流
Ｉ１７の電流をＮＰＮトランジスタＱ１０及びＱ１１か
らなるカレントミラー回路１４で折り返した固定の電流
源と、ｎビットの外部からの制御信号により利得制御増
幅器１８の利得を調整する電流Ｉｃ４を生成する利得制
御電流源とで構成される。

【０００６】この入力電流源回路１０は、ｎビットの入
力端子の制御信号により制御されるスイッチＳ０１及び
Ｓ０２…Ｓ０ｎを有し、これらスイッチの動作により所
望の電流比で設定された電流源Ｉ１１及びＩ１２…Ｉ１
ｎからなる回路であり、この入力電流源回路１０の電流
をＰＮＰトランジスタＱ１及びＱ２からなカレントミラ
ー回路１１に入力し制御する。

【０００７】ここでｎビットの入力信号により制御され
る各々の電流源の電流は、電流源Ｉ１１をｉとすると、
電流源Ｉ１２をｉ×２¹とし、電流源Ｉ１ｎをｉ×２^n-1
とする。また、スイッチＳ０１及びＳ０２…Ｓ０ｎで
制御された電流源Ｉ１１及びＩ１２…Ｉ１ｎの電流は加
算され、ＰＮＰトランジスＱ１及びＱ２のカレントミラ
ー回路１１で折り返され、ＮＰＮトランジスタＱ３及び
Ｑ４及び抵抗Ｒ１からなる対数変換回路１２に入力され
る。ＮＰＮトランジスタＱ４の出力電流は、差動増幅器
の動作電流源となり、ＮＰＮトランジスタＱ２１及びＱ
２２のエミッタに接続される。

【０００８】この図６に示す従来例の回路は、図７の利
得可変増幅器の利得制御ビットステップ対利得のグラフ
及び図８の利得制御ビットステップ対利得差のグラフに
示すように、利得特性線Ｅ（図７）及び利得差特性線Ｇ
（図８）のようにある程度の直線性が示され、使用条件
によってはある程度の直線性を確保することが可能であ
る。また、図９は利得制御ビットステップ対対数変換出
力電流のグラフであり、従来例の利得制御電流源の特性
線Ｈが示されている。

【０００９】なお、入力電流源回路１０の構成は、その
具体例の詳細が先願に示されているが、ここでは図６の
ｎが６の場合つまり６ビットの入力信号により制御され
る電流源回路１０ａである図１０に基づいて説明する。

【００１０】この入力電流源回路１０ａは、カレントミ
ラー回路１１のＰＮＰトランジスタＱ１のコレクタとベ
ースが、各々所望の電流比に設定されたカレントミラー
回路４１〜４６の出力側に接続している。カレントミラ
ー回路４１〜４６の入力側は、それぞれＰチャンネルＭ
ＯＳトランジスタＭ４１〜Ｍ４６のドレインに接続して
いる。また、ＰチャンネルＭＯＳトランジスタＭ４１〜
Ｍ４６のぞれぞれのソースは、ＰチャンネルＭＯＳトラ
ンジスタＭ５１〜Ｍ５７で構成される６段構成カレント
ミラー回路４７（一般にはｎ段構成カレントミラー回
路）の各々の出力側の電流ラインに接続している。更
に、ＰチャンネルＭＯＳトランジスタＭ４１〜Ｍ４６の
ゲートには、ＮＯＴゲートを通して制御入力端子ＣＴ１
〜ＣＴ６が接続している。

【００１１】ここで、制御端子ＣＴ１がＨｉｇｈ（ＶＣ
Ｃ電圧相当）では、ＰチャンネルＭＯＳトランジスタＭ
４１はＯＮになり、ＮＰＮトランジスタのカレントミラ
ー回路４１の出力に電流が流れる。逆に、制御入力端子
ＣＴ１がＬｏｗの場合、ＰチャンネルＭＯＳトランジス
タＭ４１はＯＦＦ（高抵抗）となり、ＰチャンネルＭＯ
ＳトランジスタＭ５１及びＭ５２〜Ｍ５７で構成される
６段構成カレントミラー回路のＰチャンネルＭＯＳトラ
ンジスタＭ５２のドレイン−ソース間電圧がなくなり、
ＮＰＮトランジスタのカレントミラー回路４１の出力電
流は殆ど他に影響を及ぼさない程度に小さくなる。

【００１２】また、図１１は入力電流源回路１０ａの制
御（コントロール）入力端子ＣＴの制御ステップ一覧で
あり、制御ステップの一部（０〜１２…５５〜６３）し
か示していないが、ステップＣＴ１〜ＣＴ６が２進数の
変化と同等にＨｉｇｈ、Ｌｏｗが変化する様子から途中
のレベルが判定できる。制御ステップが０の場合、ＣＴ
１〜ＣＴ６が全てＬｏｗであり、ＰチャンネルＭＯＳト
ランジスタＭ４１〜Ｍ４６のゲート電圧全てＨｉｇｈと
なり、全てのＰチャンネルＭＯＳトランジスタＭ４１〜
Ｍ４６はＯＦＦし、電流Ｉｃｏｎｔは殆ど流れない。こ
のようにカレントミラー回路の基準側にＭＯＳトランジ
スタを設けることにより、不要な電流を消費することな
く、利得調整電流を生成して次段の対数変換回路に供給
することができる。ここで例えば、この回路のコントロ
ール端子の制御ステップが１の場合のＩｃｏｎｔの電流
を２μＡとすると、制御ステップが３の場合は６μＡと
なり、更にこの操作を続けて制御ステップが６３の場合
は１２６μＡとなる。

【００１３】図１２は他の従来例として、特開平１０−
２８０２３号公報に示された回路の回路図である。この
回路は、Ｖｃｏｎｔ端子の制御電圧の増大に応じて予め
定める対数関数の特性に従って出力電流が増大する対数
変換回路３１と、第１の定電流源トランジスタＱ３２
と、トランジスタＱ３６及びＱ３７からなる第１のカレ
ントミラー回路３２と、第２の定電流源トランジスタＱ
３３と、トランジスタＱ３８及びＱ３９からなる第２の
カレントミラー回路３３と、第３の定電流源Ｉ２２とを
含み、電流線３５を経て取り出される電流Ｉｃｏｎｔに
対応する利得を得る差動増幅器１８ａとを備えている。

【００１４】この対数変換回路３１に与えられる入力制
御電圧Ｖｃｏｎｔによって、その出力電流Ｉｏｕｔが、
第１の出力定電流ｉ１に等しくなった時、出力電流ｉ３
＝ｉ４＝０となり、制御電流Ｉｃｏｎｔは第２の出力定
電流ｉ２に等しい最大値となる。また、第３の定電流源
Ｉ２２は、制御電流Ｉｃｏｎｔの最小値に対応する第３
の定電流ｉ６を、制御電流Ｉｃｏｎｔの一部として取り
出す。この場合、第１のカレントミラー回路３２のミラ
ー比は、その第１カレントミラー回路３２の入力電流ｉ
３の最大時に、出力電流ｉ４が、第２定電流ｉ２以上
（ｉ４≧ｉ２））となるように定められる。

【００１５】この図１２に示す回路では、差動増幅器１
８ａの最大利得を第２定電流ｉ２によって固定し、これ
によって製品毎に最大利得がばらつくことを防ぎ、その
制御電流Ｉｃｏｎｔの最大値を制限することが可能にな
り、ＶＣＣ及びＧＮＤ間の直流電源電圧に依存して増幅
器１８ａの利得が変動することを防ぐことができる。従
って、対数変換回路３１を用いて入力制御信号Ｖｃｏｎ
ｔの変化範囲がわずかであって、利得を広く変化させる
構成において、直流電源電圧のばらつきによって利得が
大きくばらつくことを防ぐことができる。

【００１６】

【発明が解決しようとする課題】上述した図６の利得可
変増幅器では、制御ビット数を増やし利得可変幅を広げ
ようとしても、利得制御ビットステップの増加に伴い１
ビットステップ変化あたりの利得可変幅が小さくなり、
利得制御ビットステップの大きい箇所では利得増加が望
めなくなる。また、利得制御ビットステップ最大時のに
利得可変幅を満足するように入力電流源回路１０の出力
電流を設定すると、制御ビットステップの小さい箇所で
の１ビットステップ変化あたりの利得可変幅が大きくな
り、図７の特性線Ｅのカーブの膨らみがさらに大きくな
るというような、利得可変時の増加利得直線性が悪くな
るという問題点がある。

【００１７】また、図１２の他の従来例では、差動増幅
器１８ａの利得をＶｃｏｎｔ端子に加えられる制御電圧
によって調整する構成となっており、一般にこの制御電
圧は差動増幅器１８ａの出力または次段以降の回路の出
力を抵抗および容量で平滑して得ているので、外付の容
量が必要になり、また抵抗と容量の時定数が大きいこと
により、パワー制御を必要とする製品にてパワーダウン
からパワーアップ時の復帰時間が長くなるというような
パワー制御の応答性が悪くなるという問題点がある。

【００１８】本発明の目的は、これらの問題を解決し、
利得可変時の増加利得直線性を改善すると共に、増幅器
の出力を抵抗および容量で平滑化する必要のない利得可
変増幅器を提供するこにある。

【００１９】

【課題を解決するための手段】本発明の構成は、外部か
ら入力される所望のビット数分の制御信号の組合わせに
より、固定電流源による固定利得をもつ利得制御増幅器
の動作電流を調整し利得を可変する利得可変増幅器にお
いて、利得調整の電流値の重み付けをビット数分各々所
望の比率で設定し、この所望の比率で設定された電流を
出力する入力電流源回路を有し、この入力電流源回路の
出力電流を第１の対数変換器により対数変換した第１の
変換電流と、第２の対数変換器により対数変換した第２
の変換電流とを加算し、この加算した第３の変換電流を
出力する利得制御電流源を備え、この利得制御電流源の
出力により前記利得制御増幅器の利得が調整されること
を特徴とする。

【００２０】本発明において、利得制御電流源が、所望
のビット数分の制御信号の組合わせによる第１の出力電
流を出力する入力電流源回路と、この入力電流源回路の
出力電流を入力し第２の出力電流を出力する第１のカレ
ントミラー回路と、この第１のカレントミラー回路の出
力を入力し対数変換し第１及び第２の変換電流を出力す
る第１の対数変換回路と、この第１の対数変換回路の第
２の変換電流を入力する第２のカレントミラー回路と、
この第２のカレントミラー回路の出力を入力し対数変換
し第３の変換電流として出力する第２の対数変換回路と
を有し、利得制御増幅器の差動入力の定電流源として第
３のカレントミラー回路の出力電流、および前記第１の
変換電流および前記第３の変換電流が加算された第４の
変換電流とすることができる。

【００２１】また、第１の対数変換回路の第２の変換電
流は、第４のカレントミラー回路に入力され、この第４
のカレントミラー回路の出力が第３の対数変換回路に入
力され、この第３の対数変換回路の変換電流が第２のカ
レントミラー回路に入力されるようにでき、さらに第１
のカレントミラー回路は、第１及び第２の出力を２つの
出力側トランジスタから出力し、この第１のカレントミ
ラー回路の第１の出力電流を第１の対数変換回路に入力
し、この第１の対数変換回路から第１の変換電流を出力
し、前記第１のカレントミラー回路の第２の出力電流が
第３の対数変換回路の入力され、この第３の対数変換回
路の変換電流が第２のカレントミラー回路に入力される
ようにできる。

【００２２】また、第１及び第２及び第３の対数変換回
路は、入力がコレクタとベースが接続された第１のトラ
ンジスタと、この第１のトランジスタのエミッタに接続
された抵抗と、前記第１のトランジスタのベースにベー
スが共通接続されコレクタが出力端となる第２のトラン
ジスタとからなり、また入力電流源回路は、所望のビッ
ト数ｎ分の制御信号によりそれぞれ開閉制御される複数
段のスイッチ回路と、このスイッチ回路が所望に設定さ
れたｎ段のカレントミラー回路で構成される定電流回路
の基準側の電流ラインに直列に接続され、前記ｎ段のカ
レントミラー回路の出力側を共通接続とし、入力電流源
回路の出力電流ラインとすることもできる。

【００２３】この発明の構成によれば、リチウム電池
（３Ｖ）程度の低電源電圧においても利得可変幅の高階
調化が可能で、かつ利得可変時の利得増加直線性を損な
うことなく利得可変幅を確保できるという効果を有し、
またパワー制御応答に対しても抵抗および容量を必要と
しないため、応答時間を短縮できる効果もある。

【００２４】

【発明の実施の形態】次に、図面により本発明の実施形
態を説明する。図１は本発明の第１の実施形態の利得可
変増幅器の回路図であり、図２は図１の具体例の回路図
である。この実施形態の回路は、ｎビットの入力端子Ｃ
Ｔ１〜ＣＴ６の入力電流源回路１０と、ＰＮＰトランジ
スタＱ１及びＱ２からなるカレントミラー回路１１と、
ＮＰＮトランジスタＱ３及びＱ４及びＱ５及び抵抗Ｒ１
からなる第１の対数変換回路１２と、ＰＮＰトランジ
スタＱ６及びＱ７からなるカレントミラー回路１５と、
ＮＰＮトランジスタＱ８及びＱ９および抵抗Ｒ２からな
る第２の対数変換回路１３と、ＮＰＮトランジスタＱ１
０及びＱ１１からなるカレントミラー回路１４と、定電
流源Ｉ１７と、利得制御増幅器１８とから構成されてい
る。

【００２５】利得制御増幅器１８は、従来例と同様に、
バイアス電圧Ｂが供給され交流信号源Ｓが入力端子１及
び２に接続され、入力端子１及び２にベースが接続され
たＮＰＮトランジスタＱ２１及びＱ２２で構成される差
動入力回路の出力電流を各々ＰＮＰトランジスタＱ２３
及びＱ２４、Ｑ２５及びＱ２６で構成されるカレントミ
ラー回路で電流を折り返し、折り返した電流をＮＰＮト
ランジスタＱ２７及びＱ２８で構成されるカレントミラ
ー回路で受け、抵抗Ｒ１１及びＲ１２で構成される負荷
抵抗を接続した差動増幅器で構成されている。また、入
力端子１及び２に接続された信号源Ｓの交流信号は負荷
抵抗Ｒ１１及びＲ１２により増幅され、ＮＰＮトランジ
スタＱ２９でインピーダンス変換し出力端子３から出力
される。

【００２６】この利得制御増幅器１８の動作電流は、定
電流源Ｉ１７とＮＰＮトランジスタＱ１０およびＱ１１
で構成されるカレントミラー回路１４で折り返された固
定電流Ｉ₀の電流源と、ｎビットの外部からの制御入力
信号により利得制御増幅の利得を調整する電流Ｉｃ４を
生成する利得制御電流源とで構成される。

【００２７】この利得制御電流源の入力電流源回路１０
は、ｎビットの入力端子の制御入力信号により制御され
るスイッチＳ０１及びＳ０２及びＳ０ｎを有し、これら
スイッチの動作により所望の電流比で設定された電流源
Ｉ１１及びＩ１２及びＩ１ｎの電流をＰＮＰトランジス
タＱ１及びＱ２で構成されるカレントミラー回路１１に
入力する。

【００２８】ここでｎビットの入力信号により制御され
る各々の電流源の電流は、電流源Ｉ１１をｉとして、電
流源Ｉ１２はｉ×２¹とし、電流源Ｉ１ｎはｉ×２^n-1と
する。スイッチＳ０１及びＳ０２及びＳ０ｎで制御され
た電流源Ｉ１１及びＩ１２及びＩ１ｎの電流は加算さ
れ、ＰＮＰトランジスタＱ１及びＱ２で構成されるカレ
ントミラー回路１１で折り返され、ＮＰＮトランジスタ
Ｑ３及びＱ４及びＱ５及び抵抗Ｒ１で構成される第１の
対数変換回路１２に入力される。ＮＰＮトランジスタＱ
4から出力される変換電流Ｉｃ２は、そのまま差動増幅
器１８の動作電流源となり、ＮＰＮトランジスタＱ２１
及びＱ２２のエミッタに入力される。

【００２９】一方、ＮＰＮトランジスタＱ５から出力さ
れる変換電流は、ＰＮＰトランジスタＱ６及びＱ７で構
成されるカレントミラー回路１５で折り返され、ＮＰＮ
トランジスタＱ８及びＱ９及び抵抗Ｒ２で構成される第
２の対数変換回路１３に入力される。ＮＰＮトランジス
タＱ９から出力される電流Ｉｃ３もまた差動増幅器１８
の動作電流源となり、ＮＰＮトランジスタＱ２１及びＱ
２２のエミッタに入力される。

【００３０】この定電流源Ｉ１７の電流は、ＮＰＮトラ
ンジスタＱ１０及びＱ１１で構成されるカレントミラー
回路１４で折り返され、差動増幅器の動作電流Ｉ₀とし
て、ＮＰＮトランジスタＱ２１及びＱ２２に入力され
る。この回路で、利得調整電流Ｉｃ４が０の時、この差
動増幅器１８の最小利得は動作電流Ｉ₀によって決定さ
れる。

【００３１】この差動増幅器１８の利得Ｇ（ｄＢ）は、
次式（１）に示すように、利得調整電流Ｉｃ４と動作電
流Ｉ₀を合わせた電流に対応する。

【００３２】

【数１】

【００３３】但し、ＶＴ＝ｋＴ／ｑここで、ｋはボルツマン定数、Ｔは温度、ｑは電荷を示
す。

【００３４】図２の回路例（ＣＴ端子６ビット入力時）
における利得制御方法について説明する。スイッチＳ０
１〜Ｓ０６は利得制御入力端子ＣＴ１〜ＣＴ６の入力信
号によってＯＮ／ＯＦＦ動作が制御され、各々ＣＴ端子
がＨｉ時ＳＷがショートし、各々所望に設定された定電
流Ｉ１１〜Ｉ１６がＰＮＰトランジスタＱ１及びＱ２で
構成されるカレントミラー回路１１に入力される（Ｉｃ
１）。このカレントミラー回路１１の出力電流はＮＰＮ
トランジスタＱ３及びＱ４及びＱ５及び抵抗Ｒ１で構成
される第１対数変換回路１２に入力され、予め定める対
数関数の特性に従って増大され、出力の一方はＰＮＰト
ランジスタＱ６及びＱ７で構成されるカレントミラー回
路１５に入力され、その出力電流は、ＮＰＮトランジス
タＱ８及びＱ９及び抵抗Ｒ２で構成される第２対数変換
回路１３に入力され、予め定める対数関数の特性に従っ
て増大され、その変換電流Ｉｃ３は第１対数変換回路１
２の他方の出力電流Ｉｃ２と共に、差動増幅器１８に入
力され、差動増幅器１８の利得調整電流となる。

【００３５】ここで第１対数変換回路１２における入力
電流Ｉｃ１と出力電流Ｉｃ２との関係は、カレントミラ
ー回路１１の電流比が１：１とすると、次式（２）
（３）に示すようになる。

【００３６】

【数２】

【００３７】

【数３】

【００３８】なお、上式の電流ＩｓはトランジスタＱ３
及びＱ４の単位エミッタ面積に流れる電流を示し、ｍ及
びｎはその電流Ｉｓの係数である。

【００３９】また、第２対数変換回路１３における入力
電流Ｉｃ２と出力電流Ｉｃ３との関係は、カレントミラ
ー回路１５の電流比が１：１とすると、、次式（４）に
示すようになる。

【００４０】

【数４】

【００４１】この場合、先願の図１１と同様に、６ビッ
トの制御（ＣＴ）端子の利得制御ステップ一覧に従い、
端子ＣＴ１〜ＣＴ６のレベルを順次変化させると、利得
制御電流は図３のグラフに示すようになる。すなわち、
第１対数変換回路１２の変換電流Ｉｃ２は特性線Ａのよ
うになり、また第２対数変換回路１３の変換電流Ｉｃ３
は図３の特性線Ｂのようになり、ＢＩＴステップの増加
に伴い式（３）（４）の割合で増加し、変換電流Ｉｃ２
及びＩｃ３を足し合わせた電流Ｉｃ４は、図３の特性線
Ｃのようになって、利得制御増幅器１８の利得が増加す
る。

【００４２】このように本実施形態によれば、第１対数
変換回路１２の出力の一方を第２対数変換回路１３の入
力とし、第１対数変換回路１２の他方の出力及び第２対
数変換回路１３の出力を利得制御増幅器の利得調整電流
とすることにより、図７の利得制御ビットステップに対
する利得特性を示すグラフの特性線Ｄ、および図８の利
得制御ビットステップに対する利得差特性を示すグラフ
の特性線Ｆに示す特性が得られる。すなわち、先願の特
性線Ｅ、特性線Ｇと比較して特性線Ｄ、特性線Ｆのよう
に、従来問題となっていた利得可変時の利得増加直線性
を改善することができ、さらに利得可変時の利得増加直
線性を損なうことなく利得可変幅を確保することができ
るという効果がある。

【００４３】図４は本発明の第２の実施形態の回路図を
示し、利得制御増幅器１８の部分はその入力回路部分を
含めて図１と同様であり省略して示す（図５、６も同
様）。この回路の、ｎビットの入力端子の制御入力信号
により生成された利得調整の電流は、ＰＮＰトランジス
タＱ１及びＱ２及びＱ１２で構成されるカレントミラー
回路１１ａで折り返えされ、出力電流は各々ＮＰＮトラ
ンジスタＱ３及びＱ４及び抵抗Ｒ1で構成される第１対
数変換回路１２ａと、ＮＰＮトランジスタＱ１３及びＱ
１４及び抵抗Ｒ３で構成される第３対数変換回路１６に
入力される。

【００４４】第３対数変換回路１６により任意の関数特
性により増幅された変換電流は、ＰＮＰトランジスタＱ
６及びＱ７で構成されるカレントミラー回路１５で折り
返され、ＮＰＮトランジスタＱ８及びＱ９及び抵抗Ｒ２
で構成される第２対数変換回路１３に入力される。第１
対数変換回路１２ａの変換電流Ｉｃ２及び第２対数変換
回路１３の変換電流Ｉｃ３を加算した利得調整電流Ｉｃ
４は、利得制御増幅器１８の動作電流源となる。

【００４５】図５は本発明の第３の実施形態の回路図を
示す。この回路は、ｎビットの入力端子の制御入力信号
により生成された利得調整の電流は、ＰＮＰトランジス
タＱ１及びＱ２で構成されるカレントミラー回路１１で
折り返えされ、出力電流は第１対数変換回路１２に入力
される。

【００４６】第１対数変換回路１２はＮＰＮトランジス
タＱ３及びＱ４及びＱ５及び抵抗Ｒ１で構成され、一方
の変換電流はＰＮＰトランジスタＱ１５及びＱ１６で構
成されるカレントミラー回路１７で折り返され、ＮＰＮ
トランジスタＱ１３及びＱ１４及び抵抗Ｒ３で構成され
る第３対数変換回路１６に入力される。第３対数変換回
路１６の変換電流は、ＰＮＰトランジスタＱ６及びＱ７
で構成されるカレントミラー回路１５で折り返され、Ｎ
ＰＮトランジスタＱ８及びＱ９及び抵抗Ｒ２で構成され
る第２対数変換回路１３に入力される。第１対数変換回
路１２の他方の変換電流Ｉｃ２及び第２対数変換回路１
３の変換電流Ｉｃ３を加算した電流Ｉｃ４は利得制御増
幅器１８の動作電流源となる。

【００４７】これら図４及び図５の実施形態では、抵抗
値の設定およびカレントミラー回路のミラー比の設定に
より、第２対数変換回路１３の入力電流を第１対数変換
回路１２と異なる関数特性に設定できるため、使用条件
によっては図１に比べさらに利得カーブの微調整が可能
になる。

【００４８】また他の実施形態として、図５における図
中の第３対数変換回路１６について、これを第１対数変
換回路１２と同様の構成とし変換電流の一方はカレント
ミラー回路１５に入力し、他方は利得制御電流Ｉｃ４に
加算する構成とする。このように、対数変換回路を２段
以上の多段構成とし、利得調整電流Ｉｃ４の電流を各々
の対数変換回路の変換電流を加算し生成することによ
り、さらに利得制御ビット数の増加による利得可変幅の
拡大などが可能となる。

【００４９】また、他の実施形態として図１及び図４及
び図５における、図中のＰＮＰトランジスタについて、
Ｐチャンネルトランジスタへの置き換えもでき、これに
よりベース電流によるカレントミラー比の誤差を軽減で
きる。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
リチウム電池（３Ｖ）程度の低電源電圧での動作及び低
消費電力化が条件となる分野において、従来例のように
対数変換回路を１段構成でなく、対数変換回路を２段構
成として利得制御増幅器の利得調整電流を得ており、第
１対数変換回路の出力の一方を第２対数変換回路の入力
とし、第１対数変換回路の他方の出力及び第２対数変換
回路の出力を利得制御増幅器の利得調整電流とすること
で、従来問題となっていた利得可変時の利得増加直線性
を改善することができ、更に利得増加直線性を損なうこ
となく利得可変幅を確保できるという、従来問題となっ
ていた利得増加直線性と利得可変幅のトレードオフを改
善できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の構成を示す回路図。

【図２】図１の具体例の構成を示す回路図。

【図３】図２の回路の利得制御電流源の利得制御ビット
ステップに対する利得調整電流特性を示すグラフ。

【図４】本発明の第２の実施形態の構成を示す回路図。

【図５】本発明の第３の実施形態の構成を示す回路図。

【図６】従来技術の利得可変増幅器の構成を示す回路
図。

【図７】図１および図７の利得可変増幅器の利得制御ビ
ットステップに対する利得特性を示すグラフ。

【図８】図１および図７の利得可変増幅器の利得制御ビ
ットステップに対する利得差特性を示すグラフ。

【図９】図７の回路の利得制御電流源の利得制御ビット
ステップに対する利得調整電流特性を示すグラフ。

【図１０】図７の電流源回路の一例の構成を示す回路
図。

【図１１】６ビットのＣＴ（制御）端子の制御ステップ
一覧を示す図。

【図１２】他の従来例の利得可変増幅器の構成を示す回
路図。

【符号の説明】

１、２入力端子３出力端子１０、１０ａ入力電流源回路１１、１１ａ、１４、１５、１７、３２、３３、４１〜
４７カレントミラー回路１２、１２ａ、１３、１６、３１対数変換回路１８、１８ａ利得制御増幅器Ｉ１０〜Ｉ１７、Ｉ１ｎ、Ｉ２０、Ｉ２１、Ｉ２２
電流源Ｑ１、Ｑ２、Ｑ６、Ｑ７、Ｑ１２、Ｑ１５、Ｑ１６、Ｑ
２３〜２６、Ｑ３１〜Ｑ３３ＰＮＰトランジスタＱ３〜Ｑ５、Ｑ８〜Ｑ１１、Ｑ１３、Ｑ１４、Ｑ２７〜
Ｑ２９、Ｑ３４〜Ｑ３９、Ｑ４１、Ｑ４２ＮＰＮト
ランジスタＭ４１〜Ｍ４６、Ｍ５１〜Ｍ５７ＰチャンネルＭＯ
ＳトランジスタＲ１〜Ｒ３、Ｒ１１、Ｒ１２、Ｒ２１〜Ｒ２４抵
抗Ｓ０１〜Ｓ０６、Ｓ０ｎスイッチ

Claims

【特許請求の範囲】

【請求項１】外部から入力される所望のビット数分の
制御信号の組合わせにより、固定電流源による固定利得
をもつ利得制御増幅器の動作電流を調整し利得を可変す
る利得可変増幅器において、利得調整の電流値の重み付
けをビット数分各々所望の比率で設定し、この所望の比
率で設定された電流を出力する入力電流源回路を有し、
この入力電流源回路の出力電流を第１の対数変換器によ
り対数変換した第１の変換電流と、第２の対数変換器に
より対数変換した第２の変換電流とを加算し、この加算
した第３の変換電流を出力する利得制御電流源を備え、
この利得制御電流源の出力により前記利得制御増幅器の
利得が調整されることを特徴とする利得可変増幅器。
【請求項２】利得制御電流源が、所望のビット数分の
制御信号の組合わせによる第１の出力電流を出力する入
力電流源回路と、この入力電流源回路の出力電流を入力
し第２の出力電流を出力する第１のカレントミラー回路
と、この第１のカレントミラー回路の出力電流を入力し
対数変換し第１および第２の変換電流を出力する第１の
対数変換回路と、この第１の対数変換回路の第２の変換
電流を入力する第２のカレントミラー回路と、この第２
のカレントミラー回路の出力電流を入力し対数変換し第
３の変換電流として出力する第２の対数変換回路とを有
し、利得制御増幅器の差動入力の定電流源として、第３
のカレントミラー回路の出力電流および前記第１の変換
電流および前記第３の変換電流が加算された第４の変換
電流とするようにした請求項１記載の利得可変増幅器。
【請求項３】第１の対数変換回路の第２の変換電流
は、第４のカレントミラー回路に入力され、この第４の
カレントミラー回路の出力電流が第３の対数変換回路に
入力され、この第３の対数変換回路の変換電流が第２の
カレントミラー回路に入力されるようにした請求項２記
載の利得可変増幅器。
【請求項４】第１のカレントミラー回路は、第１およ
び第２の出力電流を２つの出力側トランジスタから出力
し、この第１の出力電流を第１の対数変換回路に入力
し、この第１の対数変換回路から第１の変換電流を出力
し、前記第１のカレントミラー回路の第２の出力電流が
第３の対数変換回路の入力され、この第３の対数変換回
路の変換電流が第２のカレントミラー回路に入力される
ようにした請求項２記載の利得可変増幅器。
【請求項５】第１及び第２及び第３の対数変換回路
は、入力がコレクタとベースが接続された第１のトラン
ジスタと、この第１のトランジスタのエミッタに接続さ
れた抵抗と、前記第１のトランジスタのベースにベース
が共通接続されコレクタが出力端となる第２のトランジ
スタとからなる請求項２、３または４記載の利得可変増
幅器。
【請求項６】入力電流源回路が、所望のビット数ｎ分
の制御信号によりそれぞれ開閉制御される複数段のスイ
ッチ回路と、これらスイッチ回路を介して入力が接続さ
れステップ状電流を出力しかつ各出力が共通接続された
複数の出力側カレントミラー回路と、これら出力側カレ
ントミラー回路に前記各スイッチ回路を介して各電流出
力を供給する入力側カレントミラー回路とからなる請求
項２、３、４または５記載の利得可変増幅器。