JP2001196467A - Semiconductor integrated circuit device and its manufacturing method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To form a transistor with a plurality of thresholds on the same chip regardless of the impurity concentration of a semiconductor. SOLUTION: A plurality of gate electrodes are composed by a silicon germanium mixed crystal with different germanium contents, and a plurality of field effect transistors with different thresholds are integrated on the same chip, thus composing the semiconductor integrated circuit device.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路装
置及びその製造方法に関する。The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】現在の代表的半導体集積回路装置である
ＵＬＳＩで用いられている相補タイプの絶縁ゲート型ト
ランジスタ回路では、その回路あるいはシステム構成
上、異なる閾電圧値（Ｖｔｈ）を持った絶縁ゲート型ト
ランジスタ素子を一つのシリコン半導体基板或いは半導
体チップ上に形成することが求められている。これまで
実用的にはかかるトランジスタの閾値を変化させるに
は、閾値の不純物濃度依存性が主として利用されてき
た。例えば、グラデュアルチャネル近似において閾値
（Ｖｔｈ）はチャンネルを構成する半導体領域の不純物
濃度（Ｎａ）の関数として次の数式（１）で表わされ
る。 Ｖｔｈ＝φ_mS+２φ_F＋（２ε_s・ε₀・ｑ・Ｎ_a・(V_bs+2φ_F）)^1/2・C_OX ^-1 数式（１）。2. Description of the Related Art In a complementary type insulated gate transistor circuit used in a ULSI which is a typical semiconductor integrated circuit device at present, an insulated gate transistor having a different threshold voltage (Vth) due to its circuit or system configuration. It is required to form the type transistor element on one silicon semiconductor substrate or semiconductor chip. Until now, to change the threshold value of such a transistor, the dependence of the threshold value on the impurity concentration has been mainly used. For example, in the gradual channel approximation, the threshold value (Vth) is represented by the following equation (1) as a function of the impurity concentration (Na) of the semiconductor region forming the channel. _{Vth = φ mS + 2φ F +} (2ε s · ε 0 · q · N a · (V bs + 2φ F)) 1/2 · C OX -1 Equation (1).

【０００３】ここにφ_mSはゲート電極材とシリコンチャ
ネルとの仕事関数差、φ_Fはシリコンチャネルのフェル
ミレベル、ε_s、ε₀はそれぞれシリコンの比誘電率、真
空の誘電率、ｑは電子の電荷、Ｖ_bsはソース基板間バイ
アス、Ｃ_0Xはゲート絶縁膜容量である。Here, φ _mS is the work function difference between the gate electrode material and the silicon channel, φ _F is the Fermi level of the silicon channel, ε _s and ε ₀ are the relative permittivity of silicon, the permittivity of vacuum, and q is the electron permittivity. , V _bs is a source-substrate bias, and C _0X is a gate insulating film capacitance.

【０００４】イオン打ち込み法を用いると、同一チップ
であっても素子によって不純物濃度の異なる半導体領域
を作り分けることができる。そのため、容易に異なる閾
値を持つ素子を集積することができ、ＭＩＳトランジス
タを用いたＬＳＩの特徴の一つとなっている。When the ion implantation method is used, even in the same chip, semiconductor regions having different impurity concentrations can be formed depending on elements. Therefore, elements having different threshold values can be easily integrated, which is one of the features of the LSI using the MIS transistor.

【０００５】[0005]

【発明が解決しようとする課題】しかし、素子の微細化
が進み、ソース、ドレイン間にパンチスルーに代表され
る短チャネル効果によるリーク電流が流れる問題が生じ
てきた。このリーク電流を抑えるには、基板の不純物濃
度を高くしてポテンシャル障壁を作りリーク電流を抑制
することが必要であるが、閾値を設定すべく数１から求
められた基板の不純物濃度と矛盾するという問題が生じ
始めている。即ち、パンチスルー防止と所望の閾電圧値
（Ｖｔｈ）を得るという両方の要求を満たすための基板
不純物濃度の設定に著しく制約を受けるようになってき
ている。However, the miniaturization of the element has progressed, and a problem has arisen that a leak current flows between the source and the drain due to a short channel effect represented by punch-through. In order to suppress the leak current, it is necessary to increase the impurity concentration of the substrate to form a potential barrier to suppress the leak current, but this is inconsistent with the impurity concentration of the substrate obtained from Equation 1 in order to set the threshold value. The problem has begun to arise. That is, the setting of the substrate impurity concentration for satisfying both the requirements of preventing punch-through and obtaining a desired threshold voltage value (Vth) is significantly restricted.

【０００６】更に、本発明者は今後の展開として期待さ
れている低消費電力で且つ高速の大規模半導体集積回路
装置では、その動作のために供給される電源電圧Ｖｄｄ
が１Ｖ乃至それ以下となることを想定して、トランジス
タの閾電圧値（Ｖｔｈ）を０．１Ｖ程度のオーダで正確
に（約±１０ｍＶ以内のばらつきの精度で）制御できる
新技術が必要となると考えた。Further, the present inventor has proposed that a large-scale semiconductor integrated circuit device with low power consumption and high speed, which is expected to be developed in the future, has a power supply voltage Vdd supplied for its operation.
Is expected to be 1 V or less, and a new technology that can accurately control the threshold voltage (Vth) of the transistor on the order of about 0.1 V (with an accuracy of variation within about ± 10 mV) is required. Thought.

【０００７】また、本発明者は短チャネル効果を抑える
うえで有効なシリコン オン インシュレータ（ＳＯＩ）
基板を用いた場合には、チャネルを構成するシリコン層
が極めて薄いため、その部分の不純物量をコントロール
することによって閾値（Ｖｔｈ）を変えることが極めて
困難になるという深刻な問題があることに着目した。Further, the present inventor has proposed a silicon-on-insulator (SOI) which is effective in suppressing the short channel effect.
In the case where a substrate is used, it is noted that there is a serious problem that it is extremely difficult to change the threshold (Vth) by controlling the amount of impurities in that portion because the silicon layer forming the channel is extremely thin. did.

【０００８】本発明は、かかるトランジスタの閾値（Ｖ
ｔｈ）を０．１Ｖ程度のオーダで精度良く実現できる新
規な半導体集積回路装置及びそのための半導体素子構成
並びにその製造方法を提供するものである。According to the present invention, the threshold value (V
It is an object of the present invention to provide a novel semiconductor integrated circuit device, a semiconductor device configuration therefor, and a method of manufacturing the same, which can realize th) with high accuracy on the order of about 0.1 V.

【０００９】[0009]

【課題を解決するための手段】閾値は数１に示したよう
に、チャンネルを構成する半導体領域の不純物濃度だけ
ではなくゲート電極材料の仕事関数にも依存している。
そこで、本発明者は仕事関数の異なる材質を用いてゲー
ト電極を形成することで、上記したような不純物濃度の
制約を受けることなく、異なる閾値を持つ絶縁ゲート型
トランジスタを同一チップ又は基板上に集積することが
できることに着目した。種々の試作実験の結果、ゲート
電極材料として含有するＧｅの組成比が異なるシリコン
・ゲルマニューム（Ｓｉ−Ｇｅ）混晶を用いた複数の絶
縁ゲート型トランジスタで集積回路を構成することによ
って、閾値Ｖｔｈを０．１Ｖ程度のオーダで精度良くコ
ントロールした集積回路装置を実現させた。また、それ
を実現するために望ましくはそれらＳｉ−Ｇｅ混晶ゲー
ト電極とゲート絶縁膜との間に極めて薄い厚さ（Ｓｉ−
Ｇｅ混晶ゲート電極の仕事関数がＶｔｈに及ぼす影響を
著しく無くさない程度の薄さ）の実質的にＧｅを含有し
ないＳｉ層を介在させることによって、かかるトランジ
スタで重要な要素であるゲート絶縁膜の特性を保護でき
ることを見出した。更にまた、このＳｉ−Ｇｅ混晶ゲー
ト電極はＴｉ（チタン）、ＴｉＮ（チタン ナイトライ
ド）、ＷＮ（タングステン ナイトライド）、ＴｉＳｉ
（チタンシリサイド）、Ｗ（タングステン）、ＷＳｉ
（タングステン シリサイド）等の金属層をＳｉ−Ｇｅ
混晶ゲート電極の上部表面に被着させることによってゲ
ート電極部の配線抵抗を小さくさせた集積回路装置を実
現した。The threshold value depends not only on the impurity concentration of the semiconductor region forming the channel but also on the work function of the gate electrode material, as shown in the equation (1).
Therefore, the present inventor forms an insulated gate transistor having a different threshold value on the same chip or substrate without being restricted by the impurity concentration as described above by forming a gate electrode using materials having different work functions. We focused on being able to accumulate. As a result of various prototype experiments, the threshold value Vth was reduced by forming an integrated circuit with a plurality of insulated gate transistors using silicon-germanium (Si-Ge) mixed crystals having different composition ratios of Ge contained as gate electrode materials. An integrated circuit device controlled accurately on the order of about 0.1 V was realized. In order to realize this, it is desirable that an extremely thin thickness (Si-Ge) be provided between the Si-Ge mixed crystal gate electrode and the gate insulating film.
By interposing a substantially Ge-free Si layer of such a thickness that the work function of the Ge mixed crystal gate electrode does not significantly affect the Vth, the gate insulating film, which is an important element in such a transistor, is formed. It has been found that properties can be protected. Furthermore, this Si—Ge mixed crystal gate electrode is made of Ti (titanium), TiN (titanium nitride), WN (tungsten nitride), TiSi
(Titanium silicide), W (tungsten), WSi
(Tungsten silicide) or other metal layer
An integrated circuit device in which the wiring resistance of the gate electrode portion is reduced by being attached to the upper surface of the mixed crystal gate electrode has been realized.

【００１０】[0010]

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００１１】図１は、本発明によるＳＯＩ構成の半導体
集積回路装置の要部断面構造を表わしたものである。本
発明は、主にゲート電極の構造および製造方法に関わる
もののため、図１では、配線層等を省略し、素子構造も
簡略化して示している。２，３は絶縁体１の主表面上に
形成されたＰ型シリコン半導体領域、４は素子形成部を
取り囲むようにこのシリコン半導体領域を選択的に酸化
処理することによって形成されたＳｉＯ２からなる素子
分離領域、５，６，７，８は上記シリコン半導体領域内
にその主表面から下部の絶縁体１まで達するように選択
的にＮ型決定不純物を導入して形成された複数のＮ型半
導体領域、９，１０はＰ型半導体領域２，３の主表面に
それぞれ形成されたＳｉＯ２からなるゲート絶縁膜、１
１，１２はゲート絶縁膜９，１０上にそれぞれ形成され
たP型決定不純物であるボロンが高濃度に（例えば、１
０²⁰ｃｍ^-3）ドーピング（導入）されたＳｉ−Ｇｅの混
晶からなるゲート電極である。この９，１０のゲート電
極は互いにＧｅの含有量が異なっており、２，５，６，
９，１１で構成されるトランジスタＴ１と３，７，８，
１０，１２で構成されるトランジスタＴ２とはゲート電
極のＧｅ含有量の違いによって互いにその閾電圧値（Ｖ
ｔｈ）が異なっている。FIG. 1 shows a sectional structure of a main part of a semiconductor integrated circuit device having an SOI structure according to the present invention. Since the present invention mainly relates to the structure and manufacturing method of a gate electrode, FIG. 1 omits wiring layers and the like and simplifies the element structure. Reference numerals 2 and 3 denote P-type silicon semiconductor regions formed on the main surface of the insulator 1, and 4 denotes an element made of SiO2 formed by selectively oxidizing the silicon semiconductor region so as to surround the element formation portion. A plurality of N-type semiconductor regions are formed by selectively introducing N-type determining impurities into the silicon semiconductor region so as to reach the lower insulator 1 from the main surface thereof. , 9, and 10 are gate insulating films made of SiO2 formed on the main surfaces of the P-type semiconductor regions 2 and 3, respectively.
Reference numerals 1 and 12 indicate that boron, which is a P-type determining impurity, formed on the gate insulating films 9 and 10 at a high concentration (for example, 1
0 ²⁰ cm ⁻³ ) A gate electrode made of a mixed crystal of doped (introduced) Si—Ge. The gate electrodes 9 and 10 have different Ge contents from each other.
The transistors T1, 3, 7, 8,
The transistor T2 composed of the transistors 10 and 12 has a different threshold voltage (V.sub.V) depending on the difference in the Ge content of the gate electrode.
th) is different.

【００１２】多結晶Ｓｉ−Ｇｅはその組成比により仕事
関数が変わることが、例えば、Ｔｓｕ−Ｊａｅ Ｋｉｎ
ｇ他により発表されたアイ・イー・イー・イー、トラン
ザクション オン エレクトロン デバイシーズ、４１
巻、２号、２２８ページ（ＩＥＥＥ Ｔｒａｎｓａｃｔ
ｉｏｎｓ ＯＮ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖ
ｏｌ．４１、Ｎｏ．２、Ｆｅｂｒｕａｒｙ １９９４、
Ｐ２２８）で発表されている。なお、この文献ではＰチ
ャンネルの薄膜トランジスタへの適用が提案されている
が、Ｎチャンネル素子への適用並びに閾値の異なる複数
のトランジスタを有する集積回路装置への適用について
は何ら示唆されていない。The work function of polycrystalline Si-Ge varies depending on its composition ratio. For example, Tsu-Jae Kin
iEEE, Transactions on Electron Devices, 41
Vol. 2, No. 228, IEEE Transact
ions ON Electron Devices, V
ol. 41, no. 2, February 1994,
P228). This document proposes application to a P-channel thin film transistor, but does not suggest application to an N-channel element or application to an integrated circuit device having a plurality of transistors having different thresholds.

【００１３】本発明者はＳＯＩ基板を使用したＮチャン
ネルのＭＩＳＦＥＴによる半導体集積回路装置で閾値の
異なる複数のトランジスタを有する集積回路装置が実現
できることを初めて確認した。The present inventor has confirmed for the first time that a semiconductor integrated circuit device using an N-channel MISFET using an SOI substrate can realize an integrated circuit device having a plurality of transistors having different threshold values.

【００１４】上記本発明による集積回路装置では、各ト
ランジスタの閾値はそれぞれゲート絶縁膜９，１０に接
するゲート電極１１，１２の仕事関数に依存することに
なる。例えば、ゲート電極１１のＧｅ組成比を５０％
（モル％）とし、それとほぼ同じ厚さのゲート電極１２
のＧｅ組成比を２０％（モル％）とした本発明者の試作
結果では、ゲート電極１１と１２との混晶組成比（即
ち、Ｇｅ含有量）が異なるため、基板不純物濃度即ちこ
の実例ではＰ型半導体領域２，３の不純物濃度が同じで
も、±１０ｍＶ 以下のばらつき精度で０.２Ｖだけ異な
った閾値を持った複数のトランジスタを一つの基体に構
成した集積回路装置を実現できた。In the integrated circuit device according to the present invention, the threshold value of each transistor depends on the work function of the gate electrodes 11 and 12 in contact with the gate insulating films 9 and 10, respectively. For example, the Ge composition ratio of the gate electrode 11 is set to 50%
(Mol%), and the gate electrode 12 having substantially the same thickness
In the trial production results of the present inventors in which the Ge composition ratio was 20% (mol%), since the mixed crystal composition ratio (ie, Ge content) of the gate electrodes 11 and 12 was different, the substrate impurity concentration, ie, in this example, Even if the impurity concentrations of the P-type semiconductor regions 2 and 3 are the same, an integrated circuit device in which a plurality of transistors having threshold values different by 0.2 V with a variation accuracy of ± 10 mV or less can be realized on one base can be realized.

【００１５】更に、本発明者はかかる集積回路装置の特
性を改善するためにＮチャンネルタイプの絶縁ゲート電
界効果トランジスタの構成を種々改良した。Further, the present inventor has variously improved the structure of an N-channel insulated gate field effect transistor in order to improve the characteristics of such an integrated circuit device.

【００１６】図２はその改良されたトランジスタの要部
断面を示すもので、Ｐ型Ｓｉ基板２１の主表面にＳｉＯ
２からなる素子分離領域２２を設け、基板２１の表面の
一部にＳｉＯ２からなるゲート絶縁膜２５を設け、その
上部にＰ型不純物を高濃度にドーピングしたＳｉ−Ｇｅ
混晶からなるゲート電極２７を設けたものであり、この
ゲート電極と上記ゲート絶縁膜との間に実質的にＧｅを
含有しない薄いＳｉ層２６を介在させたものである。こ
のＳｉ層もＰ型不純物を高濃度にドーピングされた方が
良い。また、２３，２４はゲート電極２７で覆われてい
ない基板２１の主表面にＮ型決定不純物を導入して形成
されたＮ型半導体領域であり、それぞれソース、ドレイ
ン領域を構成している。上記Ｓｉ層２６はゲート電極２
７よりも薄く、実際には上記ゲート電極２７の持つ仕事
関数がトランジスタの閾値に与える影響を実質的に失わ
ない程度に薄くしておくことが望ましい。具体的には上
記ゲート電極２７の厚さが約２０から１００ｎｍの場合
にはこのＳｉ層２６の厚さをＳｉ−Ｇｅ電極２７の厚さ
の約１/１０以下と薄くする。例えば、Ｓｉ層２６の厚
さを約２から８ｎｍとする。このＧｅを実質的に含有し
ないＳｉ層２６はゲート絶縁膜へのＳｉ−Ｇｅ混晶層の
付着性をよくするのに有効である。また、その下部の薄
くて清浄なゲート絶縁膜２５を上下から整合性のよいＳ
ｉで挟み込むことになるため、熱応力等の異常な機械的
応力からゲート絶縁膜２５を保護することになり、トラ
ンジスタの電気的特性を安定に維持できる。特に、図１
に示すような成分組成の異なるゲート電極構成のＩＣを
形成する場合には、トランジスタＴ１とＴ２とにおいて
Ｖｔｈ以外での電気的特性を均一乃至同等にせしめるた
めに望ましい。即ち、ＳｉとＳｉＯ２との界面の結合状
態を維持したままその上のゲート電極材料の仕事関数を
有効に活用することができる。FIG. 2 shows a cross section of a main part of the improved transistor.
2, a gate insulating film 25 made of SiO2 is provided on a part of the surface of the substrate 21, and Si-Ge doped with a P-type impurity at a high concentration is provided thereon.
A gate electrode 27 made of a mixed crystal is provided, and a thin Si layer 26 substantially containing no Ge is interposed between the gate electrode and the gate insulating film. It is preferable that this Si layer is also doped with a P-type impurity at a high concentration. Reference numerals 23 and 24 denote N-type semiconductor regions formed by introducing N-type determining impurities into the main surface of the substrate 21 not covered with the gate electrode 27, and constitute source and drain regions, respectively. The Si layer 26 is a gate electrode 2
It is desirable that the thickness be smaller than 7 so that the effect of the work function of the gate electrode 27 on the threshold of the transistor is not substantially lost. Specifically, when the thickness of the gate electrode 27 is about 20 to 100 nm, the thickness of the Si layer 26 is reduced to about 1/10 or less of the thickness of the Si-Ge electrode 27. For example, the thickness of the Si layer 26 is about 2 to 8 nm. The Si layer 26 containing substantially no Ge is effective for improving the adhesion of the Si—Ge mixed crystal layer to the gate insulating film. In addition, the thin and clean gate insulating film 25 underneath is formed by S
Since it is sandwiched by i, the gate insulating film 25 is protected from abnormal mechanical stress such as thermal stress, and the electrical characteristics of the transistor can be stably maintained. In particular, FIG.
In the case of forming an IC having a gate electrode configuration having a different component composition as shown in (1), it is desirable to make the electrical characteristics of the transistors T1 and T2 other than Vth uniform or equal. That is, the work function of the gate electrode material on the interface between Si and SiO2 can be effectively utilized while maintaining the bonding state.

【００１７】図３は、更に他の改良したトランジスタ構
成の要部断面を示す。なお、説明を簡略にするため他の
図と同一番号を付したものは同じものを指す（以下同
じ）。同図ではＳｉ−Ｇｅ混晶のゲート電極の上部表面
にＴｉ、ＴｉＮ、ＷＮ，ＴｉＳｉ、Ｗ、ＷＳｉ等の金属
層２８を被着させたものであり、特に図１のような高周
波動作が要求される半導体集積回路装置においてはその
配線抵抗を減ずるために有効である。FIG. 3 shows a cross section of a main part of still another improved transistor configuration. Note that, for simplicity of description, the same reference numerals as in the other drawings denote the same parts (the same applies hereinafter). In this figure, a metal layer 28 of Ti, TiN, WN, TiSi, W, WSi, or the like is deposited on the upper surface of a gate electrode made of a Si-Ge mixed crystal. In particular, high-frequency operation as shown in FIG. This is effective in reducing the wiring resistance in a semiconductor integrated circuit device to be used.

【００１８】図４は、更に他の改良したトランジスタ構
成の要部断面図であり、上述した図２と図３との特徴を
組み合わせた構成となっており、Ｐ型不純物がドープさ
れたＳｉ−Ｇｅのゲート電極２７とゲート絶縁膜２５と
の間にＰ型不純物がドープされた実質的にＧｅを含有し
ない薄いＳｉ層２６を設け、且つＳｉ−Ｇｅゲート電極
２７上にＴｉ、ＴｉＮ、ＷＮ，ＴｉＳｉ、Ｗ、ＷＳｉ等
の金属層２８を被着させたものである。このようにする
ことによって、高速動作可能でかつ安定な特性を有する
図１のようなＬＳＩを再現性良く製造することが出来
る。FIG. 4 is a cross-sectional view of a principal part of a further improved transistor configuration, which is a configuration combining the features of FIGS. 2 and 3 described above. A thin Si layer 26 doped with a P-type impurity and substantially containing no Ge is provided between the gate electrode 27 of Ge and the gate insulating film 25, and Ti, TiN, WN, and the like are formed on the Si-Ge gate electrode 27. A metal layer 28 of TiSi, W, WSi or the like is applied. By doing so, an LSI as shown in FIG. 1 which can operate at high speed and has stable characteristics can be manufactured with good reproducibility.

【００１９】以下、素子構成要部の断面図で示した図５
乃至図１３を用いて本発明による半導体集積回路装置の
製造方法の一例を説明する。FIG. 5 is a sectional view of a main part of the element structure.
An example of a method for manufacturing a semiconductor integrated circuit device according to the present invention will be described with reference to FIGS.

【００２０】先ず、図５に示すようにＰ型シリコン基板
２１の主表面に活性領域（即ち、素子形成領域）を取り
囲むように深さ約０.４μｍの溝を形成し、その溝を酸
化膜ＳｉＯ２で充填することによってＳｉＯ２からなる
素子分離層２２を形成する。この工程はＳＴＩ（Shallo
w Trench Isolation）として知られるものである。First, as shown in FIG. 5, a groove having a depth of about 0.4 μm is formed on the main surface of a P-type silicon substrate 21 so as to surround an active region (ie, an element forming region). The element isolation layer 22 made of SiO2 is formed by filling with SiO2. This process is performed by STI (Shallo
w Trench Isolation).

【００２１】次に、図６に示すように露出させた基板の
活性領域表面を約８００℃の酸素ガス中で酸化加熱処理
して厚さ約３ｎｍのゲートＳｉＯ２膜２５を形成し、次
いでＳｉ化合物とＧｅ化合物と導電型決定不純物源とを
含むガスを用いたＣＶＤ（Chemical Vapor Depositio
n）法によりＳｉ−Ｇｅ混晶からなるゲート電極層２７
を堆積させる。具体的には、約４００℃、約１時間Ｓｉ
Ｈ₄、ＧｅＨ₄及びＢ₂Ｈ₆を原料ガスとして用いたＣＶＤ
法によりボロンを高濃度にドーピングしたシリコンとゲ
ルマニウムの混晶を約３０ｎｍの厚さに上記ゲートＳｉ
Ｏ２膜上に堆積させてＳｉ−Ｇｅゲート電極層２７を形
成した。このとき上記ガスの成分組成と流量等を調節す
ることで、ゲルマニウムの組成比が５０％（モル％）に
なるようにする。更に、このゲート電極層２７上に実質
的にゲルマニウムを含まないボロンを高濃度にドーピン
グしたＳｉ層２９を約１０ｎｍの厚さに堆積する。この
処理は上記ＣＶＤ工程に連続してＧｅＨ₄ガスの供給を
停止することにより同じＣＶＤ装置を用いて簡単に形成
できる。例えば、これらの半導体層は通常のＣＶＤ法に
より堆積させた非晶質の半導体層を加熱して多結晶化す
れば良い。Next, as shown in FIG. 6, the exposed surface of the active region of the substrate is oxidized and heated in an oxygen gas at about 800 ° C. to form a gate SiO 2 film 25 having a thickness of about 3 nm. (Chemical Vapor Depositio) using a gas containing an impurity, a Ge compound and an impurity source for determining conductivity type.
Gate electrode layer 27 made of Si-Ge mixed crystal by n) method
Is deposited. Specifically, about 400 ° C. for about 1 hour
CVD using H ₄ , GeH ₄ and B ₂ H ₆ as source gases
A mixed crystal of silicon and germanium doped with boron at a high concentration by the silicon method is formed to a thickness of about 30 nm by using the gate Si.
The Si—Ge gate electrode layer 27 was formed by depositing on the O 2 film. At this time, the composition ratio and the flow rate of the gas are adjusted so that the germanium composition ratio becomes 50% (mol%). Further, on this gate electrode layer 27, a Si layer 29 doped with boron substantially free of germanium at a high concentration is deposited to a thickness of about 10 nm. This process can be easily formed using the same CVD apparatus by stopping the supply of the GeH ₄ gas continuously to the above-mentioned CVD process. For example, these semiconductor layers may be polycrystallized by heating an amorphous semiconductor layer deposited by a normal CVD method.

【００２２】次に、図７のようにホトレジスト膜３０で
片側のトランジスタ（例えば、第１トランジスタ）上部
を覆った通常のホトエッチング技術によるパターニング
により、第２トランジスタ形成部上のポリＳｉ層２９を
エッチング除去する。この際、その下のゲート絶縁膜２
５の表面が露出しないようにするため、下部のＳｉ−Ｇ
ｅゲート電極層２７が残るようにする。Next, as shown in FIG. 7, the poly-Si layer 29 on the second transistor forming portion is formed by patterning by a normal photo-etching technique in which the upper portion of the transistor (for example, the first transistor) is covered with a photoresist film 30. Remove by etching. At this time, the underlying gate insulating film 2
5 so as not to expose the surface of
The gate electrode layer 27 is left.

【００２３】次に、図８のようにホトレジスト３０を除
去した後、過酸化水素水及びアンモニアを用いて上記残
されたポリＳｉ層２９をマスクとして、露出しているＳ
ｉ−Ｇｅゲート電極層２７をエッチング除去する。この
ために、約６０乃至７０℃に加熱した過酸化水素（Ｈ₂
Ｏ₂）：アンモニア（ＮＨ₄ＯＨ）：水（Ｈ₂Ｏ）＝２：
１：５のエッチング液中に約５乃至１０分間浸された。
シリコン酸化膜２５及びポリシリコン層２９はかかるエ
ッチング液ではエッチングされないため、ゲート絶縁膜
２５を残したまま第２トランジスタ形成部上のＳｉ−Ｇ
ｅ層２７を完全に除去することができる。また、上記エ
ッチング液の代わりに、弗酸（ＨＦ）：過酸化水素（Ｈ
₂Ｏ₂）：酢酸（ＣＨ₃ＣＯＯＨ）＝１：２：３のエッチ
ング液を用いることも出来る。Next, as shown in FIG. 8, after the photoresist 30 is removed, the exposed S is exposed using hydrogen peroxide solution and ammonia with the remaining poly-Si layer 29 as a mask.
The i-Ge gate electrode layer 27 is removed by etching. For this purpose, hydrogen peroxide (H ₂₎ heated to about 60 to 70 ° C.
O ₂ ): ammonia (NH ₄ OH): water (H ₂ O) = 2:
It was immersed in a 1: 5 etchant for about 5-10 minutes.
Since the silicon oxide film 25 and the polysilicon layer 29 are not etched by such an etchant, the Si-G layer on the second transistor formation portion is left with the gate insulating film 25 left.
The e-layer 27 can be completely removed. Also, instead of the above-mentioned etching solution, hydrofluoric acid (HF): hydrogen peroxide (H
An etchant of ₂ O ₂ ): acetic acid (CH ₃ COOH) = 1: 2: 3 can also be used.

【００２４】次いで、図９に示すようにゲルマニウムの
組成比を２０％（モル％）に変えたシリコン−ゲルマニ
ウムの混晶を約５０ｎｍの厚さに堆積しゲート電極層３
１を形成する。本例ではこの工程は前記図６で説明した
と同様のＣＶＤ法によって形成され、ゲート電極層２
７、３１及びポリＳｉ層２９はいずれも高濃度にＰ導電
型不純物が高濃度にドーピング（例えば、ボロンを１０
²⁰ｃｍ^-3ドーピング）されたＰ型導電層のため、積層し
ても導電性には問題を生じることがない。Next, as shown in FIG. 9, a mixed crystal of silicon-germanium in which the composition ratio of germanium was changed to 20% (mol%) was deposited to a thickness of about 50 nm to form a gate electrode layer 3.
Form one. In this example, this step is formed by the same CVD method as described with reference to FIG.
7 and 31 and the poly-Si layer 29 are all highly doped with P-conductivity type impurities (for example, boron is doped with 10%).
^Since it is a P-type conductive layer doped with ²⁰ cm ^-3 ), there is no problem in conductivity even when the layers are stacked.

【００２５】次いで、図１０のようにこのゲート電極層
３１上に通常のＣＶＤ法によりシリコン酸化膜３３を堆
積する。Next, as shown in FIG. 10, a silicon oxide film 33 is deposited on the gate electrode layer 31 by a normal CVD method.

【００２６】次に、図１１に示すように、ゲート電極層
２７，３１をパターニングすべく、シリコン酸化膜３３
にホトエッチング加工を施し、残されたＳｉＯ２膜３３
をマスクにゲート電極層を通常のドライエッチングによ
り加工する。ＳｉとＳｉ−Ｇｅ混晶は、このドライエッ
チングに対しては、ほぼ同じエッチング速度を持つた
め、各種積層ゲート電極構造は同時に加工することがで
き、かくしてゲート電極２７、３１が形成される。Next, as shown in FIG. 11, in order to pattern the gate electrode layers 27 and 31, a silicon oxide film 33 is formed.
Is subjected to a photo-etching process, and the remaining SiO2 film 33 is
Is used as a mask to process the gate electrode layer by ordinary dry etching. Since Si and the Si-Ge mixed crystal have almost the same etching rate for this dry etching, various laminated gate electrode structures can be simultaneously processed, and thus the gate electrodes 27 and 31 are formed.

【００２７】次いで、図１２に示すようにパターニング
された該ゲート電極２７，３１をマスクにイオン打ち込
み法により、砒素を２０ｋｅＶの加速電圧で、２ｘ１０
¹⁵ｃｍ^{― 2}ドーピングし、Ｎ型半導体領域３４，３５，
３６，３７を基板表面内に形成する。このとき、砒素を
打ち込む前或いはその後に同じマスクを使用してボロン
をイオン打ち込みすることでパンチスルーストッパとな
るＰ型半導体領域（図示せず）を形成してもよい。 Ｐ
型半導体領域２１主表面のチャンネル形成領域の外周縁
部のみの不純物濃度を高めることが出来、ソース３４，
３６とドレイン３５，３７との間に電圧を印加した時に
チャンネル形成部に伸びる空乏層を抑えることが出来
る。Then, arsenic was implanted at an acceleration voltage of 20 keV by an ion implantation method using the gate electrodes 27 and 31 patterned as shown in FIG.
¹⁵ cm ^{- 2} doping, N-type semiconductor regions 34, 35,
36 and 37 are formed in the substrate surface. At this time, a P-type semiconductor region (not shown) serving as a punch-through stopper may be formed by ion-implanting boron using the same mask before or after arsenic is implanted. P
The impurity concentration of only the outer peripheral portion of the channel forming region on the main surface of the type semiconductor region 21 can be increased.
A depletion layer extending to the channel forming portion when a voltage is applied between the drain 36 and the drains 35 and 37 can be suppressed.

【００２８】次に、図１３に示すようにＳｉＯ２からな
る絶縁膜層３８を堆積しデバイス表面部を平坦化し、拡
散層３４，３５，３６，３７およびゲート電極部３１の
表面を露出させるべくコンタクト孔を開口し、タングス
テン等の金属により配線層３９、４０，４１，４２を形
成した（ゲート電極部へのコンタクトは図示せず）。か
くして、Ｇｅ含有量の異なるＳｉ―Ｇｅ混晶ゲート電極
２７，３１により異なるＶｔｈを有する複数のＮ型チャ
ンネルの絶縁ゲート型トランジスタを一つのＳｉ基板に
集積した半導体集積回路装置が完成される。このよう
に、本発明の実施形態によれば同じ導電型の複数の絶縁
ゲート型トランジスタ、例えばNチャンネル型ＭＩＳＦ
ＥＴであっても、複数の異なる閾値を持たせることがで
き所望の回路動作をさせることができる半導体集積回路
装置が実現される。Next, as shown in FIG. 13, an insulating film layer 38 made of SiO 2 is deposited to planarize the device surface, and contacts are made to expose the surfaces of the diffusion layers 34, 35, 36, 37 and the gate electrode 31. Holes were opened, and wiring layers 39, 40, 41, and 42 were formed of a metal such as tungsten (contacts to the gate electrode portion are not shown). Thus, a semiconductor integrated circuit device in which a plurality of N-channel insulated gate transistors having different Vths are integrated on one Si substrate by Si-Ge mixed crystal gate electrodes 27 and 31 having different Ge contents is completed. As described above, according to the embodiment of the present invention, a plurality of insulated gate transistors of the same conductivity type, for example, an N-channel type MISF
Even in the case of ET, a semiconductor integrated circuit device which can have a plurality of different thresholds and can perform a desired circuit operation is realized.

【００２９】なお、上記例では２つの異なる閾値を持つ
場合で説明したが、Ｓｉ−Ｇｅ混晶ゲート電極層２７と
シリコン層２９とを積層した後にシリコン層２９をマス
クに不要部分の混晶電極層２７を選択的に除去する工程
を繰り返し用い、その度にＳｉ−Ｇｅ混晶ゲート電極層
の組成を変えることで、３つ、あるいは、それ以上に異
なる閾値を有する複数のＭＩＳＦＥＴからなる半導体集
積回路装置を得ることができる。In the above example, two different threshold values are described. However, after the Si-Ge mixed crystal gate electrode layer 27 and the silicon layer 29 are laminated, unnecessary portions of the mixed crystal electrode are used with the silicon layer 29 as a mask. By repeatedly using the step of selectively removing the layer 27 and changing the composition of the Si—Ge mixed crystal gate electrode layer each time, a semiconductor integrated circuit composed of a plurality of MISFETs having three or more different thresholds is obtained. A circuit device can be obtained.

【００３０】次に、本発明による更に他の形態の半導体
装置の製造方法を説明する。Next, a method of manufacturing a semiconductor device according to still another embodiment of the present invention will be described.

【００３１】図１４は、前述した図６の工程においてＳ
ｉ−Ｇｅゲート電極層２７をゲート絶縁膜２５上に直接
堆積させずに、図２で説明したようにその間に実質的に
ゲルマニウムを含まないＰ型不純物がドープされたポリ
シリコン薄膜層２６を堆積させたものである。この実質
的にＧｅを含有しないＰ型ポリＳｉ層２６は、図６の工
程で説明したＣＶＤ法を用いてＳｉ−Ｇｅゲート電極層
２７を堆積させる前に、ＧｅＨ₄ガスの供給を所定の短
時間だけ停止させることによって全てのゲート絶縁膜上
に約２乃至８ｎｍ程度と極めて薄く形成できる。こうす
ることによって、図２で述べた種々の効果を得るだけで
なく、図８の工程で説明したようにＳｉ層２９をマスク
としてＳｉ−Ｇｅ電極層２７を選択エッチング除去する
時に、このＳｉ層２６がそのエッチングストッパーとし
て働きゲート酸化膜２５が露出することを完全に防ぐこ
とができるという製造上の効果がある。図１５はこのよ
うにして形成された生成物に対して前述した図７から図
１２の各工程を経ることによって完成させた半導体集積
回路装置の要部断面図であり、組成の異なるＳｉ−Ｇｅ
ゲート電極２７、３１によってＶｔｈの異なる複数のＮ
チャンネル型のトランジスタで構成された集積回路装置
を一つの基板に形成することが出来る。FIG. 14 is a flow chart showing the operation of S in the process of FIG.
Instead of depositing the i-Ge gate electrode layer 27 directly on the gate insulating film 25, a polysilicon thin film layer 26 doped with a P-type impurity substantially free of germanium is deposited between them as described with reference to FIG. It was made. The P-type poly-Si layer 26 substantially containing no Ge is supplied with the GeH ₄ gas for a predetermined time before the Si-Ge gate electrode layer 27 is deposited by using the CVD method described in the step of FIG. By stopping only for a time, it can be formed as extremely thin as about 2 to 8 nm on all the gate insulating films. By doing so, not only the various effects described in FIG. 2 can be obtained, but also when the Si-Ge electrode layer 27 is selectively etched and removed using the Si layer 29 as a mask as described in the process of FIG. 26 serves as an etching stopper, which has an effect on manufacturing that the gate oxide film 25 can be completely prevented from being exposed. FIG. 15 is a cross-sectional view of a principal part of a semiconductor integrated circuit device completed by performing the above-described steps of FIGS. 7 to 12 on the product thus formed.
A plurality of N having different Vth depending on the gate electrodes 27 and 31
An integrated circuit device including a channel transistor can be formed over one substrate.

【００３２】更に他の変形例を図１６で説明する。これ
は図９の工程で第２のＳｉ−Ｇｅ混晶ゲート電極層３１
を部厚く堆積した後、通常のＣＭＰ（ケミカル メカニ
カルポリッシュ）法によりこのＳｉ−Ｇｅ混晶ゲート電
極層３１の上部表面を平坦化したものである。これによ
りそれ以降の工程でのパターニング、例えばゲート電極
のパターニング等が容易となる。Another modification will be described with reference to FIG. This is because the second Si-Ge mixed crystal gate electrode layer 31 in the step of FIG.
Is deposited, and then the upper surface of the Si-Ge mixed crystal gate electrode layer 31 is planarized by a normal CMP (chemical mechanical polishing) method. This facilitates patterning in the subsequent steps, for example, patterning of the gate electrode.

【００３３】また、図１７は図９の工程で得られたＳｉ
−Ｇｅゲート電極層３１上に再びゲルマニウムを含まな
いＰ型ポリＳｉ層４９を堆積し、片側（図では右側）の
素子のみＳｉＯ２膜又はホトレジスト膜で覆いＳｉ−Ｇ
ｅゲート電極層３１を部分的にエッチング除去すること
によって得られ、過度のゲートの積層化による平坦性の
崩れを解消することができる。FIG. 17 shows the Si obtained in the step of FIG.
A P-type poly-Si layer 49 containing no germanium is deposited again on the Ge gate electrode layer 31, and only one element (right side in the figure) is covered with a SiO2 film or a photoresist film to form a Si-G
The gate electrode layer 31 is obtained by partially removing the gate electrode layer 31 by etching, and the flatness due to excessive lamination of gates can be prevented from being lost.

【００３４】また、図１８は図９或いは図１６の工程で
得られたゲート電極層３１上にＴｉ、ＴｉＮ、ＷＮ、Ｔ
ｉＳｉ、Ｗ、ＷＳｉ等の金属層２８を堆積することで、
図３で説明したように出来上がった回路素子のゲート電
極の抵抗を低減することができる。また、図１９に示す
ように、例えば図６の工程においてゲート電極層２７上
にシリコン窒化膜５１を堆積し、ポリＳｉ層２９の代わ
りに用いることができる。図８ではゲート絶縁膜２５を
そのまま残すことを説明したが、この例では第２素子形
成部のゲート絶縁膜２５もエッチング除去した後、シリ
コン窒化膜５１を残したまま露出したＳｉ基板表面を再
酸化することでこの第２素子形成部に第１素子形成部と
は膜厚の異なる新しいゲート絶縁膜（ＳｉＯ₂）５２を
形成することができる。その後シリコン窒化膜５１を除
去し、図２０のようにＳｉ−Ｇｅゲート電極層３１、Ｓ
ｉ層４９を形成させることができ、または図９以降の種
々の工程を使ってゲート電極層３１等を堆積させて図１
３や図１５に示すような半導体集積回路装置を製造する
ことが出来る。集積半導体装置、いわゆるＬＳＩにおい
ては、回路構成上、様々な閾値を持ったＭＯＳＦＥＴを
一つの基板に集積できることが望まれる。これまでの説
明では、複数の閾値を実現できることを示すために例と
して二つのトランジスタに着目して説明してきたが、図
２４に示すように更に多くの素子を集積することができ
る。ここでは、２種類の異なる組成を持ったＳｉＧｅ混
晶を用いてＮチャンネル型ＭＯＳ及びＰチャンネル型Ｍ
ＯＳをそれぞれ二つずつ作ることで、４種の異なる閾値
を持った素子を集積した例を示す。図２４中、１０１は
Ｐ型ウエル領域、１０２はＮ型ウエル領域を示してい
る。このように多数の構成の集積において本発明方式は
特に有用である。即ち、図２４において、Ｎ型ＭＯＳ
（Ｎ１）とＰ型ＭＯＳ（Ｐ１）は同じ組成を持ったＳｉ
Ｇｅ混晶を用い、Ｎ２とＰ２は第２の組成を持ったＳｉ
Ｇｅ混晶により形成されている。このとき、Ｎ１とＮ２
の閾値差はＰ１とＰ２の閾値差と等しくすることができ
る。例えば、Ｇｅ濃度を２０％と４０％のものを用いる
ことで、閾値差０．１５Ｖを得ることができる。また、
これまでの説明では、異なる組成を持っていても積層し
て形成できることを示すために、主としてＰ型ゲートの
みを用いて集積するいわゆるシングルゲートについて説
明してきた。しかし、ＳｉＧｅ混晶ゲートでも、多結晶
シリコンゲートと同様に不純物を用いて導電化するた
め、いわゆるＮ型及びＰ型のゲートを持ったデュアルゲ
ートを形成することができる。例えば、イオン打ち込み
法により局所的にリンを１０²⁰ｃｍ^-3以上の高濃度にド
ーピングすることでＮ型ゲートを作り、同様にボロンを
ドーピングすることでＰ型ゲートを作ることができる。
この打ち分けは、組成の異なるものを作り分けることと
は無関係に行うことができる。また、図１７に示したよ
うな積層部を持たない構造においては、それぞれ、Ｎ型
不純物及びＰ型不純物をＳｉＧｅ混晶堆積時に同時に原
料ガス（Ｂ₂Ｈ₆，ＰＨ₃）を流すことで、いわゆるｉｎ
−ｓｉｔｕドーピングを用いることができる。これによ
り、十分な不純物を精度よくドーピングすることができ
る。デュアルゲートでは、多結晶シリコンにおいては、
シリコンのバンドギャップ幅に相当する約１．１Ｖの仕
事関数差をみることになる。これに対して、ＳｉＧｅ混
晶における仕事関数は、Ｎ型ゲートではほぼ多結晶シリ
コンと同じ値を与えるが、Ｐ型ゲートの仕事関数は組成
により変えることができるため、Ｎ型とＰ型間では、
０．５−１．１Ｖの広範な領域の仕事関数差を持つゲー
トを得ることができる。FIG. 18 shows that Ti, TiN, WN, TN are formed on the gate electrode layer 31 obtained in the process of FIG. 9 or FIG.
By depositing a metal layer 28 of iSi, W, WSi, etc.,
As described with reference to FIG. 3, the resistance of the gate electrode of the completed circuit element can be reduced. Also, as shown in FIG. 19, for example, a silicon nitride film 51 can be deposited on the gate electrode layer 27 in the step of FIG. FIG. 8 illustrates that the gate insulating film 25 is left as it is, but in this example, after the gate insulating film 25 of the second element formation portion is also removed by etching, the exposed surface of the Si substrate is left again while the silicon nitride film 51 is left. By oxidizing, a new gate insulating film (SiO ₂ ) 52 having a different film thickness from the first element formation portion can be formed in the second element formation portion. After that, the silicon nitride film 51 is removed, and as shown in FIG.
The i-layer 49 can be formed, or the gate electrode layer 31 and the like can be deposited using various processes after FIG.
3 and a semiconductor integrated circuit device as shown in FIG. 15 can be manufactured. 2. Description of the Related Art In an integrated semiconductor device, that is, a so-called LSI, it is desired that MOSFETs having various thresholds can be integrated on one substrate in terms of a circuit configuration. In the description so far, two transistors have been described as examples in order to show that a plurality of thresholds can be realized. However, as shown in FIG. 24, more elements can be integrated. Here, an N-channel type MOS and a P-channel type M are formed by using SiGe mixed crystals having two different compositions.
An example is shown in which elements each having four different thresholds are integrated by creating two OSs. In FIG. 24, 101 indicates a P-type well region, and 102 indicates an N-type well region. The method of the present invention is particularly useful in integrating a large number of components. That is, in FIG.
(N1) and P-type MOS (P1) have the same composition
Ge mixed crystal is used, and N2 and P2 are Si having the second composition.
It is formed by a Ge mixed crystal. At this time, N1 and N2
Can be equal to the threshold difference between P1 and P2. For example, a threshold difference of 0.15 V can be obtained by using those having a Ge concentration of 20% and 40%. Also,
In the description so far, a so-called single gate in which integration is performed mainly using only a P-type gate has been described in order to show that layers can be formed even if they have different compositions. However, since the SiGe mixed crystal gate is made conductive using impurities similarly to the polycrystalline silicon gate, a dual gate having so-called N-type and P-type gates can be formed. For example, an N-type gate can be formed by locally doping phosphorus with a high concentration of 10 ²⁰ cm ⁻³ or more by ion implantation, and a P-type gate can be similarly formed by doping boron.
This punching can be performed independently of producing different compositions. In the structure having no stacked portion as shown in FIG. 17, N-type impurities and P-type impurities are simultaneously supplied with the source gas (B ₂ H ₆ , PH ₃ ) at the time of SiGe mixed crystal deposition. So-called in
-Situ doping can be used. Thereby, sufficient impurities can be doped with high accuracy. In dual gate, in polysilicon,
A work function difference of about 1.1 V corresponding to the band gap width of silicon is observed. On the other hand, the work function of the SiGe mixed crystal gives substantially the same value as that of polycrystalline silicon in the N-type gate, but the work function of the P-type gate can be changed by the composition. ,
A gate having a work function difference in a wide range of 0.5 to 1.1 V can be obtained.

【００３５】閾値の設定にあたり、不純物で制御するこ
とが困難になってきていることは前に述べた。しかし、
閾値が不純物濃度に依存していることは、スケーリング
を進めても同じである。このため、仕事関数に加えて不
純物濃度を変えることで更に細かく設定閾値を分けるこ
とができる。As described above, it has become difficult to control the threshold by setting impurities. But,
The fact that the threshold value depends on the impurity concentration is the same even if the scaling is advanced. Therefore, the set threshold value can be further finely divided by changing the impurity concentration in addition to the work function.

【００３６】以上本発明に係わる各種の製造方法を述べ
たが、Ｓｉ−Ｇｅ混晶ゲート電極層を形成するために用
いるＣＶＤ装置をそのまま使用してガスの組成や流量及
び処理時間や温度を調節することにより、比較的簡単に
シリコンやＳｉ−Ｇｅの各種の膜や層を形成させること
ができるので、通常のＬＳＩと同程度のプロセスで半導
体集積回路装置を製造することが出来る。Although the various manufacturing methods according to the present invention have been described above, the composition and flow rate of the gas, the processing time and the temperature are adjusted by using the CVD apparatus used for forming the Si-Ge mixed crystal gate electrode layer as it is. By doing so, various films and layers of silicon or Si-Ge can be formed relatively easily, so that a semiconductor integrated circuit device can be manufactured by a process similar to that of a normal LSI.

【００３７】更にまた、図２１は本発明の上記製造プロ
セスを用いてシリコン オン インシュレータ（所謂、Ｓ
ＯＩ）の基板表面部に形成した本発明に関わる半導体集
積回路装置の要部断面を示すものである。例えば、ガラ
ス、金属又はＳｉ等の半導体で構成されている基板５４
とその上の埋め込みＳｉＯ２等の絶縁体５５とからなる
所謂絶縁基板上に形成されたボロン等のＰ型不純物が１
０¹⁶ｃｍ^-3程度ドープされた高抵抗のＰ型シリコン層５
６を用いたもので、上記したように第１組成のＳｉ−Ｇ
ｅゲート電極２７で構成されるトランジスタＴ１と第２
組成のＳｉ−Ｇｅゲート電極３１で構成されるトランジ
スタＴ２とからなる複数の閾値を持った絶縁ゲート型ト
ランジスタが一つの絶縁体の上部に集積されて形成され
ている。FIG. 21 shows a silicon-on-insulator (so-called S-type) using the manufacturing process of the present invention.
1 shows a cross section of a main part of a semiconductor integrated circuit device according to the present invention formed on a substrate surface portion of OI). For example, the substrate 54 made of a semiconductor such as glass, metal or Si
And a P-type impurity such as boron formed on a so-called insulating substrate consisting of
High resistance P-type silicon layer 5 doped about 0 ¹⁶ cm ^-3
6 using the first composition Si-G as described above.
The transistor T1 including the e-gate electrode 27 and the second
An insulated gate transistor having a plurality of thresholds, which is composed of a transistor T2 composed of a Si-Ge gate electrode 31 having a composition, is formed integrally on an insulator.

【００３８】同図において、素子分離領域２２及びソー
ス、ドレインを構成する複数のＮ型半導体領域３４，３
５，３６，３７は下部に配置されている絶縁体５５に達
する深さに形成されている。一般にＳＯＩ基板を用いた
ＭＯＳトランジスタでは、チャネルとなるシリコン層の
膜厚が薄いこと及び素子性能を向上させるために不純物
濃度を高くすることができないことが閾値を設定する上
で大きな制約になるが、かかる本発明によれば、基板や
素子形成半導体領域の不純物濃度によらずゲート電極側
で閾電圧値を変えることができるため、薄膜ＳＯＩ―Ｍ
ＯＳＦＥＴ（ＴＦＴ）において極めて有効である。In FIG. 3, the element isolation region 22 and a plurality of N-type semiconductor regions 34 and 3 constituting a source and a drain are provided.
5, 36 and 37 are formed to a depth reaching the insulator 55 arranged at the lower part. Generally, in a MOS transistor using an SOI substrate, the thinness of the silicon layer serving as a channel and the inability to increase the impurity concentration in order to improve element performance are major restrictions in setting a threshold value. According to the present invention, since the threshold voltage can be changed on the gate electrode side irrespective of the impurity concentration of the substrate or the element forming semiconductor region, the thin film SOI-M
It is extremely effective in OSFET (TFT).

【００３９】図２２は更に他の実施形態であるＳＯＩ集
積回路装置の要部断面図であり、左側の第１トランジス
タはゲート絶縁膜２６とＧｅを約５５％含む厚さ約４０
ｎｍのＰ型Ｓｉ−Ｇｅ混晶２７との間に実質的にＧｅを
含有しない厚さ約２ｎｍのＰ型ポリＳｉ層が介在されて
おり、上記Ｓｉ−Ｇｅゲート電極２７上にＴｉ、Ｔｉ
Ｎ、ＷＮ，ＴｉＳｉ、Ｗ、ＷＳｉ等の金属層２８が設け
られている。FIG. 22 is a cross-sectional view of a main part of an SOI integrated circuit device according to still another embodiment. The first transistor on the left has a gate insulating film 26 and a thickness of about 40% containing about 55% Ge.
A P-type poly-Si layer having a thickness of about 2 nm which does not substantially contain Ge is interposed between the P-type Si-Ge mixed crystal 27 nm and Ti, Ti on the Si-Ge gate electrode 27.
A metal layer 28 of N, WN, TiSi, W, WSi or the like is provided.

【００４０】一方、右側の第２トランジスタはゲート絶
縁膜２６とＧｅを約２５％含む厚さ約４０ｎｍのＰ型Ｓ
ｉ−Ｇｅ混晶３１との間に実質的にＧｅを含有しない厚
さ約２ｎｍのＰ型ポリＳｉ層が介在されており、上記Ｓ
ｉ−Ｇｅゲート電極３１上にＴｉ、ＴｉＮ、ＷＮ，Ｔｉ
Ｓｉ、Ｗ、ＷＳｉ等の金属層２８が設けられている。か
かる構成にすることによって、短チャンネル効果の影響
を防いだ高速動作可能な高性能集積回路装置を再現性良
く提供することが出来る。On the other hand, the second transistor on the right side has a gate insulating film 26 and a P-type S of about 40 nm in thickness containing about 25% of Ge.
A P-type poly-Si layer having a thickness of about 2 nm and containing substantially no Ge is interposed between the i-Ge mixed crystal 31.
Ti, TiN, WN, Ti on the i-Ge gate electrode 31
A metal layer 28 of Si, W, WSi or the like is provided. With this configuration, it is possible to provide a high-performance integrated circuit device capable of high-speed operation while preventing the influence of the short channel effect with high reproducibility.

【００４１】また、これまでは半導体層上部にゲート、
ソース、ドレイン電極を設けた半導体素子を対象に詳細
に説明してきたが、図２３の（１）〜（３）に示すよう
な各種タイプ（１）（２）又は（３）の半導体素子（Ｔ
ＦＴ）を用いた薄膜半導体集積回路装置にも本発明を適
用できる。即ち、それぞれ組成比が異なるＳｉ−Ｇｅ混
晶のゲート電極１１，１２；ゲート電極の表面を被覆す
るゲート絶縁膜９，１０；半導体層２，３；この半導体
層に設けられたソース領域５，７とドレイン領域６，
８；ソース電極３９，４１；ドレイン電極４０，４２が
絶縁体１の上部に形成されている。これらのタイプのも
のにおいても、ゲート電極とゲート絶縁膜との間に極め
て薄いＳｉ層（図示せず）を介在させたり、更に又はゲ
ート絶縁膜とは反対のゲート電極表面に前記した金属を
被着させておくことによって本発明の効果を呈すること
ができる。特に、図２３の（１）と（３）のタイプのも
のはゲート電極やゲート絶縁膜を形成した後に素子の活
性領域として働く半導体層を形成できるので、その半導
体層に対する非晶質から結晶化までの加熱処理の制御が
しやすく集積回路装置としてのＶｔｈ特性のばらつきを
小さくすることが出来る。In the past, a gate was formed above the semiconductor layer,
Although the semiconductor device provided with the source and drain electrodes has been described in detail, various types (1), (2) or (3) of the semiconductor device (T) as shown in (1) to (3) of FIG.
The present invention can be applied to a thin film semiconductor integrated circuit device using FT). That is, gate electrodes 11 and 12 of Si—Ge mixed crystal having different composition ratios; gate insulating films 9 and 10 covering the surfaces of the gate electrodes; semiconductor layers 2 and 3; source regions 5 provided in this semiconductor layer. 7 and drain region 6,
8; source electrodes 39 and 41; drain electrodes 40 and 42 are formed on the insulator 1. Also in these types, an extremely thin Si layer (not shown) is interposed between the gate electrode and the gate insulating film, or the above metal is coated on the surface of the gate electrode opposite to the gate insulating film. The effect of the present invention can be exhibited by wearing the garment. In particular, in the case of the types (1) and (3) in FIG. 23, a semiconductor layer serving as an active region of an element can be formed after forming a gate electrode or a gate insulating film. It is easy to control the heat treatment up to this point, and it is possible to reduce the variation in the Vth characteristic as an integrated circuit device.

【００４２】なお、上記種々の本発明の実施形態では主
としてＶｔｈの異なる複数のトランジスタを一つの半導
体領域に集積した回路装置を対象に説明したが、その応
用として薄膜ＩＣへの適用も考えられる。In the above-mentioned various embodiments of the present invention, a circuit device in which a plurality of transistors having different Vths are integrated in one semiconductor region has been mainly described. However, the application to a thin film IC is also conceivable.

【００４３】また、本発明者はすでに図２乃至４にて説
明した通り、そのような種々の応用形態に適応したゲー
ト絶縁型トランジスタの構成として下記のものが望まし
いことも見出した。The inventor has also found that, as already described with reference to FIGS. 2 to 4, the following is desirable as a configuration of a gate insulating transistor adapted to such various applications.

【００４４】（１）分離された第１導電型の第１、第２
半導体領域；該第１、第２半導体領域と主表面を共有し
てそれらの間に接して設けられている第２導電型の第３
半導体領域；上記第３半導体領域の上記主表面を覆うゲ
ート絶縁膜、該ゲート絶縁膜上部に形成されたＳｉ−Ｇ
ｅ混晶のゲート電極；及び該ゲート電極と上記ゲート絶
縁膜との間に設けられ上記ゲート電極よりも厚さが薄く
実質的にＧｅを含まないＳｉ層とからなる絶縁ゲート型
電界効果半導体装置。(1) First and second separated first conductivity types
A semiconductor region; a third of a second conductivity type provided in contact with the first and second semiconductor regions while sharing a main surface with the first and second semiconductor regions;
A semiconductor region; a gate insulating film covering the main surface of the third semiconductor region, and Si-G formed on the gate insulating film.
an insulated gate field effect semiconductor device comprising: an e-mixed crystal gate electrode; and a Si layer provided between the gate electrode and the gate insulating film and having a thickness smaller than the gate electrode and substantially containing no Ge. .

【００４５】（２）分離された第１導電型の第１、第２
半導体領域；該第１、第２半導体領域と主表面を共有し
てそれらの間に接して設けられている第２導電型の第３
半導体領域；上記第３半導体領域の上記主表面を覆うゲ
ート絶縁膜；該ゲート絶縁膜上部に形成されたＳｉ−Ｇ
ｅ混晶のゲート電極；及び該ゲート電極上部表面に形成
されたＴｉ、ＴｉＮ、ＷＮ，ＴｉＳｉ、Ｗ、ＷＳｉから
なる金属グループから選ばれた少なくとも一つの材料か
らなる金属層とからなる絶縁ゲート型電界効果半導体装
置。(2) First and second separated first conductivity types
A semiconductor region; a third of a second conductivity type provided in contact with the first and second semiconductor regions while sharing a main surface with the first and second semiconductor regions;
A semiconductor region; a gate insulating film covering the main surface of the third semiconductor region; and a Si-G formed on the gate insulating film.
an insulated gate type comprising: a gate electrode of e mixed crystal; and a metal layer formed on the upper surface of the gate electrode and made of at least one material selected from the group consisting of Ti, TiN, WN, TiSi, W and WSi. Field effect semiconductor device.

【００４６】（３）分離された第１導電型の第１、第２
半導体領域；該第１、第２半導体領域と主表面を共有し
てそれらの間に接して設けられている第２導電型の第３
半導体領域；上記第３半導体領域の上記主表面を覆うゲ
ート絶縁膜；該ゲート絶縁膜上部に形成されたＳｉ−Ｇ
ｅ混晶のゲート電極；該ゲート電極と上記ゲート絶縁膜
との間に設けられ上記ゲート電極よりも厚さが薄く実質
的にＧｅを含まないＳｉ層；及び上記ゲート電極の上部
表面に形成されたＴｉ、ＴｉＮ、ＷＮ，ＴｉＳｉ、Ｗ、
ＷＳｉからなる金属グループから選ばれた少なくとも一
つの材料からなる金属層とからなる絶縁ゲート型電界効
果半導体装置。(3) First and second separated first conductivity types
A semiconductor region; a third of a second conductivity type provided in contact with the first and second semiconductor regions while sharing a main surface with the first and second semiconductor regions;
A semiconductor region; a gate insulating film covering the main surface of the third semiconductor region; and a Si-G formed on the gate insulating film.
an e-mixed crystal gate electrode; a Si layer provided between the gate electrode and the gate insulating film and having a thickness smaller than the gate electrode and containing substantially no Ge; and an upper surface of the gate electrode Ti, TiN, WN, TiSi, W,
An insulated gate field effect semiconductor device comprising: a metal layer made of at least one material selected from a metal group made of WSi.

【００４７】[0047]

【発明の効果】ゲート電極材料中のゲルマニューム含有
量を変えることにより、チャンネル領域に対する仕事関
数を変えることができるので異なる閾値を持つ複数の電
界効果型トランジスタを同一チップ上に集積した半導体
集積回路装置を実現できる。The work function for the channel region can be changed by changing the germanium content in the gate electrode material. Therefore, a semiconductor integrated circuit device in which a plurality of field effect transistors having different thresholds are integrated on the same chip. Can be realized.

【００４８】異なる仕事関数を持つゲート電極を従来の
ＭＯＳＬＳＩプロセスと整合性よく形成することができ
るため、基板の不純物濃度に依らず複数の閾値を持った
電界効果型トランジスタを同一チップ上に集積すること
ができる。Since gate electrodes having different work functions can be formed with good consistency with the conventional MOS LSI process, field effect transistors having a plurality of thresholds are integrated on the same chip regardless of the impurity concentration of the substrate. be able to.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の１実施形態による半導体集積回路装置
の断面図。FIG. 1 is a sectional view of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図２】本発明で用いられる一つの半導体素子の断面
図。FIG. 2 is a cross-sectional view of one semiconductor element used in the present invention.

【図３】本発明で用いられる他の半導体素子の断面図。FIG. 3 is a sectional view of another semiconductor element used in the present invention.

【図４】本発明で用いられる更に他の半導体素子の断面
図。FIG. 4 is a cross-sectional view of still another semiconductor element used in the present invention.

【図５】本発明に係わる半導体集積回路装置の製造工程
を説明する断面図。FIG. 5 is a sectional view for explaining a manufacturing process of the semiconductor integrated circuit device according to the present invention.

【図６】本発明に係わる半導体集積回路装置の製造工程
を説明する断面図。FIG. 6 is a sectional view for explaining a manufacturing process of the semiconductor integrated circuit device according to the present invention.

【図７】本発明に係わる半導体集積回路装置の製造工程
を説明する断面図。FIG. 7 is a sectional view for explaining a manufacturing process of the semiconductor integrated circuit device according to the present invention.

【図８】本発明に係わる半導体集積回路装置の製造工程
を説明する断面図。FIG. 8 is a sectional view for explaining a manufacturing process of the semiconductor integrated circuit device according to the present invention.

【図９】本発明に係わる半導体集積回路装置の製造工程
を説明する断面図。FIG. 9 is a sectional view for explaining a manufacturing process of the semiconductor integrated circuit device according to the present invention.

【図１０】本発明に係わる半導体集積回路装置の製造工
程を説明する断面図。FIG. 10 is a sectional view for explaining a manufacturing process of the semiconductor integrated circuit device according to the present invention.

【図１１】本発明に係わる半導体集積回路装置の製造工
程を説明する断面図。FIG. 11 is a sectional view for explaining a manufacturing process of the semiconductor integrated circuit device according to the present invention.

【図１２】本発明に係わる半導体集積回路装置の製造工
程を説明する断面図。FIG. 12 is a sectional view for explaining a manufacturing process of the semiconductor integrated circuit device according to the present invention.

【図１３】本発明に係わる半導体集積回路装置の製造工
程を説明する断面図。FIG. 13 is a sectional view for explaining a manufacturing process of the semiconductor integrated circuit device according to the present invention.

【図１４】本発明の半導体集積回路装置の他の製造工程
を説明する断面図。FIG. 14 is a sectional view for explaining another manufacturing process of the semiconductor integrated circuit device of the present invention.

【図１５】本発明の半導体集積回路装置の他の製造工程
を説明する断面図。FIG. 15 is a sectional view for explaining another manufacturing process of the semiconductor integrated circuit device of the present invention.

【図１６】本発明の半導体集積回路装置の他の製造工程
を説明する断面図。FIG. 16 is a sectional view for explaining another manufacturing process of the semiconductor integrated circuit device of the present invention.

【図１７】本発明の半導体集積回路装置の他の製造工程
を説明する断面図。FIG. 17 is a sectional view for explaining another manufacturing process of the semiconductor integrated circuit device of the present invention.

【図１８】本発明の半導体集積回路装置の他の製造工程
を説明する断面図。FIG. 18 is a sectional view illustrating another manufacturing process of the semiconductor integrated circuit device of the present invention.

【図１９】本発明の半導体集積回路装置の他の製造工程
を説明する断面図。FIG. 19 is a sectional view illustrating another manufacturing process of the semiconductor integrated circuit device of the present invention.

【図２０】本発明の半導体集積回路装置の他の製造工程
を説明する断面図。FIG. 20 is a sectional view illustrating another manufacturing step of the semiconductor integrated circuit device of the present invention.

【図２１】本発明に関わる他の半導体集積回路装置を説
明する断面図。FIG. 21 is a sectional view illustrating another semiconductor integrated circuit device according to the present invention.

【図２２】本発明に関わる更に他の半導体集積回路装置
を説明する断面図。FIG. 22 is a sectional view illustrating still another semiconductor integrated circuit device according to the present invention.

【図２３】本発明に関わる更に他の半導体集積回路装置
を説明する断面図。FIG. 23 is a sectional view illustrating still another semiconductor integrated circuit device according to the present invention.

【図２４】本発明に関わる更に他の半導体集積回路装置
を説明する断面図。FIG. 24 is a cross-sectional view illustrating still another semiconductor integrated circuit device according to the present invention.

【符号の説明】[Explanation of symbols]

５５：絶縁体 ２、２１，３１、４１、５６：Ｐ型半導
体領域 ４，２２：素子分離のための絶縁分離領域 ５
〜８，２３、２４，３４〜３７：Ｎ型半導体領域 ９，
１０、２５、５２：ゲート絶縁膜 １１、１２、２７，
３１：Ｓｉ−Ｇｅ混晶ゲート電極 ２６，２９：ポリシ
リコン層 ２８、３９，４０，４１，４２：金属層 ３
３、３８：絶縁物層。55: insulator 2, 21, 31, 41, 56: P-type semiconductor region 4, 22: insulating isolation region 5 for element isolation
8, 23, 24, 34 to 37: N-type semiconductor region 9,
10, 25, 52: gate insulating films 11, 12, 27,
31: Si-Ge mixed crystal gate electrode 26, 29: polysilicon layer 28, 39, 40, 41, 42: metal layer 3
3, 38: insulator layer.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ Identification symbol FI Theme coat ゛ (Reference) H01L 29/786

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】第１ゲート絶縁膜上に第１組成の第１Ｓｉ
−Ｇｅ混晶ゲート電極が設けられた第１絶縁ゲート型電
界効果半導体素子と、上記第１ゲート絶縁膜から離間さ
れた第２ゲート絶縁膜上に上記第１組成とは異なる第２
組成の第２Ｓｉ−Ｇｅ混晶ゲート電極が設けられた第２
絶縁ゲート型電界効果半導体素子とが一つの基体上に設
けられてなることを特徴とする半導体集積回路装置。A first Si film having a first composition on a first gate insulating film.
A first insulated gate field effect semiconductor device provided with a -Ge mixed crystal gate electrode, and a second insulated gate having a second composition different from the first composition on a second gate insulating film separated from the first gate insulating film.
A second Si-Ge mixed crystal gate electrode having a composition is provided.
A semiconductor integrated circuit device comprising an insulated gate field effect semiconductor element provided on one substrate. 【請求項２】上記第１、第２ゲート絶縁膜と上記第１、
第２Ｓｉ−Ｇｅ混晶ゲート電極との間にそれぞれ上記第
１、第２Ｓｉ−Ｇｅ混晶ゲート電極よりも薄い厚さを有
する実質的にＧｅを含まない第１、第２Ｓｉ層を介在さ
せたことを特徴とする請求項１記載の半導体集積回路装
置。2. The first and second gate insulating films and said first and second gate insulating films.
First and second Si layers that are thinner than the first and second Si-Ge mixed crystal gate electrodes and substantially do not contain Ge are interposed between the second Si-Ge mixed crystal gate electrode and the second Si-Ge mixed crystal gate electrode. The semiconductor integrated circuit device according to claim 1, wherein: 【請求項３】上記第１、第２Ｓｉ−Ｇｅ混晶ゲート電極
は２０乃至１００ｎｍの厚さを有し、上記第１、第２Ｓ
ｉ層は２乃至８ｎｍの厚さを有することを特徴とする請
求項２記載の半導体集積回路装置。3. The first and second Si-Ge mixed crystal gate electrodes have a thickness of 20 to 100 nm, and the first and second S-Ge mixed crystal gate electrodes have a thickness of 20 to 100 nm.
3. The semiconductor integrated circuit device according to claim 2, wherein the i-layer has a thickness of 2 to 8 nm. 【請求項４】上記第１、第２Ｓｉ−Ｇｅ混晶ゲート電極
の上部表面にそれぞれ第１、第２の金属層を被着させた
ことを特徴とする請求項１から請求項３のいずれかに記
載の半導体集積回路装置。4. The semiconductor device according to claim 1, wherein a first metal layer and a second metal layer are applied to upper surfaces of the first and second Si—Ge mixed crystal gate electrodes, respectively. 3. The semiconductor integrated circuit device according to 1. 【請求項５】絶縁体上部に分離して形成された第１導電
型の第１、第２、第３、第４半導体領域；上記第１、第
２半導体領域と主表面を共有してそれらの間に接して設
けられた第２導電型の第５半導体領域；上記第３、第４
半導体領域と主表面を共有してそれらの間に接して設け
られた第２導電型の第６半導体領域；上記第５及び第６
半導体領域の上記主表面をそれぞれ覆う第１、第２ゲー
ト絶縁膜；及び上記第１、第２ゲート絶縁膜の上部にそ
れぞれ設けられ、上記第２の導電型を決定する不純物を
含みＧｅ含有量の異なる第１、第２Ｓｉ−Ｇｅ混晶ゲー
ト電極とからなることを特徴とする電子回路装置。5. A first, second, third, and fourth semiconductor region of a first conductivity type formed separately above an insulator; sharing a main surface with the first and second semiconductor regions. A fifth semiconductor region of the second conductivity type provided in contact with the third semiconductor region;
A sixth semiconductor region of the second conductivity type provided in contact with the semiconductor region while sharing the main surface with the semiconductor region;
First and second gate insulating films respectively covering the main surface of the semiconductor region; and Ge contents each including an impurity which is provided on the first and second gate insulating films and determines the second conductivity type. And a first and a second Si-Ge mixed crystal gate electrode different from each other. 【請求項６】上記第１、第２ゲート絶縁膜と上記第１、
第２Ｓｉ−Ｇｅ混晶ゲート電極との間にそれぞれ上記第
１、第２Ｓｉ−Ｇｅ混晶ゲート電極よりも薄い厚さを有
する実質的にＧｅを含まない第１、第２Ｓｉ層を介在さ
せたことを特徴とする請求項５記載の電子回路装置。6. The first and second gate insulating films and the first and second gate insulating films.
First and second Si layers that are thinner than the first and second Si-Ge mixed crystal gate electrodes and substantially do not contain Ge are interposed between the second Si-Ge mixed crystal gate electrode and the second Si-Ge mixed crystal gate electrode. The electronic circuit device according to claim 5, wherein: 【請求項７】上記第１、第２Ｓｉ−Ｇｅ混晶ゲート電極
は２０乃至１００ｎｍの厚さを有し、上記第１、第２Ｓ
ｉ層は２乃至８ｎｍの厚さを有することを特徴とする請
求項６記載の電子回路装置。7. The first and second Si-Ge mixed crystal gate electrodes have a thickness of 20 to 100 nm, and the first and second Si-Ge mixed crystal gate electrodes have a thickness of 20 to 100 nm.
7. The electronic circuit device according to claim 6, wherein the i-layer has a thickness of 2 to 8 nm. 【請求項８】上記第１、第２Ｓｉ−Ｇｅ混晶ゲート電極
の上部表面に第１、第２金属層をそれぞれ被着させたこ
とを特徴とする請求項５から請求項７のいずれかに記載
の電子回路装置。8. The semiconductor device according to claim 5, wherein first and second metal layers are respectively applied to upper surfaces of the first and second Si—Ge mixed crystal gate electrodes. An electronic circuit device according to claim 1. 【請求項９】第１導電型の第１半導体領域の表面にゲー
ト絶縁膜を形成する工程と、第１の組成を有する第１の
Ｓｉ−Ｇｅ混晶ゲート電極層と上記第１の組成とは異な
る第２の組成を有する第２のＳｉ−Ｇｅ混晶ゲート電極
層とを上記ゲート絶縁膜の異なる表面上に堆積させる工
程と、上記第１及び第２のゲート電極層をパターニング
してそれぞれ第１及び第２ゲート電極を形成する工程
と、上記第１、第２ゲート電極で覆われていない上記第
１半導体領域に第２導電型決定不純物を導入して複数の
第２導電型半導体領域を形成することを特徴とする複数
の絶縁ゲート型素子を有する半導体集積回路装置の製造
方法。9. A step of forming a gate insulating film on a surface of a first semiconductor region of a first conductivity type, a first Si-Ge mixed crystal gate electrode layer having a first composition, and the first composition. Depositing a second Si-Ge mixed crystal gate electrode layer having a different second composition on different surfaces of the gate insulating film; and patterning the first and second gate electrode layers, respectively. Forming a first and a second gate electrode; and introducing a second conductivity type determining impurity into the first semiconductor region that is not covered with the first and second gate electrodes. Forming a semiconductor integrated circuit device having a plurality of insulated gate elements. 【請求項１０】上記第１、第２のＳｉ−Ｇｅ混晶ゲート
電極層と上記ゲート絶縁膜との間に上記第１、第２のＳ
ｉ−Ｇｅ混晶ゲート電極層よりも厚さの薄い実質的にＧ
ｅを含まないＳｉ層をそれぞれ介在させることを特徴と
する請求項９記載の複数の絶縁ゲート型素子を有する半
導体集積回路装置の製造方法。10. The first and second S layers between the first and second Si—Ge mixed crystal gate electrode layers and the gate insulating film.
Substantially G thinner than the i-Ge mixed crystal gate electrode layer
10. The method of manufacturing a semiconductor integrated circuit device having a plurality of insulated gate elements according to claim 9, wherein Si layers not containing e are interposed. 【請求項１１】第１ゲート絶縁膜上に第１組成の第１Ｓ
ｉ−Ｇｅ混晶ゲート電極が設けられた第１導電型第１絶
縁ゲート型電界効果半導体素子と、上記第１ゲート絶縁
膜から離間された第２ゲート絶縁膜上に上記第１組成と
は異なる第２組成の第２Ｓｉ−Ｇｅ混晶ゲート電極が設
けられた上記第１導電型の第２絶縁ゲート型電界効果半
導体素子と、上記第１及び第２ゲート絶縁膜から離間さ
れた第３ゲート絶縁膜上に上記第１組成の第３Ｓｉ−Ｇ
ｅ混晶ゲート電極が設けられた上記第１導電型とは逆導
電型の第２導電型の第３絶縁ゲート型電界効果半導体素
子と、上記第１、第２及び第３ゲート絶縁膜から離間さ
れた第４ゲート絶縁膜上に上記第２組成の第４Ｓｉ−Ｇ
ｅ混晶ゲート電極が設けられた上記第２導電型の第４絶
縁ゲート型電界効果半導体素子とが一つの基体上に設け
られてなることを特徴とする半導体集積回路装置。11. A first S of a first composition on a first gate insulating film.
a first conductivity type first insulated gate field effect semiconductor device provided with an i-Ge mixed crystal gate electrode, and a first composition different from the first composition on a second gate insulating film separated from the first gate insulating film A first conductive type second insulated gate field effect semiconductor element provided with a second Si-Ge mixed crystal gate electrode of a second composition; and a third gate insulating layer separated from the first and second gate insulating films The third Si-G of the first composition is formed on the film.
a third conductivity type insulated gate field effect semiconductor device having a second conductivity type opposite to the first conductivity type provided with an e-crystal mixed gate electrode, and being separated from the first, second and third gate insulating films; The fourth Si-G of the second composition is formed on the fourth gate insulating film thus formed.
A semiconductor integrated circuit device, wherein the second conductivity type fourth insulated gate type field effect semiconductor element provided with an e-mixed crystal gate electrode is provided on one substrate. 【請求項１２】上記第１及び第２Ｓｉ−Ｇｅ混晶ゲート
電極は上記第１導電型の不純物を含み、上記第３及び第
４Ｓｉ−Ｇｅ混晶ゲート電極は上記第２導電型の不純物
を含むことを特徴とする請求項１１記載の半導体集積回
路装置。12. The first and second Si-Ge mixed crystal gate electrodes contain the first conductivity type impurity, and the third and fourth Si-Ge mixed crystal gate electrodes contain the second conductivity type impurity. The semiconductor integrated circuit device according to claim 11, wherein: