JP2001195246A - 情報処理装置、基本データ書込み装置、基本データ書込みシステム、及び基本データ書込み方法 - Google Patents
情報処理装置、基本データ書込み装置、基本データ書込みシステム、及び基本データ書込み方法Info
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- JP2001195246A JP2001195246A JP2000001674A JP2000001674A JP2001195246A JP 2001195246 A JP2001195246 A JP 2001195246A JP 2000001674 A JP2000001674 A JP 2000001674A JP 2000001674 A JP2000001674 A JP 2000001674A JP 2001195246 A JP2001195246 A JP 2001195246A
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Abstract
(57)【要約】
【課題】 基本データの不揮発性メモリへの書込みが容
易化されたプロセッサシステムを有する情報処理装置、
基本データ書込み装置、それらを備える基本データ書込
みシステム、及び基本データ書込み方法を提供する。 【解決手段】 CPU10と第1ROM11が第1バス
12に接続された情報処理装置Aのプロセッサシステム
1に対して、第2ROM21を備える基本データ書込み
装置2を接続し、第2ROM21が接続されている第2
バス22を第1バス12に接続させるとともに、第1選
択回路部13及び第2選択回路部23を接続させてメモ
リ選択回路を構成する。これによって、第2メモリ21
を用いたCPU10の起動と第2メモリ21から第1メ
モリ11への基本データの書込みが可能となる。
易化されたプロセッサシステムを有する情報処理装置、
基本データ書込み装置、それらを備える基本データ書込
みシステム、及び基本データ書込み方法を提供する。 【解決手段】 CPU10と第1ROM11が第1バス
12に接続された情報処理装置Aのプロセッサシステム
1に対して、第2ROM21を備える基本データ書込み
装置2を接続し、第2ROM21が接続されている第2
バス22を第1バス12に接続させるとともに、第1選
択回路部13及び第2選択回路部23を接続させてメモ
リ選択回路を構成する。これによって、第2メモリ21
を用いたCPU10の起動と第2メモリ21から第1メ
モリ11への基本データの書込みが可能となる。
Description
【0001】
【発明の属する技術分野】本発明は、マイクロプロセッ
サを含むプロセッサシステムを備える情報処理装置、プ
ロセッサシステムの不揮発性メモリに基本データを書き
込むための基本データ書込み装置、それらを用いた基本
データ書込みシステム、及び基本データ書込み方法に関
するものである。
サを含むプロセッサシステムを備える情報処理装置、プ
ロセッサシステムの不揮発性メモリに基本データを書き
込むための基本データ書込み装置、それらを用いた基本
データ書込みシステム、及び基本データ書込み方法に関
するものである。
【0002】
【従来の技術】CPUなどのマイクロプロセッサを含む
処理装置(プロセッサシステム)を備える各種の情報処
理装置においては、マイクロプロセッサにデータバスを
介して接続された所定の不揮発性メモリに、OS等の内
部デバイスの初期設定、I/Oポート設定やプロセッサ
内または周辺デバイスの機能選択などを行うための基本
データが格納されている。この基本データ部分にはマイ
クロプロセッサが起動時(動作開始時)に初期アクセス
するアドレス領域である基本データ領域が割り当てられ
ており、電源が投入されてハードリセットが解除される
と、マイクロプロセッサは自動的に基本データを参照し
て初期設定を行うようになっている。
処理装置(プロセッサシステム)を備える各種の情報処
理装置においては、マイクロプロセッサにデータバスを
介して接続された所定の不揮発性メモリに、OS等の内
部デバイスの初期設定、I/Oポート設定やプロセッサ
内または周辺デバイスの機能選択などを行うための基本
データが格納されている。この基本データ部分にはマイ
クロプロセッサが起動時(動作開始時)に初期アクセス
するアドレス領域である基本データ領域が割り当てられ
ており、電源が投入されてハードリセットが解除される
と、マイクロプロセッサは自動的に基本データを参照し
て初期設定を行うようになっている。
【0003】基本データとしては、BIOSやOS等の
基本プログラムなどが含まれている。この基本データに
したがってプロセッサ及び周辺デバイスの初期設定が行
われて動作環境が整うと、情報処理装置に所定の動作を
させるためのアプリケーションプログラムなどが起動さ
れる。このような情報処理装置としては、コンピュータ
などの演算装置、プリンタや複写機などの画像処理装
置、カーナビなどの電気製品等、様々な装置がある。
基本プログラムなどが含まれている。この基本データに
したがってプロセッサ及び周辺デバイスの初期設定が行
われて動作環境が整うと、情報処理装置に所定の動作を
させるためのアプリケーションプログラムなどが起動さ
れる。このような情報処理装置としては、コンピュータ
などの演算装置、プリンタや複写機などの画像処理装
置、カーナビなどの電気製品等、様々な装置がある。
【0004】
【発明が解決しようとする課題】従来、上記した基本デ
ータを格納するメモリとして、EEPROMやワンタイ
ムROM、マスクROMなどの不揮発性メモリが多く使
用されている。ここで、これらの不揮発性メモリに格納
された基本データが破損されると、データの入出力など
の基本的な動作を行えなくなるので、マイクロプロセッ
サを含むシステム全体が動作できなくなる。これに対し
て、基本データが格納される不揮発性メモリをソケット
によって接続し、メモリを差し換えることによって基本
データを交換する方法や、半田付けされた不揮発性メモ
リをはずし、新たなメモリを再度半田付けする方法など
による基本データの入換え方法が用いられている。
ータを格納するメモリとして、EEPROMやワンタイ
ムROM、マスクROMなどの不揮発性メモリが多く使
用されている。ここで、これらの不揮発性メモリに格納
された基本データが破損されると、データの入出力など
の基本的な動作を行えなくなるので、マイクロプロセッ
サを含むシステム全体が動作できなくなる。これに対し
て、基本データが格納される不揮発性メモリをソケット
によって接続し、メモリを差し換えることによって基本
データを交換する方法や、半田付けされた不揮発性メモ
リをはずし、新たなメモリを再度半田付けする方法など
による基本データの入換え方法が用いられている。
【0005】しかしながら、上記のように基本データが
格納された不揮発性メモリの接続にソケットを用いる場
合には、ROM交換が比較的容易であるが、ソケットが
高価であるためにプロセッサシステムがコスト高とな
り、また、カーナビなど小型の情報処理装置では装置サ
イズの問題からソケットを採用できないという問題があ
る。一方、基本データ用不揮発性メモリを半田付けとし
た場合には、ソケットに比べて低コスト化が可能である
が、基本データ入換えのためのROM交換に多くの工数
を要するという問題がある。
格納された不揮発性メモリの接続にソケットを用いる場
合には、ROM交換が比較的容易であるが、ソケットが
高価であるためにプロセッサシステムがコスト高とな
り、また、カーナビなど小型の情報処理装置では装置サ
イズの問題からソケットを採用できないという問題があ
る。一方、基本データ用不揮発性メモリを半田付けとし
た場合には、ソケットに比べて低コスト化が可能である
が、基本データ入換えのためのROM交換に多くの工数
を要するという問題がある。
【0006】さらに、基本データは通常、アプリケーシ
ョンプログラム等を格納する大容量のメモリとは別に設
けられた小容量のメモリに格納されているが、近年の半
導体事情により、そのような小容量メモリが高価格化す
るとともに入手困難となっている。これに対して、アプ
リケーションプログラム用のメモリにフラッシュROM
などの書き換え可能な不揮発性メモリを用い、このメモ
リ上に基本データをも格納する方法がある。この場合、
基本データが破損したときにアプリケーションプログラ
ムを含むメモリ全体を交換することが必要となるので、
同様に基本データ入換えの困難性の問題を生じてしま
う。
ョンプログラム等を格納する大容量のメモリとは別に設
けられた小容量のメモリに格納されているが、近年の半
導体事情により、そのような小容量メモリが高価格化す
るとともに入手困難となっている。これに対して、アプ
リケーションプログラム用のメモリにフラッシュROM
などの書き換え可能な不揮発性メモリを用い、このメモ
リ上に基本データをも格納する方法がある。この場合、
基本データが破損したときにアプリケーションプログラ
ムを含むメモリ全体を交換することが必要となるので、
同様に基本データ入換えの困難性の問題を生じてしま
う。
【0007】このような問題に対して、特開平6−75
755号公報、及び特開平6−149562号公報に、
基本データの書き換えをせずに不揮発性メモリをそのま
まにし、別の不揮発性メモリに基本データをコピーして
使用する方法が記載されている。しかしながら、この方
法においては複数のメモリを平行して装置に実装しなく
てはならないので、装置がコスト高となってしまう。こ
れらの基本データ入換えについての問題は、基本データ
の破損時以外にも、基本データの変更やバージョンアッ
プなどにおいても同様に発生する。
755号公報、及び特開平6−149562号公報に、
基本データの書き換えをせずに不揮発性メモリをそのま
まにし、別の不揮発性メモリに基本データをコピーして
使用する方法が記載されている。しかしながら、この方
法においては複数のメモリを平行して装置に実装しなく
てはならないので、装置がコスト高となってしまう。こ
れらの基本データ入換えについての問題は、基本データ
の破損時以外にも、基本データの変更やバージョンアッ
プなどにおいても同様に発生する。
【0008】本発明は、以上の問題点に鑑みてなされた
ものであり、基本データの不揮発性メモリへの書込みが
容易化されたプロセッサシステムを有する情報処理装
置、書込みに用いられる基本データ書込み装置、それら
を備える基本データ書込みシステム、及び基本データ書
込み方法を提供することを目的とする。
ものであり、基本データの不揮発性メモリへの書込みが
容易化されたプロセッサシステムを有する情報処理装
置、書込みに用いられる基本データ書込み装置、それら
を備える基本データ書込みシステム、及び基本データ書
込み方法を提供することを目的とする。
【0009】
【課題を解決するための手段】このような目的を達成す
るために、本発明による情報処理装置は、第1データバ
スに接続されたマイクロプロセッサが第1基板上に搭載
されてなるプロセッサシステムを備える情報処理装置で
あって、プロセッサシステムは、第1基板上に第1デー
タバスに接続されて搭載され、マイクロプロセッサの起
動時に参照される基本データが格納される基本データ領
域が割り当てられる書込み可能な不揮発性メモリである
第1メモリと、第1基板上に設けられ、メモリへのアド
レス領域の設定に用いられる第1設定回路部と、第2基
板上に第2データバスが設けられた基本データ書込み装
置を着脱可能な状態で接続させるための第1接続部とを
有し、第1接続部は、第2データバスを第1データバス
に接続し、かつ、第2基板上に設けられた第2設定回路
部を第1設定回路部に接続してアドレス設定回路とする
ように構成されて、基本データ書込み装置を接続したと
きに、アドレス設定回路を用いて、第1メモリに割り当
てられるアドレス領域を所定のアドレス領域に設定する
とともに、第1メモリへの基本データの書込みを行うこ
とが可能となることを特徴とする。
るために、本発明による情報処理装置は、第1データバ
スに接続されたマイクロプロセッサが第1基板上に搭載
されてなるプロセッサシステムを備える情報処理装置で
あって、プロセッサシステムは、第1基板上に第1デー
タバスに接続されて搭載され、マイクロプロセッサの起
動時に参照される基本データが格納される基本データ領
域が割り当てられる書込み可能な不揮発性メモリである
第1メモリと、第1基板上に設けられ、メモリへのアド
レス領域の設定に用いられる第1設定回路部と、第2基
板上に第2データバスが設けられた基本データ書込み装
置を着脱可能な状態で接続させるための第1接続部とを
有し、第1接続部は、第2データバスを第1データバス
に接続し、かつ、第2基板上に設けられた第2設定回路
部を第1設定回路部に接続してアドレス設定回路とする
ように構成されて、基本データ書込み装置を接続したと
きに、アドレス設定回路を用いて、第1メモリに割り当
てられるアドレス領域を所定のアドレス領域に設定する
とともに、第1メモリへの基本データの書込みを行うこ
とが可能となることを特徴とする。
【0010】また、本発明による基本データ書込み装置
は、書込み可能な不揮発性メモリである第1メモリ及び
マイクロプロセッサが第1データバスに接続されて第1
基板上に搭載されてなり、情報処理装置に備えられたプ
ロセッサシステムに対して、基本データ領域が割り当て
られる第1メモリに、マイクロプロセッサの起動時に参
照される基本データを書き込むための基本データ書込み
装置であって、第2基板と、第2基板上に設けられた第
2データバスと、第2基板上に設けられ、メモリへのア
ドレス領域の設定に用いられる第2設定回路部と、プロ
セッサシステムに着脱可能な状態で接続するための第2
接続部とを有し、第2接続部は、第1データバスを第2
データバスに接続し、かつ、第1基板上に設けられた第
1設定回路部を第2設定回路部に接続してアドレス設定
回路とするように構成されて、プロセッサシステムに接
続したときに、アドレス設定回路を用いて、第1メモリ
に割り当てられるアドレス領域を所定のアドレス領域に
設定するとともに、第1メモリへの基本データの書込み
を行うことを可能とすることを特徴とする。
は、書込み可能な不揮発性メモリである第1メモリ及び
マイクロプロセッサが第1データバスに接続されて第1
基板上に搭載されてなり、情報処理装置に備えられたプ
ロセッサシステムに対して、基本データ領域が割り当て
られる第1メモリに、マイクロプロセッサの起動時に参
照される基本データを書き込むための基本データ書込み
装置であって、第2基板と、第2基板上に設けられた第
2データバスと、第2基板上に設けられ、メモリへのア
ドレス領域の設定に用いられる第2設定回路部と、プロ
セッサシステムに着脱可能な状態で接続するための第2
接続部とを有し、第2接続部は、第1データバスを第2
データバスに接続し、かつ、第1基板上に設けられた第
1設定回路部を第2設定回路部に接続してアドレス設定
回路とするように構成されて、プロセッサシステムに接
続したときに、アドレス設定回路を用いて、第1メモリ
に割り当てられるアドレス領域を所定のアドレス領域に
設定するとともに、第1メモリへの基本データの書込み
を行うことを可能とすることを特徴とする。
【0011】また、本発明による基本データ書込みシス
テムは、上記した情報処理装置と、上記した基本データ
書込み装置とを備える基本データ書込みシステムであっ
て、プロセッサシステムの第1接続部と、基本データ書
込み装置の第2接続部とが接続されて、第1設定回路部
及び第2設定回路部が接続されてなるアドレス設定回路
によるアドレス領域の設定と、第1メモリへの基本デー
タの書込みとを行うことが可能に構成されていることを
特徴とする。
テムは、上記した情報処理装置と、上記した基本データ
書込み装置とを備える基本データ書込みシステムであっ
て、プロセッサシステムの第1接続部と、基本データ書
込み装置の第2接続部とが接続されて、第1設定回路部
及び第2設定回路部が接続されてなるアドレス設定回路
によるアドレス領域の設定と、第1メモリへの基本デー
タの書込みとを行うことが可能に構成されていることを
特徴とする。
【0012】また、本発明による基本データ書込み方法
は、書込み可能な不揮発性メモリである第1メモリ及び
マイクロプロセッサが第1データバスに接続されて第1
基板上に搭載されてなり、情報処理装置に備えられたプ
ロセッサシステムに対して、基本データ領域が割り当て
られる第1メモリに、マイクロプロセッサの起動時に参
照される基本データを書き込むための基本データ書込み
方法であって、第2基板上に第2データバスが設けられ
プロセッサシステムに対して着脱可能な基本データ書込
み装置を、プロセッサシステムに接続して、第1データ
バス及び第2データバスを接続させるとともに、プロセ
ッサシステムに設けられた第1設定回路部、及び基本デ
ータ書込み装置に設けられた第2設定回路部を接続して
アドレス設定回路とする書込み装置接続ステップと、ア
ドレス設定回路を用いて、第1メモリを含む各メモリに
割り当てられるアドレス領域を所定のアドレス領域に設
定するアドレス設定ステップと、第1メモリへの基本デ
ータの書込みを行う基本データ書込みステップとを有す
ることを特徴とする。
は、書込み可能な不揮発性メモリである第1メモリ及び
マイクロプロセッサが第1データバスに接続されて第1
基板上に搭載されてなり、情報処理装置に備えられたプ
ロセッサシステムに対して、基本データ領域が割り当て
られる第1メモリに、マイクロプロセッサの起動時に参
照される基本データを書き込むための基本データ書込み
方法であって、第2基板上に第2データバスが設けられ
プロセッサシステムに対して着脱可能な基本データ書込
み装置を、プロセッサシステムに接続して、第1データ
バス及び第2データバスを接続させるとともに、プロセ
ッサシステムに設けられた第1設定回路部、及び基本デ
ータ書込み装置に設けられた第2設定回路部を接続して
アドレス設定回路とする書込み装置接続ステップと、ア
ドレス設定回路を用いて、第1メモリを含む各メモリに
割り当てられるアドレス領域を所定のアドレス領域に設
定するアドレス設定ステップと、第1メモリへの基本デ
ータの書込みを行う基本データ書込みステップとを有す
ることを特徴とする。
【0013】上記した各装置及びシステムでは、情報処
理装置のプロセッサシステムに対して、第2データバス
を有する基本データ書込み装置を接続することによって
第1メモリへの基本データ書込みを行う。このとき、基
本データ書込み装置を、第2データバスに接続させた所
定のメモリや別のマイクロプロセッサを設けるなどの構
成として、プロセッサシステム及び基本データ書込み装
置の接続時に書込みシステムとして起動可能とすること
によって、第1メモリの基本データが破損しているかま
たは基本データが書き込まれていない場合においても、
基本データ書込みを行うことが可能となる。また、第1
メモリに格納されている基本データに対して、新しい基
本データを書き込むバージョンアップも可能である。
理装置のプロセッサシステムに対して、第2データバス
を有する基本データ書込み装置を接続することによって
第1メモリへの基本データ書込みを行う。このとき、基
本データ書込み装置を、第2データバスに接続させた所
定のメモリや別のマイクロプロセッサを設けるなどの構
成として、プロセッサシステム及び基本データ書込み装
置の接続時に書込みシステムとして起動可能とすること
によって、第1メモリの基本データが破損しているかま
たは基本データが書き込まれていない場合においても、
基本データ書込みを行うことが可能となる。また、第1
メモリに格納されている基本データに対して、新しい基
本データを書き込むバージョンアップも可能である。
【0014】このように、プロセッサシステムに外部か
ら接続する基本データ書込み装置を用いることによっ
て、不揮発性メモリの交換が不要となるので、基本デー
タの修復やバージョンアップなどの書込み作業を容易に
行うことが可能となる。また、この基本データ書込み装
置は着脱可能であり、プロセッサシステムに複数のメモ
リを搭載させることもないので、メモリの実装数を最低
限に抑えて、プロセッサシステムを有する情報処理装置
を低価格化することができる。
ら接続する基本データ書込み装置を用いることによっ
て、不揮発性メモリの交換が不要となるので、基本デー
タの修復やバージョンアップなどの書込み作業を容易に
行うことが可能となる。また、この基本データ書込み装
置は着脱可能であり、プロセッサシステムに複数のメモ
リを搭載させることもないので、メモリの実装数を最低
限に抑えて、プロセッサシステムを有する情報処理装置
を低価格化することができる。
【0015】また、基本データ書込み時においては通常
の状態とは異なる各メモリへのアドレス領域設定が必要
となるが、本システムにおいては、プロセッサシステム
側の第1設定回路部及び基本データ書込み装置側の第2
設定回路部が接続されてなるアドレス設定回路によっ
て、このようなアドレス領域設定の制御を可能としてい
る。
の状態とは異なる各メモリへのアドレス領域設定が必要
となるが、本システムにおいては、プロセッサシステム
側の第1設定回路部及び基本データ書込み装置側の第2
設定回路部が接続されてなるアドレス設定回路によっ
て、このようなアドレス領域設定の制御を可能としてい
る。
【0016】なお、基本データが格納される第1メモリ
については、必ずしも単一のメモリである必要はなく、
複数のメモリから構成されていても良い。これは、後述
する第2メモリ等の他のメモリについても同様である。
また、プロセッサシステムの書込み可能な不揮発性の第
1メモリとしては、フラッシュROMを用いることが好
ましい。また、これ以外の書込み可能なROMについて
も上記した装置構成及び書き込み方法が適用可能であ
る。
については、必ずしも単一のメモリである必要はなく、
複数のメモリから構成されていても良い。これは、後述
する第2メモリ等の他のメモリについても同様である。
また、プロセッサシステムの書込み可能な不揮発性の第
1メモリとしては、フラッシュROMを用いることが好
ましい。また、これ以外の書込み可能なROMについて
も上記した装置構成及び書き込み方法が適用可能であ
る。
【0017】また、情報処理装置は、基本データ書込み
装置を接続したときに、アドレス設定回路を用いて、第
2基板上に第2データバスに接続されて搭載され、基本
データと、基本データの第1メモリへの書込みに用いる
書込みプログラムとが格納されている第2メモリに割り
当てられるアドレス領域を所定のアドレス領域に設定す
るとともに、第2メモリから第1メモリへの基本データ
の書込みを行うことが可能となることを特徴とする。
装置を接続したときに、アドレス設定回路を用いて、第
2基板上に第2データバスに接続されて搭載され、基本
データと、基本データの第1メモリへの書込みに用いる
書込みプログラムとが格納されている第2メモリに割り
当てられるアドレス領域を所定のアドレス領域に設定す
るとともに、第2メモリから第1メモリへの基本データ
の書込みを行うことが可能となることを特徴とする。
【0018】また、基本データ書込み装置は、第2基板
上に第2データバスに接続されて搭載され、基本データ
と、基本データの第1メモリへの書込みに用いる書込み
プログラムとが格納されている第2メモリを有し、プロ
セッサシステムに接続したときに、アドレス設定回路を
用いて、第2メモリに割り当てられるアドレス領域を所
定のアドレス領域に設定するとともに、第2メモリから
第1メモリへの基本データの書込みを行うことを可能と
することを特徴とする。
上に第2データバスに接続されて搭載され、基本データ
と、基本データの第1メモリへの書込みに用いる書込み
プログラムとが格納されている第2メモリを有し、プロ
セッサシステムに接続したときに、アドレス設定回路を
用いて、第2メモリに割り当てられるアドレス領域を所
定のアドレス領域に設定するとともに、第2メモリから
第1メモリへの基本データの書込みを行うことを可能と
することを特徴とする。
【0019】また、基本データ書込みシステムは、基本
データ書込み装置の第2基板上に第2データバスに接続
されて搭載された第2メモリに格納された書込みプログ
ラムを用いて、第2メモリに格納された基本データの第
1メモリへの書込みを行うとともに、アドレス設定回路
は、第2メモリに割り当てられるアドレス領域を所定の
アドレス領域に設定することを特徴とする。
データ書込み装置の第2基板上に第2データバスに接続
されて搭載された第2メモリに格納された書込みプログ
ラムを用いて、第2メモリに格納された基本データの第
1メモリへの書込みを行うとともに、アドレス設定回路
は、第2メモリに割り当てられるアドレス領域を所定の
アドレス領域に設定することを特徴とする。
【0020】また、基本データ書込み方法は、基本デー
タ書込み装置が、第2基板上に第2データバスに接続さ
れて搭載され、基本データと、基本データの第1メモリ
への書込みに用いる書込みプログラムとが格納されてい
る第2メモリを有し、アドレス設定ステップにおいて、
アドレス設定回路を用いて、第2メモリに割り当てられ
るアドレス領域を所定のアドレス領域に設定するととも
に、基本データ書込みステップにおいて、書込みプログ
ラムを用いて、第2メモリから第1メモリへの基本デー
タの書込みを行うことを特徴とする。
タ書込み装置が、第2基板上に第2データバスに接続さ
れて搭載され、基本データと、基本データの第1メモリ
への書込みに用いる書込みプログラムとが格納されてい
る第2メモリを有し、アドレス設定ステップにおいて、
アドレス設定回路を用いて、第2メモリに割り当てられ
るアドレス領域を所定のアドレス領域に設定するととも
に、基本データ書込みステップにおいて、書込みプログ
ラムを用いて、第2メモリから第1メモリへの基本デー
タの書込みを行うことを特徴とする。
【0021】このように、プロセッサシステム側の第1
メモリに対する第2メモリを基本データ書込み装置側に
設け、その両者のアドレス領域を適宜設定して書込みを
行うことによって、基本データ書込みに必要な工数の低
減や装置構成の簡単化を実現することができる。
メモリに対する第2メモリを基本データ書込み装置側に
設け、その両者のアドレス領域を適宜設定して書込みを
行うことによって、基本データ書込みに必要な工数の低
減や装置構成の簡単化を実現することができる。
【0022】ここで、基本データ書込み装置の第2メモ
リは、基本データと、書込みプログラムとがあらかじめ
格納されている不揮発性メモリであることが好ましい。
このとき、基本データ書込みの各工程を効率的に進める
ことができる。
リは、基本データと、書込みプログラムとがあらかじめ
格納されている不揮発性メモリであることが好ましい。
このとき、基本データ書込みの各工程を効率的に進める
ことができる。
【0023】さらに、情報処理装置は、第1設定回路部
が、第2設定回路部である第2選択回路部を接続してメ
モリ選択回路となる第1選択回路部であり、基本データ
書込み装置を接続したときに、メモリ選択回路を用い
て、第1メモリまたは第2メモリを選択または切り換え
て基本データ領域を割り当てることが可能となることを
特徴とする。
が、第2設定回路部である第2選択回路部を接続してメ
モリ選択回路となる第1選択回路部であり、基本データ
書込み装置を接続したときに、メモリ選択回路を用い
て、第1メモリまたは第2メモリを選択または切り換え
て基本データ領域を割り当てることが可能となることを
特徴とする。
【0024】さらに、基本データ書込み装置は、第2設
定回路部が、第1設定回路部である第1選択回路部を接
続してメモリ選択回路となる第2選択回路部であり、プ
ロセッサシステムに接続したときに、メモリ選択回路を
用いて、第1メモリまたは第2メモリを選択または切り
換えて基本データ領域を割り当てることを可能とするこ
とを特徴とする。
定回路部が、第1設定回路部である第1選択回路部を接
続してメモリ選択回路となる第2選択回路部であり、プ
ロセッサシステムに接続したときに、メモリ選択回路を
用いて、第1メモリまたは第2メモリを選択または切り
換えて基本データ領域を割り当てることを可能とするこ
とを特徴とする。
【0025】さらに、基本データ書込みシステムは、ア
ドレス設定回路が、第1設定回路部である第1選択回路
部及び第2設定回路部である第2選択回路部が接続され
てなり、第1メモリまたは第2メモリを選択または切り
換えて基本データ領域を割り当てるメモリ選択回路であ
ることを特徴とする。
ドレス設定回路が、第1設定回路部である第1選択回路
部及び第2設定回路部である第2選択回路部が接続され
てなり、第1メモリまたは第2メモリを選択または切り
換えて基本データ領域を割り当てるメモリ選択回路であ
ることを特徴とする。
【0026】また、上記のようにメモリ選択を行う場合
の基本データ書込み方法としては、アドレス設定ステッ
プは、基本データ領域を、アドレス設定回路であるメモ
リ選択回路を用いて、第1メモリから第2メモリに切り
換えて割り当てるメモリ切換ステップと、基本データ領
域を、メモリ選択回路を用いて、第2メモリから第1メ
モリに再度切り換えて割り当てるメモリ再切換ステップ
とを有することが好ましい。
の基本データ書込み方法としては、アドレス設定ステッ
プは、基本データ領域を、アドレス設定回路であるメモ
リ選択回路を用いて、第1メモリから第2メモリに切り
換えて割り当てるメモリ切換ステップと、基本データ領
域を、メモリ選択回路を用いて、第2メモリから第1メ
モリに再度切り換えて割り当てるメモリ再切換ステップ
とを有することが好ましい。
【0027】このように、基本データ領域を第1メモリ
及び第2メモリに切り換えて割り当てることによって、
第2メモリの基本データを参照することによるプロセッ
サシステム側のマイクロプロセッサの起動と、このマイ
クロプロセッサによる第2メモリから第1メモリへの基
本データの書込みを行うことが可能となる。
及び第2メモリに切り換えて割り当てることによって、
第2メモリの基本データを参照することによるプロセッ
サシステム側のマイクロプロセッサの起動と、このマイ
クロプロセッサによる第2メモリから第1メモリへの基
本データの書込みを行うことが可能となる。
【0028】このとき、基本データ書込み方法について
は、メモリ切換ステップ及びメモリ再切換ステップにお
いて、メモリ切換え及びメモリ再切換えをチップセレク
ト信号またはアウトプットイネーブル信号を用いて行う
ことが可能である。
は、メモリ切換ステップ及びメモリ再切換ステップにお
いて、メモリ切換え及びメモリ再切換えをチップセレク
ト信号またはアウトプットイネーブル信号を用いて行う
ことが可能である。
【0029】さらに、情報処理装置のプロセッサシステ
ムまたは基本データ書込み装置は、第1メモリに書き込
む基本データが一時的に格納される書込み用メモリを有
することを特徴とすることが好ましい。
ムまたは基本データ書込み装置は、第1メモリに書き込
む基本データが一時的に格納される書込み用メモリを有
することを特徴とすることが好ましい。
【0030】この場合、基本データ書込み方法について
は、基本データ書込みステップが、メモリ切換ステップ
実行後に書込みプログラムを第2メモリからプロセッサ
システムまたは基本データ書込み装置に設置された書込
み用メモリに転記するプログラム転記ステップと、書込
み用メモリに転記された書込みプログラムを起動するプ
ログラム起動ステップと、基本データを第2メモリから
書込み用メモリに転記する基本データ第1転記ステップ
と、メモリ再切換ステップ実行後に基本データを書込み
用メモリから第1メモリに転記する基本データ第2転記
ステップとを有することが好ましい。
は、基本データ書込みステップが、メモリ切換ステップ
実行後に書込みプログラムを第2メモリからプロセッサ
システムまたは基本データ書込み装置に設置された書込
み用メモリに転記するプログラム転記ステップと、書込
み用メモリに転記された書込みプログラムを起動するプ
ログラム起動ステップと、基本データを第2メモリから
書込み用メモリに転記する基本データ第1転記ステップ
と、メモリ再切換ステップ実行後に基本データを書込み
用メモリから第1メモリに転記する基本データ第2転記
ステップとを有することが好ましい。
【0031】このとき、書込み用メモリを介して基本デ
ータの全体を1度に転記して書き込むことが可能となる
ので、メモリ切換え及び再切換えを複数回繰り返す必要
がなくなるなど、基本データ書込みの効率をさらに高め
ることができる。
ータの全体を1度に転記して書き込むことが可能となる
ので、メモリ切換え及び再切換えを複数回繰り返す必要
がなくなるなど、基本データ書込みの効率をさらに高め
ることができる。
【0032】メモリへのアドレス領域の設定、及び基本
データの書込みの実行については、基本データ書込みシ
ステムは、アドレス設定回路によるアドレス領域の設
定、及び第1メモリへの基本データの書込みの少なくと
も一方をプロセッサシステム側のマイクロプロセッサに
よって制御する構成とすることがことが可能である。
データの書込みの実行については、基本データ書込みシ
ステムは、アドレス設定回路によるアドレス領域の設
定、及び第1メモリへの基本データの書込みの少なくと
も一方をプロセッサシステム側のマイクロプロセッサに
よって制御する構成とすることがことが可能である。
【0033】さらに、アドレス設定回路によるアドレス
領域の設定、及び第1メモリへの基本データの書込みの
少なくとも一方を基本データ書込み装置の第2基板上に
搭載された第2マイクロプロセッサによって制御する構
成とすることも可能である。
領域の設定、及び第1メモリへの基本データの書込みの
少なくとも一方を基本データ書込み装置の第2基板上に
搭載された第2マイクロプロセッサによって制御する構
成とすることも可能である。
【0034】あるいは、これらのプロセッサシステム側
のマイクロプロセッサと、基本データ書込み装置側の第
2マイクロプロセッサとの共同によって、メモリへのア
ドレス領域の設定、及び基本データの書込みを実行して
も良い。
のマイクロプロセッサと、基本データ書込み装置側の第
2マイクロプロセッサとの共同によって、メモリへのア
ドレス領域の設定、及び基本データの書込みを実行して
も良い。
【0035】すなわち、上記したようにプロセッサシス
テム側のマイクロプロセッサによってアドレス領域設定
及び基本データ書込みを制御しても良いが、基本データ
書込み装置は、第2基板上に搭載され、アドレス設定回
路によるアドレス領域の設定、及び基本データの転記の
少なくとも一方を制御する第2マイクロプロセッサを備
えることを特徴としても良い。
テム側のマイクロプロセッサによってアドレス領域設定
及び基本データ書込みを制御しても良いが、基本データ
書込み装置は、第2基板上に搭載され、アドレス設定回
路によるアドレス領域の設定、及び基本データの転記の
少なくとも一方を制御する第2マイクロプロセッサを備
えることを特徴としても良い。
【0036】このように第2マイクロプロセッサが設け
られた場合、基本データ書込み装置は、第2マイクロプ
ロセッサが、第2基板上に設けられた第3データバスに
接続され、第2基板上に第2データバス及び第3データ
バスに接続されて搭載され、基本データと、基本データ
の第1メモリへの書込みに用いる書込みプログラムとを
格納することが可能な2重ポートの第2メモリを有し、
プロセッサシステムに接続したときに、アドレス設定回
路を用いて、第2メモリに割り当てられるアドレス領域
を所定のアドレス領域に設定するとともに、第2メモリ
から第1メモリへの基本データの書込みを行うことを可
能とすることが可能である。
られた場合、基本データ書込み装置は、第2マイクロプ
ロセッサが、第2基板上に設けられた第3データバスに
接続され、第2基板上に第2データバス及び第3データ
バスに接続されて搭載され、基本データと、基本データ
の第1メモリへの書込みに用いる書込みプログラムとを
格納することが可能な2重ポートの第2メモリを有し、
プロセッサシステムに接続したときに、アドレス設定回
路を用いて、第2メモリに割り当てられるアドレス領域
を所定のアドレス領域に設定するとともに、第2メモリ
から第1メモリへの基本データの書込みを行うことを可
能とすることが可能である。
【0037】このとき、基本データ及び書込みプログラ
ムが格納される第2メモリは、第2データバスに接続さ
れた第1データバス側のマイクロプロセッサと、第3デ
ータバス側の第2マイクロプロセッサとの両方からアク
セスが可能である。例えば、プロセッサシステム側のマ
イクロプロセッサによる第2メモリから第1メモリへの
基本データの書込みに加えて、書込みに用いられる基本
データの第2マイクロプロセッサによる第2メモリへの
書込みやデータ更新が可能となる。
ムが格納される第2メモリは、第2データバスに接続さ
れた第1データバス側のマイクロプロセッサと、第3デ
ータバス側の第2マイクロプロセッサとの両方からアク
セスが可能である。例えば、プロセッサシステム側のマ
イクロプロセッサによる第2メモリから第1メモリへの
基本データの書込みに加えて、書込みに用いられる基本
データの第2マイクロプロセッサによる第2メモリへの
書込みやデータ更新が可能となる。
【0038】この場合の基本データ書込みについては、
基本データ書込み装置は、第2設定回路部が、第1設定
回路部である第1選択回路部を接続してメモリ選択回路
となる第2選択回路部であり、プロセッサシステムに接
続したときに、メモリ選択回路を用いて、第1メモリま
たは第2メモリを選択または切り換えて基本データ領域
を割り当てることを可能とすることが好ましい。
基本データ書込み装置は、第2設定回路部が、第1設定
回路部である第1選択回路部を接続してメモリ選択回路
となる第2選択回路部であり、プロセッサシステムに接
続したときに、メモリ選択回路を用いて、第1メモリま
たは第2メモリを選択または切り換えて基本データ領域
を割り当てることを可能とすることが好ましい。
【0039】また、第2マイクロプロセッサによる第2
メモリへの基本データの書込み及び更新を行う場合に
は、基本データ書込み装置は、第2基板上に第3データ
バスに接続されて搭載され、基本データと、基本データ
の第1メモリへの書込みに用いる書込みプログラムとが
格納されている第3メモリを有することが好ましい。こ
のとき、第3メモリ上の基本データ等を第2メモリ内の
基本データの更新や書込みに用いることができる。さら
に、第2マイクロプロセッサに接続されたコンピュータ
などの外部装置から、上記した第3メモリに基本データ
等を書き込む構成とすることも可能である。
メモリへの基本データの書込み及び更新を行う場合に
は、基本データ書込み装置は、第2基板上に第3データ
バスに接続されて搭載され、基本データと、基本データ
の第1メモリへの書込みに用いる書込みプログラムとが
格納されている第3メモリを有することが好ましい。こ
のとき、第3メモリ上の基本データ等を第2メモリ内の
基本データの更新や書込みに用いることができる。さら
に、第2マイクロプロセッサに接続されたコンピュータ
などの外部装置から、上記した第3メモリに基本データ
等を書き込む構成とすることも可能である。
【0040】また、第2マイクロプロセッサの接続につ
いて、基本データ書込み装置は、第2マイクロプロセッ
サが、第2データバスに接続されていることを特徴とす
ることも可能である。このように第2マイクロプロセッ
サを接続した場合には、第2マイクロプロセッサによっ
て第1メモリへの基本データの書込みを制御することが
可能となる。
いて、基本データ書込み装置は、第2マイクロプロセッ
サが、第2データバスに接続されていることを特徴とす
ることも可能である。このように第2マイクロプロセッ
サを接続した場合には、第2マイクロプロセッサによっ
て第1メモリへの基本データの書込みを制御することが
可能となる。
【0041】この場合、基本データ書込みシステムは、
アドレス設定回路が、第1メモリ及び第2メモリにそれ
ぞれ異なるアドレス領域を設定することが好ましい。ま
た、基本データ書込み方法は、アドレス設定ステップに
おいて、第1メモリ及び第2メモリにそれぞれ異なるア
ドレス領域を設定することが好ましい。このとき、第2
マイクロプロセッサは第1メモリ及び第2メモリの両方
にアクセスすることが可能であるので、基本データの書
込みを効率的に実行することが可能である。
アドレス設定回路が、第1メモリ及び第2メモリにそれ
ぞれ異なるアドレス領域を設定することが好ましい。ま
た、基本データ書込み方法は、アドレス設定ステップに
おいて、第1メモリ及び第2メモリにそれぞれ異なるア
ドレス領域を設定することが好ましい。このとき、第2
マイクロプロセッサは第1メモリ及び第2メモリの両方
にアクセスすることが可能であるので、基本データの書
込みを効率的に実行することが可能である。
【0042】また、上記の場合、プロセッサシステム側
のマイクロプロセッサ及び基本データ書込み装置側の第
2マイクロプロセッサの、第1データバス及び第2デー
タバスに対する占有権を設定することが必要である。
のマイクロプロセッサ及び基本データ書込み装置側の第
2マイクロプロセッサの、第1データバス及び第2デー
タバスに対する占有権を設定することが必要である。
【0043】これに対して、情報処理装置のプロセッサ
システムは、マイクロプロセッサを第1データバスから
切り離す切離手段を有する構成とすることが可能であ
る。または、基本データ書込み装置は、プロセッサシス
テムに接続したときに、第2マイクロプロセッサが、バ
スアービトレーション機能を用いてマイクロプロセッサ
の第1データバスに対するバス権を制御する構成とする
ことが可能である。また、これ以外のバス権制御方法を
用いても良い。
システムは、マイクロプロセッサを第1データバスから
切り離す切離手段を有する構成とすることが可能であ
る。または、基本データ書込み装置は、プロセッサシス
テムに接続したときに、第2マイクロプロセッサが、バ
スアービトレーション機能を用いてマイクロプロセッサ
の第1データバスに対するバス権を制御する構成とする
ことが可能である。また、これ以外のバス権制御方法を
用いても良い。
【0044】また、情報処理装置は、プロセッサシステ
ムが、第1接続部を介して基本データ書込み装置が接続
されていることを検知するための第1接続検知回路部を
有することを特徴としても良い。
ムが、第1接続部を介して基本データ書込み装置が接続
されていることを検知するための第1接続検知回路部を
有することを特徴としても良い。
【0045】また、基本データ書込み装置は、第2接続
部を介してプロセッサシステムが接続されていることを
検知するための第2接続検知回路部を有することを特徴
としても良い。
部を介してプロセッサシステムが接続されていることを
検知するための第2接続検知回路部を有することを特徴
としても良い。
【0046】また、基本データ書込みシステムは、プロ
セッサシステムに設けられた第1接続検知回路部と、基
本データ書込み装置に設けられた第2接続検知回路部と
が接続されてなり、第1接続部及び第2接続部によって
プロセッサシステム及び基本データ書込み装置が接続さ
れていることを検知する接続検知回路を有することを特
徴としても良い。
セッサシステムに設けられた第1接続検知回路部と、基
本データ書込み装置に設けられた第2接続検知回路部と
が接続されてなり、第1接続部及び第2接続部によって
プロセッサシステム及び基本データ書込み装置が接続さ
れていることを検知する接続検知回路を有することを特
徴としても良い。
【0047】また、基本データ書込み方法は、書込み装
置接続ステップにおいて、接続検知回路によって基本デ
ータ書込み装置のプロセッサシステムへの接続を検知す
ることを特徴としても良い。
置接続ステップにおいて、接続検知回路によって基本デ
ータ書込み装置のプロセッサシステムへの接続を検知す
ることを特徴としても良い。
【0048】このように、基本データ書込み装置が接続
されたことの検知が可能なように構成することによっ
て、接続検知を利用して基本データ書込みまたはその準
備の工程を開始したり、プロセッサシステムまたは基本
データ書込み装置の各部に対して必要な設定を開始する
ことが可能となる。
されたことの検知が可能なように構成することによっ
て、接続検知を利用して基本データ書込みまたはその準
備の工程を開始したり、プロセッサシステムまたは基本
データ書込み装置の各部に対して必要な設定を開始する
ことが可能となる。
【0049】例えば、基本データ書込みシステムは、ア
ドレス設定回路が、接続検知回路からの接続検知信号に
基づいてアドレス領域の設定を自動的に行うように構成
されていることを特徴としても良い。また、基本データ
書込み方法は、アドレス設定ステップにおいて、書込み
装置接続ステップでの接続検知回路による接続検知に基
づいてアドレス領域の設定を自動的に行うことを特徴と
しても良い。
ドレス設定回路が、接続検知回路からの接続検知信号に
基づいてアドレス領域の設定を自動的に行うように構成
されていることを特徴としても良い。また、基本データ
書込み方法は、アドレス設定ステップにおいて、書込み
装置接続ステップでの接続検知回路による接続検知に基
づいてアドレス領域の設定を自動的に行うことを特徴と
しても良い。
【0050】このとき、基本データ書込み装置を情報処
理装置のプロセッサシステムに対して接続すると、自動
的にメモリ切換えなどのアドレス領域設定による基本デ
ータ書込みの準備が開始されるので、基本データ書込み
の工程に要する時間を短縮することができる。また、こ
のような接続検知は、例えば第2マイクロプロセッサが
設けられている場合におけるプロセッサシステム側のマ
イクロプロセッサの第1データバスからの切離しなどに
も利用することが可能である。
理装置のプロセッサシステムに対して接続すると、自動
的にメモリ切換えなどのアドレス領域設定による基本デ
ータ書込みの準備が開始されるので、基本データ書込み
の工程に要する時間を短縮することができる。また、こ
のような接続検知は、例えば第2マイクロプロセッサが
設けられている場合におけるプロセッサシステム側のマ
イクロプロセッサの第1データバスからの切離しなどに
も利用することが可能である。
【0051】また、基本データ書込みシステムは、アド
レス設定回路が、外部からアドレス設定指示信号を入力
可能なように構成されていることを特徴としても良い。
また、基本データ書込み方法は、アドレス設定ステップ
において、外部からアドレス設定回路に入力されたアド
レス設定指示信号に基づいてアドレス領域の設定を行う
ことを特徴としても良い。
レス設定回路が、外部からアドレス設定指示信号を入力
可能なように構成されていることを特徴としても良い。
また、基本データ書込み方法は、アドレス設定ステップ
において、外部からアドレス設定回路に入力されたアド
レス設定指示信号に基づいてアドレス領域の設定を行う
ことを特徴としても良い。
【0052】この場合には、基本データ書込みを実行す
る操作者の判断によって適宜アドレス設定を行うことが
可能となる。この場合さらに、基本データ書込みシステ
ムは、アドレス設定指示信号を出力してアドレス設定回
路に対してアドレス領域の設定を指示するアドレス設定
指示手段を備える構成としても良い。アドレス設定指示
手段としては、スイッチが設けられたコントロールパネ
ルなどがある。
る操作者の判断によって適宜アドレス設定を行うことが
可能となる。この場合さらに、基本データ書込みシステ
ムは、アドレス設定指示信号を出力してアドレス設定回
路に対してアドレス領域の設定を指示するアドレス設定
指示手段を備える構成としても良い。アドレス設定指示
手段としては、スイッチが設けられたコントロールパネ
ルなどがある。
【0053】さらに、基本データ書込みシステムは、ア
ドレス設定回路が、所定のタイミングでアドレス領域の
設定を自動的に行うためのタイマを有することを特徴と
しても良い。また、基本データ書込み方法は、アドレス
設定ステップにおいて、アドレス設定回路に設けられた
タイマを用いて所定のタイミングでアドレス領域の設定
を自動的に行うことを特徴としても良い。
ドレス設定回路が、所定のタイミングでアドレス領域の
設定を自動的に行うためのタイマを有することを特徴と
しても良い。また、基本データ書込み方法は、アドレス
設定ステップにおいて、アドレス設定回路に設けられた
タイマを用いて所定のタイミングでアドレス領域の設定
を自動的に行うことを特徴としても良い。
【0054】例えば、基本データ書込みに必要な工程を
終えた時点でアドレス領域設定を元の設定に戻すように
タイマをセットしておけば、書込み終了後、自動的に通
常の状態でプロセッサシステムを起動可能な状態に戻す
ことができる。
終えた時点でアドレス領域設定を元の設定に戻すように
タイマをセットしておけば、書込み終了後、自動的に通
常の状態でプロセッサシステムを起動可能な状態に戻す
ことができる。
【0055】さらに、基本データ書込みシステムは、第
1メモリへの基本データの書込みが終了したことを通知
するための終了通知手段を有することを特徴としても良
い。また、基本データ書込み方法は、書込み装置接続ス
テップ、アドレス設定ステップ、及び基本データ書込み
ステップの全ステップが終了したことを通知する終了通
知ステップを有することを特徴としても良い。
1メモリへの基本データの書込みが終了したことを通知
するための終了通知手段を有することを特徴としても良
い。また、基本データ書込み方法は、書込み装置接続ス
テップ、アドレス設定ステップ、及び基本データ書込み
ステップの全ステップが終了したことを通知する終了通
知ステップを有することを特徴としても良い。
【0056】通知には例えば終了を示すように点灯する
LEDなどを用いることができるが、これによって、外
部装置または操作者に対して終了を通知して、通常の状
態でプロセッサシステムを起動可能になったことを知ら
せることができる。
LEDなどを用いることができるが、これによって、外
部装置または操作者に対して終了を通知して、通常の状
態でプロセッサシステムを起動可能になったことを知ら
せることができる。
【0057】
【発明の実施の形態】以下、図面とともに本発明による
情報処理装置、基本データ書込み装置、基本データ書込
みシステム、及び基本データ書込み方法の好適な実施形
態について詳細に説明する。なお、図面の説明において
は同一要素には同一符号を付し、重複する説明を省略す
る。また、図面の寸法比率は、説明のものと必ずしも一
致していない。
情報処理装置、基本データ書込み装置、基本データ書込
みシステム、及び基本データ書込み方法の好適な実施形
態について詳細に説明する。なお、図面の説明において
は同一要素には同一符号を付し、重複する説明を省略す
る。また、図面の寸法比率は、説明のものと必ずしも一
致していない。
【0058】図1は、本発明による情報処理装置、基本
データ書込み装置、及びそれらによって構成される基本
データ書込みシステムの第1の実施形態の構成について
示す模式図である。コンピュータやコピー機、カーナビ
などの情報処理装置Aは、マイクロプロセッサ10(以
下、CPU10、または第1CPU10という)を含む
プロセッサシステム1を有して構成されている。なお、
図1においては、情報処理装置A及び基本データ書込み
装置2からなる基本データ書込みシステムについては、
情報処理装置Aのプロセッサシステム1に対して基本デ
ータ書込み装置2を接続していない状態で示している。
データ書込み装置、及びそれらによって構成される基本
データ書込みシステムの第1の実施形態の構成について
示す模式図である。コンピュータやコピー機、カーナビ
などの情報処理装置Aは、マイクロプロセッサ10(以
下、CPU10、または第1CPU10という)を含む
プロセッサシステム1を有して構成されている。なお、
図1においては、情報処理装置A及び基本データ書込み
装置2からなる基本データ書込みシステムについては、
情報処理装置Aのプロセッサシステム1に対して基本デ
ータ書込み装置2を接続していない状態で示している。
【0059】プロセッサシステム1は、第1データバス
及びアドレスバスを含む第1基板1a上の第1バス12
と、第1バス12に接続されて第1基板1a上に搭載さ
れたCPU10、及び書込み可能な不揮発性の第1メモ
リである第1不揮発性メモリ11(以下、第1ROM1
1という)とを有して構成されている。この第1ROM
11は、好ましくはフラッシュROMからなる。第1R
OM11には、CPU10の通常の動作状態において
は、CPU10の起動時に初期アクセスされるアドレス
領域である基本データ領域が割り当てられており、基本
データ領域には、CPU10及びその周辺デバイスを初
期設定するためのBIOSなどの基本プログラムを含む
基本データが格納されている。さらに、本実施形態にお
けるプロセッサシステム1には、メモリのアドレス領域
設定のための第1設定回路部として、メモリ選択に用い
られる第1選択回路部13が設けられている。
及びアドレスバスを含む第1基板1a上の第1バス12
と、第1バス12に接続されて第1基板1a上に搭載さ
れたCPU10、及び書込み可能な不揮発性の第1メモ
リである第1不揮発性メモリ11(以下、第1ROM1
1という)とを有して構成されている。この第1ROM
11は、好ましくはフラッシュROMからなる。第1R
OM11には、CPU10の通常の動作状態において
は、CPU10の起動時に初期アクセスされるアドレス
領域である基本データ領域が割り当てられており、基本
データ領域には、CPU10及びその周辺デバイスを初
期設定するためのBIOSなどの基本プログラムを含む
基本データが格納されている。さらに、本実施形態にお
けるプロセッサシステム1には、メモリのアドレス領域
設定のための第1設定回路部として、メモリ選択に用い
られる第1選択回路部13が設けられている。
【0060】基本データ書込み装置2は、上記した情報
処理装置Aのプロセッサシステム1における第1ROM
11に対して基本データを書き込むために用いられるも
のであり、プロセッサシステム1に対して着脱可能なよ
うに構成されている。基本データ書込み装置2は、第2
データバス及びアドレスバスを含む第2基板2a上の第
2バス22と、第2バス22に接続されて第2基板2a
上に搭載された第2メモリである第2不揮発性メモリ2
1(以下、第2ROM21という)とを有して構成され
ている。第2ROM21には、第1ROM11の基本デ
ータ領域に書き込むための基本データと、基本データの
書込みに用いる書込みプログラムとが格納されている。
さらに、基本データ書込み装置2には、メモリのアドレ
ス領域設定のための第2設定回路部として、メモリ選択
に用いられる第2選択回路部23が設けられている。
処理装置Aのプロセッサシステム1における第1ROM
11に対して基本データを書き込むために用いられるも
のであり、プロセッサシステム1に対して着脱可能なよ
うに構成されている。基本データ書込み装置2は、第2
データバス及びアドレスバスを含む第2基板2a上の第
2バス22と、第2バス22に接続されて第2基板2a
上に搭載された第2メモリである第2不揮発性メモリ2
1(以下、第2ROM21という)とを有して構成され
ている。第2ROM21には、第1ROM11の基本デ
ータ領域に書き込むための基本データと、基本データの
書込みに用いる書込みプログラムとが格納されている。
さらに、基本データ書込み装置2には、メモリのアドレ
ス領域設定のための第2設定回路部として、メモリ選択
に用いられる第2選択回路部23が設けられている。
【0061】情報処理装置Aのプロセッサシステム1、
及び基本データ書込み装置2には、それぞれ互いに接続
可能な所定のコネクタなどの第1接続部14、及び第2
接続部24が設置されている。この第1接続部14及び
第2接続部24によってプロセッサシステム1及び基本
データ書込み装置2を接続すると、第1バス12及び第
2バス22が互いに接続されて、CPU10、第1RO
M11、及び第2ROM21が接続されたデータバス及
びアドレスバスを含むバスが構成される。なお、このと
き、第1データバス及び第2データバスとしてビット数
などの構成の異なるデータバス同士を接続することも可
能である。
及び基本データ書込み装置2には、それぞれ互いに接続
可能な所定のコネクタなどの第1接続部14、及び第2
接続部24が設置されている。この第1接続部14及び
第2接続部24によってプロセッサシステム1及び基本
データ書込み装置2を接続すると、第1バス12及び第
2バス22が互いに接続されて、CPU10、第1RO
M11、及び第2ROM21が接続されたデータバス及
びアドレスバスを含むバスが構成される。なお、このと
き、第1データバス及び第2データバスとしてビット数
などの構成の異なるデータバス同士を接続することも可
能である。
【0062】また、第1選択回路部13及び第2選択回
路部23が互いに接続されて、第1ROM11または第
2ROM21を選択してCPU10の起動時に初期アク
セスされる基本データ領域を割り当てまたは切り換える
ためのメモリ選択回路が構成される。
路部23が互いに接続されて、第1ROM11または第
2ROM21を選択してCPU10の起動時に初期アク
セスされる基本データ領域を割り当てまたは切り換える
ためのメモリ選択回路が構成される。
【0063】このように、情報処理装置Aのプロセッサ
システム1と基本データ書込み装置2とを接続すること
によって、第1ROM11に基本データを書き込むこと
が可能な基本データ書込みシステムが構成される。すな
わち、第1選択回路部13及び第2選択回路部23から
なるメモリ選択回路を用いてROM11、21のいずれ
かを選択または切り換えることによって、後述するよう
にCPU10の起動時に参照される基本データ領域の切
換え、及び基本データの読込み、書込み先アドレスを適
宜設定することができる。これによって、第2ROM2
1に格納されている書込みプログラムを用いて、第2R
OM21に格納されている基本データを第1ROM11
の基本データ領域に書き込むことが可能となる。
システム1と基本データ書込み装置2とを接続すること
によって、第1ROM11に基本データを書き込むこと
が可能な基本データ書込みシステムが構成される。すな
わち、第1選択回路部13及び第2選択回路部23から
なるメモリ選択回路を用いてROM11、21のいずれ
かを選択または切り換えることによって、後述するよう
にCPU10の起動時に参照される基本データ領域の切
換え、及び基本データの読込み、書込み先アドレスを適
宜設定することができる。これによって、第2ROM2
1に格納されている書込みプログラムを用いて、第2R
OM21に格納されている基本データを第1ROM11
の基本データ領域に書き込むことが可能となる。
【0064】プロセッサシステム1上の第1ROM11
には、基本データ以外のアプリケーションプログラムに
ついても一部または全部が同一の第1ROM11上に格
納されていても良い。ただし、第1ROM11は、基本
データのみを格納するものであっても同様に本発明によ
る装置及び方法を適用することが可能である。また、基
本データ書込み実行時に既に古い基本データが第1RO
M11に格納されていても良く、あるいは、基本データ
が一部破損しているか全く書き込まれていない状態であ
っても良い。
には、基本データ以外のアプリケーションプログラムに
ついても一部または全部が同一の第1ROM11上に格
納されていても良い。ただし、第1ROM11は、基本
データのみを格納するものであっても同様に本発明によ
る装置及び方法を適用することが可能である。また、基
本データ書込み実行時に既に古い基本データが第1RO
M11に格納されていても良く、あるいは、基本データ
が一部破損しているか全く書き込まれていない状態であ
っても良い。
【0065】図2は、図1に示した第1の実施形態に基
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第1の実施例における具体的な回路
構成を示す図である。なお、以下に示す各実施例の構成
図においては、プロセッサシステム1及び基本データ書
込み装置2を、接続部14、24によって互いに接続さ
れた書込み実行時の状態によって示す。
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第1の実施例における具体的な回路
構成を示す図である。なお、以下に示す各実施例の構成
図においては、プロセッサシステム1及び基本データ書
込み装置2を、接続部14、24によって互いに接続さ
れた書込み実行時の状態によって示す。
【0066】第1ROM11及び第2ROM21に対す
る基本データ領域などのアドレス領域割り当ての設定ま
たは切換えの方法としては、具体的には、デバイスを選
択するためのチップセレクト信号(以下、CS信号とい
う)を用いる方法や、デバイスに設けられたアウトプッ
トイネーブル信号(以下、OE信号という)を用いる方
法などがある。図2の実施例における第1選択回路部1
3及び第2選択回路部23からなるメモリ選択回路は、
OE信号を用いてメモリ選択及び切換えを行う構成とな
っている。
る基本データ領域などのアドレス領域割り当ての設定ま
たは切換えの方法としては、具体的には、デバイスを選
択するためのチップセレクト信号(以下、CS信号とい
う)を用いる方法や、デバイスに設けられたアウトプッ
トイネーブル信号(以下、OE信号という)を用いる方
法などがある。図2の実施例における第1選択回路部1
3及び第2選択回路部23からなるメモリ選択回路は、
OE信号を用いてメモリ選択及び切換えを行う構成とな
っている。
【0067】メモリ選択回路は、OR回路131a及び
NOT回路131bを含んで、第1基板1a上の第1選
択回路部13に回路の主要部分が形成されており、第2
選択回路部23は、第2ROM21のCS-端子及びO
E-端子に接続される配線のみからなる。また、本実施
例においては、第1基板1a上に設けられた第1接続検
知回路部16及び第2基板2a上に設けられた第2接続
検知回路部26からなる接続検知回路が設置されてい
る。この接続検知回路は、基本データ書込み装置2がプ
ロセッサシステム1に接続されたことを検知するための
ものである。ここで、A-端子とは、Aの反転入出力端
子を示すものとする。
NOT回路131bを含んで、第1基板1a上の第1選
択回路部13に回路の主要部分が形成されており、第2
選択回路部23は、第2ROM21のCS-端子及びO
E-端子に接続される配線のみからなる。また、本実施
例においては、第1基板1a上に設けられた第1接続検
知回路部16及び第2基板2a上に設けられた第2接続
検知回路部26からなる接続検知回路が設置されてい
る。この接続検知回路は、基本データ書込み装置2がプ
ロセッサシステム1に接続されたことを検知するための
ものである。ここで、A-端子とは、Aの反転入出力端
子を示すものとする。
【0068】また、この基本データ書込みシステムにお
いては、プロセッサシステム1の第1基板1a上に、S
RAMまたはDRAMなどの揮発性メモリ15(以下、
RAM15という)が第1バス12に接続されて設置さ
れている。このRAM15は、基本データの書込みに使
用される書込み用メモリである。また、基本データ書込
み装置2にはLED27が設置されている。このLED
27はプロセッサシステム1のCPU10のI/Oポー
トに接続されて、基本データの書込みが終了したことを
通知するための終了通知手段を構成している。なお、書
込み用メモリのRAMについては、基本データ書込み装
置2の第2基板2a上に第2バス22に接続されて設置
されたものを用いても良い。
いては、プロセッサシステム1の第1基板1a上に、S
RAMまたはDRAMなどの揮発性メモリ15(以下、
RAM15という)が第1バス12に接続されて設置さ
れている。このRAM15は、基本データの書込みに使
用される書込み用メモリである。また、基本データ書込
み装置2にはLED27が設置されている。このLED
27はプロセッサシステム1のCPU10のI/Oポー
トに接続されて、基本データの書込みが終了したことを
通知するための終了通知手段を構成している。なお、書
込み用メモリのRAMについては、基本データ書込み装
置2の第2基板2a上に第2バス22に接続されて設置
されたものを用いても良い。
【0069】上記したメモリ選択回路及び接続検知回路
による第1ROM11及び第2ROM21の選択及び切
換えについて説明する。
による第1ROM11及び第2ROM21の選択及び切
換えについて説明する。
【0070】CPU10のCS-端子からのCS信号は
Lレベルであるが、この信号は第1ROM11及び第2
ROM21のCS-端子の両方にそのまま入力されてお
り、したがって、CS信号によってはROM11、21
の一方の選択は行われない。一方、OR回路131aに
はCPU10のI/Oポートからの信号と、接続検知回
路からの信号とが入力されている。そして、その出力は
2つに分岐されて、一方はNOT回路131bによって
反転されて第1ROM11のOE-端子に、また、他方
は反転されずにそのまま第2ROM21のOE-端子に
入力されている。したがって、OR回路131aからの
OE信号レベルを設定または変更することによって、基
本データ領域が割り当てられるROMとして第1ROM
11または第2ROM21を選択または切り換えること
ができる。
Lレベルであるが、この信号は第1ROM11及び第2
ROM21のCS-端子の両方にそのまま入力されてお
り、したがって、CS信号によってはROM11、21
の一方の選択は行われない。一方、OR回路131aに
はCPU10のI/Oポートからの信号と、接続検知回
路からの信号とが入力されている。そして、その出力は
2つに分岐されて、一方はNOT回路131bによって
反転されて第1ROM11のOE-端子に、また、他方
は反転されずにそのまま第2ROM21のOE-端子に
入力されている。したがって、OR回路131aからの
OE信号レベルを設定または変更することによって、基
本データ領域が割り当てられるROMとして第1ROM
11または第2ROM21を選択または切り換えること
ができる。
【0071】接続検知回路のプロセッサシステム1側の
部分である第1接続検知回路部16には、基本データ書
込み装置2を接続していない状態では図示のように、信
号レベルがHレベルとなる所定の電圧が抵抗を介して供
給されている。この信号は、CPU10のI/Oポート
にも入力されている。一方、基本データ書込み装置2側
の第2接続検知回路部26は、信号レベルがLレベル
(GNDレベル)となるように接地されている。ここ
で、プロセッサシステム1に基本データ書込み装置2を
接続すると、第1接続検知回路部16での信号レベルが
第2接続検知回路部26と同様にLレベルとなり、この
信号レベル変化によって、基本データ書込み装置2が接
続されたことを検知することができる。
部分である第1接続検知回路部16には、基本データ書
込み装置2を接続していない状態では図示のように、信
号レベルがHレベルとなる所定の電圧が抵抗を介して供
給されている。この信号は、CPU10のI/Oポート
にも入力されている。一方、基本データ書込み装置2側
の第2接続検知回路部26は、信号レベルがLレベル
(GNDレベル)となるように接地されている。ここ
で、プロセッサシステム1に基本データ書込み装置2を
接続すると、第1接続検知回路部16での信号レベルが
第2接続検知回路部26と同様にLレベルとなり、この
信号レベル変化によって、基本データ書込み装置2が接
続されたことを検知することができる。
【0072】図2に示した情報処理装置Aのプロセッサ
システム1及び基本データ書込み装置2からなる基本デ
ータ書込みシステムにおける基本データ書込み方法につ
いて、その具体例を挙げて説明する。図3は、図2に示
した基本データ書込みシステムにおける基本データ書込
み方法の一実施例を示すフローチャートである。
システム1及び基本データ書込み装置2からなる基本デ
ータ書込みシステムにおける基本データ書込み方法につ
いて、その具体例を挙げて説明する。図3は、図2に示
した基本データ書込みシステムにおける基本データ書込
み方法の一実施例を示すフローチャートである。
【0073】プロセッサシステム1に設けられている第
1選択回路部13のOR回路131aの2つの入力端子
は、一方にはCPU10のI/Oポートからの出力が、
他方には第1接続検知回路部16が接続されている。基
本データ書込み開始前においては、CPU10のI/O
ポートからはLレベル、第1接続検知回路部16からは
Hレベルがそれぞれ入力されている。このとき、OR回
路131aのHレベル出力をNOT回路131bを介し
て第1ROM11のOE-端子に入力することによっ
て、初期アクセスされて起動時に参照される基本データ
が読み出される基本データ領域が第1ROM11に割り
当てられる。
1選択回路部13のOR回路131aの2つの入力端子
は、一方にはCPU10のI/Oポートからの出力が、
他方には第1接続検知回路部16が接続されている。基
本データ書込み開始前においては、CPU10のI/O
ポートからはLレベル、第1接続検知回路部16からは
Hレベルがそれぞれ入力されている。このとき、OR回
路131aのHレベル出力をNOT回路131bを介し
て第1ROM11のOE-端子に入力することによっ
て、初期アクセスされて起動時に参照される基本データ
が読み出される基本データ領域が第1ROM11に割り
当てられる。
【0074】基本データ書込みが開始されると(ステッ
プS100)、まず、情報処理装置Aのプロセッサシス
テム1側の第1接続部14に基本データ書込み装置2側
の第2接続部24が接続されることによって、プロセッ
サシステム1及び基本データ書込み装置2が接続される
(ステップS101)。このとき、Hレベルとなってい
た第1接続検知回路部16の信号レベルが、接地されて
いる第2接続検知回路部26に接続されることによって
Lレベルとなり、基本データ書込み装置2が接続された
ことが検知される。
プS100)、まず、情報処理装置Aのプロセッサシス
テム1側の第1接続部14に基本データ書込み装置2側
の第2接続部24が接続されることによって、プロセッ
サシステム1及び基本データ書込み装置2が接続される
(ステップS101)。このとき、Hレベルとなってい
た第1接続検知回路部16の信号レベルが、接地されて
いる第2接続検知回路部26に接続されることによって
Lレベルとなり、基本データ書込み装置2が接続された
ことが検知される。
【0075】次に、上記した接続検知回路による基本デ
ータ書込み装置2の接続検知に基づいて、基本データ領
域の割り当てを第1ROM11から第2ROM21へと
切り換えるアドレス領域設定が行われる(ステップS1
02)。このメモリ切換えは、ハード回路によって自動
的に行われる。すなわち、基本データ書込み装置2の接
続が検知されたことを示すLレベル信号は、CPU10
のI/Oポートに入力されるとともに、第1選択回路部
13のOR回路131aの一方の入力端子に入力され
る。このとき、OR回路131aからの出力信号レベル
がLレベルに反転するので、第1ROM11にかわって
第2ROM21に基本データ領域が割り当てられる。
ータ書込み装置2の接続検知に基づいて、基本データ領
域の割り当てを第1ROM11から第2ROM21へと
切り換えるアドレス領域設定が行われる(ステップS1
02)。このメモリ切換えは、ハード回路によって自動
的に行われる。すなわち、基本データ書込み装置2の接
続が検知されたことを示すLレベル信号は、CPU10
のI/Oポートに入力されるとともに、第1選択回路部
13のOR回路131aの一方の入力端子に入力され
る。このとき、OR回路131aからの出力信号レベル
がLレベルに反転するので、第1ROM11にかわって
第2ROM21に基本データ領域が割り当てられる。
【0076】この状態で電源を投入しシステムを起動す
ると、CPU10は第2ROM21に対して初期アクセ
スして第2ROM21に格納された基本データを読み出
し、この基本データに基づいてCPU10等の初期設定
が行われる(ステップS103)。これによって、基本
データ書込み装置2が接続されたプロセッサシステム1
は、第1ROM11における基本データの格納の有無、
または基本データの破損状態等にかかわらず、第2RO
M21を用いて正常に動作可能な状態で起動される。
ると、CPU10は第2ROM21に対して初期アクセ
スして第2ROM21に格納された基本データを読み出
し、この基本データに基づいてCPU10等の初期設定
が行われる(ステップS103)。これによって、基本
データ書込み装置2が接続されたプロセッサシステム1
は、第1ROM11における基本データの格納の有無、
または基本データの破損状態等にかかわらず、第2RO
M21を用いて正常に動作可能な状態で起動される。
【0077】プロセッサシステム1が正常に起動される
と、基本データ書込みに用いるプログラムとして第2R
OM21に格納されている書込みプログラムが、プロセ
ッサシステム1の書込み用メモリであるRAM15に転
記される(ステップS104)。続いて、RAM15に
転記された書込みプログラムが起動されて、基本データ
書込みが開始される(ステップS105)。以後の書込
み動作については、このRAM15上の書込みプログラ
ムによって制御される。
と、基本データ書込みに用いるプログラムとして第2R
OM21に格納されている書込みプログラムが、プロセ
ッサシステム1の書込み用メモリであるRAM15に転
記される(ステップS104)。続いて、RAM15に
転記された書込みプログラムが起動されて、基本データ
書込みが開始される(ステップS105)。以後の書込
み動作については、このRAM15上の書込みプログラ
ムによって制御される。
【0078】まず、書込みプログラムによって、第2R
OM21に格納されている基本データが、RAM15に
転記される(ステップS106)。基本データの転記が
終了すると、基本データ領域の割り当てが第2ROM2
1から第1ROM11へと再び切り換えられる(ステッ
プS107)。すなわち、CPU10のI/Oポートか
らOR回路131aの一方の入力端子への信号が、Lレ
ベルからHレベルに切り換えられる。このとき、OR回
路131aからの出力信号レベルがLレベルからHレベ
ルへと反転し、これによって、第2ROM21にかわっ
て第1ROM11に基本データ領域が再び割り当てられ
る。
OM21に格納されている基本データが、RAM15に
転記される(ステップS106)。基本データの転記が
終了すると、基本データ領域の割り当てが第2ROM2
1から第1ROM11へと再び切り換えられる(ステッ
プS107)。すなわち、CPU10のI/Oポートか
らOR回路131aの一方の入力端子への信号が、Lレ
ベルからHレベルに切り換えられる。このとき、OR回
路131aからの出力信号レベルがLレベルからHレベ
ルへと反転し、これによって、第2ROM21にかわっ
て第1ROM11に基本データ領域が再び割り当てられ
る。
【0079】次に、第2ROM21からRAM15へと
転記されていた基本データが、さらに、RAM15から
第1ROM11に転記される(ステップS108)。こ
の際、第1ROM11が書き込み禁止(ライトプロテク
ト)状態とされている場合には、この禁止を解除して転
記を行う。転記が終了したら、基本データ書込みを終了
し、CPU10のI/Oポートに接続されている第2基
板2a上のLED27を点灯させて、基本データ書込み
終了を通知する(ステップS109)。
転記されていた基本データが、さらに、RAM15から
第1ROM11に転記される(ステップS108)。こ
の際、第1ROM11が書き込み禁止(ライトプロテク
ト)状態とされている場合には、この禁止を解除して転
記を行う。転記が終了したら、基本データ書込みを終了
し、CPU10のI/Oポートに接続されている第2基
板2a上のLED27を点灯させて、基本データ書込み
終了を通知する(ステップS109)。
【0080】LED27が点灯したら、基本データ書込
み装置2をプロセッサシステム1から取り外し(ステッ
プS110)、基本データ書込みの全ステップを終了す
る(ステップS111)。この状態において、CPU1
0をリセットまたは電源のOFF/ONによって再起動
すると、正常な基本データが書き込まれた第1ROM1
1の内容を参照しつつ、通常の状態で情報処理装置Aの
プロセッサシステム1が起動される。
み装置2をプロセッサシステム1から取り外し(ステッ
プS110)、基本データ書込みの全ステップを終了す
る(ステップS111)。この状態において、CPU1
0をリセットまたは電源のOFF/ONによって再起動
すると、正常な基本データが書き込まれた第1ROM1
1の内容を参照しつつ、通常の状態で情報処理装置Aの
プロセッサシステム1が起動される。
【0081】上記した実施形態及び実施例によるプロセ
ッサシステムを有する情報処理装置、基本データ書込み
装置、それらから構成される基本データ書込みシステム
及び基本データ書込み方法の効果について説明する。
ッサシステムを有する情報処理装置、基本データ書込み
装置、それらから構成される基本データ書込みシステム
及び基本データ書込み方法の効果について説明する。
【0082】上記した基本データ書込みシステムにおい
ては、情報処理装置Aのプロセッサシステム1に対し
て、第2バス22を有する着脱可能な基本データ書込み
装置2を一時的に接続することによって、基本データの
書込みを実現している。このとき、基本データの修正や
更新などのデータ書込みに伴ってROM交換やROM増
設を行う必要がなくなるので、基本データ書込みの工数
が減少されるとともに、基本データ書込みに要するコス
トの低減及びプロセッサシステムの低価格化を実現する
ことができる。
ては、情報処理装置Aのプロセッサシステム1に対し
て、第2バス22を有する着脱可能な基本データ書込み
装置2を一時的に接続することによって、基本データの
書込みを実現している。このとき、基本データの修正や
更新などのデータ書込みに伴ってROM交換やROM増
設を行う必要がなくなるので、基本データ書込みの工数
が減少されるとともに、基本データ書込みに要するコス
トの低減及びプロセッサシステムの低価格化を実現する
ことができる。
【0083】また、第1ROM11への基本データ書込
みには、第1ROM11を含む各メモリへのアドレス領
域の設定を通常の動作時とは異なる方法で制御する必要
がある。このため、本書込みシステムにおいては、プロ
セッサシステム1側に第1設定回路部を、また、基本デ
ータ書込み装置2側に第2設定回路部を設け、これらを
接続することによって各メモリのアドレス領域を設定す
るアドレス設定回路を構成している。これによって、上
記した基本データ書込み時のアドレス領域設定が可能と
なる。
みには、第1ROM11を含む各メモリへのアドレス領
域の設定を通常の動作時とは異なる方法で制御する必要
がある。このため、本書込みシステムにおいては、プロ
セッサシステム1側に第1設定回路部を、また、基本デ
ータ書込み装置2側に第2設定回路部を設け、これらを
接続することによって各メモリのアドレス領域を設定す
るアドレス設定回路を構成している。これによって、上
記した基本データ書込み時のアドレス領域設定が可能と
なる。
【0084】さらに、本実施形態においては、基本デー
タ書込み装置2の第2基板2a上に、基本データ及び書
込みプログラムが格納された第2ROM21が第2バス
22に接続されて設置されている。また、アドレス設定
回路は、第1選択回路部13及び第2選択回路部23か
らなるメモリ選択回路として構成されている。このと
き、第2ROM21に基本データ領域を割り当てること
によるCPU10の正常な起動と、第2ROM21から
第1ROM11への基本データの書込みとが可能とな
る。
タ書込み装置2の第2基板2a上に、基本データ及び書
込みプログラムが格納された第2ROM21が第2バス
22に接続されて設置されている。また、アドレス設定
回路は、第1選択回路部13及び第2選択回路部23か
らなるメモリ選択回路として構成されている。このと
き、第2ROM21に基本データ領域を割り当てること
によるCPU10の正常な起動と、第2ROM21から
第1ROM11への基本データの書込みとが可能とな
る。
【0085】また、この第2ROM21から第1ROM
11への基本データの書込みを書込み用メモリであるR
AM15を介して行うことによって、基本データ領域割
り当ての1回の切換えでの書込み動作によって、基本デ
ータのすべてについての書込みを行うことができ、書込
み工程の効率が向上される。また、第2ROM21には
基本データ及び書込みプログラムがあらかじめ格納され
ているので、プロセッサシステム1に基本データ書込み
装置2を接続した後、ただちに基本データ書込みを開始
することができる。
11への基本データの書込みを書込み用メモリであるR
AM15を介して行うことによって、基本データ領域割
り当ての1回の切換えでの書込み動作によって、基本デ
ータのすべてについての書込みを行うことができ、書込
み工程の効率が向上される。また、第2ROM21には
基本データ及び書込みプログラムがあらかじめ格納され
ているので、プロセッサシステム1に基本データ書込み
装置2を接続した後、ただちに基本データ書込みを開始
することができる。
【0086】また、第1接続検知回路部16及び第2接
続検知回路部26からなる接続検知回路によって、基本
データ書込み装置2が接続されたことを電気信号を用い
て検知している。さらに、この接続検知を示す信号をメ
モリ選択回路に入力し、これによってメモリ切換えを自
動的に行って、書込み装置接続と同時に基本データ書込
みの工程を開始することを可能としている。また、基本
データ書込み終了後には、終了通知手段であるLED2
7によって書き込みの全工程が終了したことを操作者等
に通知することが可能とされている。操作者は、これに
よって書込み終了を確認して、情報処理装置Aの通常の
使用を再開することができる。
続検知回路部26からなる接続検知回路によって、基本
データ書込み装置2が接続されたことを電気信号を用い
て検知している。さらに、この接続検知を示す信号をメ
モリ選択回路に入力し、これによってメモリ切換えを自
動的に行って、書込み装置接続と同時に基本データ書込
みの工程を開始することを可能としている。また、基本
データ書込み終了後には、終了通知手段であるLED2
7によって書き込みの全工程が終了したことを操作者等
に通知することが可能とされている。操作者は、これに
よって書込み終了を確認して、情報処理装置Aの通常の
使用を再開することができる。
【0087】図4は、図1に示した第1の実施形態に基
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第2の実施例における具体的な回路
構成を示す図である。本実施例におけるメモリ選択回路
は、CS信号を用いてメモリ選択及び切換えを行う構成
となっている。
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第2の実施例における具体的な回路
構成を示す図である。本実施例におけるメモリ選択回路
は、CS信号を用いてメモリ選択及び切換えを行う構成
となっている。
【0088】また、本実施例においては、メモリ選択回
路のうちプロセッサシステム1側の第1選択回路部13
に、メモリ選択指示手段(アドレス設定指示手段)であ
るコントロールパネル3に設けられたスイッチ31、3
2が接続されており、これらのスイッチ31、32から
のメモリ選択指示信号(アドレス設定指示信号)によっ
てメモリ選択及び切換えが行われる構成となっている。
図4においては、スイッチ31は第1ROM11から第
2ROM21へのメモリ切換え用、スイッチ32は第2
ROM21から第1ROM11へのメモリ再切換え用と
なっている。
路のうちプロセッサシステム1側の第1選択回路部13
に、メモリ選択指示手段(アドレス設定指示手段)であ
るコントロールパネル3に設けられたスイッチ31、3
2が接続されており、これらのスイッチ31、32から
のメモリ選択指示信号(アドレス設定指示信号)によっ
てメモリ選択及び切換えが行われる構成となっている。
図4においては、スイッチ31は第1ROM11から第
2ROM21へのメモリ切換え用、スイッチ32は第2
ROM21から第1ROM11へのメモリ再切換え用と
なっている。
【0089】第1ROM11及び第2ROM21のCS
-端子には、それぞれ第1選択回路部13のOR回路1
32a、及び第2選択回路部23のOR回路232aの
出力端子からの信号が入力されている。これらのOR回
路132a及び232aの2つの入力端子には、CPU
10のCS-端子からの信号と、ラッチ回路などのゲー
ト回路132dからの信号とがそれぞれ入力されてい
る。ただし、ゲート回路132dからOR回路232a
への信号は、NOT回路132bによって反転されてい
る。
-端子には、それぞれ第1選択回路部13のOR回路1
32a、及び第2選択回路部23のOR回路232aの
出力端子からの信号が入力されている。これらのOR回
路132a及び232aの2つの入力端子には、CPU
10のCS-端子からの信号と、ラッチ回路などのゲー
ト回路132dからの信号とがそれぞれ入力されてい
る。ただし、ゲート回路132dからOR回路232a
への信号は、NOT回路132bによって反転されてい
る。
【0090】基本データ書込みを行わない通常の状態に
おいては、フィルタ回路132cを介してゲート回路1
32dに接続されているスイッチ31はOFFのままと
なっている。このとき、ゲート回路132dの出力はL
レベルとなるので、第1ROM11のCS-端子にLレ
ベルのCS信号が入力されて、基本データ領域は第1R
OM11に割り当てられる。なお、本実施形態において
は、接続検知回路が設けられていないので、基本データ
書込み装置2を接続したことによる自動切換えは行われ
ない。
おいては、フィルタ回路132cを介してゲート回路1
32dに接続されているスイッチ31はOFFのままと
なっている。このとき、ゲート回路132dの出力はL
レベルとなるので、第1ROM11のCS-端子にLレ
ベルのCS信号が入力されて、基本データ領域は第1R
OM11に割り当てられる。なお、本実施形態において
は、接続検知回路が設けられていないので、基本データ
書込み装置2を接続したことによる自動切換えは行われ
ない。
【0091】ここで、コントロールパネル3のスイッチ
31が押されると、ゲート回路132dに第1ROM1
1から第2ROM21へのメモリ切換えを指示するメモ
リ選択指示信号が入力される。そして、ゲート回路13
2dの出力がLレベルからHレベルへと反転され、第2
ROM21のCS-端子にLレベルのCS信号が入力さ
れて、基本データ領域は第2ROM21に切り換えて割
り当てられる。これによって、第2ROM21に格納さ
れた基本データを用いたCPU10の起動と第1ROM
11への基本データの書込み開始が可能な状態となる。
31が押されると、ゲート回路132dに第1ROM1
1から第2ROM21へのメモリ切換えを指示するメモ
リ選択指示信号が入力される。そして、ゲート回路13
2dの出力がLレベルからHレベルへと反転され、第2
ROM21のCS-端子にLレベルのCS信号が入力さ
れて、基本データ領域は第2ROM21に切り換えて割
り当てられる。これによって、第2ROM21に格納さ
れた基本データを用いたCPU10の起動と第1ROM
11への基本データの書込み開始が可能な状態となる。
【0092】また、第2ROM21が選択された上記の
状態において、フィルタ回路132eを介してゲート回
路132fに接続されているスイッチ32が押される
と、ゲート回路132fに第2ROM21から第1RO
M11へのメモリ再切換えを指示するメモリ選択指示信
号が入力される。そして、NOT回路132gを介して
ゲート回路132dのSET信号にLレベルの信号が入
力され、ゲート回路132dの出力が再びLレベルに戻
されて、基本データ領域は第1ROM11に再び切り換
えて割り当てられる。これによって、第1ROM11に
新たに書き込まれた基本データを用いた正常な状態での
CPU10の起動が可能な状態となる。
状態において、フィルタ回路132eを介してゲート回
路132fに接続されているスイッチ32が押される
と、ゲート回路132fに第2ROM21から第1RO
M11へのメモリ再切換えを指示するメモリ選択指示信
号が入力される。そして、NOT回路132gを介して
ゲート回路132dのSET信号にLレベルの信号が入
力され、ゲート回路132dの出力が再びLレベルに戻
されて、基本データ領域は第1ROM11に再び切り換
えて割り当てられる。これによって、第1ROM11に
新たに書き込まれた基本データを用いた正常な状態での
CPU10の起動が可能な状態となる。
【0093】このように、スイッチ31、32を備える
コントロールパネル3などのメモリ選択指示手段(アド
レス設定指示手段)を設けて、メモリ選択指示信号(ア
ドレス設定指示信号)によってメモリ選択を制御するこ
とによって、必要に応じて操作者がメモリ選択を指示す
ることが可能となる。
コントロールパネル3などのメモリ選択指示手段(アド
レス設定指示手段)を設けて、メモリ選択指示信号(ア
ドレス設定指示信号)によってメモリ選択を制御するこ
とによって、必要に応じて操作者がメモリ選択を指示す
ることが可能となる。
【0094】なお、メモリの再切換えについて、スイッ
チ32及びゲート回路132f等を設置せずに基本デー
タ書込み開始時のメモリ切換えのみをスイッチ31を用
いて行い、CPU10のI/Oポートからの信号などに
よってゲート回路132dをリセットして第1ROM1
1へのメモリ再切換えを行っても良い。
チ32及びゲート回路132f等を設置せずに基本デー
タ書込み開始時のメモリ切換えのみをスイッチ31を用
いて行い、CPU10のI/Oポートからの信号などに
よってゲート回路132dをリセットして第1ROM1
1へのメモリ再切換えを行っても良い。
【0095】また、このようにコントロールパネル3な
どのプロセッサシステム1の外部に設けられたメモリ選
択指示手段にスイッチを設けるのではなく、第1選択回
路部13において、CPU10のCS-端子からの出力
の第1ROM11及び第2ROM21のCS-端子への
分岐点などに直接スイッチを設置し、そのスイッチの切
換えによって第1ROM11と第2ROM21との相互
の切換えを行うことも可能である。
どのプロセッサシステム1の外部に設けられたメモリ選
択指示手段にスイッチを設けるのではなく、第1選択回
路部13において、CPU10のCS-端子からの出力
の第1ROM11及び第2ROM21のCS-端子への
分岐点などに直接スイッチを設置し、そのスイッチの切
換えによって第1ROM11と第2ROM21との相互
の切換えを行うことも可能である。
【0096】図5は、図1に示した第1の実施形態に基
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第3の実施例における具体的な回路
構成を示す図である。本実施例は、コントロールパネル
3に設けられたスイッチ31、32、及びゲート回路1
32d、132fなどメモリ切換え及び再切換えのため
の基本構成は図4に示した実施例と同様であるが、メモ
リ選択回路は、CS信号を用いずに、OE信号を用いて
メモリ選択及び切換えを行う構成となっている。
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第3の実施例における具体的な回路
構成を示す図である。本実施例は、コントロールパネル
3に設けられたスイッチ31、32、及びゲート回路1
32d、132fなどメモリ切換え及び再切換えのため
の基本構成は図4に示した実施例と同様であるが、メモ
リ選択回路は、CS信号を用いずに、OE信号を用いて
メモリ選択及び切換えを行う構成となっている。
【0097】第1ROM11及び第2ROM21のCS
-端子には、それぞれCPU10のCS-端子からのCS
信号がそのまま入力されており、したがって、CS信号
によるメモリ選択は行われない。一方、第1ROM11
及び第2ROM21のOE -端子には、ゲート回路13
2dからの信号が入力されている。ただし、ゲート回路
132dから第2ROM21のOE-端子への信号は、
NOT回路132bによって反転されている。
-端子には、それぞれCPU10のCS-端子からのCS
信号がそのまま入力されており、したがって、CS信号
によるメモリ選択は行われない。一方、第1ROM11
及び第2ROM21のOE -端子には、ゲート回路13
2dからの信号が入力されている。ただし、ゲート回路
132dから第2ROM21のOE-端子への信号は、
NOT回路132bによって反転されている。
【0098】この構成において、スイッチ31が押され
ると、第2の実施例と同様にLレベルであったゲート回
路132dの出力がHレベルとなって、基本データ領域
が第1ROM11から第2ROM21に切り換えて割り
当てられる。また、スイッチ32を押すことによる第1
ROM11へのメモリ再切換えについても、第2の実施
例と同様である。
ると、第2の実施例と同様にLレベルであったゲート回
路132dの出力がHレベルとなって、基本データ領域
が第1ROM11から第2ROM21に切り換えて割り
当てられる。また、スイッチ32を押すことによる第1
ROM11へのメモリ再切換えについても、第2の実施
例と同様である。
【0099】図6は、図1に示した第1の実施形態に基
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第4の実施例における具体的な回路
構成を示す図である。本実施例におけるメモリ選択回路
は、CS信号を用いてメモリ選択及び切換えを行う構成
となっている。
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第4の実施例における具体的な回路
構成を示す図である。本実施例におけるメモリ選択回路
は、CS信号を用いてメモリ選択及び切換えを行う構成
となっている。
【0100】本実施例においては、メモリ選択回路のう
ちプロセッサシステム1側の第1選択回路部13に、タ
イマ回路133bが設置されており、このタイマ回路1
33bを用いて第2ROM21から第1ROM11への
メモリ再切換えが可能なようになっている。また、図7
に示した第5の実施例は、OE信号を用いてメモリ選択
及び切換えを行う場合に図6と同様にタイマ回路133
bを適用したときの構成を示すものである。
ちプロセッサシステム1側の第1選択回路部13に、タ
イマ回路133bが設置されており、このタイマ回路1
33bを用いて第2ROM21から第1ROM11への
メモリ再切換えが可能なようになっている。また、図7
に示した第5の実施例は、OE信号を用いてメモリ選択
及び切換えを行う場合に図6と同様にタイマ回路133
bを適用したときの構成を示すものである。
【0101】これらの構成において、基本データ領域が
第1ROM11から第2ROM21へと切り換えて割り
当てられると、CPU10のI/Oポートからの信号を
受けてタイマ回路133bがタイマ動作を開始する。そ
して、第2ROM21を用いたプロセッサシステム1の
起動及び第1ROM11への基本データの書込みが完了
するのに充分な時間が経過したら、タイマ回路133b
の出力が自動的に反転して、基本データ領域を第1RO
M11に再び切り換えて割り当てることができる。
第1ROM11から第2ROM21へと切り換えて割り
当てられると、CPU10のI/Oポートからの信号を
受けてタイマ回路133bがタイマ動作を開始する。そ
して、第2ROM21を用いたプロセッサシステム1の
起動及び第1ROM11への基本データの書込みが完了
するのに充分な時間が経過したら、タイマ回路133b
の出力が自動的に反転して、基本データ領域を第1RO
M11に再び切り換えて割り当てることができる。
【0102】なお、図6及び図7の実施例においては、
基本データ書込み前の第1ROM11から第2ROM2
1へのメモリ切換えについては示されていない。このメ
モリ切換えについては、同様にCPU10のI/Oポー
トからの出力信号とタイマ回路133bまたは他のタイ
マ回路を利用して行っても良いし、また、上記した他の
実施例におけるメモリ選択及び切換え方法を適用しても
良い。
基本データ書込み前の第1ROM11から第2ROM2
1へのメモリ切換えについては示されていない。このメ
モリ切換えについては、同様にCPU10のI/Oポー
トからの出力信号とタイマ回路133bまたは他のタイ
マ回路を利用して行っても良いし、また、上記した他の
実施例におけるメモリ選択及び切換え方法を適用しても
良い。
【0103】上記した各実施形態及び実施例は、すべて
プロセッサシステム1のCPU10を使用して、各メモ
リへのアドレス領域の設定(メモリ選択)及び基本デー
タ書込みを行っている。一方、これとは別に、基本デー
タ書込み装置2側にCPUを設けて基本データ書込み等
を行う構成とすることも可能である。
プロセッサシステム1のCPU10を使用して、各メモ
リへのアドレス領域の設定(メモリ選択)及び基本デー
タ書込みを行っている。一方、これとは別に、基本デー
タ書込み装置2側にCPUを設けて基本データ書込み等
を行う構成とすることも可能である。
【0104】図8は、本発明による情報処理装置、基本
データ書込み装置、及びそれらによって構成される基本
データ書込みシステムの第2の実施形態の構成について
示す模式図である。本実施形態における情報処理装置A
のプロセッサシステム1、及び基本データ書込み装置2
の構成は、図1に示した第1の実施形態とほぼ同様であ
るが、基本データ書込み装置2の第2基板2a上に第2
マイクロプロセッサ40(以下、第2CPU40とい
う)が搭載されている。
データ書込み装置、及びそれらによって構成される基本
データ書込みシステムの第2の実施形態の構成について
示す模式図である。本実施形態における情報処理装置A
のプロセッサシステム1、及び基本データ書込み装置2
の構成は、図1に示した第1の実施形態とほぼ同様であ
るが、基本データ書込み装置2の第2基板2a上に第2
マイクロプロセッサ40(以下、第2CPU40とい
う)が搭載されている。
【0105】第2CPU40はメモリ選択回路を構成す
る第2選択回路部23に接続されており、これによっ
て、第1CPU10とともに第1ROM11及び第2R
OM21のメモリ選択及び切換え(アドレス領域の設
定)を制御している。このとき、メモリ選択を第2CP
U40のみによって行う構成も可能である。また、この
第2CPU40は、第1CPU10とステータスの交換
や各種の信号のやり取り、あるいはさらに第1CPU1
0の動作制御を行っている。
る第2選択回路部23に接続されており、これによっ
て、第1CPU10とともに第1ROM11及び第2R
OM21のメモリ選択及び切換え(アドレス領域の設
定)を制御している。このとき、メモリ選択を第2CP
U40のみによって行う構成も可能である。また、この
第2CPU40は、第1CPU10とステータスの交換
や各種の信号のやり取り、あるいはさらに第1CPU1
0の動作制御を行っている。
【0106】図9は、図8に示した第2の実施形態に基
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第6の実施例における具体的な回路
構成を示す図である。本実施例におけるメモリ選択回路
は、OE信号を用いてメモリ選択及び切換えを行う構成
となっている。なお、CS信号を用いても同様に第2C
PU40を用いてメモリ選択及び切換えを行う構成が可
能である。
づく情報処理装置Aのプロセッサシステム1及び基本デ
ータ書込み装置2の第6の実施例における具体的な回路
構成を示す図である。本実施例におけるメモリ選択回路
は、OE信号を用いてメモリ選択及び切換えを行う構成
となっている。なお、CS信号を用いても同様に第2C
PU40を用いてメモリ選択及び切換えを行う構成が可
能である。
【0107】本実施例においては、基本データ書込み装
置2の第2基板2a上に、第2CPU40、及び第2C
PU40の起動時に用いられる不揮発性メモリ43(以
下、ROM43という)が設置されている。なお、この
第2CPU40及び第1CPU10には主従関係はある
が、基本的には同期動作は行われない。ただし、CPU
10及び40は、ステータスのやり取りや、リセット信
号の送信などを行うように互いに接続されている。
置2の第2基板2a上に、第2CPU40、及び第2C
PU40の起動時に用いられる不揮発性メモリ43(以
下、ROM43という)が設置されている。なお、この
第2CPU40及び第1CPU10には主従関係はある
が、基本的には同期動作は行われない。ただし、CPU
10及び40は、ステータスのやり取りや、リセット信
号の送信などを行うように互いに接続されている。
【0108】第1選択回路部13及び第2選択回路部2
3からなるメモリ選択回路は、第1選択回路部13にN
OT回路134aを含んで構成されている。第1ROM
11及び第2ROM21のCS-端子には、それぞれ第
1CPU10のCS-端子からの出力信号がそのまま入
力されている。一方、第1ROM11及び第2ROM2
1のOE-端子には、第2CPU40のI/Oポートか
らの信号がそれぞれ入力されている。ただし、第1RO
M11のOE-端子への信号は、NOT回路134aに
よって反転されている。
3からなるメモリ選択回路は、第1選択回路部13にN
OT回路134aを含んで構成されている。第1ROM
11及び第2ROM21のCS-端子には、それぞれ第
1CPU10のCS-端子からの出力信号がそのまま入
力されている。一方、第1ROM11及び第2ROM2
1のOE-端子には、第2CPU40のI/Oポートか
らの信号がそれぞれ入力されている。ただし、第1RO
M11のOE-端子への信号は、NOT回路134aに
よって反転されている。
【0109】第1選択回路部13の第1ROM11のO
E-端子に接続されている配線のうち、NOT回路13
4aの入力側にある部分には、基本データ書込み装置2
を接続していない状態では図示のように、信号レベルが
Hレベルとなる所定の電圧が抵抗を介して供給されてい
る。このとき、第1ROM11のOE-端子にはLレベ
ル信号が入力されて、第1ROM11が選択される。こ
れに対して、基本データ書込み装置2を接続すると、第
2CPU40のI/Oポートからの信号によって、第1
ROM11または第2ROM21の選択及び切換えが可
能となる。
E-端子に接続されている配線のうち、NOT回路13
4aの入力側にある部分には、基本データ書込み装置2
を接続していない状態では図示のように、信号レベルが
Hレベルとなる所定の電圧が抵抗を介して供給されてい
る。このとき、第1ROM11のOE-端子にはLレベ
ル信号が入力されて、第1ROM11が選択される。こ
れに対して、基本データ書込み装置2を接続すると、第
2CPU40のI/Oポートからの信号によって、第1
ROM11または第2ROM21の選択及び切換えが可
能となる。
【0110】本基本データ書込みシステムにおける基本
データ書込み方法は、図2に示した実施例に関して図3
に示した基本データ書込み方法とほぼ同様であるが、そ
の制御に第2CPU40を用いるため、具体的な動作が
一部異なっている。以下に、本実施例における基本デー
タ書込み方法について、図3のフローチャートを参照し
つつ説明する。
データ書込み方法は、図2に示した実施例に関して図3
に示した基本データ書込み方法とほぼ同様であるが、そ
の制御に第2CPU40を用いるため、具体的な動作が
一部異なっている。以下に、本実施例における基本デー
タ書込み方法について、図3のフローチャートを参照し
つつ説明する。
【0111】基本データ書込みが開始されると(ステッ
プS100)、まず、情報処理装置Aのプロセッサシス
テム1と基本データ書込み装置2とが接続される(ステ
ップS101)。そして、第2CPU40から第1CP
U10にリセット信号が送信されるとともに、第2CP
U40のI/Oポートからの信号によって、メモリ選択
回路を介して基本データ領域の割り当てが第1ROM1
1から第2ROM21へと切り換えられる(ステップS
102)。
プS100)、まず、情報処理装置Aのプロセッサシス
テム1と基本データ書込み装置2とが接続される(ステ
ップS101)。そして、第2CPU40から第1CP
U10にリセット信号が送信されるとともに、第2CP
U40のI/Oポートからの信号によって、メモリ選択
回路を介して基本データ領域の割り当てが第1ROM1
1から第2ROM21へと切り換えられる(ステップS
102)。
【0112】メモリ切換えが終了し、第1CPU10の
規定のリセット幅が達成されたら、第2CPU40は第
1CPU10へのリセット信号を解除し、第1CPU1
0が起動される(ステップS103)。このとき、第1
CPU10は第2ROM21を用いて起動される。続い
て、第1CPU10によって第2ROM21からRAM
15に書込みプログラムが転記され(ステップS10
4)、さらに、この書込みプログラムが起動されて基本
データ書込みが開始される(ステップS105)。
規定のリセット幅が達成されたら、第2CPU40は第
1CPU10へのリセット信号を解除し、第1CPU1
0が起動される(ステップS103)。このとき、第1
CPU10は第2ROM21を用いて起動される。続い
て、第1CPU10によって第2ROM21からRAM
15に書込みプログラムが転記され(ステップS10
4)、さらに、この書込みプログラムが起動されて基本
データ書込みが開始される(ステップS105)。
【0113】次に、書込みプログラムによって、第2R
OM21の基本データがRAM15に転記される(ステ
ップS106)。基本データの転記が終了すると、第1
CPU10は第2CPU40に対してコマンドを送信
し、第2CPU40はそのステータスにしたがって、基
本データ領域の割り当てを第2ROM21から第1RO
M11へと再び切り換える(ステップS107)。
OM21の基本データがRAM15に転記される(ステ
ップS106)。基本データの転記が終了すると、第1
CPU10は第2CPU40に対してコマンドを送信
し、第2CPU40はそのステータスにしたがって、基
本データ領域の割り当てを第2ROM21から第1RO
M11へと再び切り換える(ステップS107)。
【0114】メモリ再切換えが終了したら、第2CPU
40はそのステータスを第1CPU10に返し、第1C
PU10はそれを受けて、RAM15から第1ROM1
1への基本データの転記を行う(ステップS108)。
転記が終了して基本データの第1ROM11への書込み
が終了したら(ステップS109)、基本データ書込み
装置2を取り外して(ステップS110)、基本データ
書込みの全ステップを終了する(ステップS111)。
40はそのステータスを第1CPU10に返し、第1C
PU10はそれを受けて、RAM15から第1ROM1
1への基本データの転記を行う(ステップS108)。
転記が終了して基本データの第1ROM11への書込み
が終了したら(ステップS109)、基本データ書込み
装置2を取り外して(ステップS110)、基本データ
書込みの全ステップを終了する(ステップS111)。
【0115】図10は、本発明による情報処理装置、基
本データ書込み装置、及びそれらによって構成される基
本データ書込みシステムの第3の実施形態の構成につい
て示す模式図である。本実施形態においては、図8に示
した第2の実施形態と同様に基本データ書込み装置2の
第2基板2a上に第2CPU40が搭載されており、ま
た、第2ROM21にかわって、基本データ及び書込み
プログラムが格納される第2メモリとして2重ポート揮
発性メモリ28(以下、DPRAM28という)が設置
されている。
本データ書込み装置、及びそれらによって構成される基
本データ書込みシステムの第3の実施形態の構成につい
て示す模式図である。本実施形態においては、図8に示
した第2の実施形態と同様に基本データ書込み装置2の
第2基板2a上に第2CPU40が搭載されており、ま
た、第2ROM21にかわって、基本データ及び書込み
プログラムが格納される第2メモリとして2重ポート揮
発性メモリ28(以下、DPRAM28という)が設置
されている。
【0116】第2CPU40はメモリ選択回路を構成す
る第2選択回路部23に接続されており、これによっ
て、第1CPU10とともに第1ROM11及び第2R
OM21のメモリ選択及び切換えを制御している。ま
た、この第2CPU40は第3データバス及びアドレス
バスを含む第3バス42に接続されている。さらに、第
3バス42には、基本データ及び書込みプログラムが格
納されている第3メモリである第3不揮発性メモリ41
(以下、第3ROM41という)が接続されている。
る第2選択回路部23に接続されており、これによっ
て、第1CPU10とともに第1ROM11及び第2R
OM21のメモリ選択及び切換えを制御している。ま
た、この第2CPU40は第3データバス及びアドレス
バスを含む第3バス42に接続されている。さらに、第
3バス42には、基本データ及び書込みプログラムが格
納されている第3メモリである第3不揮発性メモリ41
(以下、第3ROM41という)が接続されている。
【0117】また、第2ROM21にかわって第2メモ
リとして設置されたDPRAM28は、第2バス22及
び第3バス42の両者に接続されている。このとき、D
PRAM28は第1CPU10及び第2CPU40の両
者からアクセスすることが可能である。例えば、第2C
PU40によって第3ROM41から第3バス42を介
してDPRAM28に基本データ及び書込みプログラム
を書き込むことができ、この書込みを行った後は、第2
メモリであるDPRAM28に格納された基本データ及
び書込みプログラムを用いて、上記した各実施形態と同
様に第1CPU10によって第1ROM11への基本デ
ータの書込みを行うことが可能である。
リとして設置されたDPRAM28は、第2バス22及
び第3バス42の両者に接続されている。このとき、D
PRAM28は第1CPU10及び第2CPU40の両
者からアクセスすることが可能である。例えば、第2C
PU40によって第3ROM41から第3バス42を介
してDPRAM28に基本データ及び書込みプログラム
を書き込むことができ、この書込みを行った後は、第2
メモリであるDPRAM28に格納された基本データ及
び書込みプログラムを用いて、上記した各実施形態と同
様に第1CPU10によって第1ROM11への基本デ
ータの書込みを行うことが可能である。
【0118】図11は、図10に示した第3の実施形態
に基づく情報処理装置Aのプロセッサシステム1及び基
本データ書込み装置2の第7の実施例における具体的な
回路構成を示す図である。本実施例におけるメモリ選択
回路は、OE信号を用いてメモリ選択及び切換えを行う
構成となっている。なお、CS信号を用いても同様にメ
モリ選択及び切換えを行う構成が可能である。
に基づく情報処理装置Aのプロセッサシステム1及び基
本データ書込み装置2の第7の実施例における具体的な
回路構成を示す図である。本実施例におけるメモリ選択
回路は、OE信号を用いてメモリ選択及び切換えを行う
構成となっている。なお、CS信号を用いても同様にメ
モリ選択及び切換えを行う構成が可能である。
【0119】本実施例の構成は、図9に示した第6の実
施例とほぼ同様であり、第1選択回路部13及び第2選
択回路部23からなるメモリ選択回路についても、第6
の実施例と同一の構成を用いている。
施例とほぼ同様であり、第1選択回路部13及び第2選
択回路部23からなるメモリ選択回路についても、第6
の実施例と同一の構成を用いている。
【0120】第2CPU40が接続されている第3バス
42には、第1ROM11に書き込む基本データ及び書
込みプログラムが格納されている第3メモリである第3
ROM41が接続されている。この第3ROM41は、
第2CPU40の起動にも用いられている。また、第2
ROM21にかわって設置されているDPRAM28
は、第2バス22及び第3バス42に接続されており、
第2CPU40によって第3バス42を介して第3RO
M41から基本データ及び書込みプログラムを転記する
ことが可能とされている。
42には、第1ROM11に書き込む基本データ及び書
込みプログラムが格納されている第3メモリである第3
ROM41が接続されている。この第3ROM41は、
第2CPU40の起動にも用いられている。また、第2
ROM21にかわって設置されているDPRAM28
は、第2バス22及び第3バス42に接続されており、
第2CPU40によって第3バス42を介して第3RO
M41から基本データ及び書込みプログラムを転記する
ことが可能とされている。
【0121】なお、本実施例においては、上記したよう
に基本データ及び書込みプログラムが格納された第3R
OM41が第2CPU40の起動にも用いられている
が、第3ROM41とは別にさらにROMを設置して、
それを第2CPU40の起動用としても良い。
に基本データ及び書込みプログラムが格納された第3R
OM41が第2CPU40の起動にも用いられている
が、第3ROM41とは別にさらにROMを設置して、
それを第2CPU40の起動用としても良い。
【0122】本実施例における基本データ書込み方法で
は、基本データ書込み装置2が接続された後(ステップ
S101)、第2CPU40によって第1CPU10の
リセット、及び第1ROM11から第2メモリであるD
PRAM28へのメモリ切換えが行われる(ステップS
102)とともに、同じく第2CPU40によって第3
ROM41からDPRAM28へ基本データ及び書込み
プログラムが転記される。以後の各動作については、図
9の実施例について上述した書込み方法と同様である。
は、基本データ書込み装置2が接続された後(ステップ
S101)、第2CPU40によって第1CPU10の
リセット、及び第1ROM11から第2メモリであるD
PRAM28へのメモリ切換えが行われる(ステップS
102)とともに、同じく第2CPU40によって第3
ROM41からDPRAM28へ基本データ及び書込み
プログラムが転記される。以後の各動作については、図
9の実施例について上述した書込み方法と同様である。
【0123】図12は、図11に示した第7の実施例を
一部変更した第8の実施例を示している。本実施例にお
いては、第3バス42に対して第2CPU40の起動用
のROM43が接続されており、さらに、第3ROM4
1にかわって第3メモリとしてRAM44が接続されて
いる。また、第2CPU40は、RS−232C端子4
5を介してコンピュータなどの外部装置と接続可能とさ
れている。
一部変更した第8の実施例を示している。本実施例にお
いては、第3バス42に対して第2CPU40の起動用
のROM43が接続されており、さらに、第3ROM4
1にかわって第3メモリとしてRAM44が接続されて
いる。また、第2CPU40は、RS−232C端子4
5を介してコンピュータなどの外部装置と接続可能とさ
れている。
【0124】この構成においては、第2CPU40によ
って、RS−232C端子45を介して外部装置から、
第1ROM11に書き込む基本データ及び書込みプログ
ラムを第3メモリであるRAM44に書き込むこと(ダ
ウンロード)が可能である。第3メモリであるRAM4
4に基本データ及び書込みプログラムを格納した以後の
各動作は、第3メモリとして第3ROM41を用いた第
7の実施例と同様である。
って、RS−232C端子45を介して外部装置から、
第1ROM11に書き込む基本データ及び書込みプログ
ラムを第3メモリであるRAM44に書き込むこと(ダ
ウンロード)が可能である。第3メモリであるRAM4
4に基本データ及び書込みプログラムを格納した以後の
各動作は、第3メモリとして第3ROM41を用いた第
7の実施例と同様である。
【0125】このように、第3ROM41から、あるい
は、外部装置から第3メモリであるRAM44を介し
て、第2メモリであるDPRAM28に基本データ及び
書込みプログラムを転記することが可能なように構成す
ることによって、基本データ書込み実行時において最新
の基本データを用いることができるなど、適宜基本デー
タを選択または変更することが可能となる。なお、第3
メモリとしては、RAM44以外にもフラッシュROM
などの書き込み可能なROMを用いても良い。
は、外部装置から第3メモリであるRAM44を介し
て、第2メモリであるDPRAM28に基本データ及び
書込みプログラムを転記することが可能なように構成す
ることによって、基本データ書込み実行時において最新
の基本データを用いることができるなど、適宜基本デー
タを選択または変更することが可能となる。なお、第3
メモリとしては、RAM44以外にもフラッシュROM
などの書き込み可能なROMを用いても良い。
【0126】図13は、本発明による情報処理装置、基
本データ書込み装置、及びそれらによって構成される基
本データ書込みシステムの第4の実施形態の構成につい
て示す模式図である。本実施形態においては、図8に示
した第2の実施形態と同様に基本データ書込み装置2の
第2基板2a上に第2CPU40が搭載されているが、
この第2CPU40は第2の実施形態とは異なり、第2
バス22に対して接続されている。
本データ書込み装置、及びそれらによって構成される基
本データ書込みシステムの第4の実施形態の構成につい
て示す模式図である。本実施形態においては、図8に示
した第2の実施形態と同様に基本データ書込み装置2の
第2基板2a上に第2CPU40が搭載されているが、
この第2CPU40は第2の実施形態とは異なり、第2
バス22に対して接続されている。
【0127】また、メモリ選択回路にかわって、プロセ
ッサシステム1側の第1設定回路部19及び基本データ
書込み装置2側の第2設定回路部29からなるアドレス
設定回路が設置されている。このとき、アドレス設定回
路によって第1ROM11及び第2ROM21に異なる
アドレス領域を設定して、第2CPU40によって両方
のROM11、21にアクセスすることが可能な構成と
なっている。
ッサシステム1側の第1設定回路部19及び基本データ
書込み装置2側の第2設定回路部29からなるアドレス
設定回路が設置されている。このとき、アドレス設定回
路によって第1ROM11及び第2ROM21に異なる
アドレス領域を設定して、第2CPU40によって両方
のROM11、21にアクセスすることが可能な構成と
なっている。
【0128】なお、アドレス設定回路は第2CPU40
によって制御されており、第1CPU10は必ずしもア
ドレス設定の制御に関与する必要はない。また、基本デ
ータ書込み装置2をプロセッサシステム1に接続したと
きに、第1バス12及び第2バス22からなるバスの占
有権を第2CPU40にわたすために、バス制御手段5
0(図13においては、模式的に示されている)が設け
られている。
によって制御されており、第1CPU10は必ずしもア
ドレス設定の制御に関与する必要はない。また、基本デ
ータ書込み装置2をプロセッサシステム1に接続したと
きに、第1バス12及び第2バス22からなるバスの占
有権を第2CPU40にわたすために、バス制御手段5
0(図13においては、模式的に示されている)が設け
られている。
【0129】図14は、図13に示した第4の実施形態
に基づく情報処理装置Aのプロセッサシステム1及び基
本データ書込み装置2の第9の実施例における具体的な
回路構成を示す図である。本実施例におけるアドレス設
定回路は、CS信号を用いてメモリのアドレス領域設定
を行う構成となっている。
に基づく情報処理装置Aのプロセッサシステム1及び基
本データ書込み装置2の第9の実施例における具体的な
回路構成を示す図である。本実施例におけるアドレス設
定回路は、CS信号を用いてメモリのアドレス領域設定
を行う構成となっている。
【0130】本実施例においては、基本データ書込み装
置2の第2基板2a上に、第2CPU40が第2バス2
2に接続されて設置されている。また、第2バス22に
は、第1ROM11に書き込む基本データ及び書込みプ
ログラムが格納された第2ROM21に加えて、第2C
PU40の起動に用いられるROM43が接続されてい
る。また、第1CPU10及び第2CPU40は、ステ
ータスやバス権についての指示などのやり取りを行って
いる。なお、第2CPU40の起動に、別に設けたRO
M43ではなく第2ROM21を用いても良い。
置2の第2基板2a上に、第2CPU40が第2バス2
2に接続されて設置されている。また、第2バス22に
は、第1ROM11に書き込む基本データ及び書込みプ
ログラムが格納された第2ROM21に加えて、第2C
PU40の起動に用いられるROM43が接続されてい
る。また、第1CPU10及び第2CPU40は、ステ
ータスやバス権についての指示などのやり取りを行って
いる。なお、第2CPU40の起動に、別に設けたRO
M43ではなく第2ROM21を用いても良い。
【0131】基本データ書込み装置2の接続時には、バ
スアービトレーション機能により、第2CPU40がマ
スタ、第1CPU10がスレーブとなるようにされてお
り、原則として第2CPU40が第1バス12及び第2
バス22を占有するとともに、第1CPU10のバス権
を制御している。この機能が、本実施例におけるバス制
御手段50に相当する。
スアービトレーション機能により、第2CPU40がマ
スタ、第1CPU10がスレーブとなるようにされてお
り、原則として第2CPU40が第1バス12及び第2
バス22を占有するとともに、第1CPU10のバス権
を制御している。この機能が、本実施例におけるバス制
御手段50に相当する。
【0132】第1設定回路部19及び第2設定回路部2
9からなるアドレス設定回路は、第2設定回路部29に
アドレスデコーダ40aを含んで構成されている。アド
レスデコーダ40aには第2CPU40のCS-端子か
らのCS信号が入力されており、入力されたCS信号を
デコードした後、デコードされたCS信号を第1ROM
11、第2ROM21、及びROM43のCS-端子に
それぞれ送信して、それぞれのROMに対して異なるア
ドレス領域を設定する。
9からなるアドレス設定回路は、第2設定回路部29に
アドレスデコーダ40aを含んで構成されている。アド
レスデコーダ40aには第2CPU40のCS-端子か
らのCS信号が入力されており、入力されたCS信号を
デコードした後、デコードされたCS信号を第1ROM
11、第2ROM21、及びROM43のCS-端子に
それぞれ送信して、それぞれのROMに対して異なるア
ドレス領域を設定する。
【0133】このとき、第2CPU40はこれらのRO
M11、21、及び43に対して、アドレス領域を切り
換えることなく同時にアクセスすることが可能となる。
したがって、アドレス領域の切換え等を行わずに、第2
ROM21に格納された書込みプログラムを用いて、第
2ROM21から直接に第1ROM11に基本データを
書き込むことができる。
M11、21、及び43に対して、アドレス領域を切り
換えることなく同時にアクセスすることが可能となる。
したがって、アドレス領域の切換え等を行わずに、第2
ROM21に格納された書込みプログラムを用いて、第
2ROM21から直接に第1ROM11に基本データを
書き込むことができる。
【0134】この場合、基本データ書込み方法は、図1
5のフローチャートに示すように構成される。すなわ
ち、基本データ書込みが開始されると(ステップS20
0)、まず、情報処理装置Aのプロセッサシステム1と
基本データ書込み装置2とが接続される(ステップS2
01)。そして、マスタである第2CPU40によって
第1バス12及び第2バス22が占有されるとともに、
第2CPU40のCS-端子からのCS信号によって、
アドレスデコーダ40aを含むアドレス設定回路を介し
て第1ROM11、第2ROM21、及びROM43の
アドレス領域が設定される(ステップS202)。
5のフローチャートに示すように構成される。すなわ
ち、基本データ書込みが開始されると(ステップS20
0)、まず、情報処理装置Aのプロセッサシステム1と
基本データ書込み装置2とが接続される(ステップS2
01)。そして、マスタである第2CPU40によって
第1バス12及び第2バス22が占有されるとともに、
第2CPU40のCS-端子からのCS信号によって、
アドレスデコーダ40aを含むアドレス設定回路を介し
て第1ROM11、第2ROM21、及びROM43の
アドレス領域が設定される(ステップS202)。
【0135】続いて、第2ROM21に格納されている
書込みプログラムが起動されて基本データ書込みが開始
され(ステップS203)、書込みプログラムによっ
て、第2ROM21に格納された基本データが第1RO
M11に直接に書き込まれる(ステップS204)。基
本データの第1ROM11への書込みが終了したら(ス
テップS205)、基本データ書込み装置2を取り外し
て(ステップS206)、基本データ書込みの全ステッ
プを終了する(ステップS207)。
書込みプログラムが起動されて基本データ書込みが開始
され(ステップS203)、書込みプログラムによっ
て、第2ROM21に格納された基本データが第1RO
M11に直接に書き込まれる(ステップS204)。基
本データの第1ROM11への書込みが終了したら(ス
テップS205)、基本データ書込み装置2を取り外し
て(ステップS206)、基本データ書込みの全ステッ
プを終了する(ステップS207)。
【0136】このように、基本データ書込み装置2側の
第2CPU40を第2バス22に接続した場合には、第
2ROM21から第1ROM11への基本データの転記
を直接行うことが可能となるので、メモリへのアドレス
領域の切換え等が不要になり、書込み工程をより簡単化
することができる。
第2CPU40を第2バス22に接続した場合には、第
2ROM21から第1ROM11への基本データの転記
を直接行うことが可能となるので、メモリへのアドレス
領域の切換え等が不要になり、書込み工程をより簡単化
することができる。
【0137】図16及び図17は、図14に示した第9
の実施例を一部変更した第10の実施例及び第11の実
施例をそれぞれ示している。
の実施例を一部変更した第10の実施例及び第11の実
施例をそれぞれ示している。
【0138】図16に示した第10の実施例では、第2
CPU40は、図12と同様に、RS−232C端子4
5を介してコンピュータなどの外部装置と接続可能とさ
れている。このとき、外部装置から第2ROM21、あ
るいは別のRAMなどへの基本データ及び書込みプログ
ラムの書込みが可能であり、また、外部装置から第1R
OM11に直接に基本データを書き込むことも可能とな
る。
CPU40は、図12と同様に、RS−232C端子4
5を介してコンピュータなどの外部装置と接続可能とさ
れている。このとき、外部装置から第2ROM21、あ
るいは別のRAMなどへの基本データ及び書込みプログ
ラムの書込みが可能であり、また、外部装置から第1R
OM11に直接に基本データを書き込むことも可能とな
る。
【0139】図17に示した第11の実施例では、基本
データ書込み装置2の接続時にバス権を制御するバス制
御手段50として、第1CPU10を第1バス12から
切り離す切離手段51が設置されている。この切離手段
51は、OE-端子を有してデータ信号の出力のON/
OFFを設定可能なバッファ51a及び51bからな
り、バッファ51aによって第1バス12の接続/切離
を、また、バッファ51bによって第1CPU10から
のCS信号の接続/切離を行っている。
データ書込み装置2の接続時にバス権を制御するバス制
御手段50として、第1CPU10を第1バス12から
切り離す切離手段51が設置されている。この切離手段
51は、OE-端子を有してデータ信号の出力のON/
OFFを設定可能なバッファ51a及び51bからな
り、バッファ51aによって第1バス12の接続/切離
を、また、バッファ51bによって第1CPU10から
のCS信号の接続/切離を行っている。
【0140】バッファ51a及び51bにおける接続/
切離は、第1接続検知回路部16及び第2接続検知回路
部26からなる接続検知回路によって自動的に設定され
ている。すなわち、基本データ書込み装置2が接続され
ていない状態では、第1接続検知回路部16の配線のう
ち、NOT回路16aの入力側にある部分には、図示の
ように信号レベルがHレベルとなる所定の電圧が抵抗を
介して供給されている。このとき、バッファ51a及び
51bのOE-端子にはLレベル信号が入力されて、第
1バス12及び第1CPU10からのCS信号が接続状
態とされる。これに対して、基本データ書込み装置2を
接続すると、接地されている第2接続検知回路部26に
よって信号レベルが反転し、第1バス12及び第1CP
U10からのCS信号が切り離されて、第1バス12及
び第2バス22が第2CPU40によって占有される。
切離は、第1接続検知回路部16及び第2接続検知回路
部26からなる接続検知回路によって自動的に設定され
ている。すなわち、基本データ書込み装置2が接続され
ていない状態では、第1接続検知回路部16の配線のう
ち、NOT回路16aの入力側にある部分には、図示の
ように信号レベルがHレベルとなる所定の電圧が抵抗を
介して供給されている。このとき、バッファ51a及び
51bのOE-端子にはLレベル信号が入力されて、第
1バス12及び第1CPU10からのCS信号が接続状
態とされる。これに対して、基本データ書込み装置2を
接続すると、接地されている第2接続検知回路部26に
よって信号レベルが反転し、第1バス12及び第1CP
U10からのCS信号が切り離されて、第1バス12及
び第2バス22が第2CPU40によって占有される。
【0141】本発明による情報処理装置、基本データ書
込み装置、それらによる基本データ書込みシステムは、
上記した各実施形態及び実施例に限られず、様々な装置
構成の変更が可能である。また、基本データ書込み方法
についても、上記したものに限られるものではない。ま
た、これらの装置、書込みシステム及び書込み方法は、
コンピュータなどの演算装置、プリンタや複写機などの
画像処理装置、カーナビなどの電気製品など、プロセッ
サシステムを有する様々な情報処理装置に対して適用す
ることが可能である。
込み装置、それらによる基本データ書込みシステムは、
上記した各実施形態及び実施例に限られず、様々な装置
構成の変更が可能である。また、基本データ書込み方法
についても、上記したものに限られるものではない。ま
た、これらの装置、書込みシステム及び書込み方法は、
コンピュータなどの演算装置、プリンタや複写機などの
画像処理装置、カーナビなどの電気製品など、プロセッ
サシステムを有する様々な情報処理装置に対して適用す
ることが可能である。
【0142】
【発明の効果】本発明による情報処理装置、基本データ
書込み装置、それらによる基本データ書込みシステム、
及び基本データ書込み方法は、以上詳細に説明したよう
に、次のような効果を得る。すなわち、マイクロプロセ
ッサ、及び基本データが格納される第1メモリが第1デ
ータバスに接続された情報処理装置のプロセッサシステ
ムに対して、第2データバスを有する着脱可能な基本デ
ータ書込み装置を接続し、かつ、プロセッサシステム側
の第1設定回路部と、基本データ書込み装置側の第2設
定回路部とによって接続時にアドレス設定回路を構成す
ることによって、基本データ書込み及び変更を大幅に容
易化することができる。このとき、第1メモリの基本デ
ータが破損しているかまたは基本データが書き込まれて
いない場合においても、基本データ書込みを行うことが
可能となる。また、基本データを新しいものに更新する
バージョンアップも可能である。
書込み装置、それらによる基本データ書込みシステム、
及び基本データ書込み方法は、以上詳細に説明したよう
に、次のような効果を得る。すなわち、マイクロプロセ
ッサ、及び基本データが格納される第1メモリが第1デ
ータバスに接続された情報処理装置のプロセッサシステ
ムに対して、第2データバスを有する着脱可能な基本デ
ータ書込み装置を接続し、かつ、プロセッサシステム側
の第1設定回路部と、基本データ書込み装置側の第2設
定回路部とによって接続時にアドレス設定回路を構成す
ることによって、基本データ書込み及び変更を大幅に容
易化することができる。このとき、第1メモリの基本デ
ータが破損しているかまたは基本データが書き込まれて
いない場合においても、基本データ書込みを行うことが
可能となる。また、基本データを新しいものに更新する
バージョンアップも可能である。
【0143】特に、不揮発性メモリの交換が不要となる
ので、基本データの修復やバージョンアップなどの書込
み作業を簡単に行うことが可能となる。また、プロセッ
サシステムに複数のメモリを搭載させることもないの
で、メモリの実装数を最低限に抑えてプロセッサシステ
ムを有する情報処理装置を低価格化することができる。
ので、基本データの修復やバージョンアップなどの書込
み作業を簡単に行うことが可能となる。また、プロセッ
サシステムに複数のメモリを搭載させることもないの
で、メモリの実装数を最低限に抑えてプロセッサシステ
ムを有する情報処理装置を低価格化することができる。
【0144】このような装置、書込みシステム及び書込
み方法を用いれば、例えば、通常の基板出荷時には何も
データが格納されていない状態で不揮発性メモリを基板
に実装し、その後にデータを書き込むことが可能となる
ので、不揮発性メモリのデータ書込みから基板への実装
までの部品管理が不要となり、プロセッサシステム自体
の製造工程における管理工程を簡単化することができ
る。また、不揮発性メモリの生焼けなどによる不具合も
防止される。
み方法を用いれば、例えば、通常の基板出荷時には何も
データが格納されていない状態で不揮発性メモリを基板
に実装し、その後にデータを書き込むことが可能となる
ので、不揮発性メモリのデータ書込みから基板への実装
までの部品管理が不要となり、プロセッサシステム自体
の製造工程における管理工程を簡単化することができ
る。また、不揮発性メモリの生焼けなどによる不具合も
防止される。
【0145】例えば、データバスが36bit構成であ
って不揮発性メモリが2個で1セットとなる場合には、
上位ビット用のメモリと下位ビット用のメモリが存在す
るために部品管理が必要であり、また、実装間違いが起
こる可能性があったが、上記した基本データ書込みシス
テム(書込み方法)を適用すれば、そのような管理の必
要性及び実装間違いの可能性を排除することができる。
また、ROMライターを使用しないためにROMの足が
曲がるなどの不具合が生じないなどの利点もある。
って不揮発性メモリが2個で1セットとなる場合には、
上位ビット用のメモリと下位ビット用のメモリが存在す
るために部品管理が必要であり、また、実装間違いが起
こる可能性があったが、上記した基本データ書込みシス
テム(書込み方法)を適用すれば、そのような管理の必
要性及び実装間違いの可能性を排除することができる。
また、ROMライターを使用しないためにROMの足が
曲がるなどの不具合が生じないなどの利点もある。
【0146】また、例えば、新規OSをユーザがデバイ
ス(基本データ書込み装置)ごと購入し、それを製品側
のプロセッサシステムに差し込んで製品のバージョンア
ップを行うことも可能となる。
ス(基本データ書込み装置)ごと購入し、それを製品側
のプロセッサシステムに差し込んで製品のバージョンア
ップを行うことも可能となる。
【図1】情報処理装置、基本データ書込み装置、及びそ
れらによる基本データ書込みシステムの第1の実施形態
の構成について示す模式図である。
れらによる基本データ書込みシステムの第1の実施形態
の構成について示す模式図である。
【図2】図1に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第1の実施例における具体的な回
路構成を示す図である。
タ書込み装置に基づく第1の実施例における具体的な回
路構成を示す図である。
【図3】図2に示したプロセッサシステム及び基本デー
タ書込み装置からなる基本データ書込みシステムにおけ
る基本データ書込み方法を示すフローチャートである。
タ書込み装置からなる基本データ書込みシステムにおけ
る基本データ書込み方法を示すフローチャートである。
【図4】図1に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第2の実施例における具体的な回
路構成を示す図である。
タ書込み装置に基づく第2の実施例における具体的な回
路構成を示す図である。
【図5】図1に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第3の実施例における具体的な回
路構成を示す図である。
タ書込み装置に基づく第3の実施例における具体的な回
路構成を示す図である。
【図6】図1に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第4の実施例における具体的な回
路構成を示す図である。
タ書込み装置に基づく第4の実施例における具体的な回
路構成を示す図である。
【図7】図1に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第5の実施例における具体的な回
路構成を示す図である。
タ書込み装置に基づく第5の実施例における具体的な回
路構成を示す図である。
【図8】情報処理装置、基本データ書込み装置、及びそ
れらによる基本データ書込みシステムの第2の実施形態
の構成について示す模式図である。
れらによる基本データ書込みシステムの第2の実施形態
の構成について示す模式図である。
【図9】図8に示したプロセッサシステム及び基本デー
タ書込み装置に基づく第6の実施例における具体的な回
路構成を示す図である。
タ書込み装置に基づく第6の実施例における具体的な回
路構成を示す図である。
【図10】情報処理装置、基本データ書込み装置、及び
それらによる基本データ書込みシステムの第3の実施形
態の構成について示す模式図である。
それらによる基本データ書込みシステムの第3の実施形
態の構成について示す模式図である。
【図11】図10に示したプロセッサシステム及び基本
データ書込み装置に基づく第7の実施例における具体的
な回路構成を示す図である。
データ書込み装置に基づく第7の実施例における具体的
な回路構成を示す図である。
【図12】図10に示したプロセッサシステム及び基本
データ書込み装置に基づく第8の実施例における具体的
な回路構成を示す図である。
データ書込み装置に基づく第8の実施例における具体的
な回路構成を示す図である。
【図13】情報処理装置、基本データ書込み装置、及び
それらによる基本データ書込みシステムの第4の実施形
態の構成について示す模式図である。
それらによる基本データ書込みシステムの第4の実施形
態の構成について示す模式図である。
【図14】図13に示したプロセッサシステム及び基本
データ書込み装置に基づく第9の実施例における具体的
な回路構成を示す図である。
データ書込み装置に基づく第9の実施例における具体的
な回路構成を示す図である。
【図15】図14に示したプロセッサシステム及び基本
データ書込み装置からなる基本データ書込みシステムに
おける基本データ書込み方法を示すフローチャートであ
る。
データ書込み装置からなる基本データ書込みシステムに
おける基本データ書込み方法を示すフローチャートであ
る。
【図16】図13に示したプロセッサシステム及び基本
データ書込み装置に基づく第10の実施例における具体
的な回路構成を示す図である。
データ書込み装置に基づく第10の実施例における具体
的な回路構成を示す図である。
【図17】図13に示したプロセッサシステム及び基本
データ書込み装置に基づく第11の実施例における具体
的な回路構成を示す図である。
データ書込み装置に基づく第11の実施例における具体
的な回路構成を示す図である。
A…情報処理装置、1…プロセッサシステム、1a…第
1基板、10…マイクロプロセッサ(第1CPU)、1
1…第1不揮発性メモリ(第1ROM)、12…第1バ
ス、13…第1選択回路部、14…第1接続部、15…
揮発性メモリ(RAM)、16…第1接続検知回路部、
19…第1設定回路部、2…基本データ書込み装置、2
a…第2基板、21…第2不揮発性メモリ(第2RO
M)、22…第2バス、23…第2選択回路部、24…
第2接続部、26…第2接続検知回路部、27…LE
D、28…2重ポート揮発性メモリ(DPRAM)、2
9…第2設定回路部、3…コントロールパネル、31、
32…スイッチ、40…第2マイクロプロセッサ(第2
CPU)、40a…アドレスデコーダ、41…第3不揮
発性メモリ(第3ROM)、42…第3バス、43…不
揮発性メモリ(ROM)、44…揮発性メモリ(RA
M)、45…RS−232C端子、50…バス制御手
段、51…切離手段、51a、51b…バッファ。
1基板、10…マイクロプロセッサ(第1CPU)、1
1…第1不揮発性メモリ(第1ROM)、12…第1バ
ス、13…第1選択回路部、14…第1接続部、15…
揮発性メモリ(RAM)、16…第1接続検知回路部、
19…第1設定回路部、2…基本データ書込み装置、2
a…第2基板、21…第2不揮発性メモリ(第2RO
M)、22…第2バス、23…第2選択回路部、24…
第2接続部、26…第2接続検知回路部、27…LE
D、28…2重ポート揮発性メモリ(DPRAM)、2
9…第2設定回路部、3…コントロールパネル、31、
32…スイッチ、40…第2マイクロプロセッサ(第2
CPU)、40a…アドレスデコーダ、41…第3不揮
発性メモリ(第3ROM)、42…第3バス、43…不
揮発性メモリ(ROM)、44…揮発性メモリ(RA
M)、45…RS−232C端子、50…バス制御手
段、51…切離手段、51a、51b…バッファ。
Claims (41)
- 【請求項1】 第1データバスに接続されたマイクロプ
ロセッサが第1基板上に搭載されてなるプロセッサシス
テムを備える情報処理装置であって、 前記プロセッサシステムは、 前記第1基板上に前記第1データバスに接続されて搭載
され、前記マイクロプロセッサの起動時に参照される基
本データが格納される基本データ領域が割り当てられる
書込み可能な不揮発性メモリである第1メモリと、 前記第1基板上に設けられ、メモリへのアドレス領域の
設定に用いられる第1設定回路部と、 第2基板上に第2データバスが設けられた基本データ書
込み装置を着脱可能な状態で接続させるための第1接続
部とを有し、 前記第1接続部は、前記第2データバスを前記第1デー
タバスに接続し、かつ、前記第2基板上に設けられた第
2設定回路部を前記第1設定回路部に接続してアドレス
設定回路とするように構成されて、 前記基本データ書込み装置を接続したときに、前記アド
レス設定回路を用いて、前記第1メモリに割り当てられ
るアドレス領域を所定のアドレス領域に設定するととも
に、前記第1メモリへの前記基本データの書込みを行う
ことが可能となることを特徴とする情報処理装置。 - 【請求項2】 前記基本データ書込み装置を接続したと
きに、前記アドレス設定回路を用いて、前記第2基板上
に前記第2データバスに接続されて搭載され、前記基本
データと、前記基本データの前記第1メモリへの書込み
に用いる書込みプログラムとが格納されている第2メモ
リに割り当てられるアドレス領域を所定のアドレス領域
に設定するとともに、前記第2メモリから前記第1メモ
リへの前記基本データの書込みを行うことが可能となる
ことを特徴とする請求項1記載の情報処理装置。 - 【請求項3】 前記第1設定回路部は、前記第2設定回
路部である第2選択回路部を接続してメモリ選択回路と
なる第1選択回路部であり、 前記基本データ書込み装置を接続したときに、前記メモ
リ選択回路を用いて、前記第1メモリまたは前記第2メ
モリを選択または切り換えて前記基本データ領域を割り
当てることが可能となることを特徴とする請求項2記載
の情報処理装置。 - 【請求項4】 前記プロセッサシステムは、前記第1メ
モリに書き込む前記基本データが一時的に格納される書
込み用メモリを有することを特徴とする請求項3記載の
情報処理装置。 - 【請求項5】 前記プロセッサシステムは、前記マイク
ロプロセッサを前記第1データバスから切り離す切離手
段を有することを特徴とする請求項1記載の情報処理装
置。 - 【請求項6】 前記プロセッサシステムは、前記第1接
続部を介して前記基本データ書込み装置が接続されてい
ることを検知するための第1接続検知回路部を有するこ
とを特徴とする請求項1記載の情報処理装置。 - 【請求項7】 書込み可能な不揮発性メモリである第1
メモリ及びマイクロプロセッサが第1データバスに接続
されて第1基板上に搭載されてなり、情報処理装置に備
えられたプロセッサシステムに対して、基本データ領域
が割り当てられる前記第1メモリに、前記マイクロプロ
セッサの起動時に参照される基本データを書き込むため
の基本データ書込み装置であって、 第2基板と、 前記第2基板上に設けられた第2データバスと、 前記第2基板上に設けられ、メモリへのアドレス領域の
設定に用いられる第2設定回路部と、 前記プロセッサシステムに着脱可能な状態で接続するた
めの第2接続部とを有し、 前記第2接続部は、前記第1データバスを前記第2デー
タバスに接続し、かつ、前記第1基板上に設けられた第
1設定回路部を前記第2設定回路部に接続してアドレス
設定回路とするように構成されて、 前記プロセッサシステムに接続したときに、前記アドレ
ス設定回路を用いて、前記第1メモリに割り当てられる
アドレス領域を所定のアドレス領域に設定するととも
に、前記第1メモリへの前記基本データの書込みを行う
ことを可能とすることを特徴とする基本データ書込み装
置。 - 【請求項8】 前記第2基板上に前記第2データバスに
接続されて搭載され、前記基本データと、前記基本デー
タの前記第1メモリへの書込みに用いる書込みプログラ
ムとが格納されている第2メモリを有し、 前記プロセッサシステムに接続したときに、前記アドレ
ス設定回路を用いて、前記第2メモリに割り当てられる
アドレス領域を所定のアドレス領域に設定するととも
に、前記第2メモリから前記第1メモリへの前記基本デ
ータの書込みを行うことを可能とすることを特徴とする
請求項7記載の基本データ書込み装置。 - 【請求項9】 前記第2メモリは、前記基本データと、
前記書込みプログラムとがあらかじめ格納されている不
揮発性メモリであることを特徴とする請求項8記載の基
本データ書込み装置。 - 【請求項10】 前記第2設定回路部は、前記第1設定
回路部である第1選択回路部を接続してメモリ選択回路
となる第2選択回路部であり、 前記プロセッサシステムに接続したときに、前記メモリ
選択回路を用いて、前記第1メモリまたは前記第2メモ
リを選択または切り換えて前記基本データ領域を割り当
てることを可能とすることを特徴とする請求項8記載の
基本データ書込み装置。 - 【請求項11】 前記第1メモリに書き込む前記基本デ
ータが一時的に格納される書込み用メモリを有すること
を特徴とする請求項10記載の基本データ書込み装置。 - 【請求項12】 前記第2基板上に搭載され、前記アド
レス設定回路によるアドレス領域の設定、及び前記基本
データの転記の少なくとも一方を制御する第2マイクロ
プロセッサを備えることを特徴とする請求項7記載の基
本データ書込み装置。 - 【請求項13】 前記第2マイクロプロセッサは、前記
第2基板上に設けられた第3データバスに接続され、 前記第2基板上に前記第2データバス及び前記第3デー
タバスに接続されて搭載され、前記基本データと、前記
基本データの前記第1メモリへの書込みに用いる書込み
プログラムとを格納することが可能な2重ポートの第2
メモリを有し、 前記プロセッサシステムに接続したときに、前記アドレ
ス設定回路を用いて、前記第2メモリに割り当てられる
アドレス領域を所定のアドレス領域に設定するととも
に、前記第2メモリから前記第1メモリへの前記基本デ
ータの書込みを行うことを可能とすることを特徴とする
請求項12記載の基本データ書込み装置。 - 【請求項14】 前記第2設定回路部は、前記第1設定
回路部である第1選択回路部を接続してメモリ選択回路
となる第2選択回路部であり、 前記プロセッサシステムに接続したときに、前記メモリ
選択回路を用いて、前記第1メモリまたは前記第2メモ
リを選択または切り換えて前記基本データ領域を割り当
てることを可能とすることを特徴とする請求項13記載
の基本データ書込み装置。 - 【請求項15】 前記第2基板上に前記第3データバス
に接続されて搭載され、前記基本データと、前記基本デ
ータの前記第1メモリへの書込みに用いる書込みプログ
ラムとが格納されている第3メモリを有することを特徴
とする請求項13記載の基本データ書込み装置。 - 【請求項16】 前記第2マイクロプロセッサは、前記
第2データバスに接続されていることを特徴とする請求
項12記載の基本データ書込み装置。 - 【請求項17】 前記プロセッサシステムに接続したと
きに、前記第2マイクロプロセッサは、バスアービトレ
ーション機能を用いて前記マイクロプロセッサの前記第
1データバスに対するバス権を制御することを特徴とす
る請求項16記載の基本データ書込み装置。 - 【請求項18】 前記第2接続部を介して前記プロセッ
サシステムが接続されていることを検知するための第2
接続検知回路部を有することを特徴とする請求項7記載
の基本データ書込み装置。 - 【請求項19】 請求項1記載の情報処理装置と、請求
項7記載の基本データ書込み装置とを備える基本データ
書込みシステムであって、 前記プロセッサシステムの前記第1接続部と、前記基本
データ書込み装置の前記第2接続部とが接続されて、前
記第1設定回路部及び前記第2設定回路部が接続されて
なる前記アドレス設定回路によるアドレス領域の設定
と、前記第1メモリへの前記基本データの書込みとを行
うことが可能に構成されている基本データ書込みシステ
ム。 - 【請求項20】 前記基本データ書込み装置の前記第2
基板上に前記第2データバスに接続されて搭載された第
2メモリに格納された書込みプログラムを用いて、前記
第2メモリに格納された前記基本データの前記第1メモ
リへの書込みを行うとともに、 前記アドレス設定回路は、前記第2メモリに割り当てら
れるアドレス領域を所定のアドレス領域に設定すること
を特徴とする請求項19記載の基本データ書込みシステ
ム。 - 【請求項21】 前記アドレス設定回路は、前記第1設
定回路部である第1選択回路部及び前記第2設定回路部
である第2選択回路部が接続されてなり、前記第1メモ
リまたは前記第2メモリを選択または切り換えて前記基
本データ領域を割り当てるメモリ選択回路であることを
特徴とする請求項20記載の基本データ書込みシステ
ム。 - 【請求項22】 前記アドレス設定回路は、前記第1メ
モリ及び前記第2メモリにそれぞれ異なるアドレス領域
を設定することを特徴とする請求項20記載の基本デー
タ書込みシステム。 - 【請求項23】 前記アドレス設定回路によるアドレス
領域の設定、及び前記第1メモリへの前記基本データの
書込みの少なくとも一方を前記マイクロプロセッサによ
って制御することを特徴とする請求項19記載の基本デ
ータ書込みシステム。 - 【請求項24】 前記アドレス設定回路によるアドレス
領域の設定、及び前記第1メモリへの前記基本データの
書込みの少なくとも一方を前記基本データ書込み装置の
前記第2基板上に搭載された第2マイクロプロセッサに
よって制御することを特徴とする請求項19記載の基本
データ書込みシステム。 - 【請求項25】 前記プロセッサシステムに設けられた
第1接続検知回路部と、前記基本データ書込み装置に設
けられた第2接続検知回路部とが接続されてなり、前記
第1接続部及び前記第2接続部によって前記プロセッサ
システム及び前記基本データ書込み装置が接続されてい
ることを検知する接続検知回路を有することを特徴とす
る請求項19記載の基本データ書込みシステム。 - 【請求項26】 前記アドレス設定回路は、前記接続検
知回路からの接続検知信号に基づいてアドレス領域の設
定を自動的に行うように構成されていることを特徴とす
る請求項25記載の基本データ書込みシステム。 - 【請求項27】 前記アドレス設定回路は、外部からア
ドレス設定指示信号を入力可能なように構成されている
ことを特徴とする請求項19記載の基本データ書込みシ
ステム。 - 【請求項28】 前記アドレス設定指示信号を出力して
前記アドレス設定回路に対してアドレス領域の設定を指
示するアドレス設定指示手段を備えることを特徴とする
請求項27記載の基本データ書込みシステム。 - 【請求項29】 前記アドレス設定回路は、所定のタイ
ミングでアドレス領域の設定を自動的に行うためのタイ
マを有することを特徴とする請求項19記載の基本デー
タ書込みシステム。 - 【請求項30】 前記第1メモリへの前記基本データの
書込みが終了したことを通知するための終了通知手段を
有することを特徴とする請求項19記載の基本データ書
込みシステム。 - 【請求項31】 書込み可能な不揮発性メモリである第
1メモリ及びマイクロプロセッサが第1データバスに接
続されて第1基板上に搭載されてなり、情報処理装置に
備えられたプロセッサシステムに対して、基本データ領
域が割り当てられる前記第1メモリに、前記マイクロプ
ロセッサの起動時に参照される基本データを書き込むた
めの基本データ書込み方法であって、 第2基板上に第2データバスが設けられ前記プロセッサ
システムに対して着脱可能な基本データ書込み装置を、
前記プロセッサシステムに接続して、前記第1データバ
ス及び前記第2データバスを接続させるとともに、前記
プロセッサシステムに設けられた第1設定回路部、及び
前記基本データ書込み装置に設けられた第2設定回路部
を接続してアドレス設定回路とする書込み装置接続ステ
ップと、 前記アドレス設定回路を用いて、前記第1メモリを含む
各メモリに割り当てられるアドレス領域を所定のアドレ
ス領域に設定するアドレス設定ステップと、 前記第1メモリへの前記基本データの書込みを行う基本
データ書込みステップとを有することを特徴とする基本
データ書込み方法。 - 【請求項32】 前記基本データ書込み装置は、前記第
2基板上に前記第2データバスに接続されて搭載され、
前記基本データと、前記基本データの前記第1メモリへ
の書込みに用いる書込みプログラムとが格納されている
第2メモリを有し、 前記アドレス設定ステップにおいて、前記アドレス設定
回路を用いて、前記第2メモリに割り当てられるアドレ
ス領域を所定のアドレス領域に設定するとともに、 前記基本データ書込みステップにおいて、前記書込みプ
ログラムを用いて、前記第2メモリから前記第1メモリ
への前記基本データの書込みを行うことを特徴とする請
求項31記載の基本データ書込み方法。 - 【請求項33】 前記アドレス設定ステップは、 前記基本データ領域を、前記アドレス設定回路であるメ
モリ選択回路を用いて、前記第1メモリから前記第2メ
モリに切り換えて割り当てるメモリ切換ステップと、 前記基本データ領域を、前記メモリ選択回路を用いて、
前記第2メモリから前記第1メモリに再度切り換えて割
り当てるメモリ再切換ステップとを有することを特徴と
する請求項32記載の基本データ書込み方法。 - 【請求項34】 前記メモリ切換ステップ及び前記メモ
リ再切換ステップにおいて、メモリ切換え及びメモリ再
切換えをチップセレクト信号またはアウトプットイネー
ブル信号を用いて行うことを特徴とする請求項33記載
の基本データ書込み方法。 - 【請求項35】 前記基本データ書込みステップは、 前記メモリ切換ステップ実行後に前記書込みプログラム
を前記第2メモリから前記プロセッサシステムまたは前
記基本データ書込み装置に設置された書込み用メモリに
転記するプログラム転記ステップと、 前記書込み用メモリに転記された前記書込みプログラム
を起動するプログラム起動ステップと、 前記基本データを前記第2メモリから前記書込み用メモ
リに転記する基本データ第1転記ステップと、 前記メモリ再切換ステップ実行後に前記基本データを前
記書込み用メモリから前記第1メモリに転記する基本デ
ータ第2転記ステップとを有することを特徴とする請求
項33記載の基本データ書込み方法。 - 【請求項36】 前記アドレス設定ステップにおいて、
前記第1メモリ及び前記第2メモリにそれぞれ異なるア
ドレス領域を設定することを特徴とする請求項32記載
の基本データ書込み方法。 - 【請求項37】 前記書込み装置接続ステップにおい
て、接続検知回路によって前記基本データ書込み装置の
前記プロセッサシステムへの接続を検知することを特徴
とする請求項31記載の基本データ書込み方法。 - 【請求項38】 前記アドレス設定ステップにおいて、
前記書込み装置接続ステップでの前記接続検知回路によ
る接続検知に基づいてアドレス領域の設定を自動的に行
うことを特徴とする請求項37記載の基本データ書込み
方法。 - 【請求項39】 前記アドレス設定ステップにおいて、
外部から前記アドレス設定回路に入力されたアドレス設
定指示信号に基づいてアドレス領域の設定を行うことを
特徴とする請求項31記載の基本データ書込み方法。 - 【請求項40】 前記アドレス設定ステップにおいて、
前記アドレス設定回路に設けられたタイマを用いて所定
のタイミングでアドレス領域の設定を自動的に行うこと
を特徴とする請求項31記載の基本データ書込み方法。 - 【請求項41】 前記書込み装置接続ステップ、前記ア
ドレス設定ステップ、及び前記基本データ書込みステッ
プの全ステップが終了したことを通知する終了通知ステ
ップを有することを特徴とする請求項31記載の基本デ
ータ書込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000001674A JP2001195246A (ja) | 2000-01-07 | 2000-01-07 | 情報処理装置、基本データ書込み装置、基本データ書込みシステム、及び基本データ書込み方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000001674A JP2001195246A (ja) | 2000-01-07 | 2000-01-07 | 情報処理装置、基本データ書込み装置、基本データ書込みシステム、及び基本データ書込み方法 |
Publications (1)
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---|---|
JP2001195246A true JP2001195246A (ja) | 2001-07-19 |
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ID=18530875
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000001674A Pending JP2001195246A (ja) | 2000-01-07 | 2000-01-07 | 情報処理装置、基本データ書込み装置、基本データ書込みシステム、及び基本データ書込み方法 |
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Country | Link |
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JP (1) | JP2001195246A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7010680B2 (en) | 2001-11-07 | 2006-03-07 | Seiko Epson Corporation | ROM writer has switching device for switching between external start-up ROM and data ROM to update control program in built-in writable ROM |
JP2006209250A (ja) * | 2005-01-25 | 2006-08-10 | Kyocera Corp | 情報記憶デバイス、無線通信デバイス |
JP2007172665A (ja) * | 2007-03-27 | 2007-07-05 | Kyocera Corp | 情報記憶デバイス、無線通信デバイス |
JP2010266987A (ja) * | 2009-05-13 | 2010-11-25 | Toshiba Mach Co Ltd | Cpuアドレスマップ切り換え |
JP2013134581A (ja) * | 2011-12-26 | 2013-07-08 | Sharp Corp | 電子機器システム及び電子機器 |
-
2000
- 2000-01-07 JP JP2000001674A patent/JP2001195246A/ja active Pending
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