JP2001194685A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、アクティブマトリ
クス方式の液晶表示装置に関し、特に駆動回路をアクテ
ィブマトリクス基板と同一の基板に形成した液晶表示装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device, and more particularly to a liquid crystal display device having a driving circuit formed on the same substrate as an active matrix substrate.
【０００２】[0002]
【従来の技術】アクティブマトリクス方式の液晶表示装
置は、マトリクス状に配置された画素トランジスタを介
して液晶に印加する電圧を制御する表示部と、該画素ト
ランジスタを駆動する駆動回路部とで構成される。表示
部の画素トランジスタには、アモルファスシリコン（ａ
−Ｓｉ：ａｍｏｒｐｈｏｕｓ−Ｓｉｌｉｃｏｎ）薄膜ト
ランジスタ（ＴＦＴ：Ｔｈｉｎ−ＦｉｌｍＴｒａｎｓｉ
ｓｔｏｒ）、多結晶シリコン（ｐ−Ｓｉ：ｐｏｌｙ−Ｓ
ｉｌｉｃｏｎ）ＴＦＴ、あるいは単結晶シリコンのＭＯ
Ｓ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）トランジスタが使用される。2. Description of the Related Art An active matrix type liquid crystal display device comprises a display section for controlling a voltage applied to liquid crystal via pixel transistors arranged in a matrix, and a drive circuit section for driving the pixel transistors. You. Amorphous silicon (a
-Si: amorphous-Silicon) Thin Film Transistor (TFT: Thin-FilmTransi)
sto), polycrystalline silicon (p-Si: poly-S)
ilicon) MO of single crystal silicon or TFT
S (Metal-Oxide Semiconductor)
or) A transistor is used.
【０００３】駆動回路部は、表示部の画素トランジスタ
にａ−Ｓｉ ＴＦＴを使用する場合には、単結晶シリコ
ンのＭＯＳトランジスタで形成した大規模集積回路（LS
I：Large Scale Integrated Circuit）で構成される。
また、表示部の画素トランジスタにｐ−Ｓｉ ＴＦＴや
単結晶シリコンのＭＯＳトランジスタを使用する場合に
は、駆動回路部は、画素トランジスタと同じ種類のトラ
ンジスタを用いて表示部と同一基板上に構成される。When an a-Si TFT is used for a pixel transistor in a display section, a large-scale integrated circuit (LS) formed of MOS transistors made of single crystal silicon is used as a drive circuit section.
I: Large Scale Integrated Circuit).
In the case where a p-Si TFT or a single-crystal silicon MOS transistor is used as a pixel transistor in the display portion, the drive circuit portion is formed using the same type of transistor as the pixel transistor on the same substrate as the display portion. You.
【０００４】このれらの液晶表示装置では、良好な画質
を確保する以外に、(1)表示部以外の周辺部分の面積を
可能な限り小さくする、(2)消費電力を下げる、(3)信頼
性を高めることが要求される。上記(1)についてはトラ
ンジスタのゲート長を短くして微細化する、(2)につい
ては駆動回路の電源電圧を低減する、(3)についてはト
ランジスタに印加される最大電圧を低減することがそれ
ぞれ有効である。このため、これらの要求に対処するに
は、液晶に印加すべき必要な電圧を確保しつつ使用する
トランジスタに印加される最大電圧（以下、耐圧と呼
ぶ）を低減することが全体として最も効果的である。こ
れは、ｐ−Ｓｉ ＴＦＴを表示部と駆動回路部に使用す
る駆動回路一体型の液晶表示装置には特に重要である。In these liquid crystal display devices, in addition to ensuring good image quality, (1) reduce the area of peripheral parts other than the display unit as much as possible, (2) reduce power consumption, (3) It is required to increase reliability. For (1) above, the gate length of the transistor should be shortened for miniaturization, for (2) the power supply voltage of the drive circuit should be reduced, and for (3) the maximum voltage applied to the transistor should be reduced. It is valid. Therefore, in order to meet these demands, it is most effective as a whole to reduce the maximum voltage (hereinafter referred to as a breakdown voltage) applied to a transistor to be used while securing a necessary voltage to be applied to the liquid crystal. It is. This is particularly important for a drive circuit integrated type liquid crystal display device using a p-Si TFT for a display portion and a drive circuit portion.
【０００５】このトランジスタの耐圧を下げる構成が、
特開平06-035417号公報及び特開平10-031464号公報に記
載されている。これらに記載の駆動方法はいずれも、画
素電極に対向する共通線の電圧を画素電極に印加される
電圧と逆極性に変化させるいわゆるコモン交流駆動と呼
ばれるものである。A structure for lowering the breakdown voltage of this transistor is as follows.
It is described in JP-A-06-035417 and JP-A-10-031464. Each of the driving methods described above is a so-called common AC drive in which the voltage of the common line facing the pixel electrode is changed to a polarity opposite to the voltage applied to the pixel electrode.
【０００６】このコモン交流駆動を図１８を用いて説明
する。図１８は画素電極をマトリクス状に配置した表示
部のｎ行、ｍ列（ｍ、ｎは整数）の１画素部分の等価回
路を示す。この等価回路は画素トランジスタＴ（ｍ、
ｎ）、画素電極Ｐ（ｍ、ｎ）、走査線Ｇｎ、共通線Ｃ
ｎ、信号線Ｄｍ、保持容量Ｃｓｔ、液晶容量Ｃｌｃで構
成される。画素トランジスタＴ（ｍ、ｎ）のゲート電
極、ドレイン電極、ソース電極はそれぞれ走査線Ｇｎ、
信号線Ｄｎ、画素電極Ｐ（ｍ、ｎ）に接続され、保持容
量Ｃｓｔと液晶容量Ｃｌｃは画素電極Ｐ（ｍ、ｎ）と共
通線Ｃｎの間に並列に接続されている。The common AC driving will be described with reference to FIG. FIG. 18 shows an equivalent circuit of one pixel portion of n rows and m columns (m and n are integers) of a display portion in which pixel electrodes are arranged in a matrix. This equivalent circuit has a pixel transistor T (m,
n), pixel electrode P (m, n), scanning line Gn, common line C
n, a signal line Dm, a storage capacitor Cst, and a liquid crystal capacitor Clc. The gate electrode, the drain electrode, and the source electrode of the pixel transistor T (m, n) are respectively connected to the scanning line Gn,
The signal line Dn is connected to the pixel electrode P (m, n), and the storage capacitor Cst and the liquid crystal capacitor Clc are connected in parallel between the pixel electrode P (m, n) and the common line Cn.
【０００７】上記等価回路の動作を図１９に示すタイミ
ング図で説明する。動作を分かり易くするため、表示す
る画像データは、画面を全面均一な輝度にするデータで
あると仮定する。このときの、走査線Ｇｎ、共通線Ｃ
ｎ、信号線Ｄｍの各電圧信号はそれぞれ、ＶｇＬとＶｇ
Ｈ、ＶｃＬとＶｃＨ、ＶｄＬとＶｄＨの２値状態をと
る。共通線の電圧信号Ｃｎの平均電圧をＶｃとする。以
下の説明で用いる信号振幅は、この平均電圧Ｖｃを基準
とした電圧で示す。共通線Ｃｎの信号振幅をΔＶｃ、信
号線Ｄｍの信号振幅をΔＶｄとすると、ＶｃＬとＶｃ
Ｈ、及びＶｄＬとＶｄＨは次式で表される。The operation of the above equivalent circuit will be described with reference to a timing chart shown in FIG. In order to make the operation easy to understand, it is assumed that the image data to be displayed is data that makes the entire screen have uniform brightness. At this time, the scanning line Gn and the common line C
n, and each voltage signal of the signal line Dm is VgL and Vg, respectively.
H, binary states of VcL and VcH, and VdL and VdH. The average voltage of the voltage signal Cn of the common line is defined as Vc. The signal amplitude used in the following description is indicated by a voltage based on the average voltage Vc. Assuming that the signal amplitude of the common line Cn is ΔVc and the signal amplitude of the signal line Dm is ΔVd, VcL and Vc
H, and VdL and VdH are represented by the following equations.
【０００８】 ＶｃＬ＝Ｖｃ−ΔＶｃ、ＶｃＨ＝Ｖｃ＋ΔＶｃ … （１） ＶｄＬ＝Ｖｃ−ΔＶｄ、ＶｄＨ＝Ｖｃ＋ΔＶｄ … （２） 走査線Ｇｎの信号は、各フィールドにおいて最初の一定
期間だけＶｇＨの状態をとるのに対し、共通線Ｃｎ、信
号線Ｄｍの信号は、フィールドが変わるたびにその状態
が切り替わるように変化する。即ち、走査線Ｇｎの信号
は各フィールドの最初に、ＶｇＬからＶｇＨに立ち上が
り、１水平走査期間（１Ｈ）が経過した後にＶｇＨから
ＶｇＬに立ち下がる。共通線Ｃｎの信号は、第１フィー
ルドの走査線Ｇｎが立ち上がるタイミングでＶｃＨから
ＶｃＬに立ち下がり、第２フィールドの走査線Ｇｎが立
ち上がるタイミングでＶｃＬからＶｃＨに立ち上がる。
一方、信号線Ｄｍの信号は、第１フィールドの走査線Ｇ
ｎが立ち上がるタイミングでＶｄＬからＶｄＨに変化
し、第２フィールドの走査線Ｇｎが立ち上がるタイミン
グでＶｄＨからＶｄＬに変化する。VcL = Vc−ΔVc, VcH = Vc + ΔVc (1) VdL = Vc−ΔVd, VdH = Vc + ΔVd (2) The signal of the scanning line Gn is in the state of VgH for the first fixed period in each field. On the other hand, the signals on the common line Cn and the signal line Dm change so that the state changes each time the field changes. That is, the signal of the scanning line Gn rises from VgL to VgH at the beginning of each field, and falls from VgH to VgL after one horizontal scanning period (1H) has elapsed. The signal of the common line Cn falls from VcH to VcL at the timing when the scanning line Gn in the first field rises, and rises from VcL to VcH at the timing when the scanning line Gn in the second field rises.
On the other hand, the signal of the signal line Dm is the scanning line G of the first field.
The timing changes from VdL to VdH when n rises, and changes from VdH to VdL when the scanning line Gn in the second field rises.
【０００９】図１９の電圧波形は、走査線Ｇｎ、信号線
Ｄｍ、及び共通線Ｃｎの各信号が以上のタイミングで駆
動されるときに得られるものである。第１フィールドで
共通線Ｃｎの電圧がステップ状に低下すると、画素電極
Ｐ（ｍ、ｎ）の電圧は瞬間的にΔＶｓだけＶｄＬから低
下する。これは、液晶容量Ｃｌｃと保持容量Ｃｓｔの並
列容量と画素トランジスタＴ（ｍ、Ｎ）のオン抵抗との
直列回路にステップ電圧が印加されことによる過渡的現
象によるものである。その後この直列回路の時定数に従
う波形曲線で、画素電極Ｐ（ｍ、ｎ）の電圧が信号線Ｄ
ｍの信号電圧に等しくなるよう変化する。一方、第２フ
ィールドでも共通線Ｃｎの電圧がステップ状に上昇する
タイミングで画素電極Ｐ（ｍ、ｎ）の電圧は瞬間的にＶ
ｄＨからΔＶｓだけ上昇し、前記直列回路の時定数に従
う波形曲線で、画素電極Ｐ（ｍ、ｎ）の電圧が信号線Ｄ
ｍの信号電圧ＶｄＬに等しくなるように変化する。The voltage waveform of FIG. 19 is obtained when the signals of the scanning line Gn, the signal line Dm, and the common line Cn are driven at the above timing. When the voltage of the common line Cn decreases stepwise in the first field, the voltage of the pixel electrode P (m, n) instantaneously decreases from VdL by ΔVs. This is due to a transient phenomenon caused by application of a step voltage to a series circuit of the parallel capacitance of the liquid crystal capacitance Clc and the storage capacitance Cst and the ON resistance of the pixel transistor T (m, N). Thereafter, the voltage of the pixel electrode P (m, n) is changed to a signal line D by a waveform curve according to the time constant of this series circuit.
m so as to be equal to the signal voltage of m. On the other hand, in the second field, the voltage of the pixel electrode P (m, n) instantaneously becomes V at the timing when the voltage of the common line Cn rises stepwise.
dH, the voltage of the pixel electrode P (m, n) is changed to a signal line D by a waveform curve according to the time constant of the series circuit.
m so as to be equal to the signal voltage VdL.
【００１０】上記電圧変化ΔＶｓは共通線Ｃｎの信号振
幅ΔＶｃの２倍であり、次式で示される。The voltage change ΔVs is twice the signal amplitude ΔVc of the common line Cn, and is expressed by the following equation.
【００１１】ΔＶｓ＝２×ΔＶｃ …（３） このため、画素トランジスタＴ（ｍ、ｎ）のソース電極
に印加される最小電圧Ｖｓｍｉｎ（＝ＶｓＬ）と、最大
電圧Ｖｓｍａｘ（＝ＶｓＨ）は次式で表される。ΔVs = 2 × ΔVc (3) Therefore, the minimum voltage Vsmin (= VsL) and the maximum voltage Vsmax (= VsH) applied to the source electrode of the pixel transistor T (m, n) are expressed by the following equations. expressed.
【００１２】 Ｖｓｍｉｎ＝ＶｄＬ−２×ΔＶｃ …（４） Ｖｓｍａｘ＝ＶｄＨ＋２×ΔＶｃ …（５） （４）、（５）式で示されるように、ソース電極に印加
される最小電圧Ｖｓｍｉｎと最大電圧Ｖｓｍａｘの値
は、それぞれＶｄＬ及びＶｄＨに共通線Ｃｎの信号振幅
の２倍が減算または加算された値である。このため、画
素トランジスタのソース電極に印加される電圧の絶対値
は、（ＶｄＨ−ＶｄＬ）に共通線Ｃｎの信号振幅ΔＶｃ
の４倍を加えた値となる。Vsmin = VdL−2 × ΔVc (4) Vsmax = VdH + 2 × ΔVc (5) As shown in the equations (4) and (5), the minimum voltage Vsmin and the maximum voltage Vsmax applied to the source electrode are calculated. Are values obtained by subtracting or adding twice the signal amplitude of the common line Cn to VdL and VdH, respectively. Therefore, the absolute value of the voltage applied to the source electrode of the pixel transistor is (VdH−VdL) equal to the signal amplitude ΔVc of the common line Cn.
It is a value obtained by adding 4 times of.
【００１３】一方、液晶に印加される電圧は、画素電極
Ｐ（ｍ、ｎ）の電圧と共通線Ｃｎの電圧との差であるの
で、第１フィールド、第２フィールドで液晶に印加され
る実効電圧ＶＬＣはそれぞれ次式となる。On the other hand, since the voltage applied to the liquid crystal is the difference between the voltage of the pixel electrode P (m, n) and the voltage of the common line Cn, the effective voltage applied to the liquid crystal in the first field and the second field. The voltages VLC are expressed by the following equations.
【００１４】ＶＬＣ＝ΔＶｃ＋ΔＶｄ …（６） ここで、ΔＶｃ＞０、ΔＶｄ≧ΔＶｃ コモン交流駆動方法では、上に説明したように共通線の
信号振幅ΔＶｃに信号線の信号振幅ΔＶｄを加算して得
られる電圧で液晶を駆動することにより、信号線Ｄｍの
信号電圧を低減することを可能にしている。また、信号
線Ｄｍの信号電圧を低減することで走査線Ｇｎの信号電
圧も低減できる。VLC = ΔVc + ΔVd (6) Here, ΔVc> 0, ΔVd ≧ ΔVc In the common AC driving method, the signal amplitude ΔVd of the signal line is added to the signal amplitude ΔVc of the common line as described above. By driving the liquid crystal with a given voltage, the signal voltage of the signal line Dm can be reduced. Further, the signal voltage of the scanning line Gn can be reduced by reducing the signal voltage of the signal line Dm.
【００１５】上記コモン交流駆動方法を例えば、４Ｖで
駆動する液晶に適用した場合、主な信号の電圧は次に示
す値となる。液晶駆動電圧ＶＬＣ＝０〜４Ｖ、共通線Ｃ
ｎの電圧振幅 ΔＶｃ＝２Ｖ、共通線Ｃｎの平均電圧Ｖ
ｃ＝３Ｖ、共通線の電圧ＶｃＬ＝１Ｖ、ＶｃＨ＝５Ｖ、
信号線の信号振幅ΔＶｄ＝−２Ｖ〜＋２Ｖ、信号線の電
圧ＶｄＬ＝１Ｖ、ＶｄＨ＝５Ｖ、走査線の電圧ＶｇＬ＝
０、ＶｇＨ＝６Ｖ、画素トランジスタのソース電極の電
圧ＶｓＬ＝−３Ｖ、ＶｓＨ＝９Ｖ。When the above-described common AC driving method is applied to, for example, a liquid crystal driven at 4 V, the voltages of the main signals have the following values. Liquid crystal drive voltage VLC = 0-4V, common line C
n voltage amplitude ΔVc = 2V, average voltage V of common line Cn
c = 3V, common line voltage VcL = 1V, VcH = 5V,
Signal amplitude of signal line ΔVd = −2V to + 2V, signal line voltage VdL = 1V, VdH = 5V, scanning line voltage VgL =
0, VgH = 6V, the voltage VsL of the source electrode of the pixel transistor = -3V, VsH = 9V.
【００１６】このようにコモン交流駆動方法では、画素
トランジスタのゲート電極及びドレイン電極に印加され
る電圧変化幅は６Ｖ以内であるのに対し、ソース電極の
電圧は−３Ｖ〜９Ｖの範囲で変化し、その電圧変化幅は
１２Ｖである。As described above, according to the common AC driving method, the voltage change width applied to the gate electrode and the drain electrode of the pixel transistor is within 6 V, while the voltage of the source electrode changes in the range of -3 V to 9 V. , And its voltage change width is 12V.
【００１７】次に、共通線Ｃｎの電圧の過渡的変化につ
いて説明する。前述のように、液晶に印加される電圧は
画素電極Ｐ（ｍ、ｎ）の電圧と共通線Ｃｎの電圧の差で
ある。このため、共通線Ｃｎの電圧は走査線Ｇｎの電圧
がＶｇＨからＶｇＬに立ち下がる前に定常状態になるこ
とが必要であり、そうでなければ表示むらが発生する。Next, a transient change in the voltage of the common line Cn will be described. As described above, the voltage applied to the liquid crystal is the difference between the voltage of the pixel electrode P (m, n) and the voltage of the common line Cn. For this reason, the voltage of the common line Cn needs to be in a steady state before the voltage of the scanning line Gn falls from VgH to VgL; otherwise, display unevenness occurs.
【００１８】通常、共通線Ｃｎは金属配線又は透明電極
（ＩＴＯ：Indium Tin Oxide）配線で形成されるので、
図１８の等価回路には示されていないが、共通線Ｃｎは
単位画素当りの配線抵抗Ｒｃを有する。また、共通線Ｃ
ｎには、液晶容量Ｃｌｃと保持容量Ｃｓｔが並列に接続
されるので、共通線Ｃｎは、この並列容量と配線抵抗Ｒ
ｃによる時定数τｐを有する単位ＣＲ回路が多段に接続
された分布ＣＲ回路とみなすことができる。水平方向の
画素数をＮｘとすると、この分布ＣＲ回路の時定数τｐ
は次式で示される。Usually, the common line Cn is formed by a metal wiring or a transparent electrode (ITO: Indium Tin Oxide) wiring.
Although not shown in the equivalent circuit of FIG. 18, the common line Cn has a wiring resistance Rc per unit pixel. In addition, common line C
n, a liquid crystal capacitance Clc and a storage capacitance Cst are connected in parallel, so that the common line Cn is connected to the parallel capacitance and the wiring resistance Rst.
A unit CR circuit having a time constant τp due to c can be regarded as a distributed CR circuit connected in multiple stages. Assuming that the number of pixels in the horizontal direction is Nx, the time constant τp of this distributed CR circuit
Is represented by the following equation.
【００１９】 τｐ＝Ｎｘ２×Ｒｃ×（Ｃｌｃ＋Ｃｓｔ）…（７） 上記の等価回路では、保持容量Ｃｓｔは液晶のリーク抵
抗、画素ＴＦＴのオフ電流などによる保持率の劣化を防
止するため、液晶容量Ｃｌｃに対して数倍から十倍程度
の値としている。一方、表示装置を高精細化すると、上
記Ｎｘが増加するとともに、走査線ＧｎがＶｇＨになっ
ている１水平走査期間（１Ｈ期間）が短くなる。Τp = Nx 2 × Rc × (Clc + Cst) (7) In the above equivalent circuit, the storage capacitor Cst is used to prevent the deterioration of the storage ratio due to the leak resistance of the liquid crystal, the off current of the pixel TFT, and the like. The value is about several times to about ten times that of Clc. On the other hand, as the definition of the display device is increased, Nx increases, and one horizontal scanning period (1H period) in which the scanning line Gn is at VgH is shortened.
【００２０】この関係を８０万画素の１０インチサイズ
の液晶表示装置を例にとって説明すると、Ｃｌｃ＝２０
０ｆＦ、Ｃｓｔ＝６００ｆＦ、Ｒｃ＝５０Ω、Ｎｘ＝１
０００程度になる。この場合、時定数τｐ＝４０μｓと
なる。しかしながら、このような高精細液晶表示装置の
１Ｈ期間は概略２０μｓであるので、この場合、共通線
の電圧は１Ｈ期間内に定常状態に達しないことになる。
このように、この共通線の時定数τｐの値は液晶表示装
置の高精細化を妨げる要因となる。This relationship will be described with an example of a 800,000-pixel 10-inch liquid crystal display device.
0fF, Cst = 600fF, Rc = 50Ω, Nx = 1
About 000. In this case, the time constant τp = 40 μs. However, since the 1H period of such a high-definition liquid crystal display device is approximately 20 μs, in this case, the voltage of the common line does not reach a steady state within the 1H period.
As described above, the value of the time constant τp of the common line is a factor that hinders high definition of the liquid crystal display device.
【００２１】[0021]
【発明が解決しようとする課題】上述の従来のコモン交
流駆動方法では、信号線を駆動する回路と走査線を駆動
する回路の耐圧を低減できるものの、表示部を構成する
画素トランジスタの耐圧を低減することができず、更な
る消費電力の低減が図れないという問題がある。また、
表示部のトランジスタのサイズを大きくする必要がある
ので、駆動回路部をアクティブマトリクス基板と同一の
基板に形成する場合、すべてのトランジスタを同じ大き
さに形成する必要があることから駆動回路部とを一体化
しても小型軽量化が達成できないという問題がある。さ
らに、上記したように、従来のコモン交流駆動方法で
は、共通線の電圧波形が配線抵抗と画素の容量とに起因
する遅延によって表示むらが発生するという問題があ
る。In the above-mentioned conventional common AC driving method, the withstand voltage of the circuit for driving the signal line and the circuit for driving the scanning line can be reduced, but the withstand voltage of the pixel transistors constituting the display section is reduced. Therefore, there is a problem that power consumption cannot be further reduced. Also,
Since the size of the transistors in the display portion needs to be increased, when the drive circuit portion is formed on the same substrate as the active matrix substrate, it is necessary to form all the transistors in the same size. Even if they are integrated, there is a problem that reduction in size and weight cannot be achieved. Further, as described above, in the conventional common AC driving method, there is a problem in that the voltage waveform of the common line causes display unevenness due to the delay caused by the wiring resistance and the pixel capacitance.
【００２２】本発明は、上記従来技術の問題を解決する
ためになされたものであり、液晶表示装置を構成する回
路素子に印加される最大電圧を引き下げて消費電力を低
減することを課題とする。別の課題は、装置を小型化し
回路接続点数を削減して、信頼性、耐久性を向上させる
ことにある。本発明の更に別の課題は、共通線の電圧波
形の遅延を抑制して高品質の画像を表示することにあ
る。The present invention has been made to solve the above-mentioned problems of the prior art, and has as its object to reduce the power consumption by lowering the maximum voltage applied to circuit elements constituting a liquid crystal display device. . Another object is to improve the reliability and durability by reducing the size of the device and reducing the number of circuit connection points. Still another object of the present invention is to display a high-quality image by suppressing delay of a voltage waveform of a common line.
【００２３】[0023]
【課題を解決するための手段】上記課題は以下の手段に
より解決される。即ち、行方向に配列された複数の走査
線と、該複数の走査線に沿って配列された複数の共通線
と、列方向に配列された複数の信号線とを有し、前記走
査線と信号線とが交差する各領域に、対応の信号線及び
走査線にそれぞれ接続された一方の主回路電極及び制御
電極を有するスイッチング素子と、該スイッチング素子
の他方の主回路電極と対応の共通線とに接続された液晶
容量とが配置されてなるアクティブマトリクス方式の液
晶表示装置において、前記共通線に沿って一定の電圧が
印加される複数の基準線を設け、前記各領域に対応のア
クティブ素子の他方の主回路電極と対応の基準線とに接
続される保持容量を設けたことを特徴とする。The above object is achieved by the following means. That is, a plurality of scanning lines arranged in the row direction, a plurality of common lines arranged along the plurality of scanning lines, and a plurality of signal lines arranged in the column direction, the scanning line A switching element having one main circuit electrode and a control electrode connected to the corresponding signal line and scanning line in each region where the signal line intersects, and a common line corresponding to the other main circuit electrode of the switching element An active matrix type liquid crystal display device, in which a plurality of reference lines to which a constant voltage is applied along the common line is provided, and an active element corresponding to each of the regions is provided. And a storage capacitor connected to the other main circuit electrode and the corresponding reference line.
【００２４】上記液晶表示装置では、アクティブ素子の
信号出力電極は、共通線と基準線との間に直列に接続さ
れた液晶容量と保持容量の接続点に接続される。従っ
て、共通線に印加される電圧がステップ状にある値だけ
上昇（または下降）したときに、該接続点の電圧、即ち
アクティブ素子の信号出力電極の電圧も瞬間的に上昇
（または下降）するが、その瞬間的上昇（または下降）
値は、上記値を二つの容量で分圧したものとなる。従っ
て、アクティブ素子に印加される最大電圧を小さくする
ことができ、耐圧の小さい小形のアクティブ素子を使用
することができる。このため、液晶表示装置を小形にす
るとともに電力消費量を低減することができる。In the above liquid crystal display device, the signal output electrode of the active element is connected to the connection point between the liquid crystal capacitor and the storage capacitor connected in series between the common line and the reference line. Therefore, when the voltage applied to the common line rises (or falls) by a certain value in a step-like manner, the voltage at the connection point, that is, the voltage of the signal output electrode of the active element also rises (or falls) instantaneously. But its instantaneous rise (or fall)
The value is obtained by dividing the above value by two volumes. Therefore, the maximum voltage applied to the active element can be reduced, and a small-sized active element having a small withstand voltage can be used. Therefore, the size of the liquid crystal display device can be reduced, and the power consumption can be reduced.
【００２５】複数の走査線に矩形波電圧を順次印加する
走査線駆動手段、該矩形波電圧に同期して複数の共通線
の電圧を順次反転させる共通線駆動手段、及び複数の信
号線に選択された行の表示データに対応した電圧を印加
する信号線駆動手段を備え、該走査線駆動手段、共通線
駆動手段、信号線駆動手段、及び表示手段を同一の基板
に形成することができる。こうすることにより、装置を
より小形にすることができる。Scanning line driving means for sequentially applying a rectangular wave voltage to a plurality of scanning lines; common line driving means for sequentially inverting a plurality of common lines in synchronization with the rectangular wave voltage; and selecting a plurality of signal lines. Signal line driving means for applying a voltage corresponding to the display data of the selected row, and the scanning line driving means, the common line driving means, the signal line driving means, and the display means can be formed on the same substrate. This allows the device to be more compact.
【００２６】共通線の電圧が反転するときに、該共通線
の電圧が所定の値に達した後に、対応の走査線を選択す
ることが好ましい。これにより、液晶容量に印加される
電圧を一定にし、表示むらを防止することができる。When the voltage of the common line is inverted, it is preferable to select a corresponding scanning line after the voltage of the common line reaches a predetermined value. Thereby, the voltage applied to the liquid crystal capacitance can be kept constant, and display unevenness can be prevented.
【００２７】保持容量をＣｓｔ、前記液晶容量をＣｌｃ
とするとき、Ｃｓｔ／Ｃｌｃ≧１であることが好まし
い。こうすることにより、上記アクティブ素子に印加さ
れる瞬間的電圧の上昇（または下降）値を、共通線の電
圧変化幅の約１／２以下にすることができる。The storage capacity is Cst, and the liquid crystal capacity is Clc.
In this case, it is preferable that Cst / Clc ≧ 1. By doing so, the instantaneous voltage rise (or fall) value applied to the active element can be reduced to about の or less of the voltage change width of the common line.
【００２８】走査線駆動手段と共通線駆動手段とを共通
のシフトレジスタを用いて構成することができる。こう
することにより、回路素子数を低減し、信頼性を高める
ことができる。The scanning line driving means and the common line driving means can be constituted by using a common shift register. By doing so, the number of circuit elements can be reduced and reliability can be improved.
【００２９】スイッチング素子をＭＯＳトランジスタと
し、保持容量を該ＭＯＳトランジスタのゲート酸化膜を
誘電体として形成することができる。こうすることによ
り、小さな面積に大きな容量を得ることができる。The switching element may be a MOS transistor, and the storage capacitor may be formed by using the gate oxide film of the MOS transistor as a dielectric. By doing so, a large capacity can be obtained in a small area.
【００３０】基準線を構成する材料のシート抵抗率を、
共通線を構成する材料のシート抵抗率より小さくするこ
とが好ましい。こうすることにより、共通線の電圧が上
昇（または下降）するとき、保持容量に流れる電流がよ
り多くなり、液晶容量に印加される電圧がより早く定常
値に達するので表示むらの発生が防止される。The sheet resistivity of the material constituting the reference line is expressed as
It is preferable that the sheet resistivity is smaller than the sheet resistivity of the material forming the common line. By doing so, when the voltage of the common line rises (or falls), the current flowing through the storage capacitor increases, and the voltage applied to the liquid crystal capacitance reaches the steady value earlier, thereby preventing the occurrence of display unevenness. You.
【００３１】[0031]
【発明の実施の形態】以下、本発明の実施形態を詳細に
説明する。図２０は本発明の液晶表示装置の１画素部分
の等価回路である。図１８で説明した従来の等価回路の
要素に対応する要素には同じ符号を付した。図２０の等
価回路は、基準線Ｒｎを新たに設け、保持容量Ｃｔを画
素電極Ｐ（ｎ、ｍ）と該基準線Ｒｎとの間に接続した点
で従来の回路と異なる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail. FIG. 20 is an equivalent circuit of one pixel portion of the liquid crystal display device of the present invention. Elements corresponding to the elements of the conventional equivalent circuit described in FIG. 18 are denoted by the same reference numerals. 20 differs from the conventional circuit in that a reference line Rn is newly provided, and a storage capacitor Ct is connected between the pixel electrode P (n, m) and the reference line Rn.
【００３２】本発明の液晶表示装置の等価回路の動作を
図２１に示すタイミング図で説明する。図２１のタイミ
ング図においても図１９に示したタイミング図の波形に
対応するものには同じ符号を付した。図２１のタイミン
グ図と図１９のタイミング図とでは、画素電極Ｐ（ｍ、
ｎ）の電圧波形が異なっている。The operation of the equivalent circuit of the liquid crystal display device of the present invention will be described with reference to a timing chart shown in FIG. In the timing chart of FIG. 21, the same reference numerals are given to those corresponding to the waveforms of the timing chart shown in FIG. In the timing chart of FIG. 21 and the timing chart of FIG. 19, the pixel electrode P (m,
The voltage waveform of n) is different.
【００３３】第１フィールドで共通線Ｃｎの電圧がステ
ップ状に低下すると、画素電極Ｐ（ｍ、ｎ）の電圧は瞬
間的にΔＶｓだけ減少する。これは、共通線Ｃｎと基準
線Ｒｎの間に直列に接続された液晶容量Ｃｌｃと保持容
量Ｃｓｔの容量分圧回路にステップ電圧が印加され、該
分圧回路により分圧された電圧が画素トランジスタＴ
（ｍ、ｎ）のオン抵抗に接続されることとによる。その
後これらの容量と画素トランジスタのオン抵抗による時
定数で、画素電極Ｐ（ｍ、ｎ）の電圧が前記信号線Ｄｍ
の信号電圧に一致するように応答する。一方、第２フィ
ールドでは共通線Ｃｎの電圧がステップ状に上昇するタ
イミングで画素電極Ｐ（ｍ、ｎ）の電圧波形は瞬間的に
ΔＶｓだけ増加し、上述の時定数で画素電極Ｐ（ｍ、
ｎ）の電圧が信号線Ｄｍの信号電圧ＶｄＬに一致するよ
うに応答する。When the voltage of the common line Cn decreases stepwise in the first field, the voltage of the pixel electrode P (m, n) instantaneously decreases by ΔVs. This is because a step voltage is applied to a capacitance voltage dividing circuit of a liquid crystal capacitance Clc and a holding capacitance Cst connected in series between a common line Cn and a reference line Rn, and the voltage divided by the voltage dividing circuit is applied to a pixel transistor. T
(M, n). Thereafter, the voltage of the pixel electrode P (m, n) is changed to the signal line Dm by the time constant due to these capacitances and the ON resistance of the pixel transistor.
In response to the signal voltage of On the other hand, in the second field, the voltage waveform of the pixel electrode P (m, n) instantaneously increases by ΔVs at the timing when the voltage of the common line Cn increases stepwise, and the pixel electrode P (m,
A response is made so that the voltage of n) matches the signal voltage VdL of the signal line Dm.
【００３４】上記電圧変化ΔＶｓは、液晶容量と保持容
量とで分圧されるので、次式で示される。The voltage change ΔVs is divided by the liquid crystal capacitance and the storage capacitance, and is expressed by the following equation.
【００３５】 ΔＶｓ＝２×ΔＶｃ×Ｃｌｃ／（Ｃｌｃ＋Ｃｓｔ） …（８） このときの画素トランジスタＴ（ｍ、ｎ）のソース電極
に印加される最小電圧Ｖｓｍｉｎと、最大電圧Ｖｓｍａ
ｘは次式となる。ΔVs = 2 × ΔVc × Clc / (Clc + Cst) (8) At this time, the minimum voltage Vsmin and the maximum voltage Vsma applied to the source electrode of the pixel transistor T (m, n)
x is given by the following equation.
【００３６】 Ｖｓｍｉｎ＝ＶｄＬ−２×ΔＶｃ×Ｃｌｃ／（Ｃｌｃ＋Ｃｓｔ） … （９） Ｖｓｍａｘ＝ＶｄＨ＋２×ΔＶｃ×Ｃｌｃ／（Ｃｌｃ＋Ｃｓｔ） … （１０） （９）、（１０）式で示されるように、ソース電極に印
加される最小電圧Ｖｓｍｉｎと最大電圧Ｖｓｍａｘの値
は、ＶｄＬ及びＶｄＨに、共通線Ｃｎの信号振幅の２倍
の値を二つの容量により分圧してそれぞれ減算または加
算した値である。Vsmin = VdL−2 × ΔVc × Clc / (Clc + Cst) (9) Vsmax = VdH + 2 × ΔVc × Clc / (Clc + Cst) (10) As shown by the equations (9) and (10), the source The values of the minimum voltage Vsmin and the maximum voltage Vsmax applied to the electrode are values obtained by dividing a value twice as large as the signal amplitude of the common line Cn by VdL and VdH by two capacitors and subtracting or adding each.
【００３７】このため、過渡変化時、画素トランジスタ
のソース電極に加算される電圧ΔＶｓは図１８、図１９
に示した従来の回路構成に比較し小さくなる。For this reason, the voltage .DELTA.Vs added to the source electrode of the pixel transistor at the time of a transient change is shown in FIGS.
Is smaller than the conventional circuit configuration shown in FIG.
【００３８】上記本発明の液晶表示装置の画素回路にお
いて、図１８、１９の場合と同様、共通線Ｃｎの平均電
圧Ｖｃ＝３Ｖ、その電圧振幅ΔＶｃ＝２Ｖとするとき、
液晶容量Ｃｌｃ＝２００ｆＦ、保持容量Ｃｓｔ＝６００
ｆＦであれば、画素トランジスタのソース電極に印加さ
れる電圧は０Ｖ〜６Ｖの範囲で変化し、電圧変化幅は６
Ｖとなる。In the pixel circuit of the liquid crystal display device of the present invention, as in the case of FIGS. 18 and 19, when the average voltage Vc of the common line Cn = 3V and the voltage amplitude ΔVc = 2V,
Liquid crystal capacitance Clc = 200 fF, storage capacitance Cst = 600
If it is fF, the voltage applied to the source electrode of the pixel transistor changes in the range of 0V to 6V, and the voltage change width is 6
V.
【００３９】図２２に、液晶容量Ｃｌｃと保持容量Ｃｓ
ｔとの比と、ソース電圧の瞬間的電圧変化ΔＶｓ、画素
トランジスタに印加される最小電圧ＶｓＬ，及び最大電
圧ＶｓＨとの関係を示す。この図から、保持容量Ｃｓｔ
を液晶容量Ｃｌｃに等しくすれば、ソース電圧の電圧変
化ΔＶｓを１／２に低減することができることが分か
る。FIG. 22 shows the liquid crystal capacitance Clc and the storage capacitance Cs.
5 shows a relationship between the ratio of the pixel voltage and the instantaneous voltage change ΔVs of the source voltage, the minimum voltage VsL applied to the pixel transistor, and the maximum voltage VsH. From this figure, the storage capacity Cst
Is equal to the liquid crystal capacitance Clc, the voltage change ΔVs of the source voltage can be reduced to １ ／.
【００４０】次に、共通線Ｃｎの電圧の過渡的変化につ
いて説明する。前述したように、液晶に印加される電圧
は画素電極Ｐ（ｍ、ｎ）の電圧と共通線Ｃｎの電圧との
差であるので、共通線Ｃｎの電圧は走査線Ｇｎの電圧が
ＶｇＨからＶｇＬに立ち下がる前に安定状態になること
が必要である。上記本発明の実施形態では、共通線Ｃｎ
には保持容量Ｃｓｔは接続されず、液晶容量Ｃｌｃだけ
が接続される。共通線Ｃｎの配線抵抗をＲｃとすると、
共通線Ｃｎはこの配線抵抗Ｒｃと液晶容量Ｃｌｃで定ま
る時定数τｐを有する単位ＣＲ回路が多段に接続された
分布ＣＲ回路とみなすことができる。水平方向の画素数
をＮｘとすると、この分布ＣＲ回路の時定数τｐは次式
で示される。Next, a transient change in the voltage of the common line Cn will be described. As described above, since the voltage applied to the liquid crystal is the difference between the voltage of the pixel electrode P (m, n) and the voltage of the common line Cn, the voltage of the common line Cn is changed from VgH to VgL of the scanning line Gn. It is necessary to reach a stable state before falling. In the embodiment of the present invention, the common line Cn
Is not connected to the storage capacitor Cst, and is connected only to the liquid crystal capacitor Clc. Assuming that the wiring resistance of the common line Cn is Rc,
The common line Cn can be regarded as a distributed CR circuit in which unit CR circuits having a time constant τp determined by the wiring resistance Rc and the liquid crystal capacitance Clc are connected in multiple stages. Assuming that the number of pixels in the horizontal direction is Nx, the time constant τp of this distributed CR circuit is expressed by the following equation.
【００４１】τｐ＝Ｎｘ２×Ｒｃ×Ｃｌｃ…（１１） このように、本発明の実施形態における共通線の時定数
τｐは保持容量Ｃｓｔに依存しないので、小さくするこ
とができる。８０万画素の１０インチサイズの液晶表示
装置の例で示すと、Ｃｌｃ＝２００ｆＦ、Ｒｃ＝５０
Ω、Ｎｘ＝１０００のときの時定数τｐは１０μｓとな
る。この値は、図１８、１９で説明した従来の回路の１
／４であり、この表示装置の１Ｈ期間の２０μｓより小
さい。Τp = Nx 2 × Rc × Clc (11) As described above, the time constant τp of the common line in the embodiment of the present invention does not depend on the storage capacitor Cst, and can be reduced. As an example of a liquid crystal display device having 800,000 pixels and a size of 10 inches, Clc = 200 fF and Rc = 50.
The time constant τp when Ω and Nx = 1000 is 10 μs. This value is 1 of the conventional circuit described with reference to FIGS.
/ 4, which is smaller than 20 μs in the 1H period of this display device.
【００４２】以上説明したように、本発明の実施形態で
は、画素トランジスタのソース電極に印加される電圧を
大幅に低減できるので、駆動回路及び画素回路を構成す
るトランジスタに耐圧の低いトランジスタを用いること
ができる。さらに、共通線の電圧波形の応答遅れを小さ
くできるので、表示画像の劣化が防止される。As described above, according to the embodiment of the present invention, the voltage applied to the source electrode of the pixel transistor can be greatly reduced. Can be. Furthermore, since the response delay of the voltage waveform of the common line can be reduced, deterioration of the displayed image is prevented.
【００４３】上に説明した画素回路を有する本発明の液
晶表示装置の全体構成を図１に示す。同図において、１
０は表示部、２０は信号回路、３０は走査回路、４０は
共通線駆動回路、５０は基準線駆動回路、６０は制御回
路である。表示部１０は、列方向に配列した複数の信号
線Ｄ１、Ｄ２…、行方向に配列した複数の走査線Ｇ１、
Ｇ２…、信号線と走査線の各交点に配置した画素トラン
ジスタ（ＴＦＴ）１ａ、各画素に配置した保持容量１ｂ
及び液晶容量１ｃ、行方向に配列した複数の共通線Ｃ
１、Ｃ２…、及び複数の基準線Ｂ１、Ｂ２…を含む。FIG. 1 shows the overall configuration of the liquid crystal display device of the present invention having the above-described pixel circuit. In the figure, 1
0 is a display unit, 20 is a signal circuit, 30 is a scanning circuit, 40 is a common line drive circuit, 50 is a reference line drive circuit, and 60 is a control circuit. The display unit 10 includes a plurality of signal lines D1, D2,... Arranged in a column direction, a plurality of scanning lines G1, arranged in a row direction,
G2..., A pixel transistor (TFT) 1a disposed at each intersection of a signal line and a scanning line, and a storage capacitor 1b disposed at each pixel
A plurality of common lines C arranged in the row direction
, C2, and a plurality of reference lines B1, B2,.
【００４４】画素トランジスタ１ａのドレイン電極とゲ
ート電極は信号線と走査線にそれぞれ接続し、ソース電
極は保持容量１ｂ及び液晶容量１ｃの各一方の電極に接
続している。保持容量１ｂと液晶容量１ｃの各他方の電
極は基準線Ｂ１、Ｂ２…及び共通線Ｃ１、Ｃ２…にそれ
ぞれ接続している。この表示部の１画素分が図２０で説
明した画素等価回路に対応する。The drain electrode and the gate electrode of the pixel transistor 1a are connected to the signal line and the scanning line, respectively, and the source electrode is connected to one of the storage capacitor 1b and the liquid crystal capacitor 1c. The other electrodes of the storage capacitor 1b and the liquid crystal capacitor 1c are connected to reference lines B1, B2,... And common lines C1, C2, respectively. One pixel of the display unit corresponds to the pixel equivalent circuit described with reference to FIG.
【００４５】信号回路２０は制御回路６０により生成さ
れた制御信号Ｔ１に基づき信号線Ｄ１、Ｄ２…を駆動す
る。走査回路３０と共通線駆動回路４０は制御回路６０
により生成された制御信号Ｔ２に基づき、走査線Ｇ１、
Ｇ２…、共通線Ｃ１、Ｃ２…をそれぞれ駆動する。基準
線Ｂ１、Ｂ２…は、基準線駆動回路５０に接続されてい
る線に表示部１０の外で共通に接続される。The signal circuit 20 drives the signal lines D1, D2,... Based on the control signal T1 generated by the control circuit 60. The scanning circuit 30 and the common line driving circuit 40 include a control circuit 60
Scan line G1, based on the control signal T2 generated by
G2,... And the common lines C1, C2,. The reference lines B1, B2,... Are commonly connected to the lines connected to the reference line drive circuit 50 outside the display unit 10.
【００４６】以上のように構成した本発明の液晶表示装
置の動作を図２により説明する。走査線Ｇ１、Ｇ２…の
各信号は、各フィールドの１フレーム期間の間、順次
“Ｈ”状態を取る。共通線Ｃ１、Ｃ２…の各信号は、Ｖ
ＣＬとＶＣＨの２状態を取り、第１フィールドでは走査
線Ｇ１、Ｇ２…の各信号の立ち上がりのタイミングで順
次立ち下がり、第２フィールドでは走査線Ｇ１、Ｇ２…
の各信号の立ち上がりのタイミングで順次立ち上がる。The operation of the liquid crystal display device of the present invention configured as described above will be described with reference to FIG. Each signal of the scanning lines G1, G2,... Sequentially takes the “H” state during one frame period of each field. Each signal of the common lines C1, C2,.
The two states CL and VCH are taken. In the first field, the signals sequentially fall at the rising timing of each signal of the scanning lines G1, G2,..., And in the second field, the scanning lines G1, G2,.
Rise sequentially at the rising timing of each signal.
【００４７】各信号線の信号を表す例として、ｎ列目の
信号線Ｄｎを示した。走査線Ｇ１、Ｇ２…の信号が
“Ｈ”になるタイミングで走査線Ｇ１、Ｇ２…の各行の
画像データに対応する電圧を信号線に印加する。信号線
Ｄ１、Ｄ２…の電圧は共通線Ｃ１、Ｃ２…の電圧を基準
とし、その極性をフィールド毎に切換えている。すなわ
ち、第１フィールドではＶＣＬを基準にしてプラス極性
の電圧を印加し、第２フィールドではＶＣＬを基準にし
てマイナス極性の電圧を印加している。As an example showing the signal of each signal line, the signal line Dn in the n-th column is shown. At the timing when the signals of the scanning lines G1, G2,... Become "H", a voltage corresponding to the image data of each row of the scanning lines G1, G2,. The voltages of the signal lines D1, D2,... Are based on the voltages of the common lines C1, C2,. That is, in the first field, a positive voltage is applied with reference to VCL, and in the second field, a negative voltage is applied with reference to VCL.
【００４８】以上のタイミングで駆動したときの各線と
画素電極の電圧波形は図２１に示した電圧波形と同様な
ので、ここでは説明を省略する。The voltage waveforms of each line and the pixel electrode when driven at the above timings are the same as the voltage waveforms shown in FIG. 21, and the description is omitted here.
【００４９】上記実施形態の構成では、図２０で既に説
明したように、信号線、走査線、共通線の各線の最大電
圧を引き下げることができるので、各線を駆動する信号
回路、走査回路、共通線駆動回路、基準線駆動回路の各
回路の電源電圧を低くでき、従って、回路の消費電力が
低減され、各回路を構成するトランジスタに低い耐圧の
トランジスタを用いることができる。さらに、表示部の
トランジスタに印加する電圧も低くできるので、画素ト
ランジスタも上記各回路のトランジスタと同様に低い耐
圧のトランジスタを用いることができる。In the configuration of the above embodiment, as already described with reference to FIG. 20, since the maximum voltage of each of the signal line, the scanning line, and the common line can be reduced, the signal circuit, the scanning circuit, and the common circuit for driving each line can be reduced. The power supply voltage of each of the line drive circuit and the reference line drive circuit can be reduced, so that the power consumption of the circuits is reduced, and a transistor having a low breakdown voltage can be used as a transistor constituting each circuit. Further, since the voltage applied to the transistor in the display portion can be reduced, a transistor having a low withstand voltage can be used as the pixel transistor similarly to the transistor in each of the above circuits.
【００５０】次に各線を駆動する各回路の構成について
説明する。図３は走査線を駆動する走査回路の回路図で
ある。該走査回路は、Ｄタイプのフリップフロップ（以
下Ｄ−ＦＦと呼ぶ）３１１、３１２、３１３…とインバ
ータ（以下ＩＮＶと呼ぶ）３２１、３２２、３２３…、
３３１、３３２、３３３…から構成される。各Ｄ−ＦＦ
のクロック端子ＣＫにはクロック信号ＣＫが入力され
る。Ｄ−ＦＦ３１１にはそのＤ入力端子にスタート信号
ＳＴが入力され、各Ｄ−ＦＦのＱ出力端子は次段のＤ−
ＦＦのＤ入力端子に接続される。また、各Ｄ−ＦＦのＱ
出力端子は、更にＩＮＶ３２１、３２２、３２３、…に
それぞれ接続され、該ＩＮＶ３２１、３２２、３２３…
の出力は、それぞれＩＮＶ３３１、３３２、３３３…を
介して信号線Ｇ１、Ｇ２、Ｇ３…に接続されている。Next, the configuration of each circuit for driving each line will be described. FIG. 3 is a circuit diagram of a scanning circuit that drives a scanning line. The scanning circuit includes D-type flip-flops (hereinafter, referred to as D-FF) 311, 312, 313, and inverters (hereinafter, referred to as INV) 321, 322, 323,.
331, 332, 333,... Each D-FF
The clock signal CK is input to the clock terminal CK of the. A start signal ST is input to the D input terminal of the D-FF 311, and the Q output terminal of each D-FF is connected to the D-FF of the next stage.
Connected to D input terminal of FF. Also, the Q of each D-FF
The output terminals are further connected to INVs 321, 322, 323,... Respectively.
Are connected to signal lines G1, G2, G3,... Via INVs 331, 332, 333,.
【００５１】以上の構成の走査回路の動作を図４に示す
タイミング図を用いて説明する。各Ｄ−ＦＦはクロック
信号ＣＫの立ち下がりエッジに同期して動作する。スタ
ート信号ＳＴが“Ｈ”になるとクロック信号ＣＫの最初
の立ち下がりエッジでＤ−ＦＦ３１１の出力Ｑが“Ｈ”
になる。クロック信号ＣＫの次の立ち下がりエッジでは
Ｄ−ＦＦ３１１の出力Ｑが“Ｌ”になり、次段のＤ−Ｆ
Ｆ３１２の出力Ｑが“Ｈ”になる。この動作が繰り返さ
れることにより、走査線Ｇ１、Ｇ２，Ｇ３…の信号は、
図４に示す波形となる。The operation of the scanning circuit having the above configuration will be described with reference to a timing chart shown in FIG. Each D-FF operates in synchronization with the falling edge of the clock signal CK. When the start signal ST becomes “H”, the output Q of the D-FF 311 becomes “H” at the first falling edge of the clock signal CK.
become. At the next falling edge of the clock signal CK, the output Q of the D-FF 311 becomes “L” and the next stage DF
The output Q of F312 becomes “H”. By repeating this operation, the signals of the scanning lines G1, G2, G3,.
The waveform shown in FIG.
【００５２】図５は共通線を駆動する共通線駆動回路の
回路図である。該共通線駆動回路は、Ｄ−ＦＦ４１１、
４１２、４１３…、ＩＮＶ４２１、４２２、４２３…、
Ｎ型ＴＦＴ４３１、４３２、４３３…、Ｐ型ＴＦＴ４４
１、４４２、４４３…で構成される。各Ｄ−ＦＦのクロ
ック端子ＣＫにクロック信号ＣＫが入力される。Ｄ−Ｆ
Ｆ４１１のＤ入力端子には極性制御信号Ｍが入力され
る。各Ｄ−ＦＦのＱ出力端子は次段のＤ−ＦＦのＤ入力
端子に接続される。また、各Ｄ−ＦＦのＱ出力端子は更
に各ＩＮＶの入力に接続される。各ＩＮＶの出力は一対
のＮ型ＴＦＴ及びＰ型ＴＦＴの各ゲート電極に接続され
る。Ｎ型ＴＦＴ４３１、４３２、４３３…のドレイン電
極は共通線の駆動電圧Ｖｃｌに接続され、Ｐ型ＴＦＴ４
４１、４４２、４４３…のドレイン電極は共通線の駆動
電圧ＶｃＨに接続される。各Ｎ型ＴＦＴのソース電極は
同じ段のＰ型ＴＦＴのソース電極に接続され、その接続
点は、共通線Ｃ１、Ｃ２、Ｃ３…にそれぞれ接続され
る。FIG. 5 is a circuit diagram of a common line driving circuit for driving a common line. The common line driving circuit includes a D-FF 411,
412, 413 ..., INV421, 422, 423 ...,
N-type TFTs 431, 432, 433..., P-type TFTs 44
1, 442, 443... A clock signal CK is input to a clock terminal CK of each D-FF. DF
The polarity control signal M is input to the D input terminal of F411. The Q output terminal of each D-FF is connected to the D input terminal of the next stage D-FF. The Q output terminal of each D-FF is further connected to the input of each INV. The output of each INV is connected to each gate electrode of a pair of N-type TFT and P-type TFT. The drain electrodes of the N-type TFTs 431, 432, 433,... Are connected to the common line driving voltage Vcl,
The drain electrodes 41, 442, 443,... Are connected to the common line drive voltage VcH. The source electrode of each N-type TFT is connected to the source electrode of a P-type TFT in the same stage, and the connection points are connected to common lines C1, C2, C3,.
【００５３】以上のように構成した共通線駆動回路の動
作を図６に示すタイミング図を用いて説明する。各Ｄ−
ＦＦはクロック信号ＣＫの立ち下がりエッジに同期して
動作する。極性制御信号Ｍは、１フレーム毎に反転す
る。極性制御信号Ｍが“Ｈ”になるとクロック信号ＣＫ
の最初の立ち下がりエッジでＤ−ＦＦ４１１の出力Ｑが
“Ｈ”になり、クロック信号ＣＫの次の立ち下がりエッ
ジでは次のＤ−ＦＦ４２２の出力Ｑが“Ｈ”になる。こ
のように、各Ｄ−ＦＦの出力はクロック信号の立ち下が
りタイミングで順に“Ｈ”となる。同様に、極性制御信
号Ｍが“Ｌ”になると、各Ｄ−ＦＦの出力はクロック信
号の立ち下がりタイミングで順に“Ｌ”となる。The operation of the common line driving circuit configured as described above will be described with reference to the timing chart shown in FIG. Each D-
The FF operates in synchronization with the falling edge of the clock signal CK. The polarity control signal M is inverted every frame. When the polarity control signal M becomes "H", the clock signal CK
, The output Q of the D-FF 411 becomes “H” at the first falling edge, and the output Q of the next D-FF 422 becomes “H” at the next falling edge of the clock signal CK. As described above, the output of each D-FF sequentially becomes “H” at the falling timing of the clock signal. Similarly, when the polarity control signal M becomes “L”, the output of each D-FF sequentially becomes “L” at the falling timing of the clock signal.
【００５４】各Ｄ−ＦＦの出力は各ＩＮＶにより反転さ
れるので、Ｄ−ＦＦの出力が“Ｈ”のとき、Ｐ型ＴＦＴ
がオンとなり、共通線Ｃ１〜Ｃ３にＶｃＨを供給し、Ｄ
−ＦＦの出力が“Ｌ”のとき、Ｎ型ＴＦＴがオンとな
り、共通線Ｃ１〜Ｃ３にＶｃＬを供給する。この結果、
共通線Ｃ１〜Ｃ３の電圧は図６に示す通りとなる。Since the output of each D-FF is inverted by each INV, when the output of the D-FF is "H", the P-type TFT
Is turned on to supply VcH to the common lines C1 to C3,
When the output of -FF is "L", the N-type TFT is turned on and supplies VcL to the common lines C1 to C3. As a result,
The voltages of the common lines C1 to C3 are as shown in FIG.
【００５５】図７は本発明の液晶表示装置の他の実施形
態の構成を示す図である。図１に示した実施形態の要素
と同じ機能を果たす要素には同じ符号を付している。図
７の構成は、走査線と共通線の両方を駆動する駆動回路
６１を設けた点で図１の構成と異なる。走査線回路と共
通線駆動回路を同一ブロックで構成することで、回路素
子数を減らし、構成を簡単にすることができる。FIG. 7 is a diagram showing the configuration of another embodiment of the liquid crystal display device of the present invention. Elements performing the same functions as the elements of the embodiment shown in FIG. 1 are denoted by the same reference numerals. The configuration of FIG. 7 differs from the configuration of FIG. 1 in that a driving circuit 61 for driving both the scanning lines and the common lines is provided. By configuring the scanning line circuit and the common line driving circuit in the same block, the number of circuit elements can be reduced and the configuration can be simplified.
【００５６】図８は本発明の液晶表示装置の更に別の実
施形態の構成を示す図である。図７に示した要素と同じ
機能を果たす要素には同じ符号を付している。図８の構
成は、走査線と共通線の両方を駆動する駆動回路６１及
び６２を左右に配置した点で図７の構成と異なる。図８
の構成では、信号線及び共通線を駆動する時定数が減少
するので、波形歪みの少ない高品質の画像を表示するこ
とができる。FIG. 8 is a diagram showing the configuration of still another embodiment of the liquid crystal display device of the present invention. Elements performing the same functions as the elements shown in FIG. 7 are denoted by the same reference numerals. The configuration in FIG. 8 differs from the configuration in FIG. 7 in that drive circuits 61 and 62 for driving both the scanning lines and the common lines are arranged on the left and right. FIG.
In the configuration described above, the time constant for driving the signal line and the common line is reduced, so that a high-quality image with little waveform distortion can be displayed.
【００５７】図９に、図７及び図８の実施形態に使用さ
れる共通線駆動回路の回路構成を示す。図３と図５に示
した回路の素子と同じ機能を果たす素子には同じ符号を
付している。図９の構成は、各ＣＫクロック入力端子が
走査信号を発生させるためのＩＮＶ３２１、３２２、３
２３…の出力にそれぞれ接続されているＤ−ＦＦ４５
１、４５２、４５３…により、共通線Ｃ１、Ｃ２、Ｃ３
…の駆動信号を形成する点で図３及び図５の構成と異な
る。Ｄ−ＦＦ４５１、４５２、４５３…の各Ｄ入力端子
には極性制御信号Ｍが入力される。FIG. 9 shows a circuit configuration of a common line drive circuit used in the embodiments of FIGS. Elements that perform the same functions as the elements of the circuits shown in FIGS. 3 and 5 are given the same reference numerals. In the configuration of FIG. 9, the INVs 321, 322, 3
D-FF45 respectively connected to the outputs of 23 ...
1, 452, 453..., Common lines C1, C2, C3
3 and 5 in that the drive signals of... Are formed. The polarity control signal M is input to each D input terminal of the D-FFs 451, 452, 453,.
【００５８】上記のように構成された回路の動作を図１
０に示すタイミング図を用いて説明する。走査線Ｇ１、
Ｇ２、Ｇ３…の信号は図４で説明した動作と同様の動作
により得られる。図９の回路では、共通線Ｃ１、Ｃ２、
Ｃ３…の信号はＤ−ＦＦ４５１、４５２、４５３…のＱ
出力から形成される。図９においてＤ−ＦＦ４５１、４
５２、４５３…の各Ｑ出力は、極性制御信号Ｍを走査線
駆動信号Ｇ１、Ｇ２、Ｇ３…の反転信号の立ち下がりの
タイミングで取り込んだものである。このため、共通線
Ｃ１、Ｃ２、Ｃ３…の駆動信号のレベルは図１０に示す
ように、走査線駆動信号Ｇ１、Ｇ２、Ｇ３…の立ち下が
りのタイミングで変化する。図９の回路では、ＣＫクッ
ク信号ラインを１本にすることができるので、回路の構
成が簡単になる。The operation of the circuit constructed as described above is shown in FIG.
This will be described with reference to a timing chart shown in FIG. Scanning line G1,
The signals G2, G3,... Are obtained by the same operation as the operation described with reference to FIG. In the circuit of FIG. 9, the common lines C1, C2,
The signals of C3 are Q of the D-FFs 451, 452, 453.
Formed from the output. In FIG. 9, D-FFs 451 and 4
The Q outputs 52, 453,... Fetch the polarity control signal M at the falling timing of the inverted signals of the scanning line drive signals G1, G2, G3,. Therefore, the levels of the drive signals of the common lines C1, C2, C3,... Change at the falling timing of the scan line drive signals G1, G2, G3,. In the circuit of FIG. 9, the number of CK cook signal lines can be reduced to one, so that the circuit configuration is simplified.
【００５９】図１１は、図７及び図８の実施形態に使用
される共通線駆動回路の別の回路構成を示す。図３と図
５に示した回路の要素と同じ機能を果たす要素には同じ
符号を付している。図１１の構成は、走査線Ｇ１、Ｇ
２、Ｇ３…の駆動信号が排他的論理和ゲート（以下ＥＯ
Ｒと呼ぶ）３４１、３４２、３４３…で形成される点で
図３と図５に示した構成と異なる。ＥＯＲ３４１、３４
２、３４３…のそれぞれの二つの入力は、隣接の二つの
Ｄ−ＦＦＱ出力に接続され、この構成でも図１０に示す
タイミングで走査線を駆動することができる。FIG. 11 shows another circuit configuration of the common line driving circuit used in the embodiments of FIGS. Elements that perform the same functions as the circuit elements shown in FIGS. 3 and 5 are given the same reference numerals. The configuration of FIG.
, G3... Are driven by an exclusive OR gate (hereinafter referred to as EO).
., 342, 343... Are different from the configurations shown in FIGS. EOR341, 34
Each of two inputs of 2, 343... Is connected to two adjacent D-FFQ outputs, and this configuration can also drive the scanning lines at the timing shown in FIG.
【００６０】つぎに、本発明の液晶表示装置の画素回路
部分のレイアウトの例を説明する。ここでは、横電界方
式のレイアウトの場合について説明する。横電界方式
は、液晶に印加される電界の方向を、基板面にほぼ平行
にすることにより液晶に入射した光を変調して表示する
方式である。この横電界方式は視野角が著しく広いとい
う利点を有する。Next, an example of the layout of the pixel circuit portion of the liquid crystal display device of the present invention will be described. Here, the case of the layout of the horizontal electric field method will be described. The horizontal electric field method is a method in which the direction of the electric field applied to the liquid crystal is made substantially parallel to the substrate surface, thereby modulating the light incident on the liquid crystal and displaying. This lateral electric field method has an advantage that the viewing angle is extremely wide.
【００６１】図１２に示すように、このレイアウトで
は、走査線Ｇｎ、共通線Ｃｎ、及び基準線Ｂｎにはゲー
ト配線を用い、信号線Ｄｎにはメタル配線を用いてい
る。また、画素電極にはメタル配線を用い、対向電極に
はゲート配線を用いた。図１２に示すように、画素電極
と共通電極は平行になるように、同一基板に形成した。
保持容量Ｃｓｔはゲート配線とメタル配線の層間容量を
用いている。As shown in FIG. 12, in this layout, gate lines are used for the scanning lines Gn, common lines Cn, and reference lines Bn, and metal lines are used for the signal lines Dn. Further, metal wiring was used for the pixel electrode, and gate wiring was used for the counter electrode. As shown in FIG. 12, the pixel electrode and the common electrode were formed on the same substrate so as to be parallel.
The storage capacitance Cst uses the interlayer capacitance between the gate wiring and the metal wiring.
【００６２】図１３は図１２のレイアウトのＡ−Ａ´の
断面構造を示すものである。図中、８００はＴＦＴ基
板、７００はカラーフィルタ基板、９００は液晶層であ
る。カラーフィルタ基板７００は、ガラス基板７１０に
カラーフィルタ層７２０、透明電極層７３０、配向膜層
７４０を順次形成して作られる。ＴＦＴ基板８００は、
ガラス基板８１０に形成された酸化膜層８２０にＴＦＴ
を形成し、最上位層に配向膜８４０を形成したものであ
る。ＴＦＴは、ポリシリコン領域８１１、ゲート酸化膜
８１２、ゲート電極８１３、ドレインコンタクト部８１
４、ソースコンタクト部８１５から構成される。図１４
は、図１２のレイアウトのＢ−Ｂ´の断面構造を示すも
のである。画素電極８１６と共通電極８１７、８１８は
共にＴＦＴ基板８００に形成され、、各電極間の電界は
基板面に平行になるよう配置される。FIG. 13 shows a sectional structure taken along the line AA 'of the layout of FIG. In the figure, 800 is a TFT substrate, 700 is a color filter substrate, and 900 is a liquid crystal layer. The color filter substrate 700 is formed by sequentially forming a color filter layer 720, a transparent electrode layer 730, and an alignment film layer 740 on a glass substrate 710. The TFT substrate 800 is
The TFT is formed on the oxide film layer 820 formed on the glass substrate 810.
Is formed, and an alignment film 840 is formed on the uppermost layer. The TFT includes a polysilicon region 811, a gate oxide film 812, a gate electrode 813, and a drain contact portion 81.
4. It comprises a source contact portion 815. FIG.
Shows a cross-sectional structure taken along line BB 'of the layout of FIG. The pixel electrode 816 and the common electrodes 817 and 818 are both formed on the TFT substrate 800, and the electric field between the electrodes is arranged so as to be parallel to the substrate surface.
【００６３】つぎに、本発明の液晶表示装置の画素回路
部分の他のレイアウトを説明する。Next, another layout of the pixel circuit portion of the liquid crystal display device of the present invention will be described.
【００６４】図１５に示すように、このレイアウトで
は、走査線Ｇｎと基準線Ｂｎにゲート配線を用い、信号
線Ｄｎにはメタル配線を用い、共通線ＣｎにはＩＴＯ配
線を用いている。また、画素電極にはメタル配線を用
い、対向電極にはゲート配線を用いている。さらに、保
持容量ＣｓｔにはＴＦＴのゲート酸化膜によるゲート容
量を用いている。As shown in FIG. 15, in this layout, a gate wiring is used for the scanning line Gn and the reference line Bn, a metal wiring is used for the signal line Dn, and an ITO wiring is used for the common line Cn. Further, a metal wiring is used for the pixel electrode, and a gate wiring is used for the counter electrode. Further, a gate capacitance of a gate oxide film of the TFT is used as the storage capacitance Cst.
【００６５】図１６に図１５のレイアウトのＣ−Ｃ´の
断面構造を示す。ＴＦＴ基板８００は、ガラス基板８１
０に形成された酸化膜層８２０にＴＦＴを形成したもの
であり、最上位層に配向膜８４０が形成されている。Ｔ
ＦＴ部はポリシリコン領域８１１、ゲート酸化膜８１
２、ゲート電極８１３、ドレインコンタクト部８１４、
ソースコンタクト部８１５から構成される。保持容量Ｃ
ｓｔは画素ＴＦＴのソース電極であるポリシリコン層と
ゲート電極層の間に形成される。FIG. 16 shows a cross-sectional structure taken along the line CC ′ in the layout of FIG. The TFT substrate 800 is a glass substrate 81
The TFT is formed on the oxide film layer 820 formed at 0, and the alignment film 840 is formed on the uppermost layer. T
The FT portion is a polysilicon region 811, a gate oxide film 81
2, gate electrode 813, drain contact portion 814,
It is composed of a source contact portion 815. Retention capacity C
The st is formed between the polysilicon layer which is the source electrode of the pixel TFT and the gate electrode layer.
【００６６】図１７に図１５のレイアウトのＤ−Ｄ´の
断面構造を示す。画素電極８２１と共通電極８２２、８
２３はＴＦＴ基板８００に形成され、各電極間の電界が
基板面に平行になるよう配置される。上記レイアウトで
は、保持容量ＣｓｔにＴＦＴのゲート容量を用いること
で、少ない面積で大きな容量を得ることができる。FIG. 17 shows a sectional structure taken along the line DD ′ of the layout of FIG. Pixel electrode 821 and common electrodes 822, 8
Reference numeral 23 is formed on the TFT substrate 800 and arranged so that the electric field between the electrodes is parallel to the substrate surface. In the above layout, a large capacitance can be obtained with a small area by using the gate capacitance of the TFT as the storage capacitance Cst.
【００６７】[0067]
【発明の効果】本発明の液晶表示装置では表示部及び駆
動回路部のトランジスタに印加される最大電圧を小さく
できるので、耐圧の低い小形の素子を使用できる。従っ
て、装置を小形にできるとともに駆動回路の消費電力を
低減できる。According to the liquid crystal display device of the present invention, the maximum voltage applied to the transistors in the display section and the drive circuit section can be reduced, so that a small element having a low withstand voltage can be used. Therefore, the device can be downsized and the power consumption of the drive circuit can be reduced.
【図１】本発明の液晶表示装置の一実施形態のブロック
図である。FIG. 1 is a block diagram of one embodiment of a liquid crystal display device of the present invention.
【図２】図１の装置の動作を説明するタイミング図であ
る。FIG. 2 is a timing chart for explaining the operation of the device of FIG. 1;
【図３】図１の液晶表示装置の走査線を駆動する走査回
路の回路構成図である。FIG. 3 is a circuit configuration diagram of a scanning circuit that drives scanning lines of the liquid crystal display device of FIG.
【図４】図３の走査回路の動作を説明するタイミング図
である。FIG. 4 is a timing chart for explaining the operation of the scanning circuit of FIG. 3;
【図５】図１の液晶表示装置の共通線を駆動する共通線
駆動回路の回路構成図である。5 is a circuit configuration diagram of a common line driving circuit that drives a common line of the liquid crystal display device of FIG.
【図６】図５の共通線駆動回路の動作を説明するタイミ
ング図である。FIG. 6 is a timing chart illustrating an operation of the common line driving circuit of FIG. 5;
【図７】本発明の液晶表示装置の他の実施形態のブロッ
ク図である。FIG. 7 is a block diagram of another embodiment of the liquid crystal display device of the present invention.
【図８】本発明の液晶表示装置の他の実施形態のブロッ
ク図である。FIG. 8 is a block diagram of another embodiment of the liquid crystal display device of the present invention.
【図９】図７または図８の液晶表示装置の走査線と共通
線を駆動する駆動回路の回路構成図である。9 is a circuit configuration diagram of a drive circuit for driving a scanning line and a common line of the liquid crystal display device of FIG. 7 or FIG.
【図１０】図９の駆動回路の動作を説明するタイミング
図である。FIG. 10 is a timing chart illustrating the operation of the drive circuit of FIG. 9;
【図１１】 図７または図８の液晶表示装置の走査線と
共通線を駆動する駆動回路の他の回路構成図である。11 is another circuit configuration diagram of a driving circuit for driving a scanning line and a common line of the liquid crystal display device of FIG. 7 or FIG.
【図１２】本発明の液晶表示装置の画素回路部のレイア
ウトを示す図である。FIG. 12 is a diagram showing a layout of a pixel circuit portion of the liquid crystal display device of the present invention.
【図１３】図１２のレイアウトのA-A´断面図である。13 is a sectional view taken along the line AA 'of the layout of FIG.
【図１４】図１２のレイアウトのB-B´断面図である。14 is a sectional view taken along the line BB 'of the layout of FIG.
【図１５】本発明の液晶表示装置の画素回路部の他のレ
イアウトを示す図である。FIG. 15 is a diagram showing another layout of the pixel circuit portion of the liquid crystal display device of the present invention.
【図１６】図１５のレイアウトのC-C´断面図である。16 is a cross-sectional view taken along the line CC ′ of the layout of FIG.
【図１７】図１５のレイアウトのD-D´断面図である。17 is a sectional view taken along the line DD ′ of the layout of FIG.
【図１８】従来の液晶表示装置の画素回路部の等価回路
図である。FIG. 18 is an equivalent circuit diagram of a pixel circuit portion of a conventional liquid crystal display device.
【図１９】図１８の等価回路の動作を説明する電圧波形
図である。FIG. 19 is a voltage waveform diagram illustrating the operation of the equivalent circuit of FIG.
【図２０】本発明の液晶表示装置の画素回路部の等価回
路図である。FIG. 20 is an equivalent circuit diagram of a pixel circuit portion of the liquid crystal display device of the present invention.
【図２１】図２０の等価回路の動作を説明する電圧波形
図である。FIG. 21 is a voltage waveform diagram illustrating the operation of the equivalent circuit of FIG. 20.
【図２２】保持容量の液晶容量に対する比と画素トラン
ジスタのソース電圧との関係を示す図である。FIG. 22 is a diagram illustrating a relationship between a ratio of a storage capacitor to a liquid crystal capacitor and a source voltage of a pixel transistor.
１０ 表示部 ２０ 信号回路 ３０ 走査回路 ４０ 共通線駆動回路 ５０ 基準線駆動回路 ６０ 制御回路 Ｄ１、Ｄ２、Ｄｍ 信号線 Ｇ１、Ｇ２、Ｇｎ 走査線 Ｃ１、Ｃ２、Ｃｎ 共通線 Ｂ１、Ｂ２、Ｂｎ 基準線 １ａ、Ｔ（ｍ、ｎ） 画素トランジスタ １ｂ、Ｃｓｔ 保持容量 １ｃ、Ｃｌｃ 液晶容量 Ｔ１、Ｔ２ 制御信号 Reference Signs List 10 display unit 20 signal circuit 30 scanning circuit 40 common line driving circuit 50 reference line driving circuit 60 control circuit D1, D2, Dm signal line G1, G2, Gn scanning line C1, C2, Cn common line B1, B2, Bn reference line 1a, T (m, n) pixel transistor 1b, Cst storage capacitor 1c, Clc liquid crystal capacitor T1, T2 control signal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２４ Ｇ０９Ｇ 3/36 ５Ｃ０９４ 3/36 Ｈ０４Ｎ 5/66 １０２Ｂ ５Ｆ１１０ Ｈ０１Ｌ 29/786 Ｇ０２Ｆ 1/136 ５００ Ｈ０４Ｎ 5/66 １０２ Ｈ０１Ｌ 29/78 ６１２Ｂ (72)発明者 景山 寛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 津村 誠 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮沢 敏夫 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Ｆターム(参考） 2H092 GA59 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA04 KA07 NA25 NA26 PA06 PA08 QA07 2H093 NA16 NA34 NA79 NC03 NC09 NC16 NC18 NC22 NC23 NC34 NC35 ND39 ND42 NE07 5C006 AC28 AF44 BB16 BC03 BC12 BC20 BF03 BF06 BF26 BF27 BF34 FA22 FA37 FA41 FA46 FA47 GA02 5C058 AA08 BA02 BA04 BA26 BB25 5C080 AA10 BB05 DD05 DD22 DD26 FF11 JJ02 JJ03 JJ04 JJ06 5C094 AA15 AA22 AA24 AA53 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA07 EA10 EB02 FA01 FA02 FB12 FB14 FB15 GA10 GB10 5F110 AA09 BB02 CC01 DD02 FF02 GG02 GG13 NN73 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09G 3/20 624 G09G 3/36 5C093 / 36 H04N 5/66 102B 5F110 H01L 29/786 G02F 1/136 500 H04N 5/66 102 H01L 29/78 612B (72) Inventor Hiroshi Kageyama 7-1-1, Omikacho, Hitachi City, Ibaraki Prefecture Within Hitachi Research Laboratory, Hitachi, Ltd. (72) Inventor Makoto Tsumura Omika, Hitachi City, Ibaraki Prefecture 7-1-1, Cho, Hitachi, Ltd. Hitachi Research Laboratory, Ltd. (72) Inventor Toshio Miyazawa 3300 Hayano, Mobara-shi, Chiba F-term in the Display Group, Hitachi, Ltd. F-term (reference) 2H092 GA59 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA04 KA07 NA25 NA26 PA06 PA08 QA07 2H09 3 NA16 NA34 NA79 NC03 NC09 NC16 NC18 NC22 NC23 NC34 NC35 ND39 ND42 NE07 5C006 AC28 AF44 BB16 BC03 BC12 BC20 BF03 BF06 BF26 BF27 BF34 FA22 FA37 FA41 FA46 FA47 GA02 5C058 AA08 BA02 BA04 BA26 BB25 5C080 DD05 JJ30 DD03 5C094 AA15 AA22 AA24 AA53 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA07 EA10 EB02 FA01 FA02 FB12 FB14 FB15 GA10 GB10 5F110 AA09 BB02 CC01 DD02 FF02 GG02 GG13 NN73
Claims (7)
複数の走査線に沿って配列された複数の共通線と、列方
向に配列された複数の信号線とを有し、前記走査線と信
号線とが交差する各領域に、対応の信号線及び走査線に
それぞれ接続された一方の主回路電極及び制御電極を有
するスイッチング素子と、該スイッチング素子の他方の
主回路電極と対応の共通線とに接続された液晶容量とが
配置されてなるアクティブマトリクス方式の液晶表示装
置において、 前記共通線に沿って一定の電圧が印加される複数の基準
線を設け、前記各領域に対応のアクティブ素子の他方の
主回路電極と対応の基準線とに接続される保持容量を設
けたことを特徴とする液晶表示装置。A plurality of scanning lines arranged in a row direction, a plurality of common lines arranged along the plurality of scanning lines, and a plurality of signal lines arranged in a column direction; A switching element having one main circuit electrode and a control electrode connected to the corresponding signal line and the scanning line in each region where the scanning line and the signal line intersect, and corresponding to the other main circuit electrode of the switching element An active matrix type liquid crystal display device in which a liquid crystal capacitor connected to a common line is disposed, a plurality of reference lines to which a constant voltage is applied along the common line are provided, and a plurality of reference lines are provided corresponding to the respective regions. A storage capacitor connected to the other main circuit electrode of the active element and a corresponding reference line.
波電圧を順次印加する走査線駆動手段、該矩形波電圧に
同期して複数の共通線の電圧を順次反転させる共通線駆
動手段、選択された行の表示データに対応した電圧を複
数の信号線に印加する信号線駆動手段を備え、該走査線
駆動手段、共通線駆動手段、信号線駆動手段、及び前記
表示手段を同一の基板に形成したことを特徴とする液晶
表示装置。2. A scanning line driving means for sequentially applying a rectangular wave voltage to a plurality of scanning lines, a common line driving means for sequentially inverting voltages of a plurality of common lines in synchronization with the rectangular wave voltage, Signal line driving means for applying a voltage corresponding to display data of a selected row to a plurality of signal lines, wherein the scanning line driving means, the common line driving means, the signal line driving means, and the display means are provided on the same substrate. A liquid crystal display device characterized by being formed in a liquid crystal display.
するときに、該共通線の電圧が所定の値に達した後に、
対応の走査線を選択することを特徴とする液晶表示装
置。3. The method according to claim 2, wherein when the voltage of the common line is inverted, after the voltage of the common line reaches a predetermined value,
A liquid crystal display device, wherein a corresponding scanning line is selected.
前記保持容量をＣｓｔ、前記液晶容量をＣｌｃとすると
き、Ｃｓｔ／Ｃｌｃ≧１であることを特徴とする液晶表
示装置。4. The method according to claim 1, wherein
A liquid crystal display device wherein Cst / Clc ≧ 1, where Cst is the storage capacitance and Clc is the liquid crystal capacitance.
共通線駆動手段とを共通のシフトレジスタを用いて構成
したことを特徴とする液晶表示装置。5. The liquid crystal display device according to claim 2, wherein the scanning line driving unit and the common line driving unit are configured using a common shift register.
スイッチング素子がＭＯＳトランジスタであり、該ＭＯ
Ｓトランジスタのゲート酸化膜を誘電体として保持容量
を形成することを特徴とする液晶表示装置。6. In any one of claims 1 to 5,
The switching element is a MOS transistor, and the MO
A liquid crystal display device wherein a storage capacitor is formed using a gate oxide film of an S transistor as a dielectric.
準線を構成する材料のシート抵抗率が共通線を構成する
材料のシート抵抗率より小さいことを特徴とする液晶表
示装置。7. The liquid crystal display device according to claim 1, wherein a sheet resistivity of a material forming the reference line is smaller than a sheet resistivity of a material forming the common line.
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