JP2001189458A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】 優れた特性を有する多結晶シリコン膜を備え
た半導体装置を高い歩留まりで製造することが可能な半
導体装置の製造方法を提供する。 【解決手段】 石英ガラスや無アルカリガラスなどの基
板１上に、非晶質シリコン膜２ａを形成する。その非晶
質シリコン膜２ａ上にＷシリサイド膜（導電膜）４ｂを
形成する。そして、Ｗシリサイド膜（導電膜）４ｂに対
し、高周波やＹＡＧレーザービームなどの電磁波を照射
することにより、Ｗシリサイド膜（導電膜）４ｂを発熱
させ、この熱を利用して、非晶質シリコン膜２ａを多結
晶シリコン膜２に変える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
(Thin Film Transistor)等の半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】近年、市販のアクティブマトリクス方式
液晶ディスプレイ(ＬＣＤ：Liquid Crystal Display)の
画素駆動素子（画素駆動用トランジスタ）として、透明
絶縁基板上に形成された多結晶シリコン膜を能動層に用
いた薄膜トランジスタ（以下、多結晶シリコンＴＦＴと
いう）が採用されている。
【０００３】多結晶シリコンＴＦＴは、非晶質シリコン
膜を能動層に用いた薄膜トランジスタに比べ、移動度が
大きく駆動能力が高いという利点がある。そのため、多
結晶シリコンＴＦＴを用いれば、高性能なＬＣＤを実現
できる上に、画素部（表示部）だけでなく周辺駆動回路
（ドライバ部）までを同一基板上に一体に形成すること
ができる。
【０００４】このような多結晶シリコンＴＦＴにおい
て、能動層としての多結晶シリコン膜の形成方法として
は、基板上に直接多結晶シリコン膜を堆積させる方法や
基板上に非晶質シリコン膜を形成した後に、これを多結
晶化する方法等がある。このうち、多結晶シリコン膜を
直接基板に堆積させる方法は、例えば、ＣＶＤ法を用
い、高温下で堆積させるという比較的簡単な工程であ
る。
【０００５】また、非晶質シリコン膜を堆積した後にこ
れを多結晶化するには、固相成長法が一般的である。こ
の固相成長法は、非晶質シリコン膜に熱処理を行うこと
により、固体のままで多結晶化させて多結晶シリコン膜
を得る方法である。
【０００６】このような方法は、不純物活性化などの時
に９００℃程度の高い温度を使用することから、高温プ
ロセスと呼ばれており、耐熱性の高い基板（例えば、石
英基板）を用いた場合には、処理時間が短く済むという
利点がある。
【０００７】しかしながら、前記耐熱性の高い基板は高
価であり、比較的安価なガラス基板を用いた場合には、
基板に熱歪みが生じて好ましくなく、近年では、低温プ
ロセスを用いた開発が盛んである。
【０００８】特に、駆動デバイスであるＴＦＴにおいて
は、高性能化が必須であり、このために、低温プロセス
を用いたＴＦＴの構成材料の高品質化をはじめとする様
々なアプローチがなされている。
【０００９】例えば、デバイス特性を左右する活性層材
料の高品質化技術として、非晶質シリコン膜を出発材料
とし、エキシマレーザーアニール法によって、多結晶シ
リコン膜を形成する技術が開発されている。
【００１０】
【発明が解決しようとする課題】従来例のレーザーアニ
ール法は、アニールする半導体膜の膜厚や膜質により吸
収率が大きく影響され、アニールを均一に行うことがで
きず、素子特性がばらついて歩留まりを低下させる原因
となる。特に、パルス発振のレーザーを用いたものにあ
っては、パルス発振の不安定さに起因したビーム強度の
バラツキにより、素子特性のバラツキが顕著である。
【００１１】本発明は、半導体装置の製造方法に関し、
斯かる問題点を解決するものである。
【００１２】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、基板上に第１非晶質シリコン膜を形成する
第１の工程と、前記第１非晶質シリコン膜の上に導電膜
を形成する第２の工程と、前記導電膜に電磁波を照射す
ることにより導電膜を発熱させ、この熱を利用して前記
第１非晶質シリコン膜を第１多結晶シリコン膜に変える
第３の工程と、を含むことをその要旨とする。
【００１３】請求項２の半導体装置の製造方法は、請求
項１の発明において、前記導電膜が金属膜を含むことを
その要旨とする。
【００１４】請求項３の半導体装置の製造方法は、請求
項１の発明において、前記導電膜が金属膜とその下の第
２非晶質シリコン膜との積層構造を含むことをその要旨
とする。
【００１５】請求項４の半導体装置の製造方法は、請求
項１乃至３のいずれか１項の発明において、前記電磁波
が高周波を含むことをその要旨とする。
【００１６】請求項５の半導体装置の製造方法は、請求
項１乃至３のいずれか１項の発明において、前記電磁波
がＹＡＧレーザー光を含むことをその要旨とする。
【００１７】請求項６の半導体装置の製造方法は、請求
項１乃至３のいずれか１項の発明において、前記第２の
工程の前に、前記第１非晶質シリコン膜の上に絶縁膜を
形成する工程を更に備えることをその要旨とする。
【００１８】請求項７の半導体装置の製造方法は、請求
項３の発明において、前記第３の工程において、前記第
２非晶質シリコン膜を第２多結晶シリコン膜に変えるこ
とをその要旨とする。
【００１９】請求項８の半導体装置の製造方法は、請求
項６の発明において、前記第３の工程の後に、前記導電
膜をゲート電極として加工し、前記第１多結晶シリコン
膜を能動層とするトランジスタを形成することをその要
旨とする。
【００２０】請求項９の半導体装置の製造方法は、請求
項１〜８のいずれか１項の発明において、導電膜は、第
３の工程の後にゲート電極として加工される。また、第
３の工程に先だって、第１非晶質シリコン膜に不純物を
導入することによってソース・ドレイン領域を形成す
る。そして、第３の工程において、ゲート電極となる導
電膜に電磁波を照射することにより導電膜を発熱させ、
この熱を利用して、第１非晶質シリコンから第１多結晶
シリコンへの結晶化と、ソース・ドレイン領域の活性化
とを同時に行う。
【００２１】請求項１０の半導体装置の製造方法は、請
求項１〜８のいずれか１項の発明において、導電膜は、
第３の工程の後に遮光膜として加工される。また、第３
の工程に先だって、第１非晶質シリコン膜に不純物を導
入することによってソース・ドレイン領域を形成する。
そして、第３の工程において、遮光膜となる導電膜に電
磁波を照射することにより導電膜を発熱させ、この熱を
利用して、第１非晶質シリコンから第１多結晶シリコン
への結晶化と、ソース・ドレイン領域の活性化とを同時
に行う。
【００２２】請求項１１の半導体装置の製造方法は、請
求項１〜８のいずれか１項の発明において、導電膜は、
第３の工程の後にソース・ドレイン配線として加工され
る。第３の工程に先だって、第１非晶質シリコン膜に不
純物を導入することによってソース・ドレイン領域を形
成する。そして、第３の工程において、ソース・ドレイ
ン配線となる導電膜に電磁波を照射することにより導電
膜を発熱させ、この熱を利用して、第１非晶質シリコン
から第１多結晶シリコンへの結晶化と、ソース・ドレイ
ン領域の活性化とを同時に行う。
【００２３】請求項１２の半導体装置の製造方法は、請
求項１〜３、６〜１１のいずれか１項の発明において、
電磁波は、連続発振レーザー光を含む。
【００２４】
【発明の実施の形態】（第１実施形態）本発明を具体化
した第１実施形態における半導体装置の製造方法を図面
に基づいて説明する。
【００２５】図１〜図１９は、本第１実施形態の製造プ
ロセスを順次説明するための半導体装置の断面図を示し
ている。
【００２６】工程１（図１参照）：無アルカリガラスな
どの基板１上に、ＳｉＯ2やＳｉＮなどの絶縁性薄膜１
ａをＣＶＤ法やスパッタ法などにより形成する。この絶
縁性薄膜１ａは、後述する熱処理の際に、基板１中の不
純物が上層に拡散することを防止する。
【００２７】工程２（図２参照）：絶縁性薄膜１ａの上
に、プラズマＣＶＤ法を用いて非晶質シリコン膜２ａ
（膜厚約５５ｎｍ）を形成する。尚、この非晶質シリコ
ン膜２ａが本発明における「第１非晶質シリコン膜」に
相当する。
【００２８】工程３（図３参照）：約４５０℃，約１時
間の脱水素処理を行った後、フォトリソグラフィ技術、
ＲＩＥ法によるドライエッチング技術を用いて、非晶質
シリコン膜２ａを所定形状に加工する。
【００２９】そして、非晶質シリコン膜２ａの上に、プ
ラズマＣＶＤ法により、シリコン酸化膜からなるゲート
絶縁膜３（膜厚約１００ｎｍ）を形成する。尚、このゲ
ート絶縁膜３が本発明における「絶縁膜」に相当する。
【００３０】工程４（図４参照）：ゲート絶縁膜３の上
に、減圧ＣＶＤ法により非晶質シリコン膜（膜厚約１０
０ｎｍ）４ａを堆積する。この非晶質シリコン膜４ａ
は、その形成時に不純物（Ｎ型ならヒ素やリン、Ｐ型な
らボロン）がドープされているが、ノンドープ状態で堆
積し、その後に不純物を注入してもよい。尚、この非晶
質シリコン膜４ａが本発明における「導電膜および第２
非晶質シリコン膜」に相当する。
【００３１】次に、スパッタ法を用い、非晶質シリコン
膜４ａの上にタングステンシリサイド（Ｗシリサイド：
ＷＳｉ2）膜４ｂ（膜厚約１００ｎｍ）を形成する。
尚、このＷシリサイド膜４ｂが本発明における「導電
膜」に相当する。
【００３２】工程５（図５参照）：窒素雰囲気中、基板
全体を約３５０℃に加熱した状態で、基板の長手方向か
ら約２．４５ＧＨｚ，約１ＧＷの高周波を約０．３秒間
照射し、同時に、これに垂直な方向から約１．１７ＧＨ
ｚ，約１ＧＷの高周波を約０．３秒間照射する（したが
って、図示しない高周波発振装置は、２方向にそれぞれ
１台ずつ設けられている）。これにより、高周波が、Ｗ
シリサイド膜４ｂの自由電子（伝導電子）を運動させ、
Ｗシリサイド膜４ｂ自身が発熱する。この熱により、非
晶質シリコン膜２ａおよび非晶質シリコン膜４ａがアニ
ールされて、非晶質シリコン膜２ａが多結晶シリコン膜
２に変わると共に非晶質シリコン膜４ａが多結晶シリコ
ン膜４ｃに変わる。また、導電性を有する非晶質シリコ
ン膜４ａ自身も同様に発熱し、この熱によっても非晶質
シリコン膜２ａの多結晶化が促進される。
【００３３】すなわち、非晶質シリコン膜４ａを、Ｗシ
リサイド膜４ｂからの放射熱により加熱することによ
り、多結晶シリコン膜４ｃを形成する。また、非晶質シ
リコン膜２ａを、非晶質シリコン膜４ａおよびＷシリサ
イド膜４ｂからの放射熱により加熱することにより、多
結晶シリコン膜２を形成する。尚、この多結晶シリコン
膜２が本発明における「第１多結晶シリコン膜」に相当
し、多結晶シリコン膜４ｃが本発明における「第２多結
晶シリコン膜」に相当する。
【００３４】工程６（図６参照）：常圧ＣＶＤ法によ
り、Ｗシリサイド膜４ｂの上にシリコン酸化膜５を堆積
した後、フォトリソグラフィ技術、ＲＩＥ法によるドラ
イエッチング技術を用いて、多結晶シリコン膜４ｃ、Ｗ
シリサイド膜４ｂおよびシリコン酸化膜５を所定形状に
加工する。多結晶シリコン膜４ｃは、Ｗシリサイド膜４
ｂとともにポリサイド構造のゲート電極４として使用す
る。
【００３５】工程７（図７参照）：自己整合技術によ
り、ゲート電極４およびシリコン酸化膜５をマスクとし
て、多結晶シリコン膜２に不純物を注入し、ソース・ド
レイン領域６を形成する。
【００３６】工程８（図８参照）：ゲート絶縁膜３およ
びシリコン酸化膜５の上に、常圧ＣＶＤ法によりシリコ
ン酸化膜を堆積し、これを異方性全面エッチバックする
ことにより、ゲート電極４およびシリコン酸化膜５の側
方にサイドウォール７を形成する。更に、このサイドウ
ォール７およびシリコン酸化膜５をレジスト８で覆い、
再び自己整合技術により、レジスト８をマスクとして多
結晶シリコン膜２に不純物を注入して、ＬＤＤ(Lightly
Doped Drain）構造を形成する。
【００３７】この状態で、ＲＴＡ（Rapid Thermal Anne
aling）法による急速加熱を行う。ＲＴＡ法による加熱
は、高温を用いるが、きわめて短時間で終えることがで
きるので、基板１が変形する心配はない。
【００３８】以上の工程により、薄膜トランジスタ（Ｔ
ＦＴ：Thin Film Transistor）Ａが形成される。
【００３９】本発明者が、上記の製法を用いて、Ｌ／Ｗ
＝５／５（μｍ）のｎ型薄膜トランジスタ（Ａ）を作製
し、その電気的特性を測定したところ、電気効果移動
度：１７０ｃｍ2／Ｖｓ，Ｖｔｈ：０．２Ｖ，Ｓ値：
０．０３Ｖ／ｄｅｃ．と良好な数値を得ることができ
た。また、絶縁膜のＴＺＤＢ（Time Zero Dielectric B
reakdown）は、８．５ＭＶ／ｃｍであった。この理由
は、非晶質シリコン膜２ａの多結晶化が、Ｓｉの融点
（約１４１４℃）に近い温度で行われたこと、シリコン
酸化膜３を形成してから熱処理して非晶質シリコン膜２
ａを多結晶化するので、多結晶化の際、非晶質シリコン
膜２ａとシリコン酸化膜３との界面の整合性が高くなる
こと、更には、多結晶化の際にシリコン酸化膜３自身の
緻密化が促進されて、シリコン酸化膜３の膜質が向上す
ること、が考えられる。
【００４０】尚、本第１実施形態では、Ｗシリコン膜４
ｂおよび非晶質シリコン膜４ａの発熱温度が約１３５０
〜１４００℃にまで上昇するが、加熱に要する時間が
０．３秒と短いため、熱が基板１全体に伝わることが無
く、基板１として変形温度が約７５０℃以下の安価な基
板を用いても何ら問題は生じない。
【００４１】工程９（図９参照）：レジスト８除去後、
デバイスの全面に、プラズマ酸化膜と常圧ＣＶＤ法によ
るシリコン酸化膜との積層構造から成る層間絶縁膜９を
形成する。
【００４２】続いて、フォトリソグラフィ技術、ＲＩＥ
法によるドライエッチング技術を用いて、層間絶縁膜９
に、ソース・ドレイン領域６とコンタクトするコンタク
トホール１０を形成する。
【００４３】工程１０（図１０参照）：マグネトロンス
パッタ法により、Ｔｉ／Ａｌ−Ｓｉ合金／Ｔｉの積層構
造からなる配線層を堆積し、フォトリソグラフィ技術、
ＲＩＥ法によるドライエッチング技術を用いて、ソース
・ドレイン電極１１として加工する。
【００４４】工程１１（図１１参照）：ＣＶＤ法によ
り、デバイスの全面に保護膜としてのシリコン酸化膜１
２（シリコン窒化膜でもよい）を薄く堆積させる。
【００４５】工程１２（図１２参照）：デバイス全面
に、ＳＯＧ（Spin On Glass）膜１３を３回にわたって
塗布し、デバイス表面の凹凸を平坦化する。
【００４６】工程１３（図１３参照）：ＳＯＧ膜１３は
レジストの剥離性が悪く、また水分を吸収しやすいの
で、この保護膜として、ＣＶＤ法により、ＳＯＧ膜１３
の上に更にシリコン酸化膜１４（シリコン窒化膜でもよ
い）を薄く堆積させる。
【００４７】工程１４（図１４参照）：フォトリソグラ
フィ技術、ＲＩＥ法によるドライエッチング技術を用い
て、前記シリコン酸化膜１２／ＳＯＧ膜１３／シリコン
酸化膜１４に、前記ソース・ドレイン電極１１に通じる
コンタクトホール１５を形成し、デバイスの全面に、画
素電極としてのＩＴＯ膜１６をスパッタ蒸着させる。
【００４８】工程１５（図１５参照）：最後に、ＩＴＯ
膜１６を電極形状に加工すべく、ＩＴＯ膜１６の上にレ
ジストパターンを形成した後、まず、臭化水素ガス（Ｈ
Ｂｒ）を用いたＲＩＥ法によりＩＴＯ膜１６をエッチン
グし、シリコン酸化膜１４が露出しはじめた時点で、ガ
スを塩素ガス（Ｃｌ2）に切り替え、そのまま最後まで
エッチングを継続する。
【００４９】工程１６（図１６参照）：このようにＬＣ
Ｄの片側ＴＦＴ基板を形成した後は、表面に共通電極１
７が形成された透明絶縁基板１８を相対向させ、各基板
１、１８の間に液晶を封入して液晶層１９を形成するこ
とにより、ＬＣＤの画素部を完成させる。
【００５０】図１７は本第１実施形態におけるアクティ
ブマトリクス方式ＬＣＤのブロック構成図である。
【００５１】画素部２０には各走査線（ゲート配線）G1
・・・Gn,Gn+1・・・Gmと各データ線（ドレイン配線）D1・・・D
n,Dn+1・・・Dmとが配置されている。各ゲート配線と各ド
レイン配線とはそれぞれ直交し、その直交部分に画素２
１が設けられている。そして、各ゲート配線は、ゲート
ドライバ２２に接続され、ゲート信号（走査信号）が印
加されるようになっている。また、各ドレイン配線は、
ドレインドライバ（データドライバ）２３に接続され、
データ信号（ビデオ信号）が印加されるようになってい
る。これらのドライバ２２、２３によって周辺駆動回路
２４が構成されている。
【００５２】そして、各ドライバ２２、２３のうち少な
くともいずれか一方を画素部２０と同一基板上に形成し
たＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）
ＬＣＤと呼ばれている。尚、ゲートドライバ２２が、画
素部２０の両端に設けられている場合もある。また、ド
レインドライバ２３が、画素部２０の両側に設けられて
いる場合もある。
【００５３】この周辺駆動回路２４のスイッチング用素
子にも前記多結晶シリコンＴＦＴ（Ａ）と同等の製造方
法で作成した多結晶シリコンＴＦＴを用いており、多結
晶シリコンＴＦＴ（Ａ）の作製に並行して、同一基板上
に形成される。尚、この周辺駆動回路２４用の多結晶シ
リコンＴＦＴは、ＬＤＤ構造ではなく、通常のシングル
ドレイン構造を採用している（もちろん、ＬＤＤ構造で
あってもよい）。
【００５４】また、この周辺駆動回路２４の多結晶シリ
コンＴＦＴは、ＣＭＯＳ構造に形成することにより、各
ドライバ２２、２３としての寸法の縮小化を実現してい
る。
【００５５】図１８にゲート配線Ｇnとドレイン配線Ｄn
との直交部分に設けられている画素２１の等価回路を示
す。
【００５６】画素２１は、画素駆動素子としてのＴＦＴ
（前記薄膜トランジスタＡと同様）、液晶セルＬＣ、補
助容量Ｃsから構成される。ゲート配線ＧnにはＴＦＴの
ゲートが接続され、ドレイン配線ＤnにはＴＦＴのドレ
インが接続されている。そして、ＴＦＴのソースには、
液晶セルＬＣの表示電極（画素電極）と補助容量（蓄積
容量又は付加容量）Ｃsとが接続されている。
【００５７】この液晶セルＬＣと補助容量Ｃsとによ
り、信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖcomが印加さ
れている。一方、補助容量Ｃsにおいて、ＴＦＴのソー
スと接続される側の反対側の電極には定電圧ＶRが印加
されている。この液晶セルＬＣの共通電極は、文字通り
全ての画素２１に対して共通した電極となっている。そ
して、液晶セルＬＣの表示電極と共通電極との間には静
電容量が形成されている。尚、補助容量Ｃsにおいて、
ＴＦＴのソースと接続される側の反対側の電極は、隣の
ゲート配線Ｇn+1と接続されている場合もある。
【００５８】このように構成された画素２１において、
ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧
を印加すると、ＴＦＴがオンとなる。すると、ドレイン
配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静
電容量と補助容量Ｃsとが充電される。反対に、ゲート
配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加
すると、ＴＦＴがオフとなり、その時点でドレイン配線
Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量
と補助容量Ｃsとによって保持される。このように、画
素２１へ書き込みたいデータ信号をドレイン配線に与え
てゲート配線の電圧を制御することにより、画素２１に
任意のデータ信号を保持させておくことができる。その
画素２１の保持しているデータ信号に応じて液晶セルＬ
Ｃの透過率が変化し、画像が表示される。
【００５９】ここで、画素２１の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部２０の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣおよび補
助容量Ｃs）に対して所望のビデオ信号電圧を十分に書
き込むことができるかどうかという点である。また、保
持特性に対して要求されるのは、信号蓄積素子に一旦書
き込んだビデオ信号電圧を必要な時間だけ保持すること
ができるかどうかという点である。
【００６０】補助容量Ｃsが設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性および保
持特性を向上させるためである。すなわち、液晶セルＬ
Ｃは、その構造上、静電容量の増大には限界がある。そ
こで、補助容量Ｃsによって液晶セルＬＣの静電容量の
不足分を補うわけである。
【００６１】本第１実施形態にあっては、以下のとおり
の作用効果を奏する。
【００６２】（イ）非晶質シリコン膜４ａを、Ｗシリサ
イド膜４ｂからの放射熱により、加熱することにより、
多結晶シリコン膜４ｃを形成する。また、非晶質シリコ
ン膜２ａを、非晶質シリコン膜４ａおよびＷシリサイド
膜４ｂからの放射熱により、加熱することにより、多結
晶シリコン膜２を形成する。その結果、多結晶シリコン
ＴＦＴデバイスおよびＴＦＴを使用したＬＣＤデバイス
の特性のバラツキを防止し、歩留まりを向上させること
ができる。
【００６３】（ロ）非晶質シリコン膜２ａ，４ａを多結
晶化するための熱源としてのＷシリサイド膜４ｂをゲー
ト電極４の一部として利用することにより、一旦Ｗシリ
コン膜４ｂを（更には、多結晶シリコン膜４ｃを）剥離
してから新たにゲート電極を形成することに比べて、工
程数を削減することができる。
【００６４】（ハ）非晶質シリコン膜２ａとＷシリサイ
ド膜４ｂ（非晶質シリコン膜４ａ）との間に、シリコン
酸化膜３を介在させている。すなわち、シリコン酸化膜
３を形成してから熱処理して非晶質シリコン膜２ａを多
結晶化するので、多結晶化の際、非晶質シリコン膜２ａ
とシリコン酸化膜３との界面の整合性が高くなる。更に
は、多結晶化の際にシリコン酸化膜３自身の緻密化が促
進されて、シリコン酸化膜３の膜質が向上する。したが
って、このシリコン酸化膜３をゲート絶縁膜として用い
た薄膜トランジスタ（Ａ）の電気的特性が良好になる。
【００６５】（ニ）上記（ハ）に加え、シリコン酸化膜
３とＷシリサイド膜４ｂとの間に、非晶質シリコン膜４
ａを介在させているので、この非晶質シリコン膜４ａが
バッファ層となって、シリコン酸化膜３やＷシリサイド
膜４ｂに加わる熱応力が緩和され、Ｗシリサイド膜４ｂ
にクラックが発生したり、シリコン酸化膜３の歪みに起
因したトラップ準位の発生および多結晶シリコン膜２の
結晶欠陥の発生が抑制される。
【００６６】（ホ）多結晶シリコンＴＦＴデバイスおよ
びＴＦＴを、いわゆる低温プロセスで行うことができる
ので、基板１として安価なガラス基板を採用することが
でき、ＬＣＤデバイスの低コスト化を実現することがで
きる。
【００６７】（第２実施形態）本発明を具体化した第２
実施形態を以下に説明する。本第２実施形態が第１実施
形態と異なるのは、上記工程５において、高周波の照射
に代えてＹＡＧ（Yttrium Alminum Garnet）レーザービ
ームを照射することのみでありその他の工程は同様であ
るので、ここでは工程５に代わる工程５ａのみ説明す
る。
【００６８】工程５ａ（図５参照）：基板に対して、Ｙ
ＡＧレーザービームを照射、走査してアニール処理を行
う。これにより、Ｗシリサイド膜４ｂ自身が発熱し、こ
の熱により、非晶質シリコン膜２ａおよび非晶質シリコ
ン膜４ａがアニールされて、非晶質シリコン膜２ａが多
結晶シリコン膜２に変わると共に非晶質シリコン膜４ａ
が多結晶シリコン膜４ｃに変わる。また、導電性を有す
る非晶質シリコン膜４ａ自身も同様に発熱し、この熱に
よっても非晶質シリコン膜２ａの多結晶化が促進され
る。
【００６９】すなわち、非晶質シリコン膜４ａを、Ｗシ
リサイド膜４ｂからの放射熱により、加熱することによ
り、多結晶シリコン膜４ｃを形成する。また、非晶質シ
リコン膜２ａを、非晶質シリコン膜４ａおよびＷシリサ
イド膜４ｂからの放射熱により、加熱することにより、
多結晶シリコン膜２を形成する。特に、熱源として用い
たＹＡＧレーザーは、連続発振のため安定性が高く、非
晶質シリコン膜２ａ，４ａ全体を均一に加熱することが
できるので、多結晶化がバラツクことなく良好に行われ
る。
【００７０】この時のレーザー条件は、レーザー光幅：
約５ｍｍ，走査速度：約１ｃｍ／ｓ，発振エネルギー：
約１０ｋＷである。
【００７１】尚、レーザービームとしては、Ａｒガスレ
ーザー等を使用してもよい。
【００７２】本第２実施形態では、このＹＡＧレーザー
アニールに、高スループットレーザー照射法を用いる。
即ち、図１９において、１０１はＹＡＧレーザー、１０
２はこのＹＡＧレーザー１０１からのレーザービームを
反射する反射鏡、１０３は反射鏡１０２からのレーザー
ビームをシート状に加工し、基板１に照射するレーザー
ビーム制御光学系である。
【００７３】本第２実施形態にあっては、第１実施形態
の作用効果に加えて以下のとおりの作用効果を奏する。
【００７４】（ヘ）安定性の高い連続発振によるレーザ
ー加熱を行うので、非晶質シリコン膜２ａ，４ａ全体を
均一に加熱することができ、多結晶化がバラツクことな
く良好に行われ、多結晶シリコン膜２，４の高品位化を
実現することができる。
【００７５】（第３実施形態）図２０〜図２４は、本発
明の第３実施形態による製造プロセスを説明するための
断面図である。図２０〜図２４を参照して、この第３実
施形態では、上記した第１および第２実施形態と異な
り、トップゲート型のＴＦＴの製造プロセスにおいて、
ゲート電極となる導電膜に連続発振のレーザー（エネル
ギー波）を照射することによって、非晶質シリコン膜か
ら多結晶シリコン膜への結晶化と、ソース・ドレイン領
域の活性化とを同時に行う。以下、第３実施形態の製造
プロセスを図２０〜図２４を参照して詳細に説明する。
【００７６】工程１７（図２０参照）：絶縁基板３１上
に、減圧ＣＶＤ法またはプラズマＣＶＤ法などを用いて
非晶質シリコン膜３２ａを形成する。この非晶質シリコ
ン膜３２ａは、本発明の「第１非晶質シリコン膜」を構
成する。また、プラズマＣＶＤ法などを用いて非晶質シ
リコン膜３２ａ上にシリコン酸化膜からなるゲート絶縁
膜３３を形成する。このゲート絶縁膜３３は、本発明の
「絶縁膜」を構成する。フォトリソグラフィ技術とドラ
イエッチング技術とを用いて、ゲート絶縁膜３３および
非晶質シリコン膜３２ａをパターンニングすることによ
って、島（アイランド）を形成する。
【００７７】工程１８（図２１参照）：非晶質シリコン
膜３２ａの活性層となる領域を覆うように、ゲート絶縁
膜３３上にレジスト３５を形成する。このレジスト３５
をマスクとして、イオン注入法またはイオンシャワー法
を用いて、非晶質シリコン膜３２ａに不純物を導入する
ことによって、ソース・ドレイン領域３６を形成する。
なお、ソース・ドレイン領域３６への不純物の導入は、
不純物を含んだ導電層から拡散させる方法で行ってもよ
い。この後、レジスト３５を除去する。
【００７８】工程１９（図２２参照）：全面を覆うよう
に、減圧ＣＶＤ法またはプラズマＣＶＤ法などを用いて
非晶質シリコン膜３４ａを形成する。非晶質シリコン膜
３４ａの膜厚は、１ｎｍ〜１μｍ程度であり、好ましく
は１０ｎｍ〜５００ｎｍ、より好ましくは５０ｎｍ〜２
００ｎｍである。また、非晶質シリコン膜３４ａは、そ
の形成時に、不純物がドープされているが、ノンドープ
状態で堆積し、その後に不純物を注入してもよい。この
非晶質シリコン膜３４ａは、本発明の「第２非晶質シリ
コン膜および導電膜」を構成する。非晶質シリコン膜３
４ａ上に、エネルギー波吸収膜３４ｂを形成する。この
エネルギー波吸収膜３４ｂは、本発明の「導電膜」を構
成する。
【００７９】エネルギー波吸収膜３４ｂのシート抵抗
は、１０Ω／□〜１ｋΩ／□であり、好ましくは１００
Ω／□〜５００Ω／□、より好ましくは２００Ω／□〜
５００Ω／□である。このようなエネルギー波吸収膜３
４ｂは、スパッタ法や蒸着法、メッキ法などにより形成
する。エネルギー波吸収膜３４ｂとしては、たとえば、
第１実施形態の高周波が照射される導電膜と同様、Ｗシ
リサイド膜を用いることができる。
【００８０】工程２０（図２３参照）：エネルギー波吸
収膜３４ｂに対してエネルギー波を照射する。これによ
り、エネルギー波吸収膜３４ｂが加熱され、この熱によ
って、非晶質シリコン膜３２ａおよび非晶質シリコン膜
３４ａがアニールされる。その結果、非晶質シリコン膜
３２ａが多結晶シリコン膜３２に変わると共に、非晶質
シリコン膜３４ａが多結晶シリコン膜３４ｃに変わる。
さらに、エネルギー波吸収膜３４ｂの熱によって、ソー
ス・ドレイン領域３６も活性化される。また、導電性を
有する非晶質シリコン膜３４ａ自身も同様に発熱し、こ
の熱によっても非晶質シリコン膜３２ａの多結晶化とソ
ース・ドレイン領域の活性化とが促進される。なお、多
結晶シリコン膜３２が、本発明の「第１多結晶シリコン
膜」を構成し、多結晶シリコン膜３４ｃが、本発明の
「第２多結晶シリコン膜」を構成する。
【００８１】つまり、この第３実施形態では、エネルギ
ー波吸収膜３４ｂに対してエネルギー波を照射すること
によって、ゲート電極となる非晶質シリコン膜３４ａの
結晶化と、活性層となる非晶質シリコン膜３２ａの結晶
化と、ソース・ドレイン領域３６の活性化とが同時に行
われる。
【００８２】エネルギー波としては、ＹＡＧレーザーな
どの連続発振のレーザーを用いる。連続発振のレーザー
を用いることによって、パルスレーザーと異なり、レー
ザー光線の高速走査を行うことができるので、大きな面
積の領域を均一にかつ短時間で処理することが可能であ
る。この結果、パルス間のエネルギーのバラツキが無く
なり、多結晶化が良好に行われる。
【００８３】工程２１（図２４参照）：エネルギー波吸
収膜３４ｂと多結晶シリコン膜３４ｃとをフォトリソグ
ラフィ技術とドライエッチング技術とを用いてパターニ
ングすることによって、ゲート電極を形成する。そし
て、層間絶縁膜３７を形成した後、フォトリソグラフィ
技術とドライエッチング技術とを用いて、ソース・ドレ
イン領域３６に達するコンタクトホールを形成する。さ
らに、そのコンタクトホール内および全面を覆うように
導電性膜を形成し、フォトリソグラフィ技術とドライエ
ッチング技術とを用いてソース・ドレイン配線３８を形
成する。これにより、第３実施形態によるトップゲート
型のＴＦＴが完成される。
【００８４】上記第３実施形態では、第１実施形態の作
用効果に加えて以下の作用効果を奏する。
【００８５】すなわち、予めソース・ドレイン領域３６
を形成した後に、エネルギー波吸収膜３４ｂに対してエ
ネルギー波を照射することによって、ゲート電極となる
非晶質シリコン膜３４ａの結晶化と、活性層となる非晶
質シリコン膜３２ａの結晶化と、ソース・ドレイン領域
３６の活性化とを同時に行うことができるので、製造プ
ロセスを簡略化することができる。また、エネルギー波
として連続発振レーザーを用いることによって、パルス
レーザーと異なり、レーザー光線の高速走査を行うこと
ができるので、大きな面積の領域を均一にかつ短時間で
処理することが可能である。その結果、大型基板にも適
用可能となり、生産性を向上させることができる。さら
に、連続発振レーザー装置の稼働費は、パルスレーザー
に比べて安価であるので、製造コストを低減することが
できる。
【００８６】（第４実施形態）図２５〜図３１は、本発
明の第４実施形態による製造プロセスを説明するための
断面図である。図２５〜図３１を参照して、この第４実
施形態では、上記した第３実施形態と異なり、ボトムゲ
ート型のＴＦＴの製造プロセスにおいて、遮光膜となる
導電膜に連続発振レーザー（エネルギー波）を照射する
ことによって、非晶質シリコン膜から多結晶シリコン膜
への結晶化と、ソース・ドレイン領域の活性化とを同時
に行う。以下、第４実施形態の製造プロセスを図２５〜
図３１を参照して詳細に説明する。
【００８７】工程２２（図２５参照）：絶縁基板４１上
に、ＣＶＤ法を用いて導電性膜を形成した後、フォトリ
ソグラフィ技術とドライエッチング技術とを用いてパタ
ーニングすることによって、ゲート電極４２を形成す
る。プラズマＣＶＤ法などを用いて、Ｐ−ＳｉＮ膜、Ｐ
−ＳｉＯ膜、または、これらの積層膜からなるゲート絶
縁膜４３を形成する。
【００８８】工程２３（図２６参照）：減圧ＣＶＤ法ま
たはプラズマＣＶＤ法などを用いて、非晶質シリコン膜
４４ａを形成する。この非晶質シリコン膜４４ａは、本
発明の「第１非晶質シリコン膜」を構成する。プラズマ
ＣＶＤ法などを用いて、非晶質シリコン膜４４ａ上にＳ
ｉＯ２膜からなる絶縁膜４５を形成する。この絶縁膜４
５は、本発明の「絶縁膜」を構成する。フォトリソグラ
フィ技術とドライエッチング技術とを用いて、絶縁膜４
５および非晶質シリコン膜４４ａをパターンニングする
ことによって、島（アイランド）を形成する。
【００８９】工程２４（図２７参照）：非晶質シリコン
膜４４ａの活性層となる領域を覆うように、絶縁膜４５
上にレジスト４６を形成する。このレジスト４６をマス
クとして、イオン注入法またはイオンシャワー法を用い
て、非晶質シリコン膜４４ａに不純物を導入することに
より、ソース・ドレイン領域４７を形成する。なお、不
純物の導入は、不純物を含んだ導電層から拡散させる方
法で行ってもよい。この後、レジスト４６を除去する。
【００９０】工程２５（図２８参照）：全面を覆うよう
に、Ｗシリサイド膜などからなるエネルギー波吸収膜４
８を形成する。このエネルギー波吸収膜４８が、本発明
の「導電膜」を構成する。エネルギー波吸収膜４８のシ
ート抵抗および形成方法などは、上記した第３実施形態
と同様である。なお、このエネルギー波吸収膜４８は、
後の工程で遮光膜となる。
【００９１】工程２６（図２９参照）：エネルギー波吸
収膜４８に対してエネルギー波（連続発振レーザー）を
照射する。これにより、エネルギー波吸収膜４８が加熱
され、この熱によって、非晶質シリコン膜４４ａがアニ
ールされる。その結果、非晶質シリコン膜４４ａが多結
晶シリコン膜４４に変わると共に、ソース・ドレイン領
域４７も活性化される。なお、多結晶シリコン膜４４
は、本発明の「第１多結晶シリコン膜」を構成する。
【００９２】つまり、この第４実施形態では、エネルギ
ー波吸収膜４８に対してエネルギー波（連続発振レーザ
ー）を照射することによって、活性層となる非晶質シリ
コン膜４４ａの結晶化と、ソース・ドレイン領域４７の
活性化とが同時に行われる。
【００９３】工程２７（図３０参照）：エネルギー波吸
収膜４８をフォトリソグラフィ技術とドライエッチング
技術とを用いてパターニングすることによって、遮光膜
を形成する。
【００９４】工程２８（図３１参照）：全面を覆うよう
に層間絶縁膜４９を形成した後、フォトリソグラフィ技
術とドライエッチング技術とを用いて、ソース・ドレイ
ン領域に達するコンタクトホールを形成する。さらに、
そのコンタクトホール内および全面を覆うように導電性
膜を形成し、フォトリソグラフィ技術とドライエッチン
グ技術とを用いてソース・ドレイン配線５０を形成す
る。これにより、第４実施形態によるボトムゲート型の
ＴＦＴが完成される。
【００９５】第４実施形態では、第３実施形態と同様、
予めソース・ドレイン領域４７を形成した後に、エネル
ギー波吸収膜４８に対してエネルギー波（連続発振レー
ザ）を照射することによって、活性層となる非晶質シリ
コン膜４４ａの結晶化と、ソース・ドレイン領域４７の
活性化とを同時に行うことができるので、製造プロセス
を簡略化することができる。また、エネルギー波として
連続発振レーザーを用いることによって、パルスレーザ
ーと異なり、レーザー光線の高速走査を行うことができ
るので、大きな面積の領域を均一にかつ短時間で処理す
ることが可能である。その結果、大型基板にも適用可能
となり、生産性を向上させることができる。さらに、連
続発振レーザー装置の稼働費は、パルスレーザーに比べ
て安価であるので、製造コストを低減することができ
る。
【００９６】（第５実施形態）図３２〜図３６は、本発
明の第５実施形態による製造プロセスを説明するための
断面図である。図３２〜図３６を参照して、この第５実
施形態では、トップゲート型のＴＦＴの製造プロセスに
おいて、ソース・ドレイン配線となる導電膜に連続発振
のＹＡＧレーザー（エネルギー波）を照射することによ
って、非晶質シリコン膜から多結晶シリコン膜への結晶
化と、ソース・ドレイン領域の活性化とを同時に行う。
以下、第５実施形態の製造プロセスを図３２〜図３６を
参照して詳細に説明する。
【００９７】工程２９（図３２参照）：絶縁基板６１上
に、減圧ＣＶＤ法またはプラズマＣＶＤ法などを用いて
非晶質シリコン膜６２ａを形成する。この非晶質シリコ
ン膜６２ａは、本発明の「第１非晶質シリコン膜」を構
成する。また、プラズマＣＶＤ法などを用いて非晶質シ
リコン膜６２ａ上にシリコン酸化膜からなるゲート絶縁
膜６３を形成する。このゲート絶縁膜６３は、本発明の
「絶縁膜」を構成する。フォトリソグラフィ技術とドラ
イエッチング技術とを用いて、ゲート絶縁膜６３および
非晶質シリコン膜６２ａをパターンニングすることによ
って、島（アイランド）を形成する。
【００９８】工程３０（図３３参照）：ゲート絶縁膜６
３上を覆うように導電性膜を形成した後、フォトリソグ
ラフィ技術とドライエッチング技術とを用いて、その導
電性膜をパターニングすることによって、ゲート電極６
４を形成する。ゲート電極６４をマスクとして、イオン
注入法を用いて、非晶質シリコン膜６２ａに不純物を導
入することによって、ソース・ドレイン領域６５を形成
する。なお、ソース・ドレイン領域６５への不純物の導
入は、不純物を含む導電層から拡散させるようにしても
よい。
【００９９】工程３１（図３４参照）：全面を覆うよう
に層間絶縁膜６６を形成した後、フォトリソグラフィ技
術とドライエッチング技術とを用いて、ソース・ドレイ
ン領域６５に達するコンタクトホールを形成する。さら
に、そのコンタクトホール内および全面を覆うように、
Ｗシリサイド膜などからなるエネルギー波吸収膜６７を
形成する。このエネルギー波吸収膜６７は、本発明の
「導電膜」を構成する。エネルギー波吸収膜６７のシー
ト抵抗および形成方法などは、上記した第３実施形態と
同様である。なお、このエネルギー波吸収膜６７は、後
の工程でソース・ドレイン配線となる。
【０１００】工程３２（図３５参照）：エネルギー波吸
収膜６７に対して、連続発振のＹＡＧレーザー（エネル
ギー波）を照射することにより、エネルギー波吸収膜６
７が加熱され、この熱によって、非晶質シリコン膜６２
ａがアニールされる。これにより、非晶質シリコン膜６
２ａが多結晶シリコン膜６２に変わると共に、ソース・
ドレイン領域６５も活性化される。なお、この多結晶シ
リコン膜６２が本発明の「第１多結晶シリコン膜」を構
成する。
【０１０１】つまり、この第５実施形態では、ソース・
ドレイン配線となるエネルギー波吸収膜６７に対して連
続発振のＹＡＧレーザー（エネルギー波）を照射するこ
とによって、活性層となる非晶質シリコン膜６２ａの結
晶化と、ソース・ドレイン領域６７の活性化とが同時に
行われる。
【０１０２】工程３３（図３６参照）：最後に、エネル
ギー波吸収膜６７をフォトリソグラフィ技術とドライエ
ッチング技術とを用いてパターニングすることによっ
て、ソース・ドレイン配線６７を形成する。これによ
り、第５実施形態によるトップゲート型のＴＦＴが完成
される。
【０１０３】第５実施形態では、第３および第４実施形
態と同様、予めソース・ドレイン領域６５を形成した後
に、エネルギー波吸収膜６７に対してＹＡＧレーザー
（エネルギー波）を照射することによって、活性層とな
る非晶質シリコン膜６２ａの結晶化と、ソース・ドレイ
ン領域６５の活性化とを同時に行うことができるので、
製造プロセスを簡略化することができる。また、エネル
ギー波として連続発振のＹＡＧレーザーを用いることに
よって、パルスレーザーと異なり、レーザー光線の高速
走査を行うことができるので、大きな面積の領域を均一
にかつ短時間で処理することが可能である。その結果、
大型基板にも適用可能となり、生産性を向上させること
ができる。さらに、連続発振のＹＡＧレーザー装置の稼
働費は、パルスレーザーに比べて安価であるので、製造
コストを低減することができる。
【０１０４】さらに、第５実施形態では、第１〜第４実
施形態と異なり、ソース・ドレイン配線となるエネルギ
ー波吸収膜６７は、直接ソース・ドレイン領域６５に接
触するように形成されている。この状態でエネルギー波
吸収膜６７にエネルギー波を照射するので、エネルギー
波吸収膜６７の熱が直接ソース・ドレイン領域６７を構
成する非晶質シリコン膜６２ａに伝達される。これによ
り、第１〜第４実施形態と比較して非晶質シリコン膜６
２ａに熱がより伝わりやすくなる。その結果、非晶質シ
リコン膜６２ａの結晶化をより良好に行うことができ、
品質の優れた多結晶シリコン膜６２を得ることができ
る。
【０１０５】（第６実施形態）図３７〜図４１は、本発
明の第６実施形態による製造プロセスを説明するための
断面図である。図３７〜図４１を参照して、この第６実
施形態では、ボトムゲート型のＴＦＴの製造プロセスに
おいて、ソース・ドレイン配線となる導電膜に連続発振
のＹＡＧレーザー（エネルギー波）を照射することによ
って、非晶質シリコン膜から多結晶シリコン膜への結晶
化と、ソース・ドレイン領域の活性化とを同時に行う。
以下、第６実施形態の製造プロセスを図３７〜図４１を
参照して詳細に説明する。
【０１０６】工程３４（図３７参照）：絶縁基板７１上
に、ＣＶＤ法を用いて導電性膜を形成した後、フォトリ
ソグラフィ技術とドライエッチング技術とを用いてパタ
ーニングすることによって、ゲート電極７２を形成す
る。プラズマＣＶＤ法などを用いて、Ｐ−ＳｉＮ膜、Ｐ
−ＳｉＯ膜、または、これらの積層膜からなるゲート絶
縁膜７３を形成する。
【０１０７】工程３５（図３８参照）：減圧ＣＶＤ法ま
たはプラズマＣＶＤ法などを用いて、非晶質シリコン膜
７４ａを形成する。この非晶質シリコン膜７４ａは、本
発明の「第１非晶質シリコン膜」を構成する。フォトリ
ソグラフィ技術とドライエッチング技術とを用いて、非
晶質シリコン膜７４ａをパターンニングすることによっ
て、島（アイランド）を形成する。
【０１０８】工程３６（図３９参照）：非晶質シリコン
膜７４ａの活性層となる領域を覆うように、レジスト７
５を形成する。このレジスト７５をマスクとして、イオ
ン注入法またはイオンシャワー法を用いて、非晶質シリ
コン膜７４ａに不純物を導入することにより、ソース・
ドレイン領域７６を形成する。なお、不純物の導入は、
不純物を含んだ導電層から拡散させる方法で行ってもよ
い。この後、レジスト７５を除去する。
【０１０９】工程３７（図４０参照）：全面を覆うよう
に層間絶縁膜７７を形成した後、フォトリソグラフィ技
術とドライエッチング技術とを用いて、ソース・ドレイ
ン領域７６に達するコンタクトホールを形成する。な
お、この層間絶縁膜７７は、本発明の「絶縁膜」を構成
する。さらに、そのコンタクトホール内および全面を覆
うように、、Ｗシリサイド膜などからなるエネルギー波
吸収膜７８を形成する。このエネルギー波吸収膜７８
は、本発明の「導電膜」を構成する。エネルギー波吸収
膜７８のシート抵抗および形成方法などは、上記した第
３実施形態と同様である。なお、このエネルギー波吸収
膜７８は、後の工程でソース・ドレイン配線となる。
【０１１０】エネルギー波吸収膜７８に対して、連続発
振のＹＡＧレーザー（エネルギー波）を照射することに
より、エネルギー波吸収膜７８が加熱され、この熱によ
って、非晶質シリコン膜７４ａがアニールされる。これ
により、非晶質シリコン膜７４ａが多結晶シリコン膜７
４に変わると共に、ソース・ドレイン領域７６も活性化
される。なお、この多結晶シリコン膜７４が本発明の
「第１多結晶シリコン膜」を構成する。
【０１１１】つまり、この第６実施形態では、ソース・
ドレイン配線となるエネルギー波吸収膜７８に対して連
続発振のＹＡＧレーザー（エネルギー波）を照射するこ
とによって、活性層となる非晶質シリコン膜７４ａの結
晶化と、ソース・ドレイン領域７６の活性化とが同時に
行われる。
【０１１２】工程３８（図４１参照）：最後に、エネル
ギー波吸収膜７８をフォトリソグラフィ技術とドライエ
ッチング技術とを用いてパターニングすることによっ
て、ソース・ドレイン配線７８を形成する。これによ
り、第６実施形態によるボトムゲート型のＴＦＴが完成
される。
【０１１３】第６実施形態では、第５実施形態と同様、
ソース・ドレイン配線となるエネルギー波吸収膜７８
は、直接ソース・ドレイン領域６５に接触しているの
で、エネルギー波吸収膜６７にエネルギー波を照射する
際、エネルギー波吸収膜６７の熱が直接ソース・ドレイ
ン領域７６を構成する非晶質シリコン膜７４ａに伝達さ
れる。これにより、非晶質シリコン膜７４ａに熱がより
伝わりやすくなるので、非晶質シリコン膜６２ａの結晶
化をより良好に行うことができ、その結果、結晶性の優
れた多結晶シリコン膜６２を得ることができる。
【０１１４】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【０１１５】たとえば、以上の実施形態は以下のように
変更してもよく、その場合でも同様の作用、効果を得る
ことができる。
【０１１６】（１）第１および第２実施形態のＷシリサ
イド膜４ｂに代えて、ニッケル−亜鉛合金（１０ａｔ％
−Ｚｎ／Ｎｉ）を形成する。このニッケル−亜鉛合金
は、約１４００℃の融点を有し、完全に溶解するまで
は、自己発熱温度（約１４００℃）を維持するが、完全
に溶解してしまうと球状の塊に分散し、非晶質シリコン
膜４ａ（多結晶シリコン膜４ｃ）との接触面積が小さく
なって下層に対する加熱が停止する。
【０１１７】したがって、非晶質シリコン膜４ａ等の加
熱の最高温度を自動的に約１４００℃に制限することが
でき、熱処理の安定性、安全性、均一性を実現すること
ができる。尚、約１４００℃という温度は、合金種や合
金比率を調整することで適宜に設定することができる。
【０１１８】（２）第１および第２実施形態において、
非晶質シリコン膜４ａの形成を省略し、シリコン酸化膜
３の上に直接Ｗシリサイド膜４ｂや上記（１）のニッケ
ル−亜鉛合金を形成する。この場合、ゲート電極４は、
Ｗシリコン膜４ｂやニッケル−亜鉛合金のみから形成さ
れることになる。
【０１１９】（３）第２実施形態では、工程３におい
て、非晶質シリコン膜２ａを所定形状に加工してから、
その後の工程でこれを多結晶化したが、多結晶化してか
ら所定形状に加工しても良い。
【０１２０】この場合、シート状に加工されたレーザー
ビームによる帯状の加熱部が基板上を移動することによ
り、帯状の加熱部でのみ結晶が成長し、他の部分では結
晶核の発生も起こらないため、結晶が加熱部の移動方向
に長く成長しやすくなる。
【０１２１】例えば、ゲート電極４としてニッケル−亜
鉛合金のみを用いた場合、多結晶シリコン膜２は柱状の
結晶構造となる。本発明者が、この柱状結晶をチャネル
長方向と平行な方向に（すなわち、チャネル長方向に粒
界が存在しないように）配置して、Ｌ／Ｗ＝５／５（μ
ｍ）のｎ型薄膜トランジスタ（Ａ）を作製し、その電気
的特性を測定したところ、電気効果移動度：２１５ｃｍ
2／Ｖｓ，Ｖｔｈ：０．３Ｖ，Ｓ値：０．０３Ｖ／ｄｅ
ｃ．と良好な数値を得ることができた。また、絶縁膜の
ＴＺＤＢ（Time Zero Dielectric Breakdown）は、８．
５ＭＶ／ｃｍであった。
【０１２２】（４）第１，第２実施形態において、Ｗシ
リサイド膜４ｂを省略する。上述したとおり、非晶質シ
リコン膜４ａの自己発熱によっても非晶質シリコン膜２
ａの多結晶化を促進することができる。
【０１２３】（５）第１，第２実施形態において、多結
晶シリコン膜２を形成した後、一旦多結晶シリコン膜４
ｃおよびＷシリコン膜４ｂを剥離する。
【０１２４】（６）高周波やレーザー光に代えて、ラン
プ光を用いる。これら高周波、レーザー光、ランプ光等
を総称して本発明では「電磁波」とする。
【０１２５】（７）非晶質シリコン膜をプラズマＣＶＤ
法によらず、減圧ＣＶＤ法、常圧ＣＶＤ法、光励起ＣＶ
Ｄ法、蒸着法、ＥＢ(Electron Beam)蒸着法、ＭＢＥ(Mo
lecular Beam Epitaxy)法、スパッタ法からなるグルー
プの内のいずれか一つの方法によって形成する。
【０１２６】（８）Ｗシリサイド膜４ｂおよびエネルギ
ー波吸収膜３４ｂ、４８，６７、７８を構成するＷシリ
サイド膜に代えて、Ｃｕ，ＭｏＳｉ2，ＴｉＳｉ2，Ｔａ
Ｓｉ2，ＣｏＳｉ2，Ｗ，Ｍｏ，Ｃｏ，Ｃｒ，Ｔｉ，Ｔａ
などを用いる。更には、使用温度が低い場合には（約４
５０℃以下）、ＡｌやＡｕなどのいわゆる低融点金属を
用いても良い。
【０１２７】（９）多結晶シリコンＴＦＴだけでなく、
絶縁ゲート型半導体素子全般に適用する。また、太陽電
池や光センサなどの光電変換素子、バイポーラトランジ
スタ、静電誘導型トランジスタ(ＳＩＴ：Static Induct
ion Transistor)などの多結晶シリコン膜を用いるあら
ゆる半導体装置に適用する。
【０１２８】（１０）連続発振のレーザーとして、ＹＡ
Ｇレーザーを用いたが、本発明はこれに限らず、たとえ
ば、Ａｒガスレーザー、ルビーレーザー、炭酸ガスレー
ザーなどの他の連続発振レーザーを用いてもよい。
【０１２９】
【発明の効果】本発明にあっては、以下の通りの優れた
効果を奏する。
【０１３０】（１）低温プロセスが可能で、安価な基板
を使用でき、半導体装置の製造コストを削減できる。
【０１３１】（２）良質な多結晶シリコン膜およびこれ
を利用した半導体装置を得ることができ、半導体装置の
製造における歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。
【図２】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。
【図３】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。
【図４】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。
【図５】本発明を具体化した第１実施形態（第２実施形
態）の製造工程を説明するための断面図である。
【図６】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。
【図７】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。
【図８】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。
【図９】本発明を具体化した第１実施形態の製造工程を
説明するための断面図である。
【図１０】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。
【図１１】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。
【図１２】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。
【図１３】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。
【図１４】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。
【図１５】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。
【図１６】本発明を具体化した第１実施形態の製造工程
を説明するための断面図である。
【図１７】アクティブマトリクス方式ＬＣＤのブロック
構成図である。
【図１８】画素の等価回路図である。
【図１９】ＹＡＧレーザーアニール装置の構成図であ
る。
【図２０】本発明を具体化した第３実施形態の製造工程
を説明するための断面図である。
【図２１】本発明を具体化した第３実施形態の製造工程
を説明するための断面図である。
【図２２】本発明を具体化した第３実施形態の製造工程
を説明するための断面図である。
【図２３】本発明を具体化した第３実施形態の製造工程
を説明するための断面図である。
【図２４】本発明を具体化した第３実施形態の製造工程
を説明するための断面図である。
【図２５】本発明を具体化した第４実施形態の製造工程
を説明するための断面図である。
【図２６】本発明を具体化した第４実施形態の製造工程
を説明するための断面図である。
【図２７】本発明を具体化した第４実施形態の製造工程
を説明するための断面図である。
【図２８】本発明を具体化した第４実施形態の製造工程
を説明するための断面図である。
【図２９】本発明を具体化した第４実施形態の製造工程
を説明するための断面図である。
【図３０】本発明を具体化した第４実施形態の製造工程
を説明するための断面図である。
【図３１】本発明を具体化した第４実施形態の製造工程
を説明するための断面図である。
【図３２】本発明を具体化した第５実施形態の製造工程
を説明するための断面図である。
【図３３】本発明を具体化した第５実施形態の製造工程
を説明するための断面図である。
【図３４】本発明を具体化した第５実施形態の製造工程
を説明するための断面図である。
【図３５】本発明を具体化した第５実施形態の製造工程
を説明するための断面図である。
【図３６】本発明を具体化した第５実施形態の製造工程
を説明するための断面図である。
【図３７】本発明を具体化した第６実施形態の製造工程
を説明するための断面図である。
【図３８】本発明を具体化した第６実施形態の製造工程
を説明するための断面図である。
【図３９】本発明を具体化した第６実施形態の製造工程
を説明するための断面図である。
【図４０】本発明を具体化した第６実施形態の製造工程
を説明するための断面図である。
【図４１】本発明を具体化した第６実施形態の製造工程
を説明するための断面図である。
【符号の説明】
１，３１，４１，６１，７１ 絶縁基板 ２ａ，３２ａ，４４ａ，６２ａ，７４ａ 非晶質シリコ
ン膜（第１非晶質シリコン膜） ２，３２，４４，６２，７４ 多結晶シリコン膜（第１
多結晶シリコン膜） ３，３３，４３，６３，７３ ゲート絶縁膜 ４ａ，３４ａ 非晶質シリコン膜（第２非晶質シリコン
膜） ４ｂ Ｗシリサイド膜（導電膜） ４ｃ，３４ｃ 多結晶シリコン膜（第２多結晶シリコン
膜） ４ ゲート電極 ６，３６，４７，６５，７６ ソース・ドレイン領域 ３４ｂ，４８，６７，７８ エネルギー波吸収膜（導電
膜） ４８ 遮光膜 ６７，７８ ソース・ドレイン配線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/268 (72)発明者 野口 幸宏 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 井手 大輔 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 2H092 GA59 JA25 JA29 JA38 JA42 JA44 JA46 JA47 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA04 KA07 MA05 MA07 MA14 MA15 MA16 MA18 MA19 MA20 MA22 MA27 MA29 MA30 MA35 MA37 MA41 NA22 NA25 NA27 5C094 AA13 AA25 AA42 AA43 AA44 AA53 BA03 BA43 CA19 DA13 DB01 DB04 DB10 EA10 FA01 FA02 FB12 FB14 FB15 GB10 5F052 AA02 AA22 AA24 BB01 BB02 BB04 BB05 BB06 BB07 CA07 CA09 DA02 DB02 DB03 DB07 EA02 EA03 JA01 5F110 AA16 AA17 AA30 BB02 CC02 DD02 DD13 DD14 EE02 EE03 EE04 EE05 EE06 EE09 EE14 EE32 EE44 EE45 FF02 FF03 FF09 FF30 GG02 GG13 GG25 GG43 GG44 GG45 GG47 GG48 HJ01 HJ13 HJ16 HJ23 HL04 HL05 HL12 HL23 HM15 NN02 NN23 NN35 NN37 NN43 NN46 NN50 NN54 PP01 PP02 PP03 PP11 PP27 QQ11

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 基板上に第１非晶質シリコン膜を形成す
    る第１の工程と、 前記第１非晶質シリコン膜の上に導電膜を形成する第２
    の工程と、 前記導電膜に電磁波を照射することにより導電膜を発熱
    させ、この熱を利用して前記第１非晶質シリコン膜を第
    １多結晶シリコン膜に変える第３の工程と、を含むこと
    を特徴とした半導体装置の製造方法。
  2. 【請求項２】 前記導電膜が金属膜を含むことを特徴と
    した請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記導電膜が金属膜とその下の第２非晶
    質シリコン膜との積層構造を含むことを特徴とした請求
    項１に記載の半導体装置の製造方法。
  4. 【請求項４】 前記電磁波が高周波を含むことを特徴と
    した請求項１乃至３のいずれか１項に記載の半導体装置
    の製造方法。
  5. 【請求項５】 前記電磁波がＹＡＧレーザー光を含むこ
    とを特徴とした請求項１乃至３のいずれか１項に記載の
    半導体装置の製造方法。
  6. 【請求項６】 前記第２の工程の前に、前記第１非晶質
    シリコン膜の上に絶縁膜を形成する工程を更に備えるこ
    とを特徴とした請求項１乃至３のいずれか１項に記載の
    半導体装置の製造方法。
  7. 【請求項７】 前記第３の工程において、前記第２非晶
    質シリコン膜を第２多結晶シリコン膜に変えることを特
    徴とした請求項３に記載の半導体装置の製造方法。
  8. 【請求項８】 前記第３の工程の後に、前記導電膜をゲ
    ート電極として加工し、前記第１多結晶シリコン膜を能
    動層とするトランジスタを形成することを特徴とした請
    求項６に記載の半導体装置の製造方法。
  9. 【請求項９】 前記導電膜は、前記第３の工程の後にゲ
    ート電極として加工され、 前記第３の工程に先だって、前記第１非晶質シリコン膜
    に不純物を導入することによってソース・ドレイン領域
    を形成し、 前記第３の工程において、前記ゲート電極となる導電膜
    に前記電磁波を照射することにより前記導電膜を発熱さ
    せ、この熱を利用して、前記第１非晶質シリコンから前
    記第１多結晶シリコンへの結晶化と、前記ソース・ドレ
    イン領域の活性化とを同時に行う、請求項１〜８のいず
    れか１項に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記導電膜は、前記第３の工程の後に
    遮光膜として加工され、 前記第３の工程に先だって、前記第１非晶質シリコン膜
    に不純物を導入することによってソース・ドレイン領域
    を形成し、 前記第３の工程において、前記遮光膜となる導電膜に前
    記電磁波を照射することにより前記導電膜を発熱させ、
    この熱を利用して、前記第１非晶質シリコンから前記第
    １多結晶シリコンへの結晶化と、前記ソース・ドレイン
    領域の活性化とを同時に行う、請求項１〜８のいずれか
    １項に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記導電膜は、前記第３の工程の後に
    ソース・ドレイン配線として加工され、 前記第３の工程に先だって、前記第１非晶質シリコン膜
    に不純物を導入することによってソース・ドレイン領域
    を形成し、前記第３の工程において、前記ソース・ドレ
    イン配線となる導電膜に前記電磁波を照射することによ
    り前記導電膜を発熱させ、この熱を利用して、前記第１
    非晶質シリコンから前記第１多結晶シリコンへの結晶化
    と、前記ソース・ドレイン領域の活性化とを同時に行
    う、請求項１〜８のいずれか１項に記載の半導体装置の
    製造方法。
  12. 【請求項１２】 前記電磁波は、連続発振レーザー光を
    含む、請求項１〜３、６〜１１のいずれか１項に記載の
    半導体装置の製造方法。
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