JP2001185685A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JP2001185685A JP2001185685A JP36677199A JP36677199A JP2001185685A JP 2001185685 A JP2001185685 A JP 2001185685A JP 36677199 A JP36677199 A JP 36677199A JP 36677199 A JP36677199 A JP 36677199A JP 2001185685 A JP2001185685 A JP 2001185685A
- Authority
- JP
- Japan
- Prior art keywords
- inductor
- integrated circuit
- semiconductor substrate
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、インダクタ素子
を有する半導体装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device having an inductor element.
【0002】[0002]
【従来の技術】従来、インダクタ素子を有する半導体装
置を得る場合、図10に示すように、インダクタチップ
101を集積回路チップ102にボンディングワイヤ1
03によって接続することが一般的である。2. Description of the Related Art Conventionally, when a semiconductor device having an inductor element is obtained, as shown in FIG.
It is common to connect by 03.
【0003】しかし、図10に示す装置では、特にボン
ディングワイヤ103等の接続配線の浮遊容量が大き
く、かつ接続配線の浮遊インダクタンスのバラツキも大
きい。このため、得られる装置の特性には大きなバラツ
キが生じ、数十〜数百MHzの高周波を扱う半導体装
置、たとえばLCフィルタやLC発振器等には、不向き
となることがあった。However, in the device shown in FIG. 10, the stray capacitance of the connection wiring such as the bonding wire 103 is particularly large, and the stray inductance of the connection wiring is large. For this reason, the characteristics of the obtained device vary greatly, and it is sometimes unsuitable for a semiconductor device that handles a high frequency of tens to hundreds of MHz, for example, an LC filter or an LC oscillator.
【0004】そこで、図11に示すように集積回路チッ
プ102に形成された集積回路104と同一表面上にイ
ンダクタ素子105を形成し、チップの内部配線である
金属配線106で互いに接続した装置が開発されるよう
になってきた。Therefore, as shown in FIG. 11, a device has been developed in which an inductor element 105 is formed on the same surface as an integrated circuit 104 formed on an integrated circuit chip 102 and connected to each other by a metal wiring 106 which is an internal wiring of the chip. It has come to be.
【0005】このような装置であると、ボンディングワ
イヤ等、チップの外部配線を省略できるので、集積回路
102とインダクタ素子105との接続配線の、特に長
さを短縮でき、その浮遊容量の増大や浮遊インダクタン
スのバラツキを軽減できる。このため、図10に示した
装置に比べ、装置間の特性バラツキを抑制でき、上記L
CフィルタやLC発振器等に有効に用いることができ
る。In such a device, the external wiring of the chip such as bonding wires can be omitted, so that the length of the connecting wiring between the integrated circuit 102 and the inductor element 105 can be particularly reduced, and the stray capacitance can be increased. Variation in stray inductance can be reduced. Therefore, as compared with the apparatus shown in FIG.
It can be effectively used for a C filter, an LC oscillator and the like.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、図11
に示す装置では、装置間の特性バラツキを抑制できるも
のの、集積回路チップ102の表面にインダクタ素子1
04を形成するので、集積回路チップ102の平面面積
が増え、チップ102をシュリンクし難い、という事情
がある。However, FIG.
In the device shown in FIG. 1, although the variation in characteristics between the devices can be suppressed, the inductor element 1 is provided on the surface of the integrated circuit chip 102.
Since the integrated circuit chip 04 is formed, the planar area of the integrated circuit chip 102 is increased, and it is difficult to shrink the chip 102.
【0007】この発明は、上記の事情に鑑み為されたも
ので、その目的は、装置間の特性バラツキを抑制でき、
かつチップのシュリンクも容易な半導体装置を提供する
ことにある。[0007] The present invention has been made in view of the above circumstances, and an object of the present invention is to suppress variations in characteristics between devices.
Another object of the present invention is to provide a semiconductor device in which a chip is easily shrunk.
【0008】[0008]
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置では、第1の面およびこ
の第1の面とは異なる第2の面を有する半導体基板と、
前記半導体基板の前記第1の面に形成された集積回路
と、前記半導体基板の前記第2の面に形成され、前記集
積回路に接続されるインダクタ素子とを具備することを
特徴としている。In order to achieve the above object, a semiconductor device according to the present invention comprises a semiconductor substrate having a first surface and a second surface different from the first surface;
The semiconductor device includes an integrated circuit formed on the first surface of the semiconductor substrate, and an inductor element formed on the second surface of the semiconductor substrate and connected to the integrated circuit.
【0009】このような半導体装置によれば、インダク
タ素子を、集積回路が形成された半導体基板の面と異な
った面に形成するので、インダクタ素子を、集積回路が
形成された半導体基板の面と同じ面に形成する場合に比
べて、半導体基板、即ちチップのシュリンクが容易であ
る。According to such a semiconductor device, since the inductor element is formed on a surface different from the surface of the semiconductor substrate on which the integrated circuit is formed, the inductor element is formed on the surface of the semiconductor substrate on which the integrated circuit is formed. Shrinking of a semiconductor substrate, that is, a chip, is easier than in the case of forming on the same surface.
【0010】また、インダクタ素子は、集積回路が形成
された半導体基板に形成するので、インダクタ素子と集
積回路とを接続する接続配線の長さの増大を抑制でき
る。このため、接続配線の浮遊容量の増大や浮遊インダ
クタンスのバラツキを軽減でき、これらに起因した装置
間のバラツキの増加を抑制することができる。[0010] Further, since the inductor element is formed on the semiconductor substrate on which the integrated circuit is formed, it is possible to suppress an increase in the length of the connection wiring connecting the inductor element and the integrated circuit. For this reason, it is possible to reduce the increase in the stray capacitance and the stray inductance of the connection wiring, and it is possible to suppress the increase in the difference between the devices due to these.
【0011】[0011]
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。Embodiments of the present invention will be described below with reference to the drawings. For this explanation,
Common parts are denoted by common reference symbols.
【0012】[第1の実施形態]図1は、この発明の第
1の実施形態に係る半導体装置の断面図である。[First Embodiment] FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【0013】図1に示すように、半導体基板1は、表面
とこの表面に相対した裏面とを有する。この第1の実施
形態では、半導体基板1の一例として、たとえばP型シ
リコン基板(P-SUBSTRATE)を用いている。As shown in FIG. 1, the semiconductor substrate 1 has a front surface and a back surface facing the front surface. In the first embodiment, for example, a P-type silicon substrate (P-SUBSTRATE) is used as an example of the semiconductor substrate 1.
【0014】半導体基板1の表面領域には、集積回路2
が形成されている。集積回路は、たとえばNチャネル型
MOSトランジスタ(NMOS)、Pチャネル型MOS
トランジスタ(PMOS)等の半導体素子を用いて構成
される。そして、半導体基板1の裏面領域には、インダ
クタ3が形成されている。An integrated circuit 2 is provided on a surface region of the semiconductor substrate 1.
Are formed. The integrated circuit includes, for example, an N-channel MOS transistor (NMOS) and a P-channel MOS
It is configured using a semiconductor element such as a transistor (PMOS). The inductor 3 is formed in the back surface region of the semiconductor substrate 1.
【0015】半導体基板1には、その表面領域から裏面
領域にかけて形成された貫通孔4が形成されている。貫
通孔4の側壁には絶縁膜5が形成されている。絶縁膜5
は、二酸化シリコン等、半導体装置で一般的に用いられ
る絶縁物からなる。貫通孔4内には貫通ヴィア6が形成
されている。貫通ヴィア6は、アルミニウムやタングス
テン等、半導体装置で一般的に用いられる導電物からな
る。The semiconductor substrate 1 has a through hole 4 formed from the front surface region to the back surface region. An insulating film 5 is formed on the side wall of the through hole 4. Insulating film 5
Is made of an insulator generally used in semiconductor devices, such as silicon dioxide. In the through hole 4, a through via 6 is formed. The through via 6 is made of a conductive material generally used in semiconductor devices, such as aluminum or tungsten.
【0016】なお、貫通ヴィア6は、N型、またはP型
の不純物を含んだ導電性シリコンでも形成できる。この
場合、半導体基板1をP型シリコン基板とし、貫通ヴィ
ア6をN型の不純物を拡散させた層とすれば、上記絶縁
膜5は省略可能である。貫通ヴィア6と基板1とがPN
接合によって絶縁されるためである。The through via 6 can also be formed of conductive silicon containing N-type or P-type impurities. In this case, if the semiconductor substrate 1 is a P-type silicon substrate and the through via 6 is a layer in which an N-type impurity is diffused, the insulating film 5 can be omitted. The through via 6 and the substrate 1 are PN
This is because it is insulated by bonding.
【0017】集積回路2は、基板1の表面上方に形成さ
れた金属配線7を介して貫通ヴィア6に接続されてい
る。The integrated circuit 2 is connected to the through via 6 via a metal wiring 7 formed above the surface of the substrate 1.
【0018】インダクタ3は、基板1の裏面上方に形成
された金属配線8を介して貫通ヴィア6に接続されてい
る。このようにしてインダクタ3は、貫通ヴィア6を介
して集積回路2に接続される。金属配線7、8はそれぞ
れ、アルミニウム等、半導体装置で一般的に用いられる
金属(導電物)からなる。The inductor 3 is connected to the through via 6 via a metal wiring 8 formed above the rear surface of the substrate 1. In this way, the inductor 3 is connected to the integrated circuit 2 via the through via 6. Each of the metal wirings 7 and 8 is made of a metal (conductive material) generally used in a semiconductor device, such as aluminum.
【0019】インダクタ3については、たとえば図2に
示すように金属配線8を蛇行させて得たプレーナインダ
クタ(ミアンダ型)や、図3に示すように金属配線8を
螺旋状に巻いて得たプレーナインダクタ(スパイラル
型)等を用いることができる。As for the inductor 3, for example, a planar inductor (meander type) obtained by meandering the metal wiring 8 as shown in FIG. 2 or a planar inductor obtained by spirally winding the metal wiring 8 as shown in FIG. An inductor (spiral type) or the like can be used.
【0020】このように半導体基板1の表面領域に集積
回路2を形成し、その裏面領域にインダクタ3を形成す
ることで、インダクタ3を集積回路と同一表面領域上に
形成する場合に比べて、チップのシュリンクを容易とす
ることができる。By forming the integrated circuit 2 in the front surface region of the semiconductor substrate 1 and forming the inductor 3 in the back surface region in this manner, compared to the case where the inductor 3 is formed on the same surface region as the integrated circuit, The chip can be easily shrunk.
【0021】また、集積回路2とインダクタ3とを、基
板1内に形成した貫通ヴィア6を介して接続すること
で、集積回路2とインダクタ3とを最短距離で接続可能
となり、たとえば集積回路2とインダクタ3とを接続す
る配線の浮遊容量、および浮遊インダクタンスの増加
や、バラツキを抑制することができる。このため、これ
ら浮遊容量や、浮遊インダクタンスに起因した装置間の
特性バラツキを抑制できる。Further, by connecting the integrated circuit 2 and the inductor 3 via the through via 6 formed in the substrate 1, the integrated circuit 2 and the inductor 3 can be connected at the shortest distance. Increase and variation in the stray capacitance and stray inductance of the wiring connecting the inductor and the inductor 3 can be suppressed. For this reason, it is possible to suppress variations in characteristics between devices due to the stray capacitance and stray inductance.
【0022】よって、装置間の特性バラツキを抑制で
き、数十〜数百MHzの高周波を取り扱う半導体装置、
たとえばLCフィルタや、LC発振器等に好適に用いる
ことができ、かつチップのシュリンクも容易とすること
ができる。Therefore, it is possible to suppress the variation in characteristics between the devices, and to handle a high frequency of several tens to several hundreds of MHz,
For example, it can be suitably used for an LC filter, an LC oscillator and the like, and can easily shrink a chip.
【0023】[第2の実施形態]次に、第1の実施形態
に係る半導体装置に、好適なインダクタを、この発明の
第2の実施形態として説明する。[Second Embodiment] Next, an inductor suitable for the semiconductor device according to the first embodiment will be described as a second embodiment of the present invention.
【0024】図4(A)はこの発明の第2の実施形態に
係るインダクタの平面図、図4(B)はその斜視図であ
る。FIG. 4A is a plan view of an inductor according to a second embodiment of the present invention, and FIG. 4B is a perspective view thereof.
【0025】図4(A)、図4(B)に示すように、イ
ンダクタ3は、互いに分離された島状導電体層11(1
1-1〜11-3)を有する。島状導電体層11の一端に
は、第1のヴィア12(12-1〜12-3)が接続され、
その他端には、第2のヴィア13(13-1〜13-3)が
接続されている。配線14(14-1、14-2)は、島状
導電体層11どうしを、第1のヴィア12と第2のヴィ
ア13とを介し、一方をコイル配線の一端、他方をコイ
ル配線の他端となるように接続する。As shown in FIGS. 4 (A) and 4 (B), the inductor 3 is composed of island-shaped conductor layers 11 (1) separated from each other.
1-1 to 11-3). A first via 12 (12-1 to 12-3) is connected to one end of the island-shaped conductor layer 11,
At the other end, second vias 13 (13-1 to 13-3) are connected. The wiring 14 (14-1, 14-2) is formed by connecting the island-shaped conductor layers 11 to each other via the first via 12 and the second via 13. Connect to the end.
【0026】具体的には、たとえば配線14-1は、第1
の島状導電体層11-1の一端に接続された第1のヴィア
12-1と、第2の島状導電体層11-2の他端に接続され
た第2のヴィア13-2とに接続される。これにより、第
1の島状導電体層11-1をコイル配線の一端とすれば、
第2の島状導電体層11-2はそのコイル配線の他端とな
る。Specifically, for example, the wiring 14-1
A first via 12-1 connected to one end of the island-shaped conductor layer 11-1 and a second via 13-2 connected to the other end of the second island-shaped conductor layer 11-2. Connected to. Thereby, if the first island-shaped conductor layer 11-1 is used as one end of the coil wiring,
The second island-shaped conductor layer 11-2 is the other end of the coil wiring.
【0027】図5は、インダクタ3の一構成例を示す断
面図である。FIG. 5 is a sectional view showing an example of the configuration of the inductor 3.
【0028】図5に示すように、島状導電体層11は、
たとえばP型シリコン基板1の裏面領域内に形成された
N型ウェル21により実現できる。また、第1のヴィア
12、および第2のヴィア13は、基板1の裏面上に設
けた層間絶縁膜22にヴィア孔23を形成し、このヴィ
ア孔23に導電物24を埋め込むことで実現できる。導
電物24は、アルミニウムやタングステン等、半導体装
置で一般的な導電物を用いることができる。また、配線
14は、層間絶縁膜22上に形成された金属配線8によ
り実現できる。As shown in FIG. 5, the island-shaped conductor layer 11
For example, it can be realized by the N-type well 21 formed in the back surface region of the P-type silicon substrate 1. The first via 12 and the second via 13 can be realized by forming a via hole 23 in an interlayer insulating film 22 provided on the back surface of the substrate 1 and embedding a conductive material 24 in the via hole 23. . As the conductor 24, a conductor commonly used in semiconductor devices, such as aluminum or tungsten, can be used. Further, the wiring 14 can be realized by the metal wiring 8 formed on the interlayer insulating film 22.
【0029】ここで、島状導電体層11をN型ウェル2
1、第1、第2のヴィアをそれぞれ、ヴィア孔内に埋め
込れた埋め込み導電物24、配線14を金属配線8とし
た場合の抵抗特性の一例を下記する。Here, the island-shaped conductor layer 11 is
An example of the resistance characteristics when the first, second, and second vias are buried conductors 24 buried in the via holes and the wiring 14 is the metal wiring 8 will be described below.
【0030】N型ウェル…50Ω/□ 埋め込み導電物…1.5Ω/(0.55μm2) N型ウェルと埋め込み導電物とのコンタクト抵抗…35
Ω/(0.55μm2) 金属配線…82mΩ/□ このときのインダクタ3の諸特性は、たとえば 外形…5×310μm インダクタンス…0.7nH 抵抗…9.5Ω となる。N-type well: 50 Ω / □ embedded conductor: 1.5 Ω / (0.55 μm 2 ) Contact resistance between N-type well and embedded conductor: 35
Ω / (0.55 μm 2 ) metal wiring 82 mΩ / □ At this time, various characteristics of the inductor 3 are, for example, outer shape 5 × 310 μm inductance 0.7 nH resistance 9.5 Ω.
【0031】このように第2の実施形態に係るインダク
タ3は、インダクタ素子としての機能を十分に有する。As described above, the inductor 3 according to the second embodiment has a sufficient function as an inductor element.
【0032】さらに図6に示すように、第2の実施形態
に係るインダクタ3では、その磁界Hが、基板1の平面
方向に沿って発生されるようになる。このため、磁界H
が、基板1の厚さ方向に沿って発生する場合に比べ、表
面領域の集積回路2が被る磁界Hの影響を軽減できる、
という利点がある。Further, as shown in FIG. 6, in the inductor 3 according to the second embodiment, the magnetic field H is generated along the plane direction of the substrate 1. Therefore, the magnetic field H
Can reduce the influence of the magnetic field H applied to the integrated circuit 2 in the surface region, as compared with the case where it occurs along the thickness direction of the substrate 1.
There is an advantage.
【0033】よって、第2の実施形態に係るインダクタ
3は、第1の実施形態に係る半導体集積回路装置のよう
に、基板1の表面領域に集積回路2を形成し、基板1の
裏面領域にインダクタ3を形成した装置に、特に好適で
ある。Therefore, the inductor 3 according to the second embodiment has the integrated circuit 2 formed on the front surface region of the substrate 1 and the back surface region of the substrate 1 like the semiconductor integrated circuit device according to the first embodiment. It is particularly suitable for a device in which the inductor 3 is formed.
【0034】次に、インダクタ3の接続例を説明する。Next, a connection example of the inductor 3 will be described.
【0035】図7は、インダクタ3の第1の接続例を示
す平面図である。FIG. 7 is a plan view showing a first connection example of the inductor 3.
【0036】図7に示すように、インダクタ3-1〜3-3
を短辺方向に並べ、かつインダクタ3-1〜3-3を互いに
直列接続する。このようにインダクタ3-1〜3-3を接続
すると、インダクタ3-1〜3-3の合成インダクタンス
は、インダクタ3一個当たりのインダクタンスに比べて
大きくなる。よって、インダクタンスの大きいインダク
タとすることができる。As shown in FIG. 7, the inductors 3-1 to 3-3
Are arranged in the short side direction, and the inductors 3-1 to 3-3 are connected to each other in series. When the inductors 3-1 to 3-3 are connected in this way, the combined inductance of the inductors 3-1 to 3-3 becomes larger than the inductance per one inductor 3. Therefore, an inductor having a large inductance can be obtained.
【0037】図8は、インダクタ3の第2の接続例を示
す平面図である。FIG. 8 is a plan view showing a second connection example of the inductor 3.
【0038】図8に示すように、インダクタ3-1〜3-3
を短辺方向に並べ、互いに並列接続する。As shown in FIG. 8, the inductors 3-1 to 3-3
Are arranged in the short side direction and are connected in parallel with each other.
【0039】このようにインダクタ3-1〜3-3を並列接
続すると、抵抗の小さいインダクタを得ることができ
る。When the inductors 3-1 to 3-3 are connected in parallel as described above, an inductor having a small resistance can be obtained.
【0040】なお、図7、図8それぞれにおいて、参照
符号Iは、電流とその向きを示している。In each of FIGS. 7 and 8, reference numeral I indicates a current and its direction.
【0041】このように第2の実施形態に係るインダク
タ3は、たとえば短辺方向に複数並べ、それぞれの接続
を変えることで、インダクタンスや抵抗等の特性を調節
することが可能である。As described above, the inductors 3 according to the second embodiment can be arranged in the short side direction, for example, and the characteristics such as the inductance and the resistance can be adjusted by changing each connection.
【0042】[第3の実施形態]図9は、この発明の第
3の実施形態に係るインダクタ3の断面図である。[Third Embodiment] FIG. 9 is a sectional view of an inductor 3 according to a third embodiment of the present invention.
【0043】図9に示すように、第3の実施形態に係る
インダクタ3が、第2の実施形態に係るインダクタ3と
異なるところは、島状導電体層11を、層間絶縁膜22
-1上に形成した導電性ポリシリコン層25で形成したこ
とにある。この導電性ポリシリコン層25は、たとえば
MOSトランジスタのゲート電極等に使用される導電性
ポリシリコンを利用することができる。導電性ポリシリ
コン層25は、層間絶縁膜22-2により被覆され、ヴィ
ア孔23は、この層間絶縁膜22-2に形成されている。As shown in FIG. 9, the inductor 3 according to the third embodiment differs from the inductor 3 according to the second embodiment in that an island-shaped conductor layer 11 is
-1 in that the conductive polysilicon layer 25 is formed on the conductive polysilicon layer 25. This conductive polysilicon layer 25 can use, for example, conductive polysilicon used for a gate electrode or the like of a MOS transistor. The conductive polysilicon layer 25 is covered with an interlayer insulating film 22-2, and the via holes 23 are formed in the interlayer insulating film 22-2.
【0044】ここで、島状導電体層11を導電性ポリシ
リコン25、第1、第2のヴィア12、13をそれぞ
れ、ヴィア孔内に埋め込れた埋め込み導電物24、配線
14を金属配線8とした場合の抵抗特性の一例を下記す
る。Here, the island-shaped conductor layer 11 is formed of conductive polysilicon 25, the first and second vias 12 and 13 are respectively embedded in the via holes, and the wiring 14 is formed of metal wiring. An example of the resistance characteristic in the case of setting to 8 is described below.
【0045】導電性ポリシリコン…10Ω/□ 埋め込み導電物…1.5Ω/(0.55μm2) 導電性ポリシリコンとN型ウェルと埋め込み導電物との
コンタクト抵抗…35Ω/(0.55μm2) 金属配線…82mΩ/□ このときのインダクタ3の諸特性は、たとえば 外形…5×310μm インダクタンス…0.7nH 抵抗…3.5Ω となる。Conductive polysilicon: 10 Ω / □ Buried conductor: 1.5 Ω / (0.55 μm 2 ) Contact resistance between conductive polysilicon, N-type well and buried conductor: 35 Ω / (0.55 μm 2 ) Metal wiring .. 82 mΩ / □ At this time, the various characteristics of the inductor 3 are, for example, outer shape .5 × 310 μm inductance .0.7nH resistance.
【0046】このような第3の実施形態であると、島状
導電体層11を、N型ウェルよりも、より抵抗が低い導
電性ポリシリコンとすることで、その抵抗を小さくする
ことができる。According to the third embodiment, the island-shaped conductor layer 11 is made of conductive polysilicon having a lower resistance than the N-type well, so that the resistance can be reduced. .
【0047】もちろん、島状導電体層11は、導電性ポ
リシリコンよりも、さらに抵抗が小さい、たとえばアル
ミニウムやタングステン等を用いて構成することも可能
であり、この場合には、さらにその抵抗を小さくするこ
とができる。Of course, the island-shaped conductor layer 11 can be made of, for example, aluminum or tungsten, which has a lower resistance than the conductive polysilicon. In this case, the resistance is further reduced. Can be smaller.
【0048】以上、この発明を第1〜第3の実施形態に
より説明したが、この発明は、これら実施形態に限られ
るものではなく、その主旨を逸脱しない範囲で様々に変
形することができる。Although the present invention has been described with reference to the first to third embodiments, the present invention is not limited to these embodiments, and can be variously modified without departing from the gist thereof.
【0049】たとえば第1の実施形態では、金属配線8
を用いてインダクタ3を形成したが、導電性ポリシリコ
ン等を用いて形成しても良い。For example, in the first embodiment, the metal wiring 8
Although the inductor 3 is formed by using the above method, the inductor 3 may be formed by using conductive polysilicon or the like.
【0050】また、上記第2、第3の実施形態では、イ
ンダクタ3の巻き数を2.5ターンとしたが、巻き数は
任意であり、たとえば2.5ターン以上にすることもで
きる。In the second and third embodiments, the number of turns of the inductor 3 is 2.5 turns. However, the number of turns is arbitrary, and may be, for example, 2.5 turns or more.
【0051】また、基板1の裏面上に設けた層間絶縁膜
22、22-2は、二酸化シリコンを用いることが一般的
であるが、絶縁性を有していれば二酸化シリコンに限ら
れるものではない。また、比透磁率が1以上の絶縁物、
あるいは比透磁率を1以上に上昇させる材料を添加する
ようにしても良い。この場合には、層間絶縁膜22がコ
イルの鉄心の役目を果たすようになる。The interlayer insulating films 22 and 22-2 provided on the back surface of the substrate 1 are generally made of silicon dioxide, but are not limited to silicon dioxide if they have insulating properties. Absent. An insulator having a relative permeability of 1 or more;
Alternatively, a material that increases the relative magnetic permeability to 1 or more may be added. In this case, the interlayer insulating film 22 functions as a core of the coil.
【0052】[0052]
【発明の効果】以上説明したようにこの発明によれば、
装置間の特性バラツキを抑制でき、かつチップのシュリ
ンクも容易な半導体装置を提供できる。As described above, according to the present invention,
It is possible to provide a semiconductor device capable of suppressing variation in characteristics between devices and easily shrinking a chip.
【図1】図1はこの発明の第1の実施形態に係る半導体
集積回路装置の断面図。FIG. 1 is a sectional view of a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図2】図2はミアンダ型プレーナインダクタの平面
図。FIG. 2 is a plan view of a meander type planar inductor.
【図3】図3はスパイラル型プレーナインダクタの平面
図。FIG. 3 is a plan view of a spiral planar inductor.
【図4】図4(A)はこの発明の第2の実施形態に係る
インダクタの平面図、図4(B)はその斜視図。FIG. 4A is a plan view of an inductor according to a second embodiment of the present invention, and FIG. 4B is a perspective view thereof.
【図5】図5は第2の実施形態に係るインダクタを半導
体基板に形成した際の一例を示す断面図。FIG. 5 is a sectional view showing an example when an inductor according to a second embodiment is formed on a semiconductor substrate.
【図6】図6は第2の実施形態に係るインダクタの利点
を説明するための図。FIG. 6 is a view for explaining advantages of the inductor according to the second embodiment.
【図7】図7は第2の実施形態に係るインダクタの第1
の接続例を示す平面図。FIG. 7 is a first view of the inductor according to the second embodiment;
FIG. 4 is a plan view showing a connection example of FIG.
【図8】図8は第2の実施形態に係るインダクタの第2
の接続例を示す平面図。FIG. 8 is a second view of the inductor according to the second embodiment;
FIG. 4 is a plan view showing a connection example of FIG.
【図9】図9は第3の実施形態に係るインダクタを具備
した半導体集積回路装置の断面図。FIG. 9 is a sectional view of a semiconductor integrated circuit device provided with an inductor according to a third embodiment.
【図10】図10は従来のインダクタを有する半導体集
積回路装置を示す構成図。FIG. 10 is a configuration diagram showing a conventional semiconductor integrated circuit device having an inductor.
【図11】図11は従来のインダクタを有する他の半導
体集積回路装置を示す構成図。FIG. 11 is a configuration diagram showing another semiconductor integrated circuit device having a conventional inductor.
1…P型シリコン基板、 2…集積回路、 3…インダクタ、 4…貫通孔、 5…絶縁膜、 6…貫通ヴィア、 7…金属配線、 8…金属配線、 11…島状導電体層、 12…第1のヴィア、 13…第2のヴィア、 21…N型ウェル、 22…層間絶縁膜、 23…ヴィア孔、 24…埋め込み導電物、 25…導電性ポリシリコン。 DESCRIPTION OF SYMBOLS 1 ... P type silicon substrate, 2 ... Integrated circuit, 3 ... Inductor, 4 ... Through hole, 5 ... Insulating film, 6 ... Through via, 7 ... Metal wiring, 8 ... Metal wiring, 11 ... Island conductor layer, 12 ... first via, 13 ... second via, 21 ... N-type well, 22 ... interlayer insulating film, 23 ... via hole, 24 ... buried conductor, 25 ... conductive polysilicon.
Claims (4)
第2の面を有する半導体基板と、 前記半導体基板の前記第1の面に形成された集積回路
と、 前記半導体基板の前記第2の面に形成され、前記集積回
路に接続されるインダクタ素子とを具備することを特徴
とする半導体装置。A semiconductor substrate having a first surface and a second surface different from the first surface; an integrated circuit formed on the first surface of the semiconductor substrate; A semiconductor device, comprising: an inductor element formed on a second surface and connected to the integrated circuit.
電体層をコイル配線の他端となるように、前記第1のヴ
ィアと前記第2のヴィアとを接続する第3の導電体層と
を具備することを特徴とする請求項1に記載の半導体装
置。2. The inductor element includes: at least two island-shaped first and second conductor layers; a first via connected to the first conductor layer; and the second conductor. A second via connected to the first via, and the first via and the first via so that the first conductive layer is at one end of the coil wiring and the second conductive layer is at the other end of the coil wiring. The semiconductor device according to claim 1, further comprising: a third conductive layer connecting the second via to the second conductive layer.
前記半導体基板を貫通して形成された第3のヴィアを介
して接続されていることを特徴とする請求項1および請
求項2いずれかに記載の半導体装置。3. The integrated circuit according to claim 2, wherein the inductor element is
3. The semiconductor device according to claim 1, wherein the semiconductor device is connected via a third via formed through the semiconductor substrate.
の第2の面に沿った磁界を発生させることを特徴とする
請求項1乃至請求項3いずれか一項に記載の半導体装
置。4. The semiconductor device according to claim 1, wherein the inductor element generates a magnetic field along a second surface of the semiconductor substrate.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36677199A JP2001185685A (en) | 1999-12-24 | 1999-12-24 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36677199A JP2001185685A (en) | 1999-12-24 | 1999-12-24 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001185685A true JP2001185685A (en) | 2001-07-06 |
Family
ID=18487635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36677199A Pending JP2001185685A (en) | 1999-12-24 | 1999-12-24 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001185685A (en) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007049115A (en) * | 2005-07-13 | 2007-02-22 | Seiko Epson Corp | Semiconductor device |
JP2007281305A (en) * | 2006-04-10 | 2007-10-25 | Sony Corp | Integrated circuit for wireless communication |
JP2008210933A (en) * | 2007-02-26 | 2008-09-11 | Casio Comput Co Ltd | Semiconductor device |
JP2009524917A (en) * | 2006-03-06 | 2009-07-02 | インテル・コーポレーション | Chip-level integrated high-frequency passive device, manufacturing method thereof, and system including the same |
CN102208362A (en) * | 2011-05-04 | 2011-10-05 | 中国科学院微电子研究所 | Preparation method of through-silicon-via back connection end |
FR2960702A1 (en) * | 2009-11-09 | 2011-12-02 | St Microelectronics Sa | Semiconductor component for electronic device, has vias connected to array and inductor on rear face of substrate, where face is separated from front face of another substrate by space filled with layer having magnetic material particles |
JP2012517109A (en) * | 2009-02-03 | 2012-07-26 | クアルコム,インコーポレイテッド | Method for placing active and passive devices in a chip |
WO2013179333A1 (en) * | 2012-05-29 | 2013-12-05 | Fuji Electric Co., Ltd. | Isolator and isolator manufacturing method |
JP2014523644A (en) * | 2011-06-22 | 2014-09-11 | ペレグリン セミコンダクター コーポレイション | Integrated circuit having components on both sides of selected substrate and method for manufacturing the same |
CN104752406A (en) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | Test structure for through silicon via |
US9761545B2 (en) | 2015-07-03 | 2017-09-12 | Fuji Electric Co., Ltd. | Isolator and method of manufacturing isolator |
WO2018168173A1 (en) * | 2017-03-17 | 2018-09-20 | 株式会社村田製作所 | Thin-film esd protection device |
JP2019004104A (en) * | 2017-06-19 | 2019-01-10 | 大日本印刷株式会社 | Through electrode substrate and method of manufacturing the same |
-
1999
- 1999-12-24 JP JP36677199A patent/JP2001185685A/en active Pending
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007049115A (en) * | 2005-07-13 | 2007-02-22 | Seiko Epson Corp | Semiconductor device |
JP2009524917A (en) * | 2006-03-06 | 2009-07-02 | インテル・コーポレーション | Chip-level integrated high-frequency passive device, manufacturing method thereof, and system including the same |
JP2007281305A (en) * | 2006-04-10 | 2007-10-25 | Sony Corp | Integrated circuit for wireless communication |
JP2008210933A (en) * | 2007-02-26 | 2008-09-11 | Casio Comput Co Ltd | Semiconductor device |
JP2012517109A (en) * | 2009-02-03 | 2012-07-26 | クアルコム,インコーポレイテッド | Method for placing active and passive devices in a chip |
FR2960702A1 (en) * | 2009-11-09 | 2011-12-02 | St Microelectronics Sa | Semiconductor component for electronic device, has vias connected to array and inductor on rear face of substrate, where face is separated from front face of another substrate by space filled with layer having magnetic material particles |
CN102208362A (en) * | 2011-05-04 | 2011-10-05 | 中国科学院微电子研究所 | Preparation method of through-silicon-via back connection end |
JP2020047956A (en) * | 2011-06-22 | 2020-03-26 | ピーセミ コーポレーションpSemi Corporation | Integrated circuit having component on both sides of selected substrate and manufacturing method thereof |
JP2014523644A (en) * | 2011-06-22 | 2014-09-11 | ペレグリン セミコンダクター コーポレイション | Integrated circuit having components on both sides of selected substrate and method for manufacturing the same |
US9947688B2 (en) | 2011-06-22 | 2018-04-17 | Psemi Corporation | Integrated circuits with components on both sides of a selected substrate and methods of fabrication |
US9318784B2 (en) | 2012-05-29 | 2016-04-19 | Fuji Electric Co., Ltd. | Isolator and isolator manufacturing method |
WO2013179333A1 (en) * | 2012-05-29 | 2013-12-05 | Fuji Electric Co., Ltd. | Isolator and isolator manufacturing method |
CN104752406B (en) * | 2013-12-27 | 2017-10-20 | 中芯国际集成电路制造(上海)有限公司 | A kind of test structure of silicon hole |
CN104752406A (en) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | Test structure for through silicon via |
US9761545B2 (en) | 2015-07-03 | 2017-09-12 | Fuji Electric Co., Ltd. | Isolator and method of manufacturing isolator |
JP2017538277A (en) * | 2015-07-03 | 2017-12-21 | 富士電機株式会社 | Isolator and method of manufacturing isolator |
WO2018168173A1 (en) * | 2017-03-17 | 2018-09-20 | 株式会社村田製作所 | Thin-film esd protection device |
JP6406486B1 (en) * | 2017-03-17 | 2018-10-17 | 株式会社村田製作所 | Thin film ESD protection device |
US10770451B2 (en) | 2017-03-17 | 2020-09-08 | Murata Manufacturing Co, Ltd. | Thin-film ESD protection device |
JP2019004104A (en) * | 2017-06-19 | 2019-01-10 | 大日本印刷株式会社 | Through electrode substrate and method of manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9978512B2 (en) | Circuit device | |
US7167073B2 (en) | Semiconductor device | |
US6927662B2 (en) | Integrated transformer configuration | |
CN103050483B (en) | The semiconductor devices of vertical orientation and shielding construction thereof | |
JP2904086B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2001185685A (en) | Semiconductor device | |
US20100039205A1 (en) | Spiral inductor with multi-trace structure | |
US7986211B2 (en) | Inductor | |
US7064411B2 (en) | Spiral inductor and transformer | |
US7906831B2 (en) | Semiconductor device with capacitor arrangement electrically coupled to inductor coil | |
JP2007067057A (en) | Semiconductor device and manufacturing method thereof | |
US6455915B1 (en) | Integrated inductive circuits | |
KR100475477B1 (en) | Inductance element and semiconductor device | |
US8580647B2 (en) | Inductors with through VIAS | |
JPH08330517A (en) | Integrated circuit device and resonant circuit | |
US8022805B2 (en) | Spiral inductor device | |
US20170148559A1 (en) | High q-factor inductor structure and rf integrated circuit including the same | |
JPS60136363A (en) | Semiconductor device | |
US7154161B1 (en) | Composite ground shield for passive components in a semiconductor die | |
US20090057825A1 (en) | Semiconductor Device and a Method for Fabricating the Same | |
JPH10154795A (en) | Inductor on semiconductor chip and its manufacturing method | |
US7919830B2 (en) | Method and structure for ballast resistor | |
US20020097128A1 (en) | Electronic component and method of manufacturing | |
JPH10208940A (en) | Inductor element | |
US20060125046A1 (en) | Integrated inductor and method of fabricating the same |