JP2001177091A - Latch-controllable insulation gate bipolar transistor - Google Patents
Latch-controllable insulation gate bipolar transistorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は一種のパワー電子装
置に係り、特に一種のラッチ制御可能な絶縁ゲートバイ
ポーラ半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power electronic device, and more particularly to a latch controllable insulated gate bipolar semiconductor device.
【０００２】[0002]
【従来の技術】モータ駆動回路や照明設備等のハイパワ
ー応用の半導体装置の発展はバイポーラジャンクション
トランジスタ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔ
ｒａｎｓｉｓｔｏｒ；ＢＪＴ）において始まった。この
ＢＪＴは多くの要求に符合するが、多くの基本的欠点を
有しているため全てのハイパワー応用を満足させるとは
言いがたかった。例えばＢＪＴは電流制御素子であり、
その駆動回路は比較的複雑で高価であり、並びに入力抵
抗が低すぎる。パワーＭＯＳＦＥＴがこの問題を解決す
るために提供され、それは一つのＭＯＳＦＥＴ中にあっ
て、一つのゲート電極バイアスで素子を開閉制御してい
る。このパワーＭＯＳＦＥＴは多くの優れた点を有して
はいるが、それは相当に高い導通抵抗によって相殺さ
れ、これはその少ないキャリアで伝送を行っているため
に、素子の操作順方向電流密度が制限されることによ
る。ゆえに、パワーＢＴＪとＭＯＳＦＥＴの特徴に基づ
き、バイポーラ電流伝導とＭＯＳ制御電流流通を結合さ
せた混合式素子が発展し、それはＢＪＴとＭＯＳＦＥＴ
を越えるメリットを提供している。絶縁ゲートバイポー
ラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉ
ｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）及びエ
ミッタスイッチングサイリスタ（ＥｍｉｔｔｅｒＳｗｉ
ｔｃｈｉｎｇ Ｔｈｙｒｉｓｔｏｒ；ＥＳＴ）はこの混
合式素子である。2. Description of the Related Art The development of semiconductor devices for high power applications, such as motor drive circuits and lighting equipment, has been developed by using bipolar junction transistors.
ransistor (BJT). Although this BJT meets many requirements, it has not been said to satisfy all high power applications due to its many fundamental drawbacks. For example, BJT is a current control element,
The drive circuit is relatively complicated and expensive, and the input resistance is too low. A power MOSFET is provided to solve this problem, which is provided in one MOSFET and controls opening and closing of the device with one gate electrode bias. Although this power MOSFET has many advantages, it is offset by a rather high conduction resistance, which limits the operating forward current density of the device due to its low carrier transmission. It depends. Therefore, based on the characteristics of the power BTJ and the MOSFET, a hybrid device combining the bipolar current conduction and the MOS control current flow has been developed, which is composed of the BJT and the MOSFET.
It offers benefits that go beyond. Insulated Gate Bipolar Transistor (Insulated Gate Bi)
Polar Transistor (IGBT) and Emitter Switching Thyristor (EmitterSwi)
(Tching Thyristor; EST) is this mixed type device.
【０００３】典型的なＩＧＢＴは図１に示されるよう
に、Ｐ+ コレクタ領域１０、Ｎ- バッファ層１２、Ｎ-
漂移層１４、Ｐ型ベース領域１６及びＮ+ エミッタ領域
１８を具え、Ｐ型ベース領域１６の上方にゲート２０が
設けられ、両者の間にゲート酸化層２２が形成され、素
子の二側の金属層２４、２６がそれぞれエミッタとコレ
クタの電極領域とされる。ＩＧＢＴがＯＮ状態下でのフ
ローティング領域の伝導変調（ｃｏｎｄｕｃｔｉｖｉｔ
ｙ ｍｏｄｕｌａｔｉｏｎ）は、そのオンロス（ＯＮ
ｌｏｓｓ）が遙にパワーＭＯＳＦＥＴより低い。即ち、
より低い伝導損失をサイリスタにより達成することが期
待される。これはサイリスタが開放時にＩＧＢＴより高
程度の伝導変調と、より低い順方向電圧降下を提供でき
ることによる。[0003] As typical IGBT is shown in Figure 1, P + collector region 10, N - buffer layer 12, N -
With a drift layer 14, a P-type base region 16 and an N + emitter region 18, a gate 20 is provided above the P-type base region 16, a gate oxide layer 22 is formed therebetween, and a metal on two sides of the device is provided. Layers 24 and 26 serve as emitter and collector electrode regions, respectively. Conductive modulation of the floating region when the IGBT is ON
y modulation) is the ON loss (ON
loss) is much lower than a power MOSFET. That is,
It is expected that lower conduction losses will be achieved with thyristors. This is because the thyristor can provide a higher degree of conduction modulation and a lower forward voltage drop than an IGBT when open.
【０００４】図２は一つのＥＳＴの構造を示す。それは
Ｐ+ アノード領域３０、Ｎ+ バッファ層３２、Ｎ- フロ
ーティング層３４、Ｐ型ベース領域３６、Ｎ+ フローテ
ィング領域３８、及びＮ+ カソード領域４０を具え、ゲ
ート４２はフローティング領域３８とカソード領域４０
の間の上方に位置し、且つゲート酸化層４４がその間に
介在し、金属層４６、４８がそれぞれカソード領域とア
ノード領域とされる。不幸なことに、規制サイリスタの
存在により、この素子はラッチ現象を発生してオフ不能
となり、焼損をもたらす恐れを有していた。FIG. 2 shows the structure of one EST. It P + anode region 30, N + buffer layer 32, N - floating layer 34, P type base region 36, N + floating region 38, and N + cathode region 40 comprises the gate 42 floating region 38 and cathode region 40
And a gate oxide layer 44 interposed therebetween, and metal layers 46 and 48 are respectively a cathode region and an anode region. Unfortunately, due to the presence of the regulating thyristor, this device has a risk of causing a latching phenomenon and being unable to be turned off, resulting in burning.
【０００５】図３に示されるように、ＩＧＢＴはトレン
チゲート２０’に使用されるとラッチ現象を抑制できる
が、その導通抵抗値変調の効果はＥＳＴと比較しがた
く、並びにそのトレンチに比較的高い電圧を受ける実用
がある。ＥＳＴは構造自体の特性によりトレンチを以て
ゲートを形成することはできず、このためラッチ効果を
回避することができなかった。As shown in FIG. 3, when the IGBT is used for the trench gate 20 ', the latch phenomenon can be suppressed. However, the effect of the conduction resistance modulation is hard to be compared with the EST, and the IGBT has a relatively small effect on the trench. There is a practical application to receive high voltage. In the EST, the gate cannot be formed with a trench due to the characteristics of the structure itself, and therefore, the latch effect cannot be avoided.
【０００６】ＩＧＢＴ或いはＥＳＴの欠点に対してその
ほかにも多くの改善のための努力がなされている。Ｂｕ
ｅｒ氏らによるアメリカ合衆国パテントＮｏ．４，９８
５，７４１中によると、ＩＧＢＴ中に複合層（ｒｅｃｏ
ｍｂｉｎａｔｉｏｎ ｌａｙｅｒ）を埋設してラッチの
発生を防止しており、Ｓａｋｕｒａｉ氏によるアメリカ
合衆国パテントＮｏ．５，０８９，８６４中でもＩＧＢ
Ｔのラッチ現象の抑制について記載されており、Ｆｕｊ
ｉｈｉｒａ氏らによるアメリカ合衆国パテントＮｏ．
５，０９７，３０２中にはロード電流を測定してＩＧＢ
Ｔ焼損を回避する技術が提示され、Ｓａｋｕｒａｉ氏に
よるアメリカ合衆国パテントＮｏ．５，２００，６３２
ではＩＧＢＴの伝導変調が改善され、Ｈｉｒａｋｉ氏等
及びＩｗａｍｕｒａ氏によるアメリカ合衆国パテントＮ
ｏ．５，２８２，０１８及びＮｏ．５，６５９，１８５
中にはトレンチ深度の増加と二重ゲートによりＩＧＢＴ
の導通抵抗を低くする技術が提示され、Ｂａｌｉｇａ氏
によるアメリカ合衆国パテントＮｏ．５，３０６，９３
０中及びＳｈｅｋａｒ氏等によるアメリカ合衆国パテン
トＮｏ．５，２９３，０５４及びＮｏ．５，２９４，８
１６はＥＳＴは各種の異なる制御により、紀勢サイリス
タのラッチ効果を抑制し、Ｏｔｓｕｋｉ氏等によるアメ
リカ合衆国パテントＮｏ．５，３７８，９０３ではＩＧ
ＢＴとＥＳＴが整合され、Ｓｈｅｋａｒ氏等によるアメ
リカ合衆国パテントＮｏ．５，４７１，０７５ではダブ
ルチャネルトレンチ型ＦＥＴを利用してＥＳＴのラッチ
効果を抑制し、Ｓａｋｕｒａｉ氏等とＳｅｋｉ及びＩｗ
ａｍｕｒａ氏によるアメリカ合衆国パテントＮｏ．５，
４５９，３３９、Ｎｏ．５，３４９，２１２及びＮｏ．
５，６４４，１５０中にはバイポーラスイッチングサイ
リスタの構造とＩＧＢＴ状態を利用して素子の導通電圧
を降下させる技術が記載され、Ａｊｉｔ氏によるアメリ
カ合衆国パテントＮｏ．５，７１９，４１１にはＥＳＴ
の寄生サイリスタを消去する構造が記載され、Ｏｈ氏に
よるアメリカ合衆国パテントＮｏ．５，８４４，２５８
には正孔電流がメインエミッタに流入する前にサイリス
タのカソードに進入するように制御を行うことによりＥ
ＳＴの寄生サイリスタを開放する技術が記載されてい
る。しかし、これらの周知の技術は、同時に前述の全て
の問題を解決することはできず、あるものはその他の欠
点をもたらした。このため、高入力抵抗、低い導通抵
抗、耐高電圧、高導通電流密度、及びラッチ侵害を受け
ない特性を有するバイポーラトランジスタが期待されて
いる。[0006] Many other efforts have been made to improve the disadvantages of IGBTs or ESTs. Bu
er et al., United States Patent No. 4,98
According to U.S. Pat. No. 5,741, the composite layer (reco
An embedding layer is buried to prevent the occurrence of a latch. IGB even among 5,089,864
This document describes the suppression of the latching phenomenon of T.
United States Patent No.
During 5,097,302, the load current was measured and IGB
A technique for avoiding T burnout has been proposed and is described in US Patent No. 5,200,632
Improves the conduction modulation of IGBTs, and is described in US Patent N by Hiraki et al. And Iwamura.
o. No. 5,282,018 and No. 5; 5,659,185
Some IGBTs have an increased trench depth and double gates
A technology for lowering the conduction resistance of U.S. Pat. 5,306,93
0 and US Patent No. 5,293,054 and No.5. 5,294,8
EST suppresses the latch effect of the Kisei thyristor by various kinds of control, and US Patent No. IG at 5,378,903
BT and EST have been aligned, and US Patent No. No. 5,471,075 uses a double channel trench FET to suppress the latch effect of EST, and Sakurai et al., Seki and Iw.
amura, United States Patent No. 5,
459, 339; No. 5,349,212 and No. 5;
US Pat. No. 5,644,150 discloses a structure of a bipolar switching thyristor and a technique for lowering the conduction voltage of an element using an IGBT state. EST for 5,719,411
Describes a structure for eliminating parasitic thyristors of U.S. Pat. 5,844,258
By controlling the hole current to enter the cathode of the thyristor before flowing into the main emitter,
A technique for opening a parasitic thyristor of ST is described. However, these known techniques have not been able to solve all of the aforementioned problems at the same time, some of which have introduced other disadvantages. For this reason, a bipolar transistor having characteristics such as high input resistance, low conduction resistance, high withstand voltage, high conduction current density, and resistance to latch infringement is expected.
【０００７】[0007]
【発明が解決しようとする課題】以上の周知の技術の欠
点に対して、本発明は一種のハイパワー応用のラッチ制
御可能な絶縁ゲートバイポーラトランジスタを提供する
ことを課題とし、それは、一つのサイリスタ構造を有
し、詳しくは、このサイリスタは第１の導電型の第１の
領域、該第１の領域の上に形成された第２の導電型の第
２の領域、第２の領域の上に形成された第１の導電型の
第３の領域、及び該第３の領域に接触してＰＮ接合を形
成する第２の導電型の第４の領域を具備し、第１の領域
及び第３の領域がそれぞれ第１の電極領域及び第２の電
極領域に接触し、また、二つの電界効果トランジスタ構
造がサイリスタのオンオフを制御するのに用いられ、そ
のうち第１の電界効果トランジスタは導通バイアス信号
により第４の領域を第２の領域に導通させ、第２の電界
効果トランジスタは第４の領域と第２の電極領域の間に
介在して、切断バイアス信号によりサイリスタをオフと
するものとする。SUMMARY OF THE INVENTION In view of the above-mentioned disadvantages of the prior art, the present invention aims to provide a kind of high power application latchable insulated gate bipolar transistor, which comprises a thyristor. Specifically, the thyristor has a first region of a first conductivity type, a second region of a second conductivity type formed on the first region, and a thyristor on the second region. A third region of the first conductivity type formed in the first region, and a fourth region of the second conductivity type that forms a PN junction by contacting the third region. 3 are in contact with the first electrode region and the second electrode region, respectively, and two field effect transistor structures are used to control the on / off of the thyristor, wherein the first field effect transistor has a conductive bias. The fourth area by the signal Is electrically connected to the second region, the second field effect transistor is assumed to be interposed between the fourth region and the second electrode region, to turn off the thyristor by a cutting bias signal.
【０００８】二つの電界効果トランジスタはいずれも平
面ゲート或いはトレンチゲートを使用可能である。第２
の電界効果トランジスタがオンとされると、第１の領域
から第４の領域の構成するサイリスタが導通し、それに
かけられる電圧を非常に下げて第２の電界効果トランジ
スタのゲート電圧がサイリスタの電子経路を切断できる
ようにし、強制的にサイリスタをオフとし、これにより
この半導体装置がラッチ制御の能力を有し、これによ
り、本発明は十分に高入力抵抗、低い導通電圧降下、耐
高電圧、高導通電流密度、及びラッチ制御の目的を達成
する。Each of the two field-effect transistors can use a plane gate or a trench gate. Second
Is turned on, the thyristors constituting the first to fourth regions are turned on, the voltage applied to the thyristors is greatly reduced, and the gate voltage of the second field effect transistor is reduced to the electron of the thyristors. Allowing the path to be broken and forcibly turning off the thyristor, thereby allowing the semiconductor device to have the ability to control the latch, thereby providing a sufficiently high input resistance, low conduction voltage drop, high withstand voltage, Achieve the high conduction current density and the purpose of latch control.
【０００９】[0009]
【課題を解決するための手段】請求項１の発明は、第１
の導電型を有し第１の表面と第２の表面とを具備した第
１の半導体領域、上記第１の半導体領域の第１の表面側
に位置し且つ該第１の導電型と異なる導電型である第２
の導電型を有する第２の半導体領域上記第１の半導体領
域の第２の表面側に位置し且つ該第２の導電型を有する
第３の半導体領域、上記第３の半導体領域の上に形成さ
れ且つ該第１の導電型を有する第４の半導体領域、上記
第４の半導体領域の上に形成され且つ該第２の導電型を
有する第５の半導体領域、上記第５の半導体領域の上に
形成され且つ該第１の導電型を有する第６の半導体領
域、上記第１、第３及び第４の半導体領域と共同で第１
の電界効果トランジスタを形成する第１のゲート、トレ
ンチ内に形成され上記第４から第６の半導体領域と共同
で第２の電界効果トランジスタを形成する第２のゲー
ト、上記第３、第５及び第６の半導体領域と接触する第
１の電極領域、上記第２の半導体領域と接触する第２の
電極領域、以上を具備したことを特徴とする、ラッチ制
御可能な絶縁ゲートバイポーラトランジスタとしてい
る。請求項２の発明は、前記第１の半導体領域と前記第
２の半導体領域の隣接する領域がヘビードープされたこ
とを特徴とする、請求項１に記載のラッチ制御可能な絶
縁ゲートバイポーラトランジスタとしている。請求項３
の発明は、前記第１のゲートと第２のゲートを電気的に
連接する機能手段を具備することを特徴とする、請求項
１に記載のラッチ制御可能な絶縁ゲートバイポーラトラ
ンジスタとしている。請求項４の発明は、前記第２のゲ
ートが平面ゲート或いはトレンチゲートとされうること
を特徴とする、請求項１に記載のラッチ制御可能な絶縁
ゲートバイポーラトランジスタとしている。請求項５の
発明は、第１の導電型を有する第１の領域、上記第１の
領域の上に形成され且つ第１の導電型と反対の第２の導
電型である第２の領域上記第２の領域内に形成され且つ
第１の導電型を有する第１のウェル、上記第３の領域の
上に形成され且つ該第１の導電型を有する第４の領域、
上記第１のウェル内に形成され且つ該第２の導電型を有
する第２のウェル、上記第２のウェル内に形成され且つ
該第１の導電型を有する第３の領域、上記第３の領域の
表面に形成され且つ第２の導電型を有する第４の領域、
第１のウェルの表面上方に形成され第１のウェルと第２
のウェル及び第２の領域と共同で第１の電界効果トラン
ジスタを形成する第１のゲート、一つのトレンチ内に形
成されて該第２のウェルと第３の領域及び第４の領域と
共同で第２の電界効果トランジスタを形成する第２のゲ
ート、上記第１のウェルと第３の領域及び第４の領域と
に接触する第１の電極層、上記第１の領域と接触する第
２の電極層、以上を具備したことを特徴とする、ラッチ
制御可能な絶縁ゲートバイポーラトランジスタとしてい
る。請求項６の発明は、前記第２の領域と第１の領域の
隣接する領域がヘビードープされたことを特徴とする、
請求項５に記載のラッチ制御可能な絶縁ゲートバイポー
ラトランジスタとしている。請求項７の発明は、前記第
１のゲートと第２のゲートを電気的に連接する機能手段
を具備することを特徴とする、請求項５に記載のラッチ
制御可能な絶縁ゲートバイポーラトランジスタとしてい
る。請求項８の発明は、半導体基板の上に形成されてラ
ッチ制御可能な絶縁ゲートバイポーラトランジスタであ
って、一つのサイリスタとされて、第１の導電型の第１
の領域と、該第１の領域の上に形成された且つ該第１の
導電型と反対の導電型である第２の導電型を有する第２
の領域と、該２の領域の上に形成され且つ該第１の導電
型を有する第３の領域と、該第２の導電型を有し該第３
の領域と接触し並びにＰＮ接合を形成する第４の領域
と、該第３の領域及び該第１の領域にそれぞれ接触する
第１の電極領域と第２の電極領域とを具えた、上記サイ
リスタ、第１のゲートを具備し導電バイアス信号により
該第４の領域を該第２の領域に導通させる、第１の電界
効果トランジスタ機能手段と、第２のゲートを具備し該
第４の領域と第２の電極領域の間に介在し切断バイアス
信号により該サイリスタをオフとする、第２の電界効果
トランジスタ機能手段、以上を具備することを特徴とす
る、ラッチ制御可能な絶縁ゲートバイポーラトランジス
タとしている。請求項９の発明は、前記第１のゲートが
平面ゲート或いはトレンチゲートとされうることを特徴
とする、請求項８に記載のラッチ制御可能な絶縁ゲート
バイポーラトランジスタとしている。請求項１０の発明
は、前記第２のゲートが平面ゲート或いはトレンチゲー
トとされうることを特徴とする、請求項８に記載のラッ
チ制御可能な絶縁ゲートバイポーラトランジスタとして
いる。請求項１１の発明は、前記第１のゲートと第２の
ゲートを電気的に連接する機能手段を具備することを特
徴とする、請求項８に記載のラッチ制御可能な絶縁ゲー
トバイポーラトランジスタとしている。According to the first aspect of the present invention, there is provided the following:
A first semiconductor region having a first surface and a second surface, the first semiconductor region being located on the first surface side of the first semiconductor region and having a conductivity different from the first conductivity type; Second type
A second semiconductor region having the second conductivity type, a third semiconductor region located on the second surface side of the first semiconductor region and having the second conductivity type, formed on the third semiconductor region; A fourth semiconductor region formed and having the first conductivity type, a fifth semiconductor region formed on the fourth semiconductor region and having the second conductivity type, and formed on the fifth semiconductor region. And a sixth semiconductor region having the first conductivity type and the first, third and fourth semiconductor regions.
A first gate forming the field-effect transistor of the first embodiment, a second gate formed in the trench and forming a second field-effect transistor together with the fourth to sixth semiconductor regions, the third, the fifth and the fifth A latch-controllable insulated gate bipolar transistor including a first electrode region in contact with a sixth semiconductor region and a second electrode region in contact with the second semiconductor region. The invention according to claim 2 is the latch-controllable insulated gate bipolar transistor according to claim 1, wherein a region adjacent to the first semiconductor region and the second semiconductor region is heavily doped. . Claim 3
The invention according to claim 1, further comprising a functional means for electrically connecting the first gate and the second gate, wherein the latchable and controllable insulated gate bipolar transistor according to claim 1 is provided. The invention according to claim 4 is the latch-controllable insulated gate bipolar transistor according to claim 1, wherein the second gate can be a planar gate or a trench gate. The invention according to claim 5, wherein the first region having the first conductivity type and the second region formed on the first region and having a second conductivity type opposite to the first conductivity type. A first well formed in the second region and having the first conductivity type, a fourth region formed on the third region and having the first conductivity type,
A second well formed in the first well and having the second conductivity type; a third region formed in the second well and having the first conductivity type; A fourth region formed on the surface of the region and having a second conductivity type;
A first well and a second well formed above a surface of the first well;
A first gate forming a first field-effect transistor in cooperation with the second well and the second region, formed in one trench and cooperating with the second well and the third and fourth regions; A second gate forming a second field-effect transistor, a first electrode layer in contact with the first well and the third and fourth regions, and a second electrode in contact with the first region. An insulated gate bipolar transistor having an electrode layer and the above features and capable of being latched is provided. The invention according to claim 6 is characterized in that a region adjacent to the second region and the first region is heavily doped.
According to a fifth aspect of the present invention, there is provided an insulated gate bipolar transistor capable of latch control. According to a seventh aspect of the present invention, there is provided a latch controllable insulated gate bipolar transistor according to the fifth aspect, further comprising a function means for electrically connecting the first gate and the second gate. . The invention according to claim 8 is an insulated gate bipolar transistor formed on a semiconductor substrate and controllable by a latch, wherein the transistor is one thyristor and has a first conductivity type.
And a second region formed on the first region and having a second conductivity type opposite to the first conductivity type.
Region, a third region formed on the second region and having the first conductivity type, and a third region having the second conductivity type.
The thyristor comprising: a fourth region in contact with the first region and forming a PN junction; and a first electrode region and a second electrode region in contact with the third region and the first region, respectively. A first field effect transistor functioning means comprising a first gate and conducting the fourth area to the second area by a conductive bias signal; and a fourth gate comprising a second gate. A second field-effect transistor functioning means interposed between the second electrode regions and turning off the thyristor by a cutting bias signal; and a latch controllable insulated gate bipolar transistor. . The invention according to claim 9 is the insulated gate bipolar transistor according to claim 8, wherein the first gate can be a planar gate or a trench gate. The invention according to claim 10 is the latch-controllable insulated gate bipolar transistor according to claim 8, wherein the second gate can be a planar gate or a trench gate. An eleventh aspect of the present invention is the latch-controllable insulated gate bipolar transistor according to the eighth aspect, further comprising functional means for electrically connecting the first gate and the second gate. .
【００１０】[0010]
【発明の実施の形態】図４は本発明の提供する一つの望
ましい実施例の断面図である。この素子は、Ｐ+ 基板５
２の上にＮ- 漂移層５０を堆積させ、並びに一般のＩＧ
ＢＴ或いはＥＳＴの構造と同様に、漂移層５０とＰ+ 基
板５２の間にさらにＮ+ バッファ層５４を形成し、Ｎ-
漂移層５０のもう一面にＰ型ウェル５６を形成し、その
後、Ｐ型ウェル５６内に順に二つの相反する導電型のウ
ェル５８とＰ型ベース領域６０を形成し、Ｐ型ベース領
域６０の表面にさらにＮ+ 領域６２を形成する。Ｐ型ウ
ェル５６とＮ- 漂移層５０の隣接領域の表面上方に一つ
の平面ゲート６４を形成し、一つの絶縁層６６を平面ゲ
ート６４とＰ型ウェル５６表面の間に介在させ、Ｐ型ウ
ェル５６の表面の平面ゲート６４に近い領域に平面ゲー
ト６４の制御を受けるチャネルを形成する。FIG. 4 is a cross-sectional view of one preferred embodiment provided by the present invention. This element is a P + substrate 5
2 is deposited on top of the N - drift layer 50 as well as the general IG.
Similarly to the BT or EST structure, an N + buffer layer 54 is further formed between the drift layer 50 and the P + substrate 52, and N −
A P-type well 56 is formed on the other surface of the drift layer 50, and then two opposing conductive wells 58 and a P-type base region 60 are sequentially formed in the P-type well 56, and a surface of the P-type base region 60 is formed. Further, an N + region 62 is formed. One planar gate 64 is formed above the surface of the region adjacent to the P-type well 56 and the N − drift layer 50, and one insulating layer 66 is interposed between the planar gate 64 and the surface of the P-type well 56. A channel under the control of the planar gate 64 is formed in a region near the planar gate 64 on the surface of the substrate 56.
【００１１】この素子のもう一つの制御手段はトレンチ
ゲート６８によるものである。トレンチはＮ+ 領域６２
の表面より下向きにＮ+ 領域６２とＰ型ベース領域６０
を貫通し、並びにＮ型ウェル５８中に進入し、トレンチ
は底面と側壁を有し、それとゲート６８の間に絶縁層７
０が形成されていて、トレンチの側壁外にゲート６８の
制御を受けるチャネルが形成されている。図示されてい
るように、この実施例では、ゲート６４及び６８は同一
電極信号に連接し、これは導電層（図示せず）でゲート
６４及び６８が連接されることで達成され、これについ
ては集積回路に係る通常の知識を有する者にとって周知
であるため、説明を省略する。異なる実施例にあって、
ゲート６４及び６８は異なる電極Ｇ１及びＧ２によりそ
れぞれ制御可能であり、これにより異なるトランジスタ
特性を獲得することができる。Another control means of this device is by a trench gate 68. The trench is an N + region 62
N + region 62 and P-type base region 60
, And into the N-type well 58, the trench has a bottom surface and side walls, and an insulating layer 7 between it and the gate 68.
0 is formed, and a channel under the control of the gate 68 is formed outside the side wall of the trench. As shown, in this embodiment, the gates 64 and 68 are connected to the same electrode signal, which is accomplished by connecting the gates 64 and 68 with a conductive layer (not shown). The description is omitted because it is well known to those having ordinary knowledge of the integrated circuit. In different embodiments,
Gates 64 and 68 can be controlled by different electrodes G1 and G2, respectively, so that different transistor characteristics can be obtained.
【００１２】最後に、この素子の上と下にそれぞれ金属
層（符号７２と７４で表示される部分）を形成してこの
素子の電極領域となし、そのうち、第１の電極領域７２
はＰ型ウェル５６、Ｐ型ベース領域６０及びＮ+ 領域６
２の上表面に接触し、第２の電極領域７４はＰ型ベース
５２に接触する。Lastly, metal layers (designated by reference numerals 72 and 74) are formed on and under the device to form electrode regions of the device, of which a first electrode region 72 is formed.
Denotes a P-type well 56, a P-type base region 60 and an N + region 6.
2, the second electrode region 74 contacts the P-type base 52.
【００１３】次に、この素子の操作原理と過程について
説明を行う。ゲート電極Ｇ１／Ｇ２に適宜電圧が印加さ
れると、ゲート６４及び６８の制御するチャネルがオン
となり、電子がＮ+ 領域６２よりゲート６８の制御する
チャネルを通ってＮ型ウェル５８に注入され、さらにゲ
ート６４が制御するチャネルを通り漂移層５０に注入さ
れる。一方、正孔は電子の経路と反対方向に移動し、漂
移層５０よりＰ型ウェル５６に注入されさらにＰ型ウェ
ル５６の金属コンタクトより流出し、これによりＰ型ウ
ェル５６とＮ型ウェル５８の形成するサイリスタが導通
し、このサイリスタが一旦導通するとラッチ現象が発生
し、そのうえの電圧降下が非常に低くなる。もう一方
で、このサイリスタはゲート６８を利用してその電子流
通の経路を遮断してこの素子をオフとすることができ、
言い換えると、この絶縁ゲートバイポーラトランジスタ
がラッチ制御の能力を有する。Next, the operation principle and process of this element will be described. When an appropriate voltage is applied to the gate electrodes G1 / G2, the channels controlled by the gates 64 and 68 are turned on, and electrons are injected from the N + region 62 into the N-type well 58 through the channel controlled by the gate 68, Further, the gate 64 is injected into the drift layer 50 through a channel controlled by the gate 64. On the other hand, the holes move in the direction opposite to the electron path, are injected from the drift layer 50 into the P-type well 56, and further flow out from the metal contacts of the P-type well 56, whereby the P-type well 56 and the N-type well 58 The thyristor to be formed conducts, and once the thyristor conducts, a latch phenomenon occurs, and the voltage drop on the thyristor becomes extremely low. On the other hand, the thyristor can turn off the element by using the gate 68 to cut off the electron flow path,
In other words, this insulated gate bipolar transistor has the capability of latch control.
【００１４】トレンチ型ＩＧＢＴと比較すると、本発明
の提供するトランジスタは耐高電圧の特性と、より低い
導通電圧降下の特性を有する。ＥＳＴと比較すると、本
発明の提供するトランジスタはより低い導通電圧降下の
特性を有し、且つラッチ制御不能による素子の焼損を発
生しない。As compared with the trench type IGBT, the transistor provided by the present invention has characteristics of high voltage resistance and lower conduction voltage drop. Compared with EST, the transistor provided by the present invention has a lower conduction voltage drop characteristic and does not burn out the device due to the inability to control the latch.
【００１５】図４に示される実施例は、Ｐ型基板を基礎
としてこの半導体素子を形成した実施例で、その他の実
施例では、Ｎ型基板を基礎としてこの素子を形成可能で
あり、このときはＮ型基板を漂移層となして、その背側
に順にＮ+ バッファ層とＰ+層を形成し、Ｎ型基板のも
う一側に前述した実施例と同じ構造を形成する。The embodiment shown in FIG. 4 is an embodiment in which this semiconductor device is formed on the basis of a P-type substrate. In other embodiments, this device can be formed on the basis of an N-type substrate. Uses an N-type substrate as a drift layer, sequentially forms an N + buffer layer and a P + layer on the back side, and forms the same structure as that of the above-described embodiment on the other side of the N-type substrate.
【００１６】図４に示される装置の説明より本発明の特
徴が明らかとなる。ラッチ制御可能な絶縁ゲートバイポ
ーラトランジスタは、一つのサイリスタ構造と少なくと
も二つの電界効果トランジスタ構造を具備し、ゲート６
４は導通バイアス信号によりＮ型ウェル５８をチャネル
との電気的連接を透過して漂移層５０に連接させ、もう
一つの電界効果トランジスタは、電極領域７２とＮ型ウ
ェル５８の間に介在し、そのゲート６８はバイアス信号
を切断してサイリスタの電子流通経路を遮断し、強制的
にサイリスタをオフとしてこれによりラッチ制御不能の
現象が発生するのを防止する。The features of the present invention will be apparent from the description of the apparatus shown in FIG. The latchable insulated gate bipolar transistor comprises one thyristor structure and at least two field effect transistor structures,
4 connects the N-type well 58 to the drift layer 50 through the electrical connection with the channel by the conduction bias signal, and another field effect transistor is interposed between the electrode region 72 and the N-type well 58; The gate 68 cuts off the bias signal to cut off the electron flow path of the thyristor, and forcibly turns off the thyristor, thereby preventing the occurrence of a latch control failure phenomenon.
【００１７】サイリスタの電子流通経路を遮断するため
に、第２の電界効果トランジスタにも平面ゲートを採用
可能であり、図５に一つの実施例の断面図が示されてい
る。この素子中、サイリスタ及び第１の電界効果トラン
ジスタの構造と図４に示される装置は同じであるが、た
だし図５の実施例では第２の電界効果トランジスタに平
面ゲート７８が採用され、それはＰ型ベース領域６０の
表面上方に位置し、Ｎ + 領域６２よりＮ型ウェル５８に
至る通路を制御する。二つの電界効果トランジスタのゲ
ート６４及び７８は同一層ポリシリコンを使用して形成
可能で、これにより製造工程を簡素化できる。前述の実
施例では平面ゲート６４を使用しているが、この発明の
属する技術の分野における通常の知識を有する者であれ
ば分かるように、実施例中の平面ゲート６４の代わりに
トレンチゲートを採用可能であり、図６にはこの状況が
示され、図６のトランジスタにあっては、二つの電界効
果トランジスタのゲート６８及び８０にいずれもトレン
チゲートが採用されている。In order to cut off the thyristor electron flow path
In addition, a flat gate is also used for the second field effect transistor
FIG. 5 shows a cross-sectional view of one embodiment.
You. In this device, a thyristor and a first field-effect transistor
The structure of the resistor and the device shown in FIG.
However, in the embodiment shown in FIG.
A plane gate 78 is employed, which is
Located above the surface, N + From region 62 to N-type well 58
Control the path leading to it. Two field effect transistors
Ports 64 and 78 are formed using the same polysilicon layer
Possible, thereby simplifying the manufacturing process. The aforementioned fruit
In the embodiment, the plane gate 64 is used.
A person with ordinary knowledge in the field of technology
As can be seen, instead of the plane gate 64 in the embodiment,
A trench gate can be adopted, and FIG.
In the case of the transistor shown in FIG.
Both gates 68 and 80 of the transistor
Chigate is adopted.
【００１８】以上の実施例は本発明を説明するために例
示されたものであり、本発明の請求範囲を限定するもの
ではなく、本発明の属する技術の分野における通常の知
識を有する者が本発明に基づき容易になしうる細部の修
飾或いは改変は、いずれも本発明の請求範囲に属するも
のとする。The embodiments described above are provided for illustrating the present invention, and do not limit the scope of the present invention. Those having ordinary knowledge in the technical field to which the present invention belongs are not limited to the embodiments. Any modification or alteration of detail that can be easily made based on the present invention shall fall within the scope of the present invention.
【００１９】[0019]
【発明の効果】本発明中の二つの電界効果トランジスタ
はいずれも平面ゲート或いはトレンチゲートを使用可能
である。第２の電界効果トランジスタがオンとされる
と、第１の領域から第４の領域の構成するサイリスタが
導通し、それにかけられる電圧を非常に下げて第２の電
界効果トランジスタのゲート電圧がサイリスタの電子経
路を切断できるようにし、強制的にサイリスタをオフと
し、これによりこの半導体装置がラッチ制御の能力を有
し、これにより、本発明は十分に高入力抵抗、より低い
導通電圧降下、耐高電圧、高導通電流密度、及びラッチ
制御の目的を達成できる。Either of the two field effect transistors of the present invention can use a planar gate or a trench gate. When the second field-effect transistor is turned on, the thyristors constituting the first to fourth regions are turned on, and the voltage applied to the thyristors is greatly reduced to reduce the gate voltage of the second field-effect transistor to the thyristor. To turn off the thyristor, thereby forcibly turning off the thyristor, so that the semiconductor device has a latch control capability, whereby the present invention provides a sufficiently high input resistance, lower conduction voltage drop, High voltage, high conduction current density, and the purpose of latch control can be achieved.
【図１】周知の典型的なＩＧＢＴの断面図である。FIG. 1 is a cross-sectional view of a typical known IGBT.
【図２】周知のＥＳＴの断面図である。FIG. 2 is a cross-sectional view of a known EST.
【図３】周知のトレンチ型ＩＧＢＴの断面図である。FIG. 3 is a cross-sectional view of a well-known trench IGBT.
【図４】本発明の望ましい実施例の断面図である。FIG. 4 is a cross-sectional view of a preferred embodiment of the present invention.
【図５】本発明のもう一つの望ましい実施例の断面図で
ある。FIG. 5 is a cross-sectional view of another preferred embodiment of the present invention.
【図６】本発明のさらにもう一つの望ましい実施例の断
面図である。FIG. 6 is a cross-sectional view of yet another preferred embodiment of the present invention.
１０ コレクタ領域 １２ バッファ層 １４ 漂移層 １６ ベース領域 １８ エミッタ領域 ２０／２０’ ゲート ２２ ゲート酸化層 ２４ エミッタ電極領域 ２６ コレクタ電極領域 ３０ アノード領域 ３２ バッファ層 ３４ 漂移層 ３６ ベース領域 ３８ フローティング領
域 ４０ カソード領域 ４２ ゲート ４４ ゲート酸化層 ４６ カソード領域 ４８ アノード領域 ５０ 漂移層 ５２ Ｐ+ 基板 ５４ バッファ層 ５６ Ｐ型ウェル ５８ Ｎ型ウェル ６０ Ｐ型ベース領域 ６２ Ｎ+ 領域 ６４ 平面ゲート ６６ 絶縁層 ６８ トレンチゲート ７０ 絶縁層 ７２ 第１の電極領域 ７４ 第２の電極領域 ７６ Ｎ+ 領域 ７８ 平面ゲート ８０ トレンチゲートReference Signs List 10 collector region 12 buffer layer 14 drift layer 16 base region 18 emitter region 20/20 ′ gate 22 gate oxide layer 24 emitter electrode region 26 collector electrode region 30 anode region 32 buffer layer 34 drift layer 36 base region 38 floating region 40 cathode region 42 gate 44 gate oxide layer 46 cathode region 48 anode region 50 drift layer 52 P + substrate 54 buffer layer 56 P-type well 58 N-type well 60 P-type base region 62 N + region 64 plane gate 66 insulating layer 68 trench gate 70 insulation Layer 72 first electrode region 74 second electrode region 76 N + region 78 planar gate 80 trench gate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鄭 晃忠 台湾新竹市建功一路86巷２弄14號２樓 (72)発明者 徐 清祥 台湾新竹市建中路100之28號 (72)発明者 林 偉捷 台湾屏東縣潮州鎮英明路46−１號 (72)発明者 田 浩倫 台湾台北市北投區裕民一路41巷２弄12號５ 樓 Ｆターム(参考） 5F005 AA02 AA03 AB03 AC01 AC02 AE01 AE07 AE09 AF01 AF02 BA02 BB02 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Jing Aochu, Hsinchu City, Taiwan Jiangong 1st Road 86 Street 2 No. 14 No. 2 Tower (72) Inventor Xu Qingxiang, Taiwan Hsinchu City Hsinchu Road 100 No. 28 (72) Inventor Hayashi Wei Jie 46-1, No. 46, Minming Road, Chaozhou Town, Pingtung County, Taiwan (72) Inventor Hiromichi Ta, No. 12, No. 41, No. 41, Yumin 1 Rd, Beitou District, Taipei, Taiwan 5F005 AA02 AA03 AB03 AC01 AC02 AE01 AE07 AE09 AF01 AF02 BA02 BB02
Claims (11)
表面とを具備した第１の半導体領域、 上記第１の半導体領域の第１の表面側に位置し且つ該第
１の導電型と異なる導電型である第２の導電型を有する
第２の半導体領域上記第１の半導体領域の第２の表面側
に位置し且つ該第２の導電型を有する第３の半導体領
域、 上記第３の半導体領域の上に形成され且つ該第１の導電
型を有する第４の半導体領域、 上記第４の半導体領域の上に形成され且つ該第２の導電
型を有する第５の半導体領域、 上記第５の半導体領域の上に形成され且つ該第１の導電
型を有する第６の半導体領域、 上記第１、第３及び第４の半導体領域と共同で第１の電
界効果トランジスタを形成する第１のゲート、 トレンチ内に形成され上記第４から第６の半導体領域と
共同で第２の電界効果トランジスタを形成する第２のゲ
ート、 上記第３、第５及び第６の半導体領域と接触する第１の
電極領域、 上記第２の半導体領域と接触する第２の電極領域、 以上を具備したことを特徴とする、ラッチ制御可能な絶
縁ゲートバイポーラトランジスタ。A first semiconductor region having a first conductivity type and having a first surface and a second surface, wherein the first semiconductor region is located on a first surface side of the first semiconductor region, and A second semiconductor region having a second conductivity type different from the first conductivity type, a third semiconductor located on the second surface side of the first semiconductor region and having the second conductivity type A region, a fourth semiconductor region formed on the third semiconductor region and having the first conductivity type, a fifth semiconductor region formed on the fourth semiconductor region and having the second conductivity type A sixth semiconductor region formed on the fifth semiconductor region and having the first conductivity type; a first field effect in cooperation with the first, third, and fourth semiconductor regions. A first gate for forming a transistor, which is formed in the trench and coexists with the fourth to sixth semiconductor regions; A second gate forming a second field-effect transistor, a first electrode region in contact with the third, fifth, and sixth semiconductor regions; a second electrode in contact with the second semiconductor region; An insulated gate bipolar transistor capable of latch control, comprising: a region;
体領域の隣接する領域がヘビードープされたことを特徴
とする、請求項１に記載のラッチ制御可能な絶縁ゲート
バイポーラトランジスタ。2. The insulated gate bipolar transistor according to claim 1, wherein a region adjacent to the first semiconductor region and the second semiconductor region is heavily doped.
的に連接する機能手段を具備することを特徴とする、請
求項１に記載のラッチ制御可能な絶縁ゲートバイポーラ
トランジスタ。3. The latch-controllable insulated gate bipolar transistor according to claim 1, further comprising a function unit for electrically connecting the first gate and the second gate.
レンチゲートとされうることを特徴とする、請求項１に
記載のラッチ制御可能な絶縁ゲートバイポーラトランジ
スタ。4. The latch controllable insulated gate bipolar transistor according to claim 1, wherein the second gate can be a planar gate or a trench gate.
の第２の導電型である第２の領域上記第２の領域内に形
成され且つ第１の導電型を有する第１のウェル、 上記第３の領域の上に形成され且つ該第１の導電型を有
する第４の領域、 上記第１のウェル内に形成され且つ該第２の導電型を有
する第２のウェル、 上記第２のウェル内に形成され且つ該第１の導電型を有
する第３の領域、 上記第３の領域の表面に形成され且つ第２の導電型を有
する第４の領域、 第１のウェルの表面上方に形成され第１のウェルと第２
のウェル及び第２の領域と共同で第１の電界効果トラン
ジスタを形成する第１のゲート、 一つのトレンチ内に形成されて該第２のウェルと第３の
領域及び第４の領域と共同で第２の電界効果トランジス
タを形成する第２のゲート、 上記第１のウェルと第３の領域及び第４の領域とに接触
する第１の電極層、 上記第１の領域と接触する第２の電極層、 以上を具備したことを特徴とする、ラッチ制御可能な絶
縁ゲートバイポーラトランジスタ。5. A first region having a first conductivity type, a second region formed on the first region and having a second conductivity type opposite to the first conductivity type. A first well formed in a region of the first conductivity type and a fourth region formed on the third region and having the first conductivity type; A second well formed and having the second conductivity type; a third region formed in the second well and having the first conductivity type; formed on a surface of the third region; A fourth region having a second conductivity type, the first region formed above a surface of the first well and the second region;
A first gate forming a first field-effect transistor together with a well and a second region of the first well formed in one trench and cooperating with the second well and a third region and a fourth region; A second gate forming a second field-effect transistor; a first electrode layer contacting the first well with a third region and a fourth region; a second electrode contacting the first region. An electrode layer, comprising: an insulated gate bipolar transistor capable of latch control;
領域がヘビードープされたことを特徴とする、請求項５
に記載のラッチ制御可能な絶縁ゲートバイポーラトラン
ジスタ。6. The semiconductor device according to claim 5, wherein a region adjacent to the second region and the first region is heavily doped.
4. The insulated gate bipolar transistor capable of latch control according to claim 1.
的に連接する機能手段を具備することを特徴とする、請
求項５に記載のラッチ制御可能な絶縁ゲートバイポーラ
トランジスタ。7. The latch-controllable insulated gate bipolar transistor according to claim 5, further comprising a functional unit for electrically connecting the first gate and the second gate.
可能な絶縁ゲートバイポーラトランジスタであって、 一つのサイリスタとされて、第１の導電型の第１の領域
と、該第１の領域の上に形成された且つ該第１の導電型
と反対の導電型である第２の導電型を有する第２の領域
と、該２の領域の上に形成され且つ該第１の導電型を有
する第３の領域と、該第２の導電型を有し該第３の領域
と接触し並びにＰＮ接合を形成する第４の領域と、該第
１の領域及び該第３の領域にそれぞれ接触する第１の電
極領域と第２の電極領域とを具えた、上記サイリスタ、 第１のゲートを具備し導電バイアス信号により該第４の
領域を該第２の領域に導通させる、第１の電界効果トラ
ンジスタ機能手段と、 第２のゲートを具備し該第４の領域と第１の電極領域の
間に介在し切断バイアス信号により該サイリスタをオフ
とする、第２の電界効果トランジスタ機能手段、 以上を具備することを特徴とする、ラッチ制御可能な絶
縁ゲートバイポーラトランジスタ。8. An insulated gate bipolar transistor formed on a semiconductor substrate and controllable by a latch, wherein the insulated gate bipolar transistor is formed as one thyristor and has a first region of a first conductivity type and a first region of the first region. A second region having a second conductivity type formed thereon and having a conductivity type opposite to the first conductivity type; and a second region formed over the second region and having the first conductivity type. A third region, a fourth region having the second conductivity type and contacting the third region and forming a PN junction, and contacting the first region and the third region, respectively; A thyristor comprising a first electrode region and a second electrode region, a first field effect, comprising: a first gate, wherein the fourth region is conducted to the second region by a conductive bias signal. A transistor function means; a fourth region including a second gate, and a first electrode region A second field effect transistor functioning means interposed between the first and second thyristors to turn off the thyristor in response to a disconnection bias signal. A latch controllable insulated gate bipolar transistor, comprising:
レンチゲートとされうることを特徴とする、請求項８に
記載のラッチ制御可能な絶縁ゲートバイポーラトランジ
スタ。9. The insulated gate bipolar transistor according to claim 8, wherein the first gate can be a planar gate or a trench gate.
トレンチゲートとされうることを特徴とする、請求項８
に記載のラッチ制御可能な絶縁ゲートバイポーラトラン
ジスタ。10. The method of claim 8, wherein the second gate can be a planar gate or a trench gate.
4. The insulated gate bipolar transistor capable of latch control according to claim 1.
気的に連接する機能手段を具備することを特徴とする、
請求項８に記載のラッチ制御可能な絶縁ゲートバイポー
ラトランジスタ。11. A semiconductor device comprising a functional unit for electrically connecting the first gate and the second gate.
9. The insulated gate bipolar transistor according to claim 8, wherein the gate is controllable.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34779999A JP2001177091A (en) | 1999-12-07 | 1999-12-07 | Latch-controllable insulation gate bipolar transistor |
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Cited By (8)
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|---|---|---|---|---|
| JP2003509849A (en) * | 1999-09-08 | 2003-03-11 | デ モントフォート ユニヴァ−シティ | Bipolar MOSFET device |
| JP2006526272A (en) * | 2003-05-19 | 2006-11-16 | エスティマイクロエレクトロニクス ソシエタ ア レスポンサビリタ リミタータ | Power supply device having high switching speed and method for manufacturing the same |
| JP2008510294A (en) * | 2004-08-10 | 2008-04-03 | エコ・セミコンダクターズ・リミテッド | Bipolar MOSFET device |
| JP2013168671A (en) * | 2013-04-25 | 2013-08-29 | Hitachi Ltd | Semiconductor device |
| WO2016027721A1 (en) * | 2014-08-20 | 2016-02-25 | 富士電機株式会社 | Semiconductor device and method for manufacturing semiconductor device |
| KR101759241B1 (en) | 2016-03-24 | 2017-08-01 | 극동대학교 산학협력단 | Power IGBT with dual gate and manufacturing method thereof |
| US9997510B2 (en) * | 2015-09-09 | 2018-06-12 | Vanguard International Semiconductor Corporation | Semiconductor device layout structure |
| CN108615758A (en) * | 2016-12-13 | 2018-10-02 | 现代自动车株式会社 | Semiconductor devices and its manufacturing method |
-
1999
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509849A (en) * | 1999-09-08 | 2003-03-11 | デ モントフォート ユニヴァ−シティ | Bipolar MOSFET device |
| JP2006526272A (en) * | 2003-05-19 | 2006-11-16 | エスティマイクロエレクトロニクス ソシエタ ア レスポンサビリタ リミタータ | Power supply device having high switching speed and method for manufacturing the same |
| USRE44300E1 (en) | 2003-05-19 | 2013-06-18 | Stmicroelectronics S.R.L. | Power device with high switching speed and manufacturing method thereof |
| JP2008510294A (en) * | 2004-08-10 | 2008-04-03 | エコ・セミコンダクターズ・リミテッド | Bipolar MOSFET device |
| JP2013168671A (en) * | 2013-04-25 | 2013-08-29 | Hitachi Ltd | Semiconductor device |
| WO2016027721A1 (en) * | 2014-08-20 | 2016-02-25 | 富士電機株式会社 | Semiconductor device and method for manufacturing semiconductor device |
| US9899503B2 (en) | 2014-08-20 | 2018-02-20 | Fuji Electric Co., Ltd. | Semiconductor device having first and second gate electrodes |
| US10297683B2 (en) | 2014-08-20 | 2019-05-21 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device having two types of gate electrodes |
| US9997510B2 (en) * | 2015-09-09 | 2018-06-12 | Vanguard International Semiconductor Corporation | Semiconductor device layout structure |
| KR101759241B1 (en) | 2016-03-24 | 2017-08-01 | 극동대학교 산학협력단 | Power IGBT with dual gate and manufacturing method thereof |
| CN108615758A (en) * | 2016-12-13 | 2018-10-02 | 现代自动车株式会社 | Semiconductor devices and its manufacturing method |
| CN108615758B (en) * | 2016-12-13 | 2021-09-24 | 现代自动车株式会社 | Semiconductor device and method for manufacturing the same |
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