JP2001175611A - プロセッサ間通信インタフェース回路及び半導体集積回路装置 - Google Patents

プロセッサ間通信インタフェース回路及び半導体集積回路装置

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JP2001175611A
JP2001175611A JP35970599A JP35970599A JP2001175611A JP 2001175611 A JP2001175611 A JP 2001175611A JP 35970599 A JP35970599 A JP 35970599A JP 35970599 A JP35970599 A JP 35970599A JP 2001175611 A JP2001175611 A JP 2001175611A
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Kazumasa Suzuki
一正 鈴木
Ryuji Ishida
隆二 石田
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Abstract

(57)【要約】 【課題】複数の演算ユニットを１つのチップに搭載する
ＬＳＩのホストプロセッサとのインターフェース回路に
おいて、簡単な手順でデータのやりとりを行い、制御信
号線のピン数の少ないインターフェース回路の提供。 【解決手段】複数の演算ユニット１ａ、１ｂを同一チッ
プに搭載したＬＳＩにおいて演算ユニット１ａ、１ｂに
対応して設けられる送信バッファ２ａ、２ｂ、受信バッ
ファ３ａ、３ｂの状態を示す送信フラグ、受信フラグを
ホストプロセッサ側からアクセスできるレジスタの各ビ
ットに割り当て、送信フラグはＯＲ回路を、受信フラグ
はＡＮＤ回路を使って１本にまとめ、外部ピンに割り当
て、ホストプロセッサからのアクセスは、最初に外部ピ
ンの送信フラグ信号、受信フラグ信号を参照し、続いて
送信フラグレジスタ、受信フラグレジスタを読み出し、
送信バッファと受信バッファの状況を調べて、必要な送
信バッファ、受信バッファをアクセスする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プロセッサ間のイ
ンタフェース回路に関し、特に、複数のプロセッサが搭
載されたＬＳＩ（大規模集積回路）において、外部ホス
トプロセッサと通信を行うためのインタフェース回路に
関する。
【０００２】
【従来の技術】プロセッサを備えた演算処理システムで
は、その高速化、高性能化のため、ホストプロセッサを
中心に演算処理を行うサブプロセッサを複数備えたシス
テムが用いられている。
【０００３】ホストプロセッサと複数のサブプロセッサ
からなるシステムでは、プロセッサ間の通信機能が重要
である。図８は、従来のプロセッサ間の通信システム構
成の一例を示す図である。図８を参照すると、サブプロ
セッサＬＳＩ３０ａには、演算ユニット３１ａが外部の
ホストプロセッサ４０と通信するための手段として、送
信バッファ３２ａと、受信バッファ３３ａと、送信バッ
ファ３２ａにデータがあることを示す送信フラグ３４ａ
と、受信バッファ３３ａが空であることを示す受信フラ
グ３５ａを備えている。
【０００４】ホストプロセッサ４０とのデータ通信のた
めに、送信バッファ３２ａは送信ドライバ３６ａを通し
て、受信バッファ３３ａは受信ドライバ３７ａを通して
チップ外部のデータバス２０１に接続される。サブプロ
セッサＬＳＩ３０ｂもサブプロセッサＬＳＩ３０ａと同
じ構成とされている。なお、受信フラグ３５ａは受信バ
ッファ３３ａが空のとき論理“１”とするのではなく、
受信バッファ３３ａにデータがあるとき論理“１”とす
る構成としてもよい。
【０００５】アクセス対象のプロセッサを指定する場
合、ホストプロセッサ４０はアドレスバス２００にアド
レス信号を送出し、デコーダ４１でデコードし割り当て
られたアドレスのサブプロセッサＬＳＩ３０ａ、３０ｂ
に対してチップ選択信号２０５ａ、２０５ｂを与える。
【０００６】ホストプロセッサ４０からサブプロセッサ
ＬＳＩに対してデータを送る（書き込む）には、データ
バス２０１に送信するデータを出力し、書き込み信号２
０２をアサートし、チップ選択信号がアサートされてい
るサブプロセッサＬＳＩに対してデータが書き込まれ
る。
【０００７】ホストプロセッサ４０がサブプロセッサＬ
ＳＩからデータを読み出すには、読み出し信号２０３を
アサートすると、チップ選択信号がアサートされている
サブプロセッサは、受信バッファのデータをデータバス
２０１に出力し、ホストプロセッサ４０はデータバス２
０１上のデータを読み出す。
【０００８】送信バッファ３２ａ、３２ｂにデータが存
在すること、及び、受信バッファ３３ａ、３３ｂに書き
込みが可能であることは、送信フラグ３４ａ、３４ｂ、
及び、受信フラグ３５ａ、３５ｂを参照することで確認
される。これらフラグの値をチップの外部信号ピンに出
力し、ホストプロセッサ４０は、フラグ信号２０４の値
を汎用ポート等を用いて取得する。
【０００９】
【発明が解決しようとする課題】半導体の微細化の進展
により高集積化が進み、複数の演算ユニットが１つのチ
ップに搭載したＬＳＩ製品が開発・製造されている。し
かしながら、パッケージの寸法等の制約によって、外部
信号ピン数には、制限がある。
【００１０】図８に示すような構成を、複数の演算ユニ
ットをそのまま同一チップ上に搭載すると、受信フラグ
や送信フラグ、書き込み信号、読み出し信号、チップ選
択信号が、演算ユニットの数分だけ必要とされ、このた
め、ピン数の制約に影響を与える。
【００１１】また、従来のシステムとの継続性・互換性
の点から、同じ接続形態・インタフェース形式を保った
まま、システムが構成可能とされることが要請されてい
る。
【００１２】なお、複数のインタフェース回路からの受
信データのＭＰＵでの読み取りについて、例えば特開昭
６４−１７１４３号公報には、入力チャネル対応に設定
されているフラグのいずれかがデータ受信保持状態にあ
ることを示している場合、データ読み取り要求割り込み
をデータ処理（ＭＰＵ）側に対して発生し、この割り込
みに基づき読みとりされた入力チャネル対応フラグ群の
内容によりデータ処理側ではデータ受信に係る入力チャ
ネルを識別し、その入力チャネル対応の保持状態の受信
データを読み取るデータ受信方式が提案されているが、
上記特開昭６４−１７１４３号公報においては、複数の
インタフェース回路を複数同一チップ上に搭載した場合
の、外部ピンの増大の課題の認識等についてはいっさい
考慮されていない。
【００１３】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、複数の演算ユニッ
トを１つのＬＳＩに搭載した場合にもピン数の増大を抑
止低減する装置を提供することにある。
【００１４】本発明の他の目的は、制御信号ピンを削減
した場合にも、従来システムと同等の形態で、プロセッ
サとの接続やアクセス動作を可能とする装置を提供する
ことにある。
【００１５】
【課題を解決するための手段】前記目的を達成する本発
明は、複数の演算ユニットを備えた集積回路装置におい
て、前記複数の演算ユニットが、それぞれ、前記各演算
ユニット対応して設けられる送信バッファを介して、前
記集積回路装置外のプロセッサにデータを送信し、前記
各送信バッファにデータがあるか否かを示す送信フラグ
を互いに異なるビット位置に割り当てたレジスタ群を備
え、前記レジスタ群を前記集積回路装置外のプロセッサ
から同時に参照可能とする手段を備える。
【００１６】本発明において、レジスタ群の各要素の値
の論理和出力を外部に出力する外部端子を備えてもよ
い。
【００１７】また本発明は、複数の演算ユニットを備え
た集積回路装置において、前記複数の演算ユニットが、
それぞれ、前記各演算ユニット対応して設けられる受信
バッファを介して、前記集積回路装置外のプロセッサか
らのデータを送信し、前記各受信バッファが空であるか
否かを示す受信フラグをそれぞれ互いに異なるビット位
置に割り当てたレジスタ群を備え、前記レジスタ群を前
記集積回路装置外のプロセッサから同時に参照可能とす
る手段を備える。
【００１８】本発明において、レジスタ群の各要素の値
の論理積出力を外部に出力する外部端子を備えてもよ
い。
【００１９】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい一実施の形態において、
複数の演算ユニット（１ａ、１ｂ）を同一チップに搭載
したＬＳＩに、外部のプロセッサとデータの授受を行う
インタフェース回路として、演算ユニット（１ａ、１
ｂ）のそれぞれに対応して設けられる送信バッファ（２
ａ、２ｂ）と、受信バッファ（３ａ、３ｂ）の状態をそ
れぞれ示す送信フラグ（４ａ、４ｂ）、受信フラグ（５
ａ、５ｂ）を、外部のプロセッサ側からアクセスできる
レジスタの各ビットに割り当て、また複数の送信フラグ
（４ａ、４ｂ）は、例えばＯＲ回路（８）により一本の
信号（送信フラグ信号１０４）にまとめ、複数の受信フ
ラグ（５ａ、５ｂ）はＡＮＤ回路（９）により１本の信
号（受信フラグ信号１０５）にまとめて、それぞれＬＳ
Ｉの外部ピンに割り当てる。
【００２０】複数の受信フラグをＯＲ回路（９´）によ
り１本の信号（受信フラグ信号１０５´）にまとめても
よい。
【００２１】外部のプロセッサは、最初に外部ピンの送
信フラグ信号、受信フラグ信号を参照し、続いて送信フ
ラグレジスタ、受信フラグレジスタを読み出し、送信バ
ッファと受信バッファの状況を調べて、必要な送信バッ
ファ、受信バッファをアクセスする。
【００２２】本発明は、その好ましい一実施の形態にお
いて、複数の演算ユニット（１ａ、１ｂ）にそれぞれ対
応して設けられる複数の送信バッファ（２ａ、２ｂ）
と、複数の送信バッファ（２ａ、２ｂ）のそれぞれの状
態を示す送信フラグを予め定められたビット位置に格納
する送信フラグレジスタ（４ａ、４ｂ）と、複数の演算
ユニットにそれぞれ対応して設けられる複数の受信バッ
ファ（３ａ、３ｂ）と、複数の受信バッファ（３ａ、３
ｂ）のそれぞれの状態を示す送信フラグを予め定められ
たビット位置に格納する受信フラグレジスタ（５ａ、５
ｂ）と、送信バッファからのデータ出力と、送信フラグ
レジスタの出力と、受信フラグレジスタの出力を選択信
号に基づき選択出力するセレクタ（６）と、を備え、セ
レクタ（６）の出力は出力バッファ及び外部端子（ピ
ン）を介してデータバスに出力され、送信フラグレジス
タの複数の送信フラグの値を入力し、前記複数の送信フ
ラグのうちいずれか一つでも送信データありを示す場合
に、その旨を示す信号を一本の信号にまとめて送信フラ
グ信号（１０４）として外部に出力する手段（８）と、
受信フラグレジスタの複数の受信フラグの値を入力し、
前記複数の受信フラグが空状態を示す場合に、その旨を
示す信号を一本の信号にまとめて受信フラグ信号（１０
５）として外部に出力する手段（９）と、アドレスバス
から送出されるアドレス信号を入力してデコードするデ
コーダを（７）備えている。
【００２３】本発明の一実施例の形態において、受信フ
ラグレジスタの複数の受信フラグの値を入力し、前記複
数の受信フラグの１つが空状態を示す場合に、その旨を
示す信号を一本の信号にまとめて受信フラグ信号（１０
５´）として外部に出力する手段（９´）を備えてもよ
い。
【００２４】データ書き込み時には、前記アドレス信号
で指定された受信バッファを活性化するとともに、前記
送信バッファ、前記送信フラグレジスタ、前記受信フラ
グレジスタの値の読み出しの際に、前記アドレス信号で
前記送信バッファ、前記送信フラグレジスタ、前記受信
フラグレジスタに割り当てられたアドレスを指定し、デ
コーダ（７）でデコードされた信号を選択信号として入
力するセレクタ（６）を介して、前記送信バッファ、前
記送信フラグレジスタ、前記受信フラグレジスタのいず
れかを選択してデータバスに出力する。
【００２５】本発明は、その好ましい一実施の形態にお
いて、ホストプロセッサ装置がアドレスバスに出力する
信号をデコードして、本発明に係る半導体集積回路装置
（２０）を活性化させるチップ選択信号を出力するデコ
ーダ装置（２２）を備え、前記ホストプロセッサ装置
（２１）が前記半導体集積回路装置の前記送信フラグ信
号から送信データありを示す信号が出力されていること
を検出した際、前記送信フラグレジスタのアドレスを指
定して前記送信フラグレジスタのデータをデータバスか
ら読み出し、前記送信フラグレジスタから送信有りの送
信バッファを特定し、前記特定された送信バッファのア
ドレスを前記アドレスバスに出力して、前記送信バッフ
ァのデータを読み出す。
【００２６】また、ホストプロセッサ装置（２１）が、
本発明に係る半導体集積回路装置（２０）への書き込み
アクセスを行う時、ホストプロセッサ装置（２１）は、
前記半導体集積回路装置の前記受信フラグ信号が複数の
受信バッファが全て空を示している場合、前記複数の受
信バッファの任意のバッファをアドレスバスで指定して
データを書き込み、前記受信フラグ信号（１０５）が複
数の受信バッファが全て空であることを示していない場
合、前記受信フラグレジスタのアドレスを指定して前記
受信フラグレジスタのデータをデータバスから読み出
し、前記受信フラグレジスタから空の受信バッファを特
定し、前記特定された受信バッファのアドレスを前記ア
ドレスバスに出力して、前記受信バッファにデータバス
を介してデータを書き込む。
【００２７】また、ホストプロセッサ装置（２１）が、
本発明に係る半導体集積回路装置（２０）への書き込み
アクセスを行う時、ホストプロセッサ装置（２１）は、
前記半導体集積回路装置の前記受信フラグ信号（１０５
´）が複数の受信バッファの１つが空を示している場
合、前記受信フラグレジスタのアドレスを指定して前記
受信フラグレジスタのデータをデータバスから読み出
し、前記受信フラグレジスタから空の受信バッファを特
定し、前記特定された受信バッファのアドレスを前記ア
ドレスバスに出力して、前記受信バッファにデータバス
を介してデータを書き込む。
【００２８】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。
【００２９】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、サブプロセッサには、複数
の演算ユニットが１つの集積回路上に搭載されており、
外部のホストプロセッサとの通信手段であるインタフェ
ース回路の一部を、複数の演算ユニット間で共通とする
構成とされている。なお、図１では、説明の便宜の為、
２つの演算ユニットを同一チップ上に備えた構成が示さ
れているが、本発明において、演算ユニットは２台に限
定されるものでなく、３個以上の演算ユニットを同一チ
ップ上に備えた構成に対しても適用できることは勿論で
ある。
【００３０】図１を参照すると、本発明の一実施例にお
いて、チップ上には、２つの演算ユニット１ａ、１ｂが
搭載されている。各演算ユニット１ａ、１ｂには、それ
ぞれ、送信バッファ２ａ、２ｂと、受信バッファ３ａ、
３ｂが接続されている。
【００３１】本発明の一実施例においては、同一チップ
内に、複数の送信バッファと受信バッファが設けられて
いるため、アドレスバス１０１をデコードするデコーダ
７を備えている。デコーダ７のデコード結果信号は、受
信バッファ３ａ、３ｂを選択する信号、及び、選択器６
への選択信号として入力され、選択された受信バッファ
でデータバスの信号の取り込みを行い、また送信バッフ
ァの出力のうち選択器６で選択された信号が送信ドライ
バ１０を通してデータバス１００に出力される。
【００３２】送信バッファ２ａ、２ｂのいずれを選択す
るかはアドレス信号で決定し、アドレス入力とするデコ
ーダ６のデコード信号を入力とする選択器６で選択され
る。
【００３３】受信バッファ３ａ、３ｂは，アドレスによ
って１つが指定され、デコーダ７のデコード結果により
選択される。
【００３４】送信バッファ２ａ、２ｂにデータが書き込
まれたことを示す送信フラグ４ａ、４ｂは、複数ビット
幅のレジスタの所定のビットフィールドに１ビットづつ
割り当てられており送信フラグレジスタを構成してい
る。
【００３５】送信フラグレジスタは、本発明の一実施例
をなすＬＳＩの外部のホストプロセッサ（不図示）から
１回のアクセスで全てがリード可能な構成とされてい
る。
【００３６】受信フラグ５ａ、５ｂも同様にして、複数
ビット幅のレジスタの所定のビットフィールドに１ビッ
トづつ割り当てられており受信フラグレジスタを構成し
ており、本発明の一実施例をなすＬＳＩの外部のホスト
プロセッサから１回のアクセスで全てがリード可能な構
成とされている。
【００３７】送信フラグ４ａ、４ｂを含む送信フラグレ
ジスタの出力と、受信フラグ５ａ、５ｂを含む受信フラ
グレジスタの出力は、選択器９に入力されている。送信
フラグレジスタと、受信フラグレジスタには、それぞ
れ、外部のホストプロセッサから指定されるアドレスが
割り当てられており、アドレスバス１０１のアドレス信
号で指定された場合に、デコーダ７のデコード信号を選
択信号とする選択器６を通して、送信フラグ４ａ、４ｂ
を含む送信フラグレジスタの出力、又は、受信フラグ５
ａ、５ｂを含む受信フラグレジスタの出力がデータバス
１０１に出力される。
【００３８】また、送信バッファ２ａ、２ｂと受信バッ
ファ３ａ、３ｂの状態を外部に通知するために、送信フ
ラグ４ａ、４ｂはＯＲ回路８、また受信フラグ５ａ、５
ｂはＡＮＤ回路９を通して、送信フラグ信号１０４と受
信フラグ信号１０５として外部ピンに接続されている。
送信フラグ４ａ、４ｂについては、これらのうちの１つ
でもフラグ値が“１”の場合、ＯＲ回路８の出力である
送信フラグ信号１０４には“１”が出力される。受信フ
ラグ５ａ、５ｂについては、ともにフラグ値が“１”の
場合（ともに空の場合）、ＡＮＤ回路９の出力である受
信フラグ信号１０５が“１”とされ、外部ピンから出力
される。
【００３９】ホストプロセッサからの書き込み信号１０
３は、全ての受信バッファ３ａ、３ｂに対して共通とさ
れる。また、読み出し信号１０２は、全ての送信バッフ
ァ２ａ、３ｂとフラグレジスタに対して共通とされる。
【００４０】これらは、アドレス信号を入力とするデコ
ーダ７のデコード結果とあわせて選択対象を決定する。
図１には示されていないが、チップ内のインタフェース
回路を活性化（有効化）するためのチップ選択信号がサ
ブプロセッサＬＳＩの外部ピンに設けられている（図２
参照）。チップ選択信号ピンがアクティブにセットされ
て、始めてチップ内部の資源の動作ができるようにす
る。チップ選択信号ピンは、図１に示した構成のサブプ
ロセッサＬＳＩを複数備えた場合に、選択したプロセッ
サのみを有効とするための対策である。
【００４１】図２、及び、図３は、本発明の一実施例を
なすサブプロセッサＬＳＩとホストプロセッサとの接続
形態の一例を示す図である。
【００４２】図２は、図１に示したサブプロセッサＬＳ
Ｉ２０一つをホストプロセッサ２１に接続した構成を示
す図である。図２を参照すると、ホストプロセッサ２１
のバスには、サブプロセッサＬＳＩ２０以外にも、外部
メモリや周辺機器等が接続されるため、アドレスバス１
０１にはデコーダ２２が接続されており、デコーダ２２
は入力したアドレス信号が予め定められたあるアドレス
パターンのときにチップ選択信号１０６をアサートす
る。
【００４３】また、アドレスバス１０１の一部は、サブ
プロセッサＬＳＩ２０のアドレスバスに接続されてい
る。データバス１００は、サブプロセッサＬＳＩ２０と
ホストプロセッサ２１とに接続されている。
【００４４】サブプロセッサＬＳＩ２０への読み出し信
号１０２、書き込み信号１０３も、ホストプロセッサ２
１の対応する信号と接続される。
【００４５】サブプロセッサＬＳＩ２０の出力である送
信フラグ信号１０４と受信フラグ信号１０５をホストプ
ロセッサ２１に伝える方法として、ホストプロセッサ２
１に汎用のデータポートがあれば、これに接続してもよ
いし、あるいは、ホストプロセッサ２１の割り込み入力
に接続してもよい。
【００４６】図３は、図１に示したサブプロセッサＬＳ
Ｉ２０ａ、２０ｂの２つをホストプロセッサ２１に接続
した構成を示す図である。サブプロセッサＬＳＩ２０
ａ、２０ｂは、図２に示したサブプロセッサＬＳＩが１
つの場合の構成と同様に、データバス１００、アドレス
バス１０１、読み出し信号１０２、書き込み信号１０３
が接続されている。同じ信号をそのまま２つのサブプロ
セッサに接続すればよい。
【００４７】アドレスバスの一部はデコーダ２２に入力
され、チップ選択信号を生成する。２つのサブプロセッ
サＬＳＩに別々のアドレスが割り当てられるように、異
なるアドレスにて、チップ選択信号１０６ａ、１０６ｂ
はアサートされ、それぞれがサブプロセッサＬＳＩ２０
ａ、２０ｂに入力される。
【００４８】送信フラグ信号１０４と受信フラグ信号１
０５は、それぞれのサブプロセッサＬＳＩ２０ａ、２０
ｂから出力されるため、別々に、ホストプロセッサ２１
の汎用ポート等に入力されている。
【００４９】図４は、本発明の一実施例において、ホス
トプロセッサ２１が、サブプロセッサＬＳＩ２０からデ
ータを取得する場合の各信号（送信フラグ信号１０４、
アドレスバス１０１、データバス１００、読み出し信号
１０２、書き込み信号１０３）のタイミング波形を示す
図である。
【００５０】サブプロセッサＬＳＩ２０が、送信バッフ
ァ２ａにデータを置くと、送信フラグ４ａがオン（High
レベル）となり、ＯＲ回路８を介して送信フラグ信号１
０４がアサートされる。
【００５１】ホストプロセッサ２１がこれを検出する
と、まず送信フラグレジスタを読み出し、送信バッファ
２ａ、２ｂのうちその送信バッファにデータがあるのか
調べる。
【００５２】送信フラグレジスタには、各演算ユニット
の送信バッファ２ａ、２ｂに対応する送信フラグ４ａ、
４ｂが予め定められたビット位置に割り付けられている
ため、“１”になっているビットを参照すれば、どの送
信バッファにデータがあるかを判別することができる。
ホストプロセッサ２１が、送信フラグレジスタを読み出
すには、送信フラグアドレスをアドレスバス１０１に出
力し、読み出し信号１０２をアサートすればよい。読み
出しのディレイ時間の後に、データバス１００上に送信
フラグ（送信フラグレジスタ）の内容（データ）が読み
出される。
【００５３】ホストプロセッサ２１において、送信フラ
グレジスタの内容から送信バッファ２ａにデータがある
ことがわかったら、送信バッファ２ａからデータを読み
出す。すなわちホストプロセッサ２１は、送信バッファ
２ａのアドレスをアドレスバス１０１に出力し読み出し
信号１０２をアサートすると、送信バッファ２ａの値
（送信バッファデータ）がデータバス１００に現れる。
【００５４】図４は、本発明の一実施例において、ホス
トプロセッサ２１から、サブプロセッサＬＳＩ２０にデ
ータを与える場合の各信号のタイミング波形を示す図で
ある。
【００５５】受信フラグ信号１０５は、受信バッファ３
ａ、３ｂがともに空であることを示す信号である。この
受信フラグ信号１０５がアサートされているとき
（“１”のとき）には、受信バッファ３ａ、３ｂのいず
れも空の状態であるため、受信フラグレジスタを参照す
る必要なく、任意の受信バッファに書き込むことができ
る。
【００５６】ホストプロセッサ２１が演算ユニット１ａ
にデータを与えるには受信バッファ３ａにデータを書き
込む。ホストプロセッサ２１は、受信バッファ３ａのア
ドレスをアドレスバス１０１に与え、書き込みデータを
データバス１００に出力し、書き込み信号１０３をアサ
ートすることで、受信バッファ３ａにデータを書き込む
ことができる。
【００５７】受信バッファ３ａにデータが書き込まれる
と、空でなくなり、受信フラグ５ａは“０”となり、Ａ
ＮＤ回路９を介して、受信フラグ信号１０５はデアサー
トされる（“０”となる）。
【００５８】なお、受信フラグ信号１０５は、演算ユニ
ット１ａが受信バッファ５ａを読み出し（図１参照）、
空の状態になった時点で再びアサートされる。
【００５９】ところで、受信フラグ信号１０５がデアサ
ート状態であっても、必ずしも、全ての受信バッファが
埋まっているとは限らないため、空いている受信バッフ
ァを調べて書き込むこともできる。その場合、まず最初
に、受信フラグレジスタを読み出して、空いている受信
フラグ５ａ、５ｂが“１”の値を示す受信バッファを調
べ、空きの受信バッファがあれば、これをアドレス信号
で選択して書き込む。
【００６０】例えば受信バッファ３ａにデータを書き込
まれた状態で、受信フラグ信号１０５がデアサート状態
になっている場合、この状態で、ホストプロセッサ２１
から受信バッファ３ｂにデータを書き込む場合を例に説
明する。
【００６１】最初に、ホストプロセッサ２１は、受信フ
ラグレジスタのアドレスをアドレスバス１０１上に出力
し、読み出し信号１０２をアサートする。その結果、デ
ータバス１００に受信フラグレジスタのデータが現れ、
ホストプロセッサ２１は、データバス１００上の受信フ
ラグレジスタを受信して、これから、空き状態の受信バ
ッファを調べる。
【００６２】受信バッファ３ｂに対応する受信フラグ５
ｂが“１”であり、受信バッファ３ｂが空いていること
がわかり、受信バッファ３ｂのアドレスをアドレスバス
１０１に送出し、書き込みデータをデータバス１００に
出力し、書き込み信号１０３をアサートする。
【００６３】上記実施例では、ホストプロセッサからア
クセスする送信フラグレジスタと、受信フラグレジスタ
のアドレスを別々に割り振っているが、同時にアクセス
できるデータ長内（一回でアクセスできるビット幅内）
に送信フラグと受信フラグの数が収まる場合には、送信
フラグレジスタと受信フラグレジスタを同一アドレスに
割り振り、同時にアクセスできるようにしてもよい。
【００６４】また上記実施例では、受信フラグ信号１０
５を外部信号ピンに接続する構成としているが、ホスト
プロセッサからデータの書き込みの際に、必ず受信フラ
グレジスタを参照する場合、この受信フラグ信号１０５
は不要である。一方、受信フラグ信号１０５を外部端子
から出力し、ホストプロセッサが受信フラグ信号１０５
を確認してデータの書き込みを行う場合、データアクセ
スの高速化を図ることができる。
【００６５】図６は本発明の別の一実施例の構成を示す
ものである。図１の構成の受信フラグ信号（１０５）と
それを生成するＡＮＤ回路（９）の部分を変更し、ＯＲ
回路（９´）で受信フラグ信号（１０５´）を生成し
て、チップ外部に出力する。この場合は、受信バッファ
に１つでも空きがある場合に受信フラグ信号（１０５
´）がアサートし、全てが埋まっているときにデアサー
トする。ホストプロセッサがこの信号を参照する手段は
前記実施例と同様である。
【００６６】図７は図６の構成の場合の、ホストプロセ
ッサからサブプロセッサへデータを書き込む場合のタイ
ミング波形図である。全ての受信フラグが埋まっている
場合は、受信フラグ信号１０５´はデアサートを示す。
サブプロセッサの１つが受信バッファ内のデータを読み
込むと、その受信バッファが空になるため、受信フラグ
信号１０５´はアサートする。ホストプロセッサは、こ
の信号を検知し、受信フラグレジスタを読み出し、どの
受信バッファが空いているかを調べ、このサブプロセッ
サに送りたいデータを受信バッファに書き込む。この方
法では、サブプロセッサの処理がホストプロセッサに比
べ遅い場合や、ホストプロセッサからサブプロセッサに
送信するデータが多い場合に適している。
【００６７】なお、送信フラグ、受信フラグ、送信フラ
グ信号、受信フラグ信号、読み出し信号、書き込み信号
等の信号の論理の設定（Highレベル又はLowレベルでア
クティブとするか等）は、上記実施例の構成に限定され
るものでないことは勿論である。例えば受信フラグ５
ａ、５ｂについて、受信バッファ３ａ、３ｂにデータが
あるときフラグ値を“１”とする構成としてもよく（空
のとき“０”）、この場合、図１のＡＮＤ回路９の代わ
りに、ＮＯＲ回路が用いられ、受信フラグ５ａ、５ｂが
ともに空のときＮＯＲ回路の出力である受信フラグ信号
が“１”とされる。
【００６８】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
【００６９】本発明の第１の効果は、複数の演算ユニッ
トを搭載したＬＳＩチップの信号ピン本数を削減するこ
とができる、ということである。
【００７０】その理由は、本発明においては、ホストプ
ロセッサとのインタフェース回路内の複数の送信バッフ
ァや受信バッファの状態を示す送信フラグと受信フラグ
をまとめて、１本だけ外部ピンとして出力し、詳細なフ
ラグは、レジスタとしてホストプロセッサから参照する
構成としたためである。
【００７１】本発明の第２の効果は、ホストプロセッサ
とサブプロセッサの接続形態と、データのアクセスを簡
易化する、ということである。
【００７２】その理由は、本発明は、従来のインタフェ
ースとほぼ同等の接続形態に従って適用され、アクセス
時に、送信バッファを読み出すのと同じ方法で、送信フ
ラグや受信フラグを読み出す構成としたためである。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例におけるホストプロセッサと
サブプロセッサＬＳＩ間の接続形態を示す図である。
【図３】本発明の一実施例におけるホストプロセッサと
サブプロセッサＬＳＩ間の接続形態を示す図である。
【図４】本発明の一実施例におけるサブプロセッサから
ホストプロセッサＬＳＩのデータの読み出し時の動作を
説明するためのタイミング波形図である。
【図５】本発明の一実施例におけるサブプロセッサから
ホストプロセッサＬＳＩのデータの書き込み時の動作を
説明するためのタイミング波形図である。
【図６】本発明の別の一実施例の構成を示す図である。
【図７】本発明の別の一実施例におけるサブプロセッサ
からホストプロセッサＬＳＩのデータの書き込み時の動
作を説明するためのタイミング波形図である。
【図８】従来のサブプロセッサ内の通信インタフェース
回路、及びホストプロセッサとの接続形態を示す図であ
る。
【符号の説明】
１ａ、１ｂ 演算ユニット ２ａ、２ｂ 送信バッファ ３a、３ｂ 受信バッファ ４ａ、４ｂ 送信フラグ ５ａ、５ｂ 受信フラグ ６ 選択器 ７ デコーダ ８ ＯＲ回路 ９ ＡＮＤ回路 ９´ ＯＲ回路 １０ 送信ドライバ（出力バッファ） １１ 受信ドライバ（入力バッファ） ２０、２０ａ、２０ｂ サブプロセッサＬＳＩ ２１ ホストプロセッサ ２２ デコーダ ３０ａ、３０ｂ サブプロセッサＬＳＩ ３１ａ、３１ｂ 演算ユニット ３２ａ、３２ｂ 送信バッファ ３３ａ、３３ｂ 受信バッファ ３４ａ、３４ｂ 送信フラグ ３５ａ、３５ｂ 受信フラグ ３６ａ、３６ｂ 送信ドライバ ３７ａ、３７ｂ 受信ドライバ ４０ ホストプロセッサ ４１ デコーダ １００、２０１ データバス １０１、２００ アドレスバス １０２、２０３ 読み出し信号 １０３ 書き込み信号 １０４ 送信フラグ信号 １０５ 受信フラグ信号 １０５´ 受信フラグ信号 １０６、１０６ａ、１０６ｂ、２０５ａ、２０５ｂ チ
ップ選択信号 ２０４ フラグ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 15/78 ５１０Ａ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】複数の演算ユニットを備えた集積回路装置
    において、 前記複数の演算ユニットが、それぞれ、前記各演算ユニ
    ット対応して設けられる送信バッファを介して、前記集
    積回路装置外のプロセッサにデータを送信し、 前記各送信バッファにデータがあるか否かを示す送信フ
    ラグを互いに異なるビット位置に割り当てたレジスタ群
    を備え、 前記レジスタ群を前記集積回路装置外の前記プロセッサ
    から同時に参照可能とする手段を備えたことを特徴とす
    るプロセッサ間通信インタフェース回路。
  2. 【請求項２】複数の演算ユニットを備えた集積回路装置
    において、 前記複数の演算ユニットが、それぞれ、前記各演算ユニ
    ット対応して設けられる受信バッファを介して、前記集
    積回路装置外のプロセッサからのデータを受信し、 前記各受信バッファが空であるか否かを示す受信フラグ
    をそれぞれ互いに異なるビット位置に割り当てたレジス
    タ群を備え、 前記レジスタ群を前記集積回路装置外の前記プロセッサ
    から同時に参照可能とする手段を備えたことを特徴とす
    るプロセッサ間通信インタフェース回路。
  3. 【請求項３】前記レジスタ群の各要素の値の論理和出力
    を外部に出力する外部端子を備えたことを特徴とする請
    求項１記載のプロセッサ間通信インタフェース回路。
  4. 【請求項４】前記レジスタ群の各要素の値の論理積出力
    を外部に出力する外部端子を備えたことを特徴とする請
    求項２記載のプロセッサ間通信インタフェース回路。
  5. 【請求項５】複数の内部回路ユニットにそれぞれ対応し
    て設けられる複数の送信バッファと、 前記複数の送信バッファの状態をそれぞれ示す複数の送
    信フラグを予め定められたビット位置に格納する送信フ
    ラグレジスタと、を備え、 前記複数の送信バッファからの出力と、前記送信フラグ
    レジスタの出力とを入力し、これらのいずれか一つを選
    択信号に基づき選択出力するセレクタと、 を備え、前記セレクタの出力が出力バッファを介してデ
    ータ端子から出力される、ことを特徴とする半導体集積
    回路装置。
  6. 【請求項６】前記送信フラグレジスタの複数の送信フラ
    グの値を入力し、前記複数の送信フラグのうちの少なく
    とも一つが送信データ有りを示しているか、それ以外の
    状態であるかを２値で示す送信フラグ信号を外部端子か
    ら出力する手段を備えたことを特徴とする請求項５記載
    の半導体集積回路装置。
  7. 【請求項７】複数の内部回路ユニットにそれぞれ対応し
    て設けられる複数の送信バッファと、 前記複数の送信バッファの状態をそれぞれ示す複数の送
    信フラグを予め定められたビット位置に格納する送信フ
    ラグレジスタと、 前記複数の内部回路ユニットにそれぞれ対応して設けら
    れる複数の受信バッファと、 前記複数の受信バッファの状態をそれぞれ示す受信フラ
    グを予め定められたビット位置に格納する受信フラグレ
    ジスタと、 前記複数の送信バッファからの出力と、前記送信フラグ
    レジスタの出力と、前記受信フラグレジスタの出力とを
    入力し、これらのいずれか一を選択信号に基づき選択出
    力するセレクタと、 を備え、前記セレクタの出力が出力バッファを介してデ
    ータ端子から出力される、ことを特徴とする半導体集積
    回路装置。
  8. 【請求項８】前記送信フラグレジスタの複数の送信フラ
    グの値を入力し、前記複数の送信フラグのうちの少なく
    とも一つが送信データ有りを示しているか、それ以外の
    状態であるかを２値で示す送信フラグ信号を第１の外部
    端子から出力する手段と、 前記受信フラグレジスタの複数の受信フラグの値を入力
    し、前記複数の受信フラグが全て空状態であるか、それ
    以外の状態であるかを２値で示す受信フラグ信号を第２
    の外部端子から出力する手段と、を備えたことを特徴と
    する請求項７記載の半導体集積回路装置。
  9. 【請求項９】前記内部回路ユニットが演算ユニットより
    なることを特徴とする請求項７又は８記載の半導体集積
    回路装置。
  10. 【請求項１０】アドレスバスから送出されるアドレス信
    号を入力してデコードするデコーダを備え、 データ書き込み時には、前記アドレス信号で指定された
    受信バッファを活性化するとともに、前記送信バッフ
    ァ、前記送信フラグレジスタ、前記受信フラグレジスタ
    の値の読み出しの際に、前記アドレス信号にて、前記送
    信バッファ、前記送信フラグレジスタ、前記受信フラグ
    レジスタに割り当てられたアドレスを指定し、前記アド
    レス信号をデコードする前記デコーダでデコードされた
    信号を前記選択信号として入力する前記セレクタを介し
    て選択された出力が、前記データ端子から出力される、
    ことを特徴とする請求項７記載の半導体集積回路装置。
  11. 【請求項１１】複数の演算ユニットにそれぞれ対応して
    設けられる複数の送信バッファと、 前記複数の送信バッファの状態をそれぞれ示す複数の送
    信フラグを予め定められたビット位置に格納する送信フ
    ラグレジスタと、 前記複数の演算ユニットにそれぞれ対応して設けられる
    複数の受信バッファと、 前記複数の受信バッファの状態をそれぞれ示す複数の受
    信フラグを予め定められたビット位置に格納する受信フ
    ラグレジスタと、 前記複数の送信バッファからの出力と、前記送信フラグ
    レジスタの出力と、前記受信フラグレジスタの出力を選
    択信号に基づき選択出力し、出力バッファを介してデー
    タバスに出力するセレクタと、 前記送信フラグレジスタの複数の送信フラグの値を入力
    し、前記複数の送信フラグのうちの少なくとも一つが送
    信データ有りを示しているか、それ以外の状態であるか
    を２値で示す送信フラグ信号を第１の外部端子から出力
    する手段と、 前記受信フラグレジスタの複数の受信フラグの値を入力
    し、前記複数の受信フラグが全て空状態であるか、それ
    以外の状態であるかを２値で示す受信フラグ信号を第２
    の外部端子から出力する手段と、 アドレスバスから送出されるアドレス信号を入力してデ
    コードするデコーダと、を備え、 データ書き込み時には、前記アドレス信号で指定され前
    記デコーダからのデコード信号で選択された受信バッフ
    ァに対して前記データバスからのデータを書き込み、 前記送信バッファ、前記送信フラグレジスタ、前記受信
    フラグレジスタの値の読み出しの際に、前記アドレス信
    号にて、前記送信バッファ、前記送信フラグレジスタ、
    前記受信フラグレジスタに割り当てられたアドレスを指
    定し、前記デコーダでデコードされた信号を前記選択信
    号として入力する前記セレクタを介して、前記送信バッ
    ファ、前記送信フラグレジスタ、前記受信フラグレジス
    タのいずれかが前記データバスに選択出力される、こと
    を特徴とする半導体集積回路装置。
  12. 【請求項１２】請求項１１記載の半導体集積回路装置を
    一又は複数備え、前記半導体集積回路装置と通信するホ
    ストプロセッサ装置を備え、 前記ホストプロセッサ装置からアドレスバスに出力され
    る信号を入力してデコードし、選択された半導体集積回
    路装置を活性化させるチップ選択信号を出力するデコー
    ダ装置を備え、 前記ホストプロセッサ装置が、前記半導体集積回路装置
    の前記第１の外部端子からの前記送信フラグ信号が送信
    データ有りを示していることを検出した際、 前記送信フラグレジスタのアドレスを指定して前記送信
    フラグレジスタのデータを前記データバスから読み出
    し、 前記送信フラグレジスタから送信有りの送信バッファを
    特定し、前記特定された送信バッファのアドレスを前記
    アドレスバスに出力して、前記送信バッファのデータを
    読み出す、ことを特徴とするプロセッサ・システム。
  13. 【請求項１３】前記ホストプロセッサ装置が前記半導体
    集積回路装置への書き込みアクセス時、前記ホストプロ
    セッサ装置が前記半導体集積回路装置の前記第２の外部
    端子からの受信フラグ信号が、前記複数の受信バッファ
    が全て空であることを示していることを検出した際、前
    記複数の受信バッファの任意のバッファをアドレスバス
    で指定して前記データバスからデータを書き込む、こと
    を特徴とする請求項１２記載のプロセッサ・システム。
  14. 【請求項１４】前記ホストプロセッサ装置が前記半導体
    集積回路装置への書き込みアクセス時、前記ホストプロ
    セッサ装置が、前記半導体集積回路装置の前記第２の外
    部端子からの受信フラグ信号が、前記複数の受信バッフ
    ァが全て空であることを示していない場合、前記受信フ
    ラグレジスタのアドレスを指定して前記受信フラグレジ
    スタのデータを前記データバスから読み出し、前記受信
    フラグレジスタから空の受信バッファを特定し、前記特
    定された受信バッファのアドレスを前記アドレスバスに
    出力して、前記受信バッファに対して前記データバスを
    介してデータを書き込み、ことを特徴とする請求項１２
    又は１３記載のプロセッサ・システム。
  15. 【請求項１５】前記レジスタ群の各要素の値の論理和出
    力を外部に出力する外部端子を備えたことを特徴とする
    請求項２記載のプロセッサ間通信インタフェース回路。
  16. 【請求項１６】前記送信フラグレジスタの複数の送信フ
    ラグの値を入力し、前記複数の送信フラグのうちの少な
    くとも一つが送信データ有りを示しているか、それ以外
    の状態であるかを２値で示す送信フラグ信号を第１の外
    部端子から出力する手段と、 前記受信フラグレジスタの複数の受信フラグの値を入力
    し、前記複数の受信フラグの少なくとも一つが空状態で
    あるか、それ以外の状態であるかを２値で示す受信フラ
    グ信号を第２の外部端子から出力する手段と、を備えた
    ことを特徴とする請求項７記載の半導体集積回路装置。
  17. 【請求項１７】複数の演算ユニットにそれぞれ対応して
    設けられる複数の送信バッファと、 前記複数の送信バッファの状態をそれぞれ示す複数の送
    信フラグを予め定められたビット位置に格納する送信フ
    ラグレジスタと、 前記複数の演算ユニットにそれぞれ対応して設けられる
    複数の受信バッファと、 前記複数の受信バッファの状態をそれぞれ示す複数の受
    信フラグを予め定められたビット位置に格納する受信フ
    ラグレジスタと、 前記複数の送信バッファからの出力と、前記送信フラグ
    レジスタの出力と、前記受信フラグレジスタの出力を選
    択信号に基づき選択出力し、出力バッファを介してデー
    タバスに出力するセレクタと、 前記送信フラグレジスタの複数の送信フラグの値を入力
    し、前記複数の送信フラグのうちの少なくとも一つが送
    信データ有りを示しているか、それ以外の状態であるか
    を２値で示す送信フラグ信号を第１の外部端子から出力
    する手段と、 前記受信フラグレジスタの複数の受信フラグの値を入力
    し、前記複数の受信フラグの少なくとも一つが空状態で
    あるか、それ以外の状態であるかを２値で示す受信フラ
    グ信号を第２の外部端子から出力する手段と、 アドレスバスから送出されるアドレス信号を入力してデ
    コードするデコーダと、を備え、 データ書き込み時には、前記アドレス信号で指定され前
    記デコーダからのデコード信号で選択された受信バッフ
    ァに対して前記データバスからのデータを書き込み、 前記送信バッファ、前記送信フラグレジスタ、前記受信
    フラグレジスタの値の読み出しの際に、前記アドレス信
    号にて、前記送信バッファ、前記送信フラグレジスタ、
    前記受信フラグレジスタに割り当てられたアドレスを指
    定し、前記デコーダでデコードされた信号を前記選択信
    号として入力する前記セレクタを介して、前記送信バッ
    ファ、前記送信フラグレジスタ、前記受信フラグレジス
    タのいずれかが前記データバスに選択出力される、こと
    を特徴とする半導体集積回路装置。
  18. 【請求項１８】請求項１７記載の半導体集積回路装置を
    一又は複数備え、前記半導体集積回路装置と通信するホ
    ストプロセッサ装置を備え、 前記ホストプロセッサ装置からアドレスバスに出力され
    る信号を入力してデコードし、選択された半導体集積回
    路装置を活性化させるチップ選択信号を出力するデコー
    ダ装置を備え、 前記ホストプロセッサ装置が、前記半導体集積回路装置
    の前記第１の外部端子からの前記送信フラグ信号が送信
    データ有りを示していることを検出した際、 前記送信フラグレジスタのアドレスを指定して前記送信
    フラグレジスタのデータを前記データバスから読み出
    し、 前記送信フラグレジスタから送信有りの送信バッファを
    特定し、前記特定された送信バッファのアドレスを前記
    アドレスバスに出力して、前記送信バッファのデータを
    読み出す、ことを特徴とするプロセッサ・システム。
  19. 【請求項１９】前記ホストプロセッサ装置が前記半導体
    集積回路装置への書き込みアクセス時、前記ホストプロ
    セッサ装置が、前記半導体集積回路装置の前記第２の外
    部端子からの受信フラグ信号が、前記複数の受信バッフ
    ァの少なくとも一つが空であることを示している場合、
    前記受信フラグレジスタのアドレスを指定して前記受信
    フラグレジスタのデータを前記データバスから読み出
    し、前記受信フラグレジスタから空の受信バッファを特
    定し、前記特定された受信バッファのアドレスを前記ア
    ドレスバスに出力して、前記受信バッファに対して前記
    データバスを介してデータを書き込み、ことを特徴とす
    る請求項１８記載のプロセッサ・システム。
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KR10-2000-0077054A KR100379293B1 (ko) 1999-12-17 2000-12-15 프로세서 사이의 통신 인터페이스와 반도체 집적 회로 장치
DE10062635A DE10062635A1 (de) 1999-12-17 2000-12-15 Übertragungsschnittstelle zwischen Prozessoren und einer integrierten Halbleiter-Schaltkreisvorrichtung

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008508793A (ja) * 2004-07-30 2008-03-21 フィッシャー−ローズマウント システムズ， インコーポレイテッド メッセージ受信中における送信を防止するシステム及び方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005009874B4 (de) * 2005-03-01 2010-04-15 Infineon Technologies Ag Verfahren zur Signalisierung eines Zustandes oder Ereignisses

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4393464A (en) * 1980-12-12 1983-07-12 Ncr Corporation Chip topography for integrated circuit communication controller
US5055717A (en) * 1986-05-30 1991-10-08 Texas Instruments Incorporated Data selector circuit and method of selecting format of data output from plural registers
US5010477A (en) * 1986-10-17 1991-04-23 Hitachi, Ltd. Method and apparatus for transferring vector data between parallel processing system with registers & logic for inter-processor data communication independents of processing operations
JP3359393B2 (ja) * 1993-10-07 2002-12-24 富士通株式会社 図形データ並列処理表示装置
JP3579461B2 (ja) * 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
JP3560662B2 (ja) * 1994-12-06 2004-09-02 富士通株式会社 並列プロセッサ装置
US5826095A (en) * 1996-08-27 1998-10-20 Hewlett-Packard Company Method and apparatus for maintaining the order of data items processed by parallel processors
JP3808623B2 (ja) * 1998-04-27 2006-08-16 株式会社東芝 データ入出力回路、半導体記憶装置および情報処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008508793A (ja) * 2004-07-30 2008-03-21 フィッシャー−ローズマウント システムズ， インコーポレイテッド メッセージ受信中における送信を防止するシステム及び方法

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