JP2001168716A - 電流ドレインを最小限に抑えた切換電流ｄ／ａ変換器 - Google Patents
電流ドレインを最小限に抑えた切換電流ｄ／ａ変換器Info
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- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 安定した性能を得ながら、電流ドレインを最
小限に抑える高速D/A変換器を提供する。 【解決手段】 デジタル−アナログ変換器は、オンおよ
びオフにすることができ、関連の分路負荷と共通電流バ
スとの間に切換可能な関連スイッチに結合される複数の
電流源を備える。バッファ段が合算された電流を電流バ
スから入力し、合算電流に比例するアナログ信号を出力
する。デジタル入力信号の個々のビットに対応する制御
信号が、個々の電流源に印加され、電流源をオフおよび
オンにする。これもデジタル入力信号のビットに対応す
る他の制御信号が、個々の電流源に関連するスイッチに
印加され、関連電流源がオンになった後で所定の時間的
期間をおいて関連分路負荷と共通電流バスとの間でスイ
ッチを切り換える。
小限に抑える高速D/A変換器を提供する。 【解決手段】 デジタル−アナログ変換器は、オンおよ
びオフにすることができ、関連の分路負荷と共通電流バ
スとの間に切換可能な関連スイッチに結合される複数の
電流源を備える。バッファ段が合算された電流を電流バ
スから入力し、合算電流に比例するアナログ信号を出力
する。デジタル入力信号の個々のビットに対応する制御
信号が、個々の電流源に印加され、電流源をオフおよび
オンにする。これもデジタル入力信号のビットに対応す
る他の制御信号が、個々の電流源に関連するスイッチに
印加され、関連電流源がオンになった後で所定の時間的
期間をおいて関連分路負荷と共通電流バスとの間でスイ
ッチを切り換える。
Description
【０００１】
【産業上の利用分野】本発明は、一般にデータ変換に関
し、さらに詳しくは、デジタル−アナログ（D/A）変換
器に関する。
し、さらに詳しくは、デジタル−アナログ（D/A）変換
器に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】信号
をデジタル形式からアナログ形式に変換する周知のデジ
タル−アナログ（D/A）変換器は多様に存在する。D/A変
換器の一種に、デジタル入力信号値により制御される電
流源を利用する電流D/A変換器がある。電流源が合算さ
れ、その後でアナログの等価値に変換される。電流D/A
変換器は、抵抗を利用して、電流源により与えられる合
算された電流を電圧に変換する。
をデジタル形式からアナログ形式に変換する周知のデジ
タル−アナログ（D/A）変換器は多様に存在する。D/A変
換器の一種に、デジタル入力信号値により制御される電
流源を利用する電流D/A変換器がある。電流源が合算さ
れ、その後でアナログの等価値に変換される。電流D/A
変換器は、抵抗を利用して、電流源により与えられる合
算された電流を電圧に変換する。
【０００３】各電流源は、所定の値の電流を提供するよ
う構築することができる。ある形態においては、各電流
源が異なる量の電流を提供し、各値はバイナリ２の倍数
である。このような変換器を、一般にバイナリ重み付け
されていると言う。別の形態においては、各電流源を同
量の電流を提供するよう構築し、この場合のD/A変換器
を単調変換器（monotonic converter）と呼ぶ。単調変
換器は、同じ量の解像度を実現するために、バイナリ重
み付け変換器よりも多くの電流源を必要とする。通常、
解像度要件が高くなると、単調変換器は２N個の等価値
電流源を有するのに対し、バイナリ重み付け変換器に関
してはＮ個の電流源でよい。
う構築することができる。ある形態においては、各電流
源が異なる量の電流を提供し、各値はバイナリ２の倍数
である。このような変換器を、一般にバイナリ重み付け
されていると言う。別の形態においては、各電流源を同
量の電流を提供するよう構築し、この場合のD/A変換器
を単調変換器（monotonic converter）と呼ぶ。単調変
換器は、同じ量の解像度を実現するために、バイナリ重
み付け変換器よりも多くの電流源を必要とする。通常、
解像度要件が高くなると、単調変換器は２N個の等価値
電流源を有するのに対し、バイナリ重み付け変換器に関
してはＮ個の電流源でよい。
【０００４】図１は、たとえば携帯無線通信装置で通常
用いられる従来技術による４ビットのバイナリ重み付け
変換器の一例である。この種の高速切換電流D/A変換器
は、携帯通信システムならびに他の種類のシステムにお
いてますます普及しつつある。高速切換を行うために、
この切換電流変換器は、電流源からの電流が必要とされ
ない場合は分路負荷に、または所望のアナログ出力電圧
を生成するバッファ負荷のいずれかに電流を切り換える
という原則に則り動作する。この構造は高速を生むが、
負荷分路を通る電流が無駄になり、これは、たとえば携
帯通信装置などバッテリで電力を供給する装置において
は望ましくない。
用いられる従来技術による４ビットのバイナリ重み付け
変換器の一例である。この種の高速切換電流D/A変換器
は、携帯通信システムならびに他の種類のシステムにお
いてますます普及しつつある。高速切換を行うために、
この切換電流変換器は、電流源からの電流が必要とされ
ない場合は分路負荷に、または所望のアナログ出力電圧
を生成するバッファ負荷のいずれかに電流を切り換える
という原則に則り動作する。この構造は高速を生むが、
負荷分路を通る電流が無駄になり、これは、たとえば携
帯通信装置などバッテリで電力を供給する装置において
は望ましくない。
【０００５】従って、安定した性能を提供しながら、電
流ドレインを最小限に抑える高速D/A変換器が必要であ
る。また、最小限のコストを追加して構築することので
きる改善されたD/A変換器を提供することが望ましい。
流ドレインを最小限に抑える高速D/A変換器が必要であ
る。また、最小限のコストを追加して構築することので
きる改善されたD/A変換器を提供することが望ましい。
【０００６】
【実施例】本発明は、安定した性能を提供しながら電流
ドレインを最小限に抑える改善されたD/A変換器を提供
する。これは、最小限のコストを追加して構築される比
較的簡単な追加の論理制御回路構成を通じて実現され
る。その結果、本発明は、個人用通信装置および高速D/
A変換器を必要とする他のデジタル装置で用いるのに適
した電流ドレインの低い高速のD/A変換器を提供する。
ドレインを最小限に抑える改善されたD/A変換器を提供
する。これは、最小限のコストを追加して構築される比
較的簡単な追加の論理制御回路構成を通じて実現され
る。その結果、本発明は、個人用通信装置および高速D/
A変換器を必要とする他のデジタル装置で用いるのに適
した電流ドレインの低い高速のD/A変換器を提供する。
【０００７】本明細書は、新規と見なされる本発明の特
徴を定義する請求項を結論とするが、以下の説明を添付
の図面と共に考察することによって本発明がより良く理
解頂けると信ずる。なお、図面では同様の参照番号が引
き続き用いられる。無線電話は、当技術では周知の、無
線周波数範囲の電磁波を利用して情報を通信する装置で
ある。携帯通信装置の無線電話部分は、好ましくは、個
人通信または個人計算のためのセルラ無線電話である
が、コードレス無線電話または個人通信サービス（PC
S：personal communication service）無線電話でもよ
い。無線電話部分は、デジタル通信規準に従って構築さ
れる。無線電話部分は、一般に、無線周波数（RF）トラ
ンシーバ，コントローラ，アンテナ，バッテリ，RFフロ
ント・エンド，信号プロセッサおよびD/A変換器を具備
する。無線電話内に、あるいはさらには、携帯セルラ電
話，双方向無線機またはページャなどの選択的無線受信
機に内蔵される電子部分は、当技術では周知であり、本
発明に組み込むことができる。
徴を定義する請求項を結論とするが、以下の説明を添付
の図面と共に考察することによって本発明がより良く理
解頂けると信ずる。なお、図面では同様の参照番号が引
き続き用いられる。無線電話は、当技術では周知の、無
線周波数範囲の電磁波を利用して情報を通信する装置で
ある。携帯通信装置の無線電話部分は、好ましくは、個
人通信または個人計算のためのセルラ無線電話である
が、コードレス無線電話または個人通信サービス（PC
S：personal communication service）無線電話でもよ
い。無線電話部分は、デジタル通信規準に従って構築さ
れる。無線電話部分は、一般に、無線周波数（RF）トラ
ンシーバ，コントローラ，アンテナ，バッテリ，RFフロ
ント・エンド，信号プロセッサおよびD/A変換器を具備
する。無線電話内に、あるいはさらには、携帯セルラ電
話，双方向無線機またはページャなどの選択的無線受信
機に内蔵される電子部分は、当技術では周知であり、本
発明に組み込むことができる。
【０００８】図１に、従来技術による切換電流デジタル
−アナログ（D/A）変換器の例を示す。図示される例は
４ビットのバイナリ重み付けD/A変換器であり、各電流
源（Ｉ，2I，3I，4I）は先行する電流源の２倍の電流を
提供する。電流源は、動作中は常にオンである。切換電
流変換器は、電流源が必要とされない場合は、各電流源
からの電流を分路負荷（R1，R2，R3，R4）に、あるいは
他の電流源と合算され、所望のアナログ出力電圧を生成
するバッファ負荷に印加される電流を切り換えるという
原則に則り動作する。
−アナログ（D/A）変換器の例を示す。図示される例は
４ビットのバイナリ重み付けD/A変換器であり、各電流
源（Ｉ，2I，3I，4I）は先行する電流源の２倍の電流を
提供する。電流源は、動作中は常にオンである。切換電
流変換器は、電流源が必要とされない場合は、各電流源
からの電流を分路負荷（R1，R2，R3，R4）に、あるいは
他の電流源と合算され、所望のアナログ出力電圧を生成
するバッファ負荷に印加される電流を切り換えるという
原則に則り動作する。
【０００９】制御論理ブロックは、Ｎビットのデジタル
入力信号を受信するデジタル・データ入力を有する。た
だし、Ｎは整数である。Ｎビットは、対応するアナログ
値に変換されることが望ましいデジタル入力信号のビッ
トを表す。当技術では、種々の構造の制御論理ブロック
が知られる。制御論理ブロックは、制御信号を、接続さ
れる各電流源（Ｉ，2I，3I，4I）に結合される制御スイ
ッチ（S1，S2，S3，S4）に印加する。この場合はＮ＝４
であり、ＮビットがＮ個の電流源を制御する。このとき
各電流源は、それぞれ、Ｉ，2I，4I，8Iの電流を提供す
る。
入力信号を受信するデジタル・データ入力を有する。た
だし、Ｎは整数である。Ｎビットは、対応するアナログ
値に変換されることが望ましいデジタル入力信号のビッ
トを表す。当技術では、種々の構造の制御論理ブロック
が知られる。制御論理ブロックは、制御信号を、接続さ
れる各電流源（Ｉ，2I，3I，4I）に結合される制御スイ
ッチ（S1，S2，S3，S4）に印加する。この場合はＮ＝４
であり、ＮビットがＮ個の電流源を制御する。このとき
各電流源は、それぞれ、Ｉ，2I，4I，8Iの電流を提供す
る。
【００１０】各電流源の入力は電源端子に接続され、電
源を受け取る。各電流源の出力は、制御信号に応答する
各関連スイッチに接続される。このスイッチは、接続す
る分路負荷または共通の電流バスのいずれかに交互に接
続することができる。共通電流バスは、バッファ段に結
合される。
源を受け取る。各電流源の出力は、制御信号に応答する
各関連スイッチに接続される。このスイッチは、接続す
る分路負荷または共通の電流バスのいずれかに交互に接
続することができる。共通電流バスは、バッファ段に結
合される。
【００１１】バッファ段は、当技術では周知の如く、入
力抵抗を介して共通電流バスに接続される第１のまたは
負の入力を有する演算増幅器を備える。演算増幅器の第
２または正の入力は、好ましくは接地であるアナログ基
準電圧端子に接続される。演算増幅器の出力は、アナロ
グ出力電圧を提供する。帰還抵抗は、演算増幅器の負の
入力に接続される第１端子と、演算増幅器の出力に接続
される第２端子とを有する。バッファ段の電圧利得は、
抵抗値により制御される。
力抵抗を介して共通電流バスに接続される第１のまたは
負の入力を有する演算増幅器を備える。演算増幅器の第
２または正の入力は、好ましくは接地であるアナログ基
準電圧端子に接続される。演算増幅器の出力は、アナロ
グ出力電圧を提供する。帰還抵抗は、演算増幅器の負の
入力に接続される第１端子と、演算増幅器の出力に接続
される第２端子とを有する。バッファ段の電圧利得は、
抵抗値により制御される。
【００１２】動作中は、デジタル−アナログ変換器は、
合計Ｎビットを有する入力デジタル信号を２Nアナログ
電流値の対応する範囲に変換する。すべての電流源がオ
ンであり、分路負荷またはバッファ段のいずれかを介し
て流出するので、D/A変換器は常に15Iの総電流を引き出
す。Ｎビットのうちの任意の１ビットに関して高倫理で
あると、関連スイッチを切り換えて、各電流源を共通バ
スに接続する。D/A変換器の理解を容易にするために、
制御信号S2，S4に関する高論理で、S1，S3が低論理であ
るとき、10I（2I＋8I）の総電流が共通バスを介してバ
ッファ段に結合する。バッファ段では、この電流が10I
＊RA＊（RB/RA）のアナログ出力電圧に変換される。
合計Ｎビットを有する入力デジタル信号を２Nアナログ
電流値の対応する範囲に変換する。すべての電流源がオ
ンであり、分路負荷またはバッファ段のいずれかを介し
て流出するので、D/A変換器は常に15Iの総電流を引き出
す。Ｎビットのうちの任意の１ビットに関して高倫理で
あると、関連スイッチを切り換えて、各電流源を共通バ
スに接続する。D/A変換器の理解を容易にするために、
制御信号S2，S4に関する高論理で、S1，S3が低論理であ
るとき、10I（2I＋8I）の総電流が共通バスを介してバ
ッファ段に結合する。バッファ段では、この電流が10I
＊RA＊（RB/RA）のアナログ出力電圧に変換される。
【００１３】図２は、以下に述べる例外を除いて、上述
される従来技術によるD/A変換器のすべての機能を内蔵
する本発明の改善されたD/A変換器の好適な実施例を図
示する。ここでも、４つの電流源が図示されるが、本発
明の範囲から逸脱せずに、より多くの電流段を用いるこ
とができることを理解頂きたい。D/A変換器は、通常、
８ビット，１２ビット，１６ビットまたはそれ以上のビ
ットの変換を利用することができる。さらに、本発明は
単調線形D/A変換器においても等しく機能するが、この
場合は２N個の電流源が実質的に等しい電流を供給し、
２N個の切換制御信号および２N個の電流源制御信号によ
り制御される。また、本発明は電流源が異なる値にある
非線形D/A変換器においても等しく機能する。図示され
る形式では、D/A変換器は、４（Ｎ）ビットのデジタル
入力信号により制御される４（Ｎ）個のバイナリ重み付
けされた電流を有する。言い換えると、構築される電流
源とスイッチの数は、変換されるデジタル入力信号のビ
ット数により決まる。これで、はるかに少ない回路構成
で単調変換器と同じ解像度が得られる。
される従来技術によるD/A変換器のすべての機能を内蔵
する本発明の改善されたD/A変換器の好適な実施例を図
示する。ここでも、４つの電流源が図示されるが、本発
明の範囲から逸脱せずに、より多くの電流段を用いるこ
とができることを理解頂きたい。D/A変換器は、通常、
８ビット，１２ビット，１６ビットまたはそれ以上のビ
ットの変換を利用することができる。さらに、本発明は
単調線形D/A変換器においても等しく機能するが、この
場合は２N個の電流源が実質的に等しい電流を供給し、
２N個の切換制御信号および２N個の電流源制御信号によ
り制御される。また、本発明は電流源が異なる値にある
非線形D/A変換器においても等しく機能する。図示され
る形式では、D/A変換器は、４（Ｎ）ビットのデジタル
入力信号により制御される４（Ｎ）個のバイナリ重み付
けされた電流を有する。言い換えると、構築される電流
源とスイッチの数は、変換されるデジタル入力信号のビ
ット数により決まる。これで、はるかに少ない回路構成
で単調変換器と同じ解像度が得られる。
【００１４】従来技術とは対照的に、本発明の電流源は
定電流を供給することはせず、スイッチ制御信号（S1，
S2，S3，S4）から導かれる電流源制御信号（S1’，S
2’，S3’，S4’）によりオンとオフに切り換えられ
る。電流源制御信号は、デジタル入力信号に応答して制
御論理ブロックにより提供される。スイッチ制御信号の
各々は、個々の電流源制御信号と等しいが、所定の時間
的期間だけ遅延される。
定電流を供給することはせず、スイッチ制御信号（S1，
S2，S3，S4）から導かれる電流源制御信号（S1’，S
2’，S3’，S4’）によりオンとオフに切り換えられ
る。電流源制御信号は、デジタル入力信号に応答して制
御論理ブロックにより提供される。スイッチ制御信号の
各々は、個々の電流源制御信号と等しいが、所定の時間
的期間だけ遅延される。
【００１５】図３は、デジタル入力信号（電流源制御信
号S1’〜S4’と等価）が１１１１から００００まで循環
されるグラフを示す（図では、００００で始まる）。図
３の下側部分は、デジタル入力の最初の３サイクル（０
０００，１１１１，１１１０）のためのスイッチ制御信
号（S1〜S4）に関連する電流源制御信号（S1’〜S4’）
のタイミングを示す。すべての電流源制御信号が、同様
の所定の時間的遅延△だけ関連スイッチ制御信号より先
行するので、S1’とS2’のみが図示される。言い換える
と、スイッチ制御信号は、所定の時間的遅延△だけ電流
源制御信号から遅延する。デジタル入力信号がたとえば
S1が高になることを示すと、電流源制御信号S1’が直ち
に高にセットされ、スイッチ制御信号S1は所定の時間的
遅延△後になってはじめて高にセットされる。
号S1’〜S4’と等価）が１１１１から００００まで循環
されるグラフを示す（図では、００００で始まる）。図
３の下側部分は、デジタル入力の最初の３サイクル（０
０００，１１１１，１１１０）のためのスイッチ制御信
号（S1〜S4）に関連する電流源制御信号（S1’〜S4’）
のタイミングを示す。すべての電流源制御信号が、同様
の所定の時間的遅延△だけ関連スイッチ制御信号より先
行するので、S1’とS2’のみが図示される。言い換える
と、スイッチ制御信号は、所定の時間的遅延△だけ電流
源制御信号から遅延する。デジタル入力信号がたとえば
S1が高になることを示すと、電流源制御信号S1’が直ち
に高にセットされ、スイッチ制御信号S1は所定の時間的
遅延△後になってはじめて高にセットされる。
【００１６】動作中は、（図２を再び参照して）、電流
源制御信号S1’が高になると、電流源Ｉがオンになる。
所定の時間的遅延△の後で、信号S1が高になり、スイッ
チS1を分路負荷R1から共通電流バスに切り換える。実際
には、電流源はスイッチが電流をバッファ段に接続する
前に、オンになり定電流に安定することができる。所定
の時間的遅延△は、電流源が必要とする始動時間により
決まり、ナノ秒範囲とすることができる。この遅延は、
出力信号の後の処理に悪影響を及ぼさないように充分に
小さくする。その結果、本発明は電流ドレインを実質的
に削減しながら、従来技術で得られるのと同じ出力の線
形性を提供する。これは、電流源が常にオンにならない
ためである。さらに、デジタル・オーディオなどの用途
においては、たとえば8Iなどの最大の電流源は、ほとん
どオンにはならない。これは、このようにオーディオ・
ボリュームを高くすることはあまり頻繁には起こらない
ためである。これにより、従来技術に比べてはるかに電
流ドレインが削減される。
源制御信号S1’が高になると、電流源Ｉがオンになる。
所定の時間的遅延△の後で、信号S1が高になり、スイッ
チS1を分路負荷R1から共通電流バスに切り換える。実際
には、電流源はスイッチが電流をバッファ段に接続する
前に、オンになり定電流に安定することができる。所定
の時間的遅延△は、電流源が必要とする始動時間により
決まり、ナノ秒範囲とすることができる。この遅延は、
出力信号の後の処理に悪影響を及ぼさないように充分に
小さくする。その結果、本発明は電流ドレインを実質的
に削減しながら、従来技術で得られるのと同じ出力の線
形性を提供する。これは、電流源が常にオンにならない
ためである。さらに、デジタル・オーディオなどの用途
においては、たとえば8Iなどの最大の電流源は、ほとん
どオンにはならない。これは、このようにオーディオ・
ボリュームを高くすることはあまり頻繁には起こらない
ためである。これにより、従来技術に比べてはるかに電
流ドレインが削減される。
【００１７】好適な実施例においては（また図３を参照
して）、関連スイッチがその分路負荷に戻る前に電流源
をオフにする必要はない。従って、対応する電流源とス
イッチ制御信号、たとえばS1，S1’を同時にオフにする
ことができる。また、バッファ段が、電流源の合算され
た電流を電圧に変換するので、バッファ段は所定の出力
電圧範囲内にアナログ出力を供給するための電圧利得を
提供することができる。これは、入力および帰還抵抗の
一方または両方を可変にするか、あるいは、増幅器自身
の利得を変更することで実現される。これも制御論理ブ
ロックにより制御することができる。
して）、関連スイッチがその分路負荷に戻る前に電流源
をオフにする必要はない。従って、対応する電流源とス
イッチ制御信号、たとえばS1，S1’を同時にオフにする
ことができる。また、バッファ段が、電流源の合算され
た電流を電圧に変換するので、バッファ段は所定の出力
電圧範囲内にアナログ出力を供給するための電圧利得を
提供することができる。これは、入力および帰還抵抗の
一方または両方を可変にするか、あるいは、増幅器自身
の利得を変更することで実現される。これも制御論理ブ
ロックにより制御することができる。
【００１８】かくして、本発明により、前述の必要性お
よび利点を完全に満足するデジタル−アナログ変換器が
提供されることは明らかである。本発明は特定の実施例
に関して説明および図示されたが、これら説明的実施例
に本発明を制限する意図はない。たとえば、バッファ段
はオプションであり、必須ではない。バッファ段が用い
られない場合は、出力電圧を共通バスから直接的に得る
ことができ、それを等価のアナログ出力信号として用い
ることができる。さらに、演算増幅器を利用する回路に
加えて他の種類の出力段を用いることもできる。切換要
素として機能する任意の種類の半導体装置を、本明細書
に説明するスイッチのために用いることができる。ま
た、本D/A変換器は、金属酸化物半導体（MOS），バイポ
ーラ，BiMOS，ガリウム・ヒ素などを含む多様な半導体
技術内に実現することができることを理解頂きたい。本
発明の範囲から逸脱せずに変更および変形が可能である
ことは、当業者には認識頂けよう。従って、本発明は添
付の請求項の範囲内のこれらの変形および変更をすべて
包含するものである。
よび利点を完全に満足するデジタル−アナログ変換器が
提供されることは明らかである。本発明は特定の実施例
に関して説明および図示されたが、これら説明的実施例
に本発明を制限する意図はない。たとえば、バッファ段
はオプションであり、必須ではない。バッファ段が用い
られない場合は、出力電圧を共通バスから直接的に得る
ことができ、それを等価のアナログ出力信号として用い
ることができる。さらに、演算増幅器を利用する回路に
加えて他の種類の出力段を用いることもできる。切換要
素として機能する任意の種類の半導体装置を、本明細書
に説明するスイッチのために用いることができる。ま
た、本D/A変換器は、金属酸化物半導体（MOS），バイポ
ーラ，BiMOS，ガリウム・ヒ素などを含む多様な半導体
技術内に実現することができることを理解頂きたい。本
発明の範囲から逸脱せずに変更および変形が可能である
ことは、当業者には認識頂けよう。従って、本発明は添
付の請求項の範囲内のこれらの変形および変更をすべて
包含するものである。
【図１】従来技術によるD/A変換器の簡単な概略図であ
る。
る。
【図２】本発明の好適な実施例による改善されたD/A変
換器の簡単な概略図である。
換器の簡単な概略図である。
【図３】図２のD/A変換器の動作のタイミング図であ
る。
る。
制御論理 デジタル入力 出力 Ｉ，2I，4I，8I 電流源 R1，R2，R3，R4 負荷 S1，S2，S4，S8 スイッチ
Claims (6)
- 【請求項１】 アンテナと、RFフロント・エンドと、無
線周波数（RF）トランシーバと、信号プロセッサと、コ
ントローラと、デジタル入力をアナログ出力信号に変換
するデジタル−アナログ変換器とを備える無線通信装置
であって、前記デジタル−アナログ変換器が：オンおよ
びオフにすることのできる複数の電流源であって、分路
負荷と共通電流バスとの間で切換可能な関連スイッチに
結合される電流源；前記デジタル入力信号の個々のビッ
トに対応する第１群の制御信号であって、前記個々の電
流源に印加されて前記電流源をオフおよびオンにする第
１群の制御信号；およびこれも前記デジタル入力信号の
ビットに対応する第２群の制御信号であって、前記個々
の電流源に関連する前記スイッチに印加されて前記スイ
ッチを関連の分路負荷と前記共通バスとの間で切り換
え、前記第１群の制御信号が前記関連電流源を動作後、
所定の時間的期間をおいて前記スイッチを動作する第２
群の制御信号；によって構成されることを特徴とする無
線通信装置。 - 【請求項２】 前記第２群の制御信号が、前記第１群の
制御信号が前記関連電流源をオンにするよう動作して、
前記電流源に安定する時間を与えた後、所定の時間的期
間をおいて、前記スイッチを前記共通電流バスに接続す
るよう動作することを特徴とする請求項１記載の無線通
信装置。 - 【請求項３】 前記第２群の制御信号が、前記第１群の
制御信号が前記関連電流源をオフにするよう動作するの
と実質的に同時に、前記スイッチを前記共通電流バスか
ら切り離すよう動作することを特徴とする請求項２記載
の無線通信装置。 - 【請求項４】 前記電流源がバイナリ重み付けされた関
係を有する電流を提供することを特徴とする請求項１記
載の無線通信装置。 - 【請求項５】 前記電流バスから合算された電流を入力
し、前記合算電流に比例する前記アナログ信号を出力す
るバッファ段によってさらに構成され、前記バッファ段
が前記合算電流を電圧に変換し、所定の電圧範囲内でア
ナログ出力を供給するために電圧利得を提供することを
特徴とする請求項１記載の無線通信装置。 - 【請求項６】 前記バッファ段が：入力，出力および基
準電圧端子を有する演算増幅器；前記演算増幅器の前記
入力と前記電流バスとの間に結合される入力抵抗；およ
び前記演算増幅器の前記入力と前記出力との間に結合さ
れる帰還抵抗であって、前記帰還抵抗と入力抵抗とが前
記演算増幅器の前記利得を提供するよう選定される帰還
抵抗；を具備することを特徴とする請求項５記載の無線
通信装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43997899A | 1999-11-12 | 1999-11-12 | |
| US439978 | 1999-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168716A true JP2001168716A (ja) | 2001-06-22 |
Family
ID=23746922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000331679A Pending JP2001168716A (ja) | 1999-11-12 | 2000-10-31 | 電流ドレインを最小限に抑えた切換電流ｄ／ａ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001168716A (ja) |
| GB (1) | GB2356303B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010538595A (ja) * | 2007-09-04 | 2010-12-09 | エフォール オイ | 電流を生成するための方法および構造 |
| KR101020244B1 (ko) | 2004-04-19 | 2011-03-07 | 페어차일드코리아반도체 주식회사 | Ｄ／ａ변환 인터페이스 |
| JP2012023540A (ja) * | 2010-07-14 | 2012-02-02 | Asahi Kasei Electronics Co Ltd | マルチビットデルタシグマ変調器及びａｄコンバータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059977A (en) * | 1990-08-03 | 1991-10-22 | Magnavox Government And Industrial Electronics Company | Synchronizing switch arrangement for a digital-to-analog converter to reduce in-band switching transients |
| US5489902A (en) * | 1994-04-28 | 1996-02-06 | Sierra Semiconductor Corporation | Dynamic power saving video DAC |
-
2000
- 2000-10-31 JP JP2000331679A patent/JP2001168716A/ja active Pending
- 2000-11-08 GB GB0027226A patent/GB2356303B/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101020244B1 (ko) | 2004-04-19 | 2011-03-07 | 페어차일드코리아반도체 주식회사 | Ｄ／ａ변환 인터페이스 |
| JP2010538595A (ja) * | 2007-09-04 | 2010-12-09 | エフォール オイ | 電流を生成するための方法および構造 |
| JP2012023540A (ja) * | 2010-07-14 | 2012-02-02 | Asahi Kasei Electronics Co Ltd | マルチビットデルタシグマ変調器及びａｄコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2356303A (en) | 2001-05-16 |
| GB2356303B (en) | 2001-09-26 |
| GB0027226D0 (en) | 2000-12-27 |
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