JP2001168310A - Solid-state image pick-up element and solid-state image pick-up device - Google Patents
Solid-state image pick-up element and solid-state image pick-up deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、固体撮像素子及び
固体撮像装置に関し、より詳しくは、ビデオカメラ、電
子カメラ、画像入力カメラ、スキャナ又はファクシミリ
等に用いられる閾値電圧変調方式のＭＯＳ型イメージセ
ンサを用いた固体撮像素子及び固体撮像装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state image pickup device and a solid-state image pickup device, and more particularly to a threshold voltage modulation type MOS image sensor used for a video camera, an electronic camera, an image input camera, a scanner or a facsimile. The present invention relates to a solid-state imaging device and a solid-state imaging device using the same.
【０００２】[0002]
【従来の技術】ＣＣＤ型イメージセンサやＭＯＳ型イメ
ージセンサなどの半導体イメージセンサは量産性に優れ
ているため、パターンの微細化技術の進展に伴い、ほと
んどの画像入力デバイス装置に適用されている。特に、
近年、ＣＣＤ型イメージセンサと比べて、消費電力が小
さく、かつセンサ素子と周辺回路素子とを同じＣＭＯＳ
技術によって作成できるという利点を生かして、ＭＯＳ
型イメージセンサが見直されている。2. Description of the Related Art Semiconductor image sensors such as CCD type image sensors and MOS type image sensors are excellent in mass productivity, and have been applied to most image input device devices with the development of finer pattern technology. In particular,
In recent years, the power consumption is smaller than that of a CCD image sensor, and the sensor element and the peripheral circuit element are the same CMOS.
With the advantage that it can be created by technology, MOS
Type image sensors are being reviewed.
【０００３】図１０は、このようなＭＯＳ型イメージセ
ンサを示す断面図である。同図に示すように、受光ダイ
オード３１１と光信号検出用ＭＯＳトランジスタ３１２
とが一つの単位画素を形成する。隣接する単位画素を分
離するため、素子分離領域の半導体層２１２上に素子分
離絶縁膜２１４が形成されている。また、光信号検出用
ＭＯＳトランジスタを覆うように遮光膜２２３が形成さ
れ、遮光膜２２３には受光ダイオード３１１の受光部上
に光信号が透過するような受光窓２２４が形成されてい
る。FIG. 10 is a sectional view showing such a MOS type image sensor. As shown in the figure, the light receiving diode 311 and the optical signal detecting MOS transistor 312
Form one unit pixel. An element isolation insulating film 214 is formed on the semiconductor layer 212 in an element isolation region to separate adjacent unit pixels. Further, a light-shielding film 223 is formed so as to cover the optical signal detection MOS transistor, and a light-receiving window 224 through which a light signal is transmitted is formed on the light-receiving portion of the light-receiving diode 311 in the light-shielding film 223.
【０００４】なお、受光ダイオード３１１と光信号検出
用ＭＯＳトランジスタ３１２の形成領域にわたって半導
体層２１２の表層にウエル領域２１５が形成されてい
る。ＭＯＳトランジスタ３１２部分のウエル領域２１５
内にはソース領域２１６とドレイン領域２１７ａとが形
成されている。一方、受光ダイオード３１１部分のウエ
ル領域２１５表層には、ドレイン領域２１７ａと接続し
て一導電型領域２１７が形成され、光発生電荷に対する
埋込構造を形成している。A well region 215 is formed on the surface of the semiconductor layer 212 over a region where the light receiving diode 311 and the MOS transistor 312 for detecting an optical signal are formed. Well region 215 of MOS transistor 312
A source region 216 and a drain region 217a are formed therein. On the other hand, in the surface layer of the well region 215 in the light receiving diode 311 portion, a one conductivity type region 217 is formed so as to be connected to the drain region 217a, thereby forming a buried structure for photo-generated charges.
【０００５】ソース領域２１６にはソース電極２２０が
接続され、一導電型領域２１７、即ちドレイン領域２１
７ａにはドレイン電極２２２が接続されている。さら
に、ソース領域２１６とドレイン領域２１７ａの間のチ
ャネル領域２１５ｃ上にゲート絶縁膜２１８を介してゲ
ート電極２１９が形成されている。ソース領域２１６の
近傍であって、ウエル領域２１５内にはホールポケット
（キャリアポケット）２２５が設けられており、ここに
光発生正孔が蓄積されて光発生正孔の蓄積量に比例して
ＭＯＳトランジスタ３１２の閾値を変化させる。A source electrode 220 is connected to the source region 216, and the one conductivity type region 217, that is, the drain region 21
The drain electrode 222 is connected to 7a. Further, a gate electrode 219 is formed on the channel region 215c between the source region 216 and the drain region 217a with a gate insulating film 218 interposed therebetween. A hole pocket (carrier pocket) 225 is provided in the vicinity of the source region 216 and in the well region 215, in which light-generated holes are accumulated, and a MOS is generated in proportion to the accumulated amount of the light-generated holes. The threshold value of the transistor 312 is changed.
【０００６】このＭＯＳ型イメージセンサの一連の動作
は、初期化期間−蓄積期間−読出期間を経る。初期化期
間に各電極に高い逆電圧を印加して空乏化させ、ホール
ポケット２２５に残る光発生正孔を放出させる。蓄積期
間に光照射により光発生正孔を生じさせてホールポケッ
ト２２５に蓄積させ、読出期間に光発生正孔の蓄積量に
比例した光信号を検出する。[0006] A series of operations of the MOS image sensor passes through an initialization period, an accumulation period, and a readout period. During the initialization period, a high reverse voltage is applied to each electrode to cause depletion, and light-generated holes remaining in the hole pocket 225 are emitted. During the accumulation period, light-generated holes are generated by light irradiation and accumulated in the hole pocket 225, and an optical signal proportional to the accumulated amount of the light-generated holes is detected during the readout period.
【０００７】[0007]
【発明が解決しようとする課題】ところで、上記ＭＯＳ
型イメージセンサにおいては、素子分離絶縁膜２１４と
半導体層２１２との界面には欠陥が生じやすく、その欠
陥に正孔が捕獲されていることが多い。これらの正孔は
初期化期間或いは蓄積期間に放出される。そして、これ
らの正孔は空乏化したｎ型の半導体層２１２を経てｐ型
のウエル領域２１５に注入され、ホールポケット２２５
に蓄積される。このような欠陥から放出されてホールポ
ケット２２５に蓄積された正孔は固定パターン雑音の発
生原因となるという問題がある。By the way, the above MOS
In the type image sensor, a defect is likely to occur at the interface between the element isolation insulating film 214 and the semiconductor layer 212, and holes are trapped in the defect in many cases. These holes are released during the initialization period or the accumulation period. Then, these holes are injected into the p-type well region 215 through the depleted n-type semiconductor layer 212, and the hole pocket 225 is formed.
Is accumulated in There is a problem that holes released from such defects and accumulated in the hole pockets 225 cause generation of fixed pattern noise.
【０００８】本発明は、上記従来技術の問題点に鑑みて
創作されたものであり、素子分離絶縁膜と半導体層との
界面等の欠陥から放出される電荷に基づく固定パターン
雑音を抑制することが可能なＭＯＳ型イメージセンサを
用いた固体撮像素子及びこの固体撮像素子を備えた固体
撮像装置を提供するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and is intended to suppress fixed pattern noise based on charges released from defects such as an interface between an element isolation insulating film and a semiconductor layer. It is intended to provide a solid-state imaging device using a MOS type image sensor capable of performing the above-described operation, and a solid-state imaging device including the solid-state imaging device.
【０００９】[0009]
【課題を解決するための手段】上記課題を解決するた
め、この発明は固体撮像素子に係り、その基本構成とし
て、図２（ａ）に示すように、受光ダイオード１１１と
受光ダイオード１１１に隣接する光信号検出用の絶縁ゲ
ート型電界効果トランジスタ（ＭＯＳトランジスタ）１
１２とを含む単位画素１０１を有し、隣接する単位画素
１０１を分離するように素子分離絶縁膜１４が形成さ
れ、かつ素子分離絶縁膜１４の下面を含み、かつ第１の
半導体層１１及び３１まで達するように第２の半導体層
１２を分離する反対導電型の素子分離領域１３が形成さ
れていることを特徴としている。In order to solve the above-mentioned problems, the present invention relates to a solid-state image pickup device, and as a basic configuration thereof, as shown in FIG. Insulated gate field effect transistor (MOS transistor) 1 for detecting an optical signal
12, the element isolation insulating film 14 is formed so as to separate adjacent unit pixels 101, the lower surface of the element isolation insulating film 14 is included, and the first semiconductor layers 11 and 31 An element isolation region 13 of the opposite conductivity type for isolating the second semiconductor layer 12 so as to reach the second semiconductor layer 12 is formed.
【００１０】また、不純物領域１７又はドレイン領域１
７ｂが素子分離領域１３の近くまで延在するように形成
され、素子分離領域１３の近くで不純物領域１７又はド
レイン領域１７ｂと接続してドレイン電極２２が形成さ
れていることを特徴としている。なお、受光ダイオード
１１１と光信号検出用の絶縁ゲート型電界効果トランジ
スタ（ＭＯＳトランジスタ）１１２とは相互に接続した
ウエル領域１５ａ、１５ｂに形成され、光信号検出用Ｍ
ＯＳトランジスタ１１２のソース領域の周辺部のウエル
領域１５ｂ内に光発生電荷を蓄積する高濃度埋込層（キ
ャリアポケット）２５を有している。Further, the impurity region 17 or the drain region 1
7b is formed so as to extend near the element isolation region 13, and the drain electrode 22 is formed near the element isolation region 13 and connected to the impurity region 17 or the drain region 17b. The light receiving diode 111 and the insulated gate field effect transistor (MOS transistor) 112 for detecting an optical signal are formed in the well regions 15a and 15b connected to each other.
The well region 15b around the source region of the OS transistor 112 has a high-concentration buried layer (carrier pocket) 25 for accumulating photo-generated charges.
【００１１】一般に、絶縁膜と半導体層との界面には準
位が多い。特に、素子分離絶縁膜１４が選択酸化（ＬＯ
ＣＯＳ（LOCal Oxidation of Silicon））により形成さ
れている場合、界面準位に加えてさらに熱歪みによる欠
陥も生じ易い。ドレイン領域１７ａ、１７ｂと素子分離
絶縁膜１４が隣接するような場合、ドレイン領域１７
ａ、１７ｂの端部ではドレイン領域１７ａ、１７ｂのｐ
ｎ接合終端部が表面と接しており、ドレイン領域１７
ａ、１７ｂから横方向に広がる空乏層中に表面準位が含
まれる。このため、リーク電流が生じ易い。上記のよう
に、本願発明では、素子分離絶縁膜１４の下面全体を含
み、かつ第１の半導体層１１及び３１まで達するように
第２の半導体層１２を分離する反対導電型の素子分離領
域１３が形成されている。このため、初期化期間及び蓄
積期間においてｎ型のドレイン領域１７ａ、１７ｂに正
の電圧を印加したときに、ｐ型のウエル領域１５ａ、１
５ｂ或いはｐ型の基板１１から広がる空乏層は素子分離
領域１３の外側周辺部に達するのみで素子分離領域１３
の内部には広がらないため、上記界面の欠陥は上記空乏
層に覆われない。従って、上記界面の欠陥に捕獲された
電荷がその空乏層中に放出されるのを防止することがで
き、このような界面の欠陥に起因する電荷のホールポケ
ット（キャリアポケット）２５への蓄積による固定パタ
ーン雑音を抑制することができる。Generally, there are many levels at the interface between the insulating film and the semiconductor layer. In particular, the element isolation insulating film 14 is selectively oxidized (LO
When formed by COS (LOCal Oxidation of Silicon), defects due to thermal strain are likely to occur in addition to interface states. When the drain regions 17a and 17b and the element isolation insulating film 14 are adjacent to each other,
at the ends of the drain regions 17a and 17b.
The end of the n-junction is in contact with the surface and the drain region 17
The surface levels are contained in the depletion layer extending laterally from a and 17b. Therefore, a leak current is likely to occur. As described above, in the present invention, the opposite conductivity type element isolation region 13 including the entire lower surface of the element isolation insulating film 14 and isolating the second semiconductor layer 12 so as to reach the first semiconductor layers 11 and 31 is provided. Are formed. For this reason, when a positive voltage is applied to the n-type drain regions 17a and 17b during the initialization period and the accumulation period, the p-type well regions 15a and 15a
The depletion layer extending from the 5b or p-type substrate 11 only reaches the outer peripheral portion of the element isolation region 13 and is
, The interface defects are not covered by the depletion layer. Therefore, it is possible to prevent the charge trapped by the interface defect from being released into the depletion layer, and the charge resulting from such interface defect is accumulated in the hole pocket (carrier pocket) 25. Fixed pattern noise can be suppressed.
【００１２】また、ドレイン領域１７ｂの端部、かつ素
子素子分離領域１３の近くにドレイン電極２２が設けら
れている。初期化期間及び蓄積期間においては、ドレイ
ン電極２２が最も高電位になり、かつ基板１１及び基板
１１と接続した素子分離領域１３が最も低電位になる。
即ち、ドレイン電極２２と素子分離領域１３が近いの
で、図５（ｂ）のように、ドレイン電極２２から素子分
離領域１３にかけて急峻なポテンシャル傾斜となる。こ
のポテンシャル傾斜により、たとえドレイン領域１７
ａ、１７ｂの端部でリーク電流が生じたとしてもリーク
電流の基となる電荷が直ちに基板１１側に流れ、ウエル
領域１５ａ、１５ｂの方、従ってホールポケット２５の
方には流れにくくなる。A drain electrode 22 is provided at an end of the drain region 17b and near the element isolation region 13. In the initialization period and the accumulation period, the drain electrode 22 has the highest potential, and the substrate 11 and the element isolation region 13 connected to the substrate 11 have the lowest potential.
That is, since the drain electrode 22 and the element isolation region 13 are close to each other, a steep potential gradient is formed from the drain electrode 22 to the element isolation region 13 as shown in FIG. Due to this potential gradient, even if the drain region 17
Even if a leak current is generated at the ends of a and 17b, the charge that is the basis of the leak current immediately flows to the substrate 11 side, and hardly flows to the well regions 15a and 15b, and thus to the hole pocket 25.
【００１３】これにより、欠陥に起因する電荷のホール
ポケット２５への蓄積による固定パターン雑音をより一
層抑制することができる。なお、ウエル領域等が上記と
逆の導電型の場合、即ち高濃度埋込層がｎ型の場合、高
濃度埋込層はエレクトロンポケット（キャリアポケッ
ト）となり、光発生電子を蓄積することになる。そし
て、初期化期間及び蓄積期間においては、ドレイン電極
が最も低電位になり、かつ基板及び基板と接続した素子
分離領域が最も高電位になる。これにより、たとえドレ
イン領域の端部でリーク電流が生じたとしてもリーク電
流の基となる電荷が直ちに基板１１側に流れ、エレクト
ロンポケットの方には流れにくくなる。As a result, fixed pattern noise due to accumulation of charges in the hole pockets 25 due to defects can be further suppressed. If the well region or the like is of the opposite conductivity type, that is, if the high-concentration buried layer is n-type, the high-concentration buried layer becomes an electron pocket (carrier pocket) and accumulates photogenerated electrons. . In the initialization period and the accumulation period, the drain electrode has the lowest potential, and the substrate and the element isolation region connected to the substrate have the highest potential. As a result, even if a leak current occurs at the end of the drain region, the charge serving as the basis of the leak current immediately flows to the substrate 11 side, and hardly flows to the electron pocket.
【００１４】また、素子分離領域上に、素子分離領域内
にその下面全体が含まれるように素子分離絶縁膜が形成
されているため、上記界面の欠陥に捕獲された電荷がそ
の空乏層中に放出されるのを防止することができ、この
ような界面の欠陥に起因する電荷のエレクトロンポケッ
トへの蓄積による固定パターン雑音を抑制することがで
きる。Since the element isolation insulating film is formed on the element isolation region so that the entire lower surface is included in the element isolation region, the electric charge trapped by the defect at the interface is stored in the depletion layer. Emission can be prevented, and fixed pattern noise due to accumulation of charges in electron pockets due to such interface defects can be suppressed.
【００１５】[0015]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。図１は、本発明の実
施の形態に係るＭＯＳ型イメージセンサの単位画素内に
おける素子レイアウトについて示す平面図である。図１
に示すように、単位画素１０１内に、受光ダイオード１
１１と光信号検出用ＭＯＳトランジスタ１１２とが隣接
して設けられている。ＭＯＳトランジスタ１１２とし
て、低濃度ドレイン構造（ＬＤＤ構造）を有するｎチャ
ネルＭＯＳ（ｎＭＯＳ）を用いている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a plan view showing an element layout in a unit pixel of a MOS image sensor according to an embodiment of the present invention. FIG.
As shown in FIG.
11 and an optical signal detection MOS transistor 112 are provided adjacent to each other. As the MOS transistor 112, an n-channel MOS (nMOS) having a low concentration drain structure (LDD structure) is used.
【００１６】これら受光ダイオード１１１とＭＯＳトラ
ンジスタ１１２は、それぞれ異なるウエル領域、即ち第
１のウエル領域１５ａと第２のウエル領域１５ｂに形成
され、それらのウエル領域１５ａ、１５ｂは互いに接続
されている。受光ダイオード１１１の部分の第１のウエ
ル領域１５ａは光照射による電荷の発生領域の一部を構
成している。ＭＯＳトランジスタ１１２の部分の第２の
ウエル領域１５ｂはこの領域１５ｂに付与するポテンシ
ャルによってチャネルの閾値電圧を変化させることがで
きるゲート領域を構成している。The light receiving diode 111 and the MOS transistor 112 are formed in different well regions, that is, a first well region 15a and a second well region 15b, and the well regions 15a and 15b are connected to each other. The first well region 15a in the portion of the light receiving diode 111 forms a part of a charge generation region by light irradiation. The second well region 15b in the portion of the MOS transistor 112 forms a gate region in which the threshold voltage of the channel can be changed by the potential applied to this region 15b.
【００１７】ＭＯＳトランジスタ１１２の部分は低濃度
ドレイン（ＬＤＤ）構造を有している。ドレイン領域１
７ａ、１７ｂはリング状のゲート電極１９の外周部を取
り囲むように形成され、ソース領域１６ａ、１６ｂはリ
ング状のゲート電極１９の内周に囲まれるように形成さ
れている。低濃度のドレイン領域１７ａが延在して低濃
度のドレイン領域１７ａとほぼ同じ不純物濃度を有する
受光ダイオード１１１の不純物領域１７が形成されてい
る。即ち、不純物領域１７と低濃度のドレイン領域１７
ａとは互いに接続した第１及び第２のウエル領域１５
ａ，１５ｂの表層に大部分の領域がかかるように一体的
に形成されている。また、不純物領域１７と低濃度のド
レイン領域１７ａの外側周辺部には受光部を避けて低濃
度ドレイン領域１７ａに接続するようにコンタクト層と
しての高濃度のドレイン領域１７ｂが形成されている。The portion of the MOS transistor 112 has a low concentration drain (LDD) structure. Drain region 1
7a and 17b are formed so as to surround the outer periphery of the ring-shaped gate electrode 19, and the source regions 16a and 16b are formed so as to be surrounded by the inner periphery of the ring-shaped gate electrode 19. The low-concentration drain region 17a extends to form the impurity region 17 of the light-receiving diode 111 having substantially the same impurity concentration as the low-concentration drain region 17a. That is, the impurity region 17 and the low concentration drain region 17
a is the first and second well regions 15 connected to each other
a, 15b are formed integrally so as to cover most of the area on the surface layer. Further, a high-concentration drain region 17b as a contact layer is formed around the outer periphery of the impurity region 17 and the low-concentration drain region 17a so as to connect to the low-concentration drain region 17a while avoiding the light receiving portion.
【００１８】さらに、このＭＯＳ型イメージセンサの特
徴であるキャリアポケット（高濃度埋込層）２５は、ゲ
ート電極１９下の第２のウエル領域１５ｂ内であって、
ソース領域１６ａの周辺部に、ソース領域１６ａ、１６
ｂを取り囲むように形成されている。ドレイン領域１７
ａ、１７ｂは低抵抗のコンタクト層１７ｂを通してドレ
イン電圧（ＶＤＤ）供給線（又はドレイン電極）２２と
接続され、ゲート電極１９は垂直走査信号（ＶＳＣＡ
Ｎ）供給線２１に接続され、ソース領域１６ａ、１６ｂ
は低抵抗のコンタクト層１６ｂを通して垂直出力線（又
はソース電極）２０に接続されている。Further, a carrier pocket (high-concentration buried layer) 25 which is a feature of this MOS type image sensor is located in the second well region 15b under the gate electrode 19,
The source regions 16a, 16
b. Drain region 17
a and 17b are connected to a drain voltage (VDD) supply line (or drain electrode) 22 through a low-resistance contact layer 17b, and a gate electrode 19 is connected to a vertical scanning signal (VSCA).
N) connected to the supply line 21 and the source regions 16a, 16b
Is connected to a vertical output line (or source electrode) 20 through a low-resistance contact layer 16b.
【００１９】また、受光ダイオード１１１の受光窓２４
以外の領域は金属層（遮光膜）２３により遮光されてい
る。上記のＭＯＳ型イメージセンサにおける光信号検出
のための素子動作においては、掃出期間（初期化）−蓄
積期間−読出期間−掃出期間（初期化）−・・というよ
うに、掃出期間（初期化）−蓄積期間−読出期間という
一連の過程が繰り返される。The light receiving window 24 of the light receiving diode 111
The other area is shielded from light by the metal layer (light shielding film) 23. In the element operation for detecting an optical signal in the MOS image sensor described above, a sweep period (initialization), an accumulation period, a readout period, a sweeping period (initialization), and so on. A series of processes of (initialization) -accumulation period-readout period is repeated.
【００２０】掃出期間（初期化）では、光発生電荷（光
発生キャリア）を蓄積する前に、読み出しが終わって残
留する光発生電荷や、アクセプタやドナー等を中性化
し、或いは表面準位に捕獲されている正孔や電子等、光
信号の読み出し前の残留電荷を半導体内から排出して、
キャリアポケット２５を空にする。ソース領域１６ａ、
１６ｂやドレイン領域１７ａ、１７ｂやゲート電極１９
に約＋５Ｖ以上、通常７〜８Ｖ程度の正の高電圧を印加
する。In the sweep period (initialization), before accumulating the photo-generated charges (photo-generated carriers), the photo-generated charges remaining after reading out, the acceptors and the donors are neutralized, or the surface states are changed. The residual charge before reading the optical signal, such as holes and electrons, trapped in the semiconductor is discharged from the semiconductor,
Empty the carrier pocket 25. Source region 16a,
16b, drain regions 17a and 17b, and gate electrode 19
, A positive high voltage of about +5 V or more, usually about 7 to 8 V is applied.
【００２１】蓄積期間では、光照射によりキャリアを発
生させ、キャリアのうち正孔（ホール）を第１及び第２
のウエル領域１５ａ，１５ｂ内を移動させてキャリアポ
ケット２５に蓄積させる。ドレイン領域１７ａ、１７ｂ
に凡そ＋２〜３Ｖの正の電圧を印加するとともに、ゲー
ト電極１９にＭＯＳトランジスタ１１２がカットオフ状
態を維持するような低い正或いは負の電圧を印加する。In the accumulation period, carriers are generated by light irradiation, and holes among the carriers are converted into first and second carriers.
Are moved in the well regions 15a and 15b to accumulate in the carrier pocket 25. Drain regions 17a, 17b
A positive voltage of approximately +2 to 3 V is applied to the gate electrode 19 and a low positive or negative voltage that keeps the MOS transistor 112 in a cut-off state is applied to the gate electrode 19.
【００２２】読出期間では、キャリアポケット２５に蓄
積された光発生電荷によるＭＯＳトランジスタ１１２の
閾値電圧の変化をソース電位の変化として読み取る。Ｍ
ＯＳトランジスタ１１２が飽和状態で動作するように、
ドレイン領域１７ａ、１７ｂに凡そ＋２〜３Ｖの正の電
圧を印加するとともに、ゲート電極１９に凡そ＋２〜３
Ｖの正の電圧を印加する。In the reading period, a change in the threshold voltage of the MOS transistor 112 due to the photo-generated charges stored in the carrier pocket 25 is read as a change in the source potential. M
In order for the OS transistor 112 to operate in a saturated state,
A positive voltage of approximately +2 to 3 V is applied to the drain regions 17a and 17b, and approximately +2 to 3 V is applied to the gate electrode 19.
A positive voltage of V is applied.
【００２３】次に、本発明の実施の形態に係るＭＯＳ型
イメージセンサのデバイス構造を断面図を用いて説明す
る。図２（ａ）は、図１のＡ−Ａ線に沿う断面図に相当
する、本発明の実施の形態に係るＭＯＳ型イメージセン
サのデバイス構造について示す断面図である。図２
（ｂ）は、半導体基板表面に沿うポテンシャルの様子を
示す図である。Next, the device structure of the MOS type image sensor according to the embodiment of the present invention will be described with reference to sectional views. FIG. 2A is a cross-sectional view corresponding to a cross-sectional view taken along line AA of FIG. 1 and illustrating a device structure of the MOS image sensor according to the embodiment of the present invention. FIG.
(B) is a diagram showing a state of a potential along the surface of the semiconductor substrate.
【００２４】図３は図１のＢ−Ｂ線に沿う断面図であ
り、図４は図１のＣ−Ｃ線に沿う断面図である。図５
（ａ）は素子分離領域１３の近傍の詳細断面図であり、
同図（ｂ）はドレイン電極に正の電圧を印加したときの
素子分離領域１３の近傍のポテンシャル分布を示すグラ
フである。FIG. 3 is a sectional view taken along line BB of FIG. 1, and FIG. 4 is a sectional view taken along line CC of FIG. FIG.
(A) is a detailed cross-sectional view near the element isolation region 13,
FIG. 2B is a graph showing a potential distribution near the element isolation region 13 when a positive voltage is applied to the drain electrode.
【００２５】図２（ａ）に示すように、不純物濃度１×
１０18ｃｍ-3以上のｐ型シリコンからなる基板１１上に
不純物濃度１×１０15ｃｍ-3程度のｐ型シリコンをエピ
タキシャル成長し、エピタキシャル層（第３の半導体
層）３１を形成する。このエピタキシャル層３１に受光
ダイオード１１１と光信号検出用ＭＯＳトランジスタ１
１２とを含む単位画素１０１が複数形成されている。そ
して、各単位画素１０１を分離するように、隣接する単
位画素１０１間のエピタキシャル層３１表面に、選択酸
化（ＬＯＣＯＳ）によりフィールド絶縁膜（素子分離絶
縁膜）１４が形成されている。さらに、図５（ａ）に示
すように、フィールド絶縁膜１４の下部であって基板１
１上部に、エピタキシャル層３１とフィールド絶縁膜１
４との界面全体を含み、かつｎ型ウエル層（一導電型領
域）１２を分離するようにｐ型の素子分離領域１３が形
成されている。As shown in FIG. 2A, the impurity concentration is 1 ×
An epitaxial layer (third semiconductor layer) 31 is formed by epitaxially growing p-type silicon with an impurity concentration of about 1 × 10 15 cm −3 on a substrate 11 made of p-type silicon of 10 18 cm −3 or more. The light receiving diode 111 and the optical signal detecting MOS transistor 1 are provided on the epitaxial layer 31.
12 are formed. A field insulating film (element isolation insulating film) 14 is formed by selective oxidation (LOCOS) on the surface of the epitaxial layer 31 between adjacent unit pixels 101 so as to separate each unit pixel 101. Further, as shown in FIG. 5A, the substrate 1
1, an epitaxial layer 31 and a field insulating film 1
A p-type element isolation region 13 is formed so as to include the entire interface with the semiconductor device 4 and to separate the n-type well layer (one conductivity type region) 12.
【００２６】次に、受光ダイオード１１１の詳細につい
て図２（ａ）及び図３により説明する。受光ダイオード
１１１は、エピタキシャル層３１内であって基板１１に
接して埋め込まれたｎ型埋込層（一導電型の埋込層）３
２と、ｎ型埋込層３２上に形成された低濃度のｎ型ウエ
ル層（一導電型領域）１２と、ｎ型ウエル層１２の表層
に形成されたｐ型の第１のウェル領域１５ａと、第１の
ウェル領域１５ａの表層からｎ型ウエル層１２の表層に
延在するｎ型の不純物領域１７とで構成されている。ｐ
型の基板１１は受光ダイオード１１１部の反対導電型の
第１の半導体層を構成する。ｎ型埋込層３２とその上に
形成された低濃度のｎ型ウエル層１２は同じく一導電型
の第２の半導体層を構成する。Next, the details of the light receiving diode 111 will be described with reference to FIGS. The light receiving diode 111 includes an n-type buried layer (one conductivity type buried layer) 3 embedded in the epitaxial layer 31 and in contact with the substrate 11.
2, a low-concentration n-type well layer (one conductivity type region) 12 formed on the n-type buried layer 32, and a p-type first well region 15a formed on the surface of the n-type well layer 12. And an n-type impurity region 17 extending from the surface layer of the first well region 15a to the surface layer of the n-type well layer 12. p
The substrate 11 of the mold forms a first semiconductor layer of the opposite conductivity type to the light receiving diode 111 portion. The n-type buried layer 32 and the low-concentration n-type well layer 12 formed thereon form a second semiconductor layer of the same conductivity type.
【００２７】不純物領域１７は、低濃度ドレイン（ＬＤ
Ｄ）構造を有する光信号検出用ＭＯＳトランジスタ１１
２の低濃度のドレイン領域１７ａから延在するように形
成されており、低濃度のドレイン領域１７ａとほぼ同じ
不純物濃度を有している。そして、不純物領域１７の不
純物濃度が低いため、より浅い不純物領域１７が形成さ
れている。このため、波長が短く、表面から離れるにつ
れて急激に減衰してしまう青色光を十分な強度で受光す
ることができる。The impurity region 17 has a low concentration drain (LD
D) Optical signal detecting MOS transistor 11 having structure
2 is formed to extend from the low-concentration drain region 17a, and has substantially the same impurity concentration as the low-concentration drain region 17a. Since the impurity concentration of the impurity region 17 is low, a shallower impurity region 17 is formed. For this reason, blue light, which has a short wavelength and rapidly attenuates as the distance from the surface increases, can be received with sufficient intensity.
【００２８】また、上記説明した蓄積期間において、不
純物領域１７はドレイン電圧供給線２２に接続されて正
の電位にバイアスされる。このとき、不純物領域１７と
第１のウエル領域１５ａとの境界面から空乏層が第１の
ウエル領域１５ａ全体に広がり、ｎ型ウエル層１２に達
する。一方、基板１１とｎ型埋込層３２との境界面から
空乏層がｎ型埋込層３２及びその上のｎ型ウエル層１２
全体に広がり、第１のウエル領域１５ａに達する。In the accumulation period described above, the impurity region 17 is connected to the drain voltage supply line 22 and is biased to a positive potential. At this time, the depletion layer extends from the boundary between the impurity region 17 and the first well region 15a to the entire first well region 15a and reaches the n-type well layer 12. On the other hand, a depletion layer extends from the interface between the substrate 11 and the n-type buried layer 32 to the n-type buried layer 32 and the n-type well layer 12 thereon.
It spreads over the whole and reaches the first well region 15a.
【００２９】第１のウエル領域１５ａ及びｎ型層１２／
３２では、ポテンシャルが基板１１側から表面側に向か
って漸減するようなポテンシャル分布となるため、第１
のウエル領域１５ａ内とｎ型層１２／３２内で光により
発生した正孔（ホール）は基板１１側に流出しないでこ
れらの領域１５ａやｎ型層１２／３２内にとどまるよう
になる。これらの領域１５ａやｎ型層１２／３２はＭＯ
Ｓトランジスタ１１２のゲート領域１５ｂと繋がってい
るため、光により発生したこれらのホールをＭＯＳトラ
ンジスタ１１２の閾値電圧変調用の電荷として有効に用
いることができる。言い換えれば、第１のウエル領域１
５ａ及びｎ型層１２／３２全体が光によるキャリア発生
領域となる。The first well region 15a and the n-type layer 12 /
In No. 32, the potential distribution is such that the potential gradually decreases from the substrate 11 side to the surface side.
The holes generated by light in the well region 15a and the n-type layer 12/32 do not flow out to the substrate 11 side but stay in these regions 15a and the n-type layer 12/32. These regions 15a and n-type layers 12/32 are MO
Since the holes are connected to the gate region 15b of the S transistor 112, these holes generated by light can be effectively used as charges for threshold voltage modulation of the MOS transistor 112. In other words, the first well region 1
5a and the entire n-type layer 12/32 become a carrier generation region by light.
【００３０】このように、ｎ型埋込層３２を有するの
で、受光ダイオード１１１のキャリア発生領域の全厚は
厚くなる。これにより、受光ダイオード１１１に光を照
射したとき、そのキャリア発生領域は赤色光のような受
光部の奥深くまで到達する波長の長い光に対して感度の
よい受光部となる。また、上記の受光ダイオード１１１
においては不純物領域１７の下に光によるキャリア発生
領域が配置されているという点で、受光ダイオード１１
１は光により発生した正孔（ホール）に対する埋め込み
構造を有している。従って、捕獲準位の多い半導体層表
面に影響されず、雑音の低減を図ることができる。As described above, since the n-type buried layer 32 is provided, the entire thickness of the carrier generation region of the light receiving diode 111 is increased. Thus, when light is applied to the light receiving diode 111, the carrier generation region becomes a light receiving portion having high sensitivity to light having a long wavelength reaching deep inside the light receiving portion, such as red light. Further, the light receiving diode 111
Is that a light-generating region is arranged below the impurity region 17 in that
Numeral 1 has an embedded structure for holes generated by light. Accordingly, noise can be reduced without being affected by the surface of the semiconductor layer having many trap levels.
【００３１】次に、光信号検出用ＭＯＳトランジスタ１
１２の詳細について図２（ａ）及び図４により説明す
る。ＭＯＳトランジスタ１１２部分は、下から順に、ｐ
型の基板１１と、この基板１１上に形成されたｐ型のエ
ピタキシャル層３１と、このエピタキシャル層３１内に
形成された、ｐ型埋込層（反対導電型の埋込層）３３及
びこのｐ型埋込層３３の直上のｎ型ウエル層１２と、ｎ
型ウエル層１２内に形成されたｐ型の第２のウエル領域
１５ｂとを有している。ｐ型の基板１１と、ｐ型埋込層
３３を含むエピタキシャル層３１とはＭＯＳトランジス
タ１１２部の反対導電型の第１の半導体層を構成し、ｎ
型ウエル層１２は同じく一導電型の第２の半導体層を構
成し、ｐ型埋込層３３を含むエピタキシャル層３１は第
３の半導体層を構成している。Next, the optical signal detecting MOS transistor 1
Details of 12 will be described with reference to FIGS. The portion of the MOS transistor 112 is p
Substrate 11, a p-type epitaxial layer 31 formed on the substrate 11, a p-type buried layer (buried layer of the opposite conductivity type) 33 and a p-type buried layer 33 formed in the epitaxial layer 31. An n-type well layer 12 immediately above the type buried layer 33;
And a p-type second well region 15b formed in the mold well layer 12. The p-type substrate 11 and the epitaxial layer 31 including the p-type buried layer 33 form a first semiconductor layer of the opposite conductivity type to the MOS transistor 112, and
The type well layer 12 also forms a second semiconductor layer of one conductivity type, and the epitaxial layer 31 including the p-type buried layer 33 forms a third semiconductor layer.
【００３２】このＭＯＳトランジスタ１１２はリング状
のゲート電極１９の外周をｎ型の低濃度のドレイン領域
１７ａが囲むような構造を有する。ｎ型の低濃度のドレ
イン領域１７ａはｎ型の不純物領域１７と一体的に形成
されている。低濃度のドレイン領域１７ａから延在する
不純物領域１７の外側周辺部には、この不純物領域１７
と接続し、素子分離領域１３及び素子分離絶縁膜１４に
まで延びる高濃度のドレイン領域１７ｂが形成されてい
る。高濃度のドレイン領域１７ｂはドレイン電極２２の
コンタクト層となる。図５（ａ）に示すように、ドレイ
ン電極２２は素子分離領域１３及び素子分離絶縁膜１４
の近くで、その高濃度のドレイン領域１７ｂに接続して
いる。The MOS transistor 112 has a structure in which the outer periphery of the ring-shaped gate electrode 19 is surrounded by an n-type low-concentration drain region 17a. The n-type low concentration drain region 17 a is formed integrally with the n-type impurity region 17. The outer peripheral portion of the impurity region 17 extending from the low concentration drain region 17a is
And a high-concentration drain region 17b extending to the element isolation region 13 and the element isolation insulating film 14 is formed. The high concentration drain region 17b becomes a contact layer for the drain electrode 22. As shown in FIG. 5A, the drain electrode 22 includes the element isolation region 13 and the element isolation insulating film 14.
Is connected to the high-concentration drain region 17b.
【００３３】また、リング状のゲート電極１９によって
囲まれるようにｎ型のソース領域１６ａ、１６ｂが形成
されている。ソース領域１６ａ、１６ｂは、中央部が高
濃度となっており、周辺部が低濃度となっている。ソー
ス電極２０は、コンタクト層としての高濃度のソース領
域１６ｂに接続している。ゲート電極１９は、ドレイン
領域１７ａとソース領域１６ａの間の第２のウエル領域
１５ｂ上にゲート絶縁膜１８を介して形成されている。
ゲート電極１９下の第２のウエル領域１５ｂの表層がチ
ャネル領域となる。さらに、通常の動作電圧において、
チャネル領域を反転状態或いはデプレーション状態に保
持するため、チャネル領域に適当な濃度のｎ型不純物を
導入してチャネルドープ層１５ｃを形成している。Further, n-type source regions 16a and 16b are formed so as to be surrounded by a ring-shaped gate electrode 19. The source regions 16a and 16b have a high concentration at the center and a low concentration at the periphery. The source electrode 20 is connected to a high-concentration source region 16b as a contact layer. The gate electrode 19 is formed on the second well region 15b between the drain region 17a and the source region 16a via the gate insulating film 18.
The surface layer of the second well region 15b below the gate electrode 19 becomes a channel region. Furthermore, at normal operating voltage,
In order to maintain the channel region in an inversion state or a depletion state, an appropriate concentration of n-type impurity is introduced into the channel region to form a channel dope layer 15c.
【００３４】そのチャネル領域の下の第２のウエル領域
１５ｂ内であってチャネル長方向の一部領域に、即ちソ
ース領域１６ａ、１６ｂの周辺部であって、ソース領域
１６ａ、１６ｂを囲むように、ｐ+ 型のキャリアポケッ
ト（高濃度埋込層）２５が形成されている。このｐ+ 型
のキャリアポケット２５は、例えばイオン注入法により
形成することができる。キャリアポケット２５は表面に
生じるチャネル領域よりも下側の第２のウエル領域１５
ｂ内に形成される。キャリアポケット２５はチャネル領
域にかからないように形成することが望ましい。In the second well region 15b under the channel region, a part of the region in the channel length direction, that is, the peripheral region of the source regions 16a and 16b, so as to surround the source regions 16a and 16b. , P + -type carrier pockets (high-concentration buried layer) 25 are formed. The p + type carrier pocket 25 can be formed by, for example, an ion implantation method. The carrier pocket 25 is formed in the second well region 15 below the channel region formed on the surface.
b. It is desirable that the carrier pocket 25 be formed so as not to cover the channel region.
【００３５】上記したｐ+ 型のキャリアポケット２５で
は光発生電荷のうち光発生ホールに対するポテンシャル
が低くなるため、ドレイン領域１７ａ、１７ｂにゲート
電圧よりも高い電圧を印加したときに光発生ホールをこ
のキャリアポケット２５に集めることができる。図２
（ｂ）に光発生ホールがキャリアポケット２５に蓄積
し、チャネル領域に電子が誘起されて反転領域が生じて
いる状態のポテンシャル図を示す。この蓄積電荷によ
り、ＭＯＳトランジスタ１１２の閾値電圧が変化する。
従って、光信号の検出は、この閾値電圧の変化を検出す
ることにより行うことができる。In the above-mentioned p + -type carrier pocket 25, the potential of the photo-generated charges with respect to the photo-generated holes becomes lower, so that when a voltage higher than the gate voltage is applied to the drain regions 17 a and 17 b, the photo-generated holes are removed. It can be collected in the carrier pocket 25. FIG.
FIG. 5B shows a potential diagram in a state where light generation holes are accumulated in the carrier pocket 25 and electrons are induced in the channel region to generate an inversion region. The threshold voltage of the MOS transistor 112 changes due to the accumulated charge.
Therefore, the detection of the optical signal can be performed by detecting the change in the threshold voltage.
【００３６】ところで、上記したキャリアの掃出期間に
おいては、ゲート電極１９に高い電圧を印加し、それに
よって生じる電界によって第２のウエル領域１５ｂに残
るキャリアを基板１１側に掃き出している。この場合、
印加した電圧によって、チャネル領域のチャネルドープ
層１５ｃと第２のウエル領域１５ｂとの境界面から空乏
層が第２のウエル領域１５ｂに広がり、また、ｐ型埋込
層３３とｎ型ウエル層１２との境界面から空乏層が第２
のウエル領域１５ｂの下のｎ型ウエル層１２に広がる。By the way, in the above-described carrier sweeping period, a high voltage is applied to the gate electrode 19, and the carrier remaining in the second well region 15b is swept toward the substrate 11 by the electric field generated by the high voltage. in this case,
The applied voltage causes the depletion layer to spread from the boundary between the channel dope layer 15c in the channel region and the second well region 15b to the second well region 15b, and the p-type buried layer 33 and the n-type well layer 12 Depletion layer from the interface with
To the n-type well layer 12 below the well region 15b.
【００３７】従って、ゲート電極１９に印加した電圧に
よる電界の及ぶ範囲は、主として第２のウエル領域１５
ｂ及び第２のウエル領域１５ｂの下のｎ型ウエル層１２
にわたる。この場合、第２のウエル領域１５ｂの下のｎ
型ウエル層１２の厚さが薄く、かつｎ型ウエル層１２の
基板１１側に隣接して高濃度のｐ型埋込層３３が形成さ
れている。高濃度のｐ型埋込層３３のため、ｐ型埋込層
３３への空乏層の広がりが制限される。従って、掃出期
間においてｐ型埋込層３３とｎ型ウエル層１２との境界
面から空乏層が主としてｎ型ウエル層１２内に広がるた
め、空乏層全体の厚さは薄くなる。Therefore, the range of the electric field exerted by the voltage applied to the gate electrode 19 mainly depends on the second well region 15.
b and n-type well layer 12 under second well region 15b
Over. In this case, n under the second well region 15b
A high-concentration p-type buried layer 33 is formed adjacent to the n-type well layer 12 on the substrate 11 side with a small thickness. Due to the high concentration of the p-type buried layer 33, the spread of the depletion layer to the p-type buried layer 33 is limited. Accordingly, the depletion layer spreads mainly from the interface between the p-type buried layer 33 and the n-type well layer 12 into the n-type well layer 12 during the sweeping period, and the thickness of the entire depletion layer is reduced.
【００３８】即ち、ゲート電極１９からの電圧は主に第
２のウエル領域１５ｂにかかることになる。言い換えれ
ば、第２のウエル領域１５ｂに急激なポテンシャル変化
が生じて正孔を基板１１側に掃き出すような強い電界が
主として第２のウエル領域１５ｂにかかるため、キャリ
アポケット２５及び第２のウエル領域１５ｂ内に蓄積さ
れたキャリアを、低いリセット電圧でそこからより確実
に掃き出すことができ、これによりリセット効率の向上
を図ることができる。That is, the voltage from the gate electrode 19 is mainly applied to the second well region 15b. In other words, since a strong electric field that causes a sudden potential change in the second well region 15b and sweeps holes toward the substrate 11 is mainly applied to the second well region 15b, the carrier pocket 25 and the second well region Carriers accumulated in 15b can be more reliably swept out therefrom with a low reset voltage, thereby improving reset efficiency.
【００３９】上記実施の形態に係るＭＯＳ型イメージセ
ンサにおいては、素子分離絶縁膜１４の下のｐ型の基板
１１上に素子分離絶縁膜１４の下面を含み、かつｎ型ウ
エル層１２を分離するようにｐ型の素子分離領域１３が
形成されている。即ち、素子分離絶縁膜１４と素子分離
領域１３の界面で生じた欠陥が素子分離領域１３によっ
て囲まれている。In the MOS image sensor according to the above embodiment, the lower surface of the element isolation insulating film 14 is included on the p-type substrate 11 below the element isolation insulating film 14 and the n-type well layer 12 is separated. Thus, a p-type element isolation region 13 is formed. That is, defects generated at the interface between the element isolation insulating film 14 and the element isolation region 13 are surrounded by the element isolation region 13.
【００４０】このため、初期化期間及び蓄積期間におい
てｎ型のドレイン領域１７ａ、１７ｂに正の電圧を印加
したときに、ｐ型のウエル領域１５ａ、１５ｂ或いはｐ
型の基板１１から広がる空乏層は素子分離領域１３の外
側周辺部に到達するのみで、素子分離領域１３の内部に
は広がらないため、前記界面に生じた欠陥は前記空乏層
には覆われない。従って、欠陥に捕獲された電荷がその
空乏層中に放出されるのを防止することができ、これに
より、欠陥に起因する電荷のホールポケット２５への蓄
積による固定パターン雑音を抑制することができる。For this reason, when a positive voltage is applied to the n-type drain regions 17a, 17b during the initialization period and the accumulation period, the p-type well regions 15a, 15b or
Since the depletion layer extending from the mold substrate 11 only reaches the outer peripheral portion of the element isolation region 13 and does not spread inside the element isolation region 13, the defect generated at the interface is not covered by the depletion layer. . Therefore, it is possible to prevent the charge trapped in the defect from being released into the depletion layer, thereby suppressing fixed pattern noise caused by accumulation of the charge in the hole pocket 25 due to the defect. .
【００４１】また、図５（ａ）に示すように、素子分離
絶縁膜１４及び素子分離領域１３の近くにドレイン電極
２２を設けている。この場合、初期化期間及び蓄積期間
においてｎ型のドレイン領域１７ａ、１７ｂに正の電圧
を印加したときにｐ型のウエル領域１５ａ、１５ｂ或い
はｐ型の基板１１からｎ型ウエル層１２内に空乏層が広
がり、図５（ｂ）に示すようなポテンシャル分布とな
る。即ち、ドレイン電極２２が最も高電位になり、かつ
基板１１及び基板１１と接続した素子分離領域１３が最
も低電位になる。ドレイン電極２２から素子分離領域１
３にかけて急峻なポテンシャル傾斜となる。これによ
り、たとえ素子分離絶縁膜１４の近傍で選択酸化による
熱歪み等により欠陥が生じてその欠陥に捕獲された電荷
が放出されても直ちに基板１１側に流れ、ウエル領域１
５ａ、１５ｂの方、従ってホールポケット２５の方には
流れにくくなる。Further, as shown in FIG. 5A, a drain electrode 22 is provided near the element isolation insulating film 14 and the element isolation region 13. In this case, when a positive voltage is applied to the n-type drain regions 17a and 17b in the initialization period and the accumulation period, the n-type well layer 12 is depleted from the p-type well regions 15a and 15b or the p-type substrate 11 into the n-type well layer 12. The layer spreads, resulting in a potential distribution as shown in FIG. That is, the drain electrode 22 has the highest potential, and the substrate 11 and the element isolation region 13 connected to the substrate 11 have the lowest potential. From the drain electrode 22 to the element isolation region 1
The potential gradient becomes steep toward 3. As a result, even if a defect is generated in the vicinity of the element isolation insulating film 14 due to thermal distortion or the like due to selective oxidation and the charge trapped by the defect is released, the charge immediately flows to the substrate 11 side and the well region 1
It is difficult for the holes 5a and 15b to flow toward the hole pocket 25.
【００４２】これにより、素子分離領域１３と素子分離
絶縁膜１４との界面に生じた欠陥や、素子分離絶縁膜１
４の近傍に熱歪み等により生じた欠陥に起因する電荷の
ホールポケット２５への蓄積による固定パターン雑音を
より一層抑制することができる。次に、図７を参照して
上記の構造の単位画素を用いたＭＯＳ型イメージセンサ
の全体の構成について説明する。図７は、本発明の実施
の形態におけるＭＯＳ型イメージセンサの回路構成図を
示す。As a result, defects generated at the interface between the element isolation region 13 and the element isolation insulating film 14 and the element isolation insulating film 1
The fixed pattern noise due to the accumulation of charges in the hole pockets 25 due to defects caused by thermal distortion or the like in the vicinity of 4 can be further suppressed. Next, an overall configuration of a MOS image sensor using the unit pixels having the above structure will be described with reference to FIG. FIG. 7 shows a circuit configuration diagram of the MOS image sensor according to the embodiment of the present invention.
【００４３】図７に示すように、このＭＯＳ型イメージ
センサは、２次元アレーセンサの構成を採っており、上
記した構造の単位画素が列方向及び行方向にマトリクス
状に配列されている。また、垂直走査信号（ＶＳＣＡ
Ｎ）の駆動走査回路１０２及びドレイン電圧（ＶＤＤ）
の駆動走査回路１０３が画素領域を挟んでその左右に配
置されている。As shown in FIG. 7, the MOS image sensor has a two-dimensional array sensor configuration, and the unit pixels having the above-described structure are arranged in a matrix in the column direction and the row direction. In addition, the vertical scanning signal (VSCA)
N) drive scanning circuit 102 and drain voltage (VDD)
Are arranged on the left and right sides of the pixel region.
【００４４】垂直走査信号供給線２１ａ，２１ｂは垂直
走査信号（ＶＳＣＡＮ）の駆動走査回路１０２から行毎
に一つずつでている。各垂直走査信号供給線２１ａ，２
１ｂは行方向に並ぶ全ての単位画素１０１内のＭＯＳト
ランジスタ１１２のゲートに接続されている。また、ド
レイン電圧供給線（ＶＤＤ供給線）２２ａ，２２ｂはド
レイン電圧（ＶＤＤ）の駆動走査回路１０３から行毎に
一つずつでている。各ドレイン電圧供給線（ＶＤＤ供給
線）２２ａ，２２ｂは、行方向に並ぶ全ての単位画素１
０１内の光信号検出用ＭＯＳトランジスタ１１２のドレ
インに接続されている。The vertical scanning signal supply lines 21a and 21b are provided one by one from the drive scanning circuit 102 for the vertical scanning signal (VSCAN) for each row. Each vertical scanning signal supply line 21a, 2
1b is connected to the gates of the MOS transistors 112 in all the unit pixels 101 arranged in the row direction. The drain voltage supply lines (VDD supply lines) 22a and 22b are provided one by one from the drive scanning circuit 103 of the drain voltage (VDD) for each row. Each drain voltage supply line (VDD supply line) 22a, 22b is connected to all the unit pixels 1 arranged in the row direction.
01 is connected to the drain of the optical signal detection MOS transistor 112.
【００４５】また、列毎に異なる垂直出力線２０ａ，２
０ｂが設けられて、各垂直出力線２０ａ，２０ｂは列方
向に並ぶ全ての単位画素１０１内のＭＯＳトランジスタ
１１２のソースにそれぞれ接続されている。さらに、列
毎に異なるスイッチとしてのＭＯＳトランジスタ１０５
ａ，１０５ｂが設けられており、各垂直出力線２０ａ，
２０ｂは各ＭＯＳトランジスタ１０５ａ，１０５ｂのド
レイン（光検出信号入力端子）２８ａ，２９ａに１つず
つ接続されている。各スイッチ１０５ａ，１０５ｂのゲ
ート（水平走査信号入力端子）２８ｂ，２９ｂは水平走
査信号（ＨＳＣＡＮ）の駆動走査回路１０４に接続され
ている。Also, different vertical output lines 20a, 20
0b is provided, and the vertical output lines 20a and 20b are connected to the sources of the MOS transistors 112 in all the unit pixels 101 arranged in the column direction, respectively. Further, a MOS transistor 105 as a switch different for each column
a, 105b are provided, and each vertical output line 20a,
Reference numeral 20b is connected to drains (light detection signal input terminals) 28a and 29a of the MOS transistors 105a and 105b one by one. Gates (horizontal scanning signal input terminals) 28b and 29b of the switches 105a and 105b are connected to a driving scanning circuit 104 for horizontal scanning signals (HSCAN).
【００４６】また、各スイッチ１０５ａ，１０５ｂのソ
ース（光検出信号出力端子）２８ｃ，２９ｃは共通の定
電流源（負荷回路）１０６を通して映像信号出力端子１
０７に接続されている。即ち、各単位画素１０１内のＭ
ＯＳトランジスタ１１２のソースは定電流源１０６に接
続され、画素単位のソースフォロワ回路を形成してい
る。従って、各ＭＯＳトランジスタ１１２のゲート−ソ
ース間の電位差、及びバルク−ソース間の電位差は接続
された定電流源１０６により決定される。The sources (light detection signal output terminals) 28c and 29c of the switches 105a and 105b are connected to a video signal output terminal 1 through a common constant current source (load circuit) 106.
07. That is, M in each unit pixel 101
The source of the OS transistor 112 is connected to the constant current source 106 to form a source follower circuit for each pixel. Therefore, the potential difference between the gate and the source and the potential difference between the bulk and the source of each MOS transistor 112 are determined by the connected constant current source 106.
【００４７】垂直走査信号（ＶＳＣＡＮ）及び水平走査
信号（ＨＳＣＡＮ）により、遂次、各単位画素のＭＯＳ
トランジスタ１１２を駆動して光の入射量に比例した映
像信号（Ｖout ）が読み出される。図８は、本発明に係
るＭＯＳ型イメージセンサを動作させるための各入出力
信号のタイミングチャートを示す。ｐ型の第１及び第２
のウエル領域１５ａ，１５ｂを用い、かつ光信号検出用
トランジスタ１１２がｎＭＯＳの場合に適用する。The vertical scanning signal (VSCAN) and the horizontal scanning signal (HSCAN) are used to sequentially turn on the MOS of each unit pixel.
By driving the transistor 112, a video signal (Vout) proportional to the amount of incident light is read out. FIG. 8 shows a timing chart of each input / output signal for operating the MOS image sensor according to the present invention. p-type first and second
This applies to the case where the well regions 15a and 15b are used and the optical signal detection transistor 112 is an nMOS.
【００４８】次に、図７、図８にしたがって、一連の連
続した固体撮像素子の光検出動作を簡単に説明する。光
検出動作は、前記したように、掃出期間（初期化）−蓄
積期間−読出期間からなる一連の過程を繰り返し行う。
まず、初期化動作により、キャリアポケット２５内、第
１及び第２のウエル領域１５ａ，１５ｂ内に残る電荷を
排出する。即ち、ＶＤＤ供給線２２ａ，２２ｂを通して
光信号検出用ＭＯＳトランジスタ１１２のドレインに、
またＶＳＣＡＮ供給線２１ａ，２１ｂを通して同じくゲ
ートにそれぞれ凡そ７〜８Ｖの高い正の電圧を印加す
る。Next, the light detecting operation of a series of solid-state imaging devices will be briefly described with reference to FIGS. As described above, the light detection operation repeatedly performs a series of processes including a sweeping period (initialization), an accumulation period, and a reading period.
First, charges remaining in the carrier pocket 25 and the first and second well regions 15a and 15b are discharged by the initialization operation. That is, through the VDD supply lines 22a and 22b, the drain of the optical signal detecting MOS transistor 112 is
Similarly, a high positive voltage of about 7 to 8 V is applied to the gate through the VSCAN supply lines 21a and 21b.
【００４９】このとき、第２のウエル領域１５ｂの下の
ｎ型ウエル層１２の厚さは薄く、かつｎ型ウエル層１２
の基板１１側に高濃度のｐ型埋込層３３が接しているの
で、ゲート電極１９に印加した電圧は第２のウエル領域
１５ｂ及びその極めて近くの領域にしかかからない。即
ち、第２のウエル領域１５ｂに急激なポテンシャル変化
が生じて正孔を基板１１側に掃き出すような強い電界が
主として第２のウエル領域１５ｂにかかるため、低いリ
セット電圧でより確実にキャリアを掃き出すことがで
き、これによりリセット効率の向上を図ることができ
る。At this time, the thickness of the n-type well layer 12 under the second well region 15b is small, and
Since the high-concentration p-type buried layer 33 is in contact with the substrate 11 side, the voltage applied to the gate electrode 19 is applied only to the second well region 15b and a region very close to the second well region 15b. In other words, a strong electric field that sweeps holes toward the substrate 11 due to a sudden potential change in the second well region 15b is mainly applied to the second well region 15b, so that carriers can be more reliably swept with a low reset voltage. Therefore, the reset efficiency can be improved.
【００５０】次いで、光信号検出用ＭＯＳトランジスタ
１１２のゲート電極１９に低いゲート電圧を印加し、ド
レイン領域１７ａ、１７ｂにトランジスタの動作に必要
な約２〜３Ｖの電圧（ＶＤＤ）を印加する。このとき、
第１のウエル領域１５ａとｎ型ウエル層１２及びｎ型埋
込層３２が空乏化するとともに、第２のウエル領域１５
ｂは空乏化する。そして、ドレイン領域１７ａ、１７ｂ
からソース領域１６ａ、１６ｂに向かう電界が生じる。Next, a low gate voltage is applied to the gate electrode 19 of the MOS transistor 112 for detecting an optical signal, and a voltage (VDD) of about 2-3 V required for the operation of the transistor is applied to the drain regions 17a and 17b. At this time,
The first well region 15a, the n-type well layer 12 and the n-type buried layer 32 are depleted, and the second well region 15a
b is depleted. Then, the drain regions 17a, 17b
, An electric field is generated toward the source regions 16a and 16b.
【００５１】次いで、受光ダイオード１１１に光を照射
する。このとき、受光ダイオード１１１の部分のキャリ
ア発生領域は、表面に近く形成されているので、青色光
のような波長が短く、表面近くで減衰しやすい光に対し
ても感度が向上し、またその全厚は厚くなっているの
で、赤色光のような受光部の奥深くまで到達する波長の
長い光に対しても感度が向上している。従って、効率よ
く、電子−正孔対（光発生電荷）を生じさせることがで
きる。Next, the light receiving diode 111 is irradiated with light. At this time, since the carrier generation region of the portion of the light receiving diode 111 is formed near the surface, the wavelength is short, such as blue light, and the sensitivity to light that is easily attenuated near the surface is improved. Since the total thickness is increased, the sensitivity is improved even for light having a long wavelength reaching deep inside the light receiving portion, such as red light. Therefore, electron-hole pairs (photo-generated charges) can be efficiently generated.
【００５２】上記電界によりこの光発生電荷のうち光発
生ホールが光信号検出用ＭＯＳトランジスタ１１２のゲ
ート領域１５ｂに注入され、かつキャリアポケット２５
に蓄積される。これにより、チャネル領域からその下の
ゲート領域１５ｂに広がる空乏層幅が制限されるととも
に、そのソース領域１６ａ、１６ｂ付近のポテンシャル
が変調されて、ＭＯＳトランジスタ１１２の閾値電圧が
変化する。Due to the electric field, light-generating holes out of the light-generated charges are injected into the gate region 15b of the MOS transistor 112 for light signal detection, and the carrier pocket 25
Is accumulated in As a result, the width of the depletion layer extending from the channel region to the gate region 15b thereunder is limited, and the potential near the source regions 16a and 16b is modulated, so that the threshold voltage of the MOS transistor 112 changes.
【００５３】上記初期化期間及び蓄積期間において、ｎ
型のドレイン領域１７ａ、１７ｂに正の電圧を印加した
ときに、素子分離絶縁膜１４と半導体層との界面が素子
分離領域１３によって覆われているため、その界面がウ
エル領域から広がる空乏層に曝されず、このため、その
界面の欠陥に捕獲された電荷が空乏層中に放出されるの
を防止することができる。これにより、欠陥に起因する
電荷のホールポケット２５への蓄積による固定パターン
雑音を抑制することができる。In the initialization period and the accumulation period, n
When a positive voltage is applied to the drain regions 17a and 17b, the interface between the element isolation insulating film 14 and the semiconductor layer is covered by the element isolation region 13, so that the interface becomes a depletion layer extending from the well region. Therefore, the charge trapped by the defect at the interface can be prevented from being released into the depletion layer. Thereby, fixed pattern noise due to accumulation of charges in the hole pocket 25 due to defects can be suppressed.
【００５４】さらに、ｎ型のドレイン領域１７ａ、１７
ｂに正の電圧を印加したときに、ドレイン電極２２が素
子分離絶縁膜１４の近くに接続されているため、たとえ
素子分離絶縁膜１４の近傍の欠陥から電荷が放出されて
もその電荷がホールポケット２５の方に流れるのを抑制
することができる。これにより、欠陥に起因する電荷の
ホールポケット２５への蓄積による固定パターン雑音を
より一層抑制することができる。Further, n-type drain regions 17a, 17
When a positive voltage is applied to the drain electrode 22b, the drain electrode 22 is connected near the element isolation insulating film 14, so that even if the charge is released from a defect near the element isolation insulating film 14, the charge remains in the hole. The flow toward the pocket 25 can be suppressed. As a result, fixed pattern noise caused by accumulation of charges in the hole pockets 25 due to defects can be further suppressed.
【００５５】次いで、ゲート電極１９にＭＯＳトランジ
スタ１１２が飽和状態で動作しうる約２〜３Ｖのゲート
電圧を印加し、ドレイン領域１７ａ、１７ｂにＭＯＳト
ランジスタ１１２が動作しうる約２〜３Ｖの電圧ＶＤＤ
を印加する。これにより、キャリアポケット２５上方の
チャネル領域の一部に低電界の反転領域が形成され、残
りの部分に高電界領域が形成される。このとき、ＭＯＳ
トランジスタ１１２のドレイン電圧−電流特性は、図６
に示すように、飽和特性を示す。Next, a gate voltage of about 2 to 3 V at which the MOS transistor 112 can operate in a saturated state is applied to the gate electrode 19, and a voltage VDD of about 2 to 3 V at which the MOS transistor 112 can operate at the drain regions 17a and 17b.
Is applied. As a result, a low electric field inversion region is formed in a part of the channel region above the carrier pocket 25, and a high electric field region is formed in the remaining part. At this time, MOS
The drain voltage-current characteristics of the transistor 112 are shown in FIG.
As shown in FIG.
【００５６】さらに、ＭＯＳトランジスタ１１２のソー
ス領域１６ａ、１６ｂに定電流源１０６を接続して一定
の電流を流す。これにより、ＭＯＳトランジスタ１１２
はソースフォロワ回路を形成し、従って、光発生ホール
によるＭＯＳトランジスタ１１２の閾値電圧の変動に追
随してソース電位が変化し、出力電圧の変化をもたら
す。Further, the constant current source 106 is connected to the source regions 16a and 16b of the MOS transistor 112 to supply a constant current. Thereby, the MOS transistor 112
Forms a source follower circuit, so that the source potential changes following the fluctuation of the threshold voltage of the MOS transistor 112 due to the light-generating holes, resulting in a change in the output voltage.
【００５７】このようにして、光照射量に比例した映像
信号（Ｖout ）を取り出すことができる。以上のよう
に、この発明の実施の形態によれば、初期化期間及び蓄
積期間において、素子分離絶縁膜１４と素子分離領域１
３の界面で生じた欠陥に起因する電荷のホールポケット
２５への蓄積による固定パターン雑音を一層抑制するこ
とができる。In this way, a video signal (Vout) proportional to the amount of light irradiation can be obtained. As described above, according to the embodiment of the present invention, the element isolation insulating film 14 and the element isolation region 1 are provided during the initialization period and the accumulation period.
The fixed pattern noise due to the accumulation of charges in the hole pockets 25 caused by the defect generated at the interface of No. 3 can be further suppressed.
【００５８】さらに、掃出動作（初期化）−蓄積動作−
読出動作の一連の過程において、光発生ホールが移動す
るときに、半導体表面やチャネル領域内の雑音源と相互
作用しない理想的な光電変換機構を実現することができ
る。また、キャリアポケット２５への電荷蓄積により、
図６に示すように、ＭＯＳトランジスタ１１２を飽和状
態で動作させることができ、しかも、ソースフォロワ回
路を形成しているので、光発生電荷による閾値電圧の変
化をソース電位の変化として検出することができる。こ
のため、線型性の良い光電変換を行うことができる。Further, a sweep operation (initialization)-an accumulation operation-
In a series of steps of a read operation, an ideal photoelectric conversion mechanism that does not interact with a noise source in a semiconductor surface or a channel region when a light-generating hole moves can be realized. In addition, due to charge accumulation in the carrier pocket 25,
As shown in FIG. 6, since the MOS transistor 112 can be operated in a saturated state and a source follower circuit is formed, a change in threshold voltage due to photo-generated charges can be detected as a change in source potential. it can. Therefore, photoelectric conversion with good linearity can be performed.
【００５９】次に、本発明の他の実施の形態に係る固体
撮像素子について説明する。図９は本発明の他の実施の
形態に係る固体撮像素子の平面図である。図中、図２
（ａ）と同じ符号で示すものは同じものを示し、その説
明を省略する。この他の実施の形態に係る固体撮像素子
の構成において、図２（ａ）と異なるところは、図９に
示すように、ｐ型の基板（第１の半導体層）１１上にｐ
型のエピタキシャル層３１が形成されておらず、図２
（ａ）の一導電型領域１２に相当するｎ型のエピタキシ
ャル層（一導電型領域、第２の半導体層）１２ａが形成
されていることである。さらに、そのｎ型のエピタキシ
ャル層１２ａ内に第１のウエル領域１５ａと第２のウエ
ル領域１５ｂが形成されていることである。また、図９
では、図２（ａ）のｐ型のエピタキシャル層３１に形成
されていたｎ型埋込層３２とｐ型埋込層３３を有しない
ことである。Next, a solid-state imaging device according to another embodiment of the present invention will be described. FIG. 9 is a plan view of a solid-state imaging device according to another embodiment of the present invention. In the figure, FIG.
The components denoted by the same reference numerals as those in FIG. The configuration of the solid-state imaging device according to the other embodiment is different from FIG. 2A in that a p-type substrate (first semiconductor layer) 11 has a p-type substrate (first semiconductor layer) 11 as shown in FIG.
Since no epitaxial layer 31 of the mold type is formed, FIG.
(A) An n-type epitaxial layer (one conductivity type region, second semiconductor layer) 12a corresponding to one conductivity type region 12 is formed. Further, a first well region 15a and a second well region 15b are formed in the n-type epitaxial layer 12a. FIG.
In this case, there is no n-type buried layer 32 and p-type buried layer 33 formed in the p-type epitaxial layer 31 of FIG.
【００６０】この固体撮像素子においても、図２（ａ）
と同様に、素子分離絶縁膜１４の下のｐ型の基板（第１
の半導体層）１１上に素子分離絶縁膜１４の下面を含
み、かつｎ型のエピタキシャル層（一導電型領域、第２
の半導体層）１２ａを分離するようにｐ型の素子分離領
域１３が形成されている。即ち、素子分離絶縁膜１４と
素子分離領域１３との界面で欠陥が生じても、それらの
欠陥は素子分離領域１３によって囲まれることになる。Also in this solid-state image pickup device, FIG.
Similarly, the p-type substrate under the element isolation insulating film 14 (first
Including the lower surface of the element isolation insulating film 14 on the n-type epitaxial layer (one conductivity type region,
A p-type element isolation region 13 is formed so as to isolate the semiconductor layer 12a. That is, even if defects occur at the interface between the element isolation insulating film 14 and the element isolation region 13, those defects are surrounded by the element isolation region 13.
【００６１】このため、図２（ａ）と同様に、素子分離
絶縁膜１４と素子分離領域１３との界面の欠陥に捕獲さ
れた電荷がその空乏層中に放出されるのを防止すること
ができ、上記界面の欠陥に起因する電荷のホールポケッ
ト（キャリアポケット）２５への蓄積による固定パター
ン雑音を抑制することができる。また、図２（ａ）と同
様に、素子分離絶縁膜１４及び素子分離領域１３の近く
にドレイン電極２２を設けている。従って、図２（ａ）
と同様に、たとえ素子分離絶縁膜１４の近傍で熱歪み等
により欠陥が生じてその欠陥に捕獲された電荷が放出さ
れても直ちに基板１１側に流れ、これにより、素子分離
絶縁膜１４の近傍に生じた欠陥から放出された電荷のホ
ールポケット２５への蓄積による固定パターン雑音をよ
り一層抑制することができる。Therefore, similarly to FIG. 2A, it is possible to prevent the charge trapped by the defect at the interface between the element isolation insulating film 14 and the element isolation region 13 from being released into the depletion layer. As a result, fixed pattern noise due to accumulation of charges in the hole pockets (carrier pockets) 25 due to the interface defects can be suppressed. Further, similarly to FIG. 2A, a drain electrode 22 is provided near the element isolation insulating film 14 and the element isolation region 13. Therefore, FIG.
Similarly, even if a defect occurs due to thermal strain or the like in the vicinity of the element isolation insulating film 14 and the charge captured by the defect is released, the charge immediately flows to the substrate 11 side. The fixed pattern noise caused by the accumulation of the electric charge released from the defect generated in the hole pocket 25 can be further suppressed.
【００６２】以上、実施の形態によりこの発明を詳細に
説明したが、この発明の範囲は上記実施の形態に具体的
に示した例に限られるものではなく、この発明の要旨を
逸脱しない範囲の上記実施の形態の変更はこの発明の範
囲に含まれる。例えば、上記の実施の形態では、素子分
離領域１３上に選択酸化（ＬＯＣＯＳ）による素子分離
絶縁膜１４が形成されているが、通常の熱酸化膜等が形
成されている場合も本発明を適用できる。これにより、
上記実施の形態と同様に固定パターンノイズを防止する
ことができる。一般に、絶縁膜と半導体層との界面には
界面準位が生じ易い。ドレイン領域１７ａ、１７ｂに素
子分離絶縁膜１４が隣接しているような場合、ドレイン
領域１７ａ、１７ｂの端部ではドレイン領域１７ａ、１
７ｂのｐｎ接合終端部が表面と接しており、ドレイン領
域１７ａ、１７ｂから横方向に広がる空乏層中に界面準
位が含まれる。これにより、リーク電流が生じ易いため
である。Although the present invention has been described in detail with reference to the embodiments, the scope of the present invention is not limited to the examples specifically described in the above embodiments, and a range not departing from the gist of the present invention. Modifications of the above embodiment are included in the scope of the present invention. For example, in the above embodiment, the element isolation insulating film 14 is formed on the element isolation region 13 by selective oxidation (LOCOS), but the present invention is also applied to a case where a normal thermal oxide film or the like is formed. it can. This allows
As in the above embodiment, fixed pattern noise can be prevented. Generally, an interface state is easily generated at the interface between the insulating film and the semiconductor layer. In the case where the element isolation insulating film 14 is adjacent to the drain regions 17a and 17b, the drain regions 17a and 17b are located at the ends of the drain regions 17a and 17b.
The pn junction termination portion of 7b is in contact with the surface, and an interface level is contained in a depletion layer extending laterally from the drain regions 17a and 17b. This is because a leak current is likely to occur.
【００６３】また、ドレイン電極２２がドレイン領域１
７ｂの端部、かつ素子分離領域１３の近くに形成されて
いるが、ドレイン領域１７ｂの端部及び素子分離領域１
３から遠くであってもよい。この場合も、素子分離絶縁
膜１４と素子分離領域１３の界面で生じた欠陥が素子分
離領域１３によって囲まれているため、初期化期間及び
蓄積期間においてｎ型のドレイン領域１７ａ、１７ｂに
正の電圧を印加したときに、ｐ型のウエル領域１５ａ、
１５ｂ或いはｐ型の基板１１から広がる空乏層は素子分
離領域１３の外側周辺部に到達するのみで、素子分離領
域１３の内部には広がらない。このため、前記界面に生
じた欠陥は前記空乏層には覆われず、従って、欠陥に捕
獲された電荷がその空乏層中に放出されるのを防止する
ことができる。これにより、欠陥に起因する電荷のホー
ルポケット２５への蓄積による固定パターン雑音を抑制
することができる。The drain electrode 22 is connected to the drain region 1
7b and near the element isolation region 13, the end of the drain region 17b and the element isolation region 1
3 may be far away. In this case as well, since the defect generated at the interface between the element isolation insulating film 14 and the element isolation region 13 is surrounded by the element isolation region 13, the n-type drain regions 17a and 17b have a positive polarity during the initialization period and the accumulation period. When a voltage is applied, the p-type well region 15a
The depletion layer extending from the 15b or p-type substrate 11 only reaches the outer peripheral portion of the element isolation region 13 and does not spread inside the element isolation region 13. For this reason, the defect generated at the interface is not covered with the depletion layer, so that the charge trapped by the defect can be prevented from being released into the depletion layer. Thereby, fixed pattern noise due to accumulation of charges in the hole pocket 25 due to defects can be suppressed.
【００６４】さらに、ｐ型の基板１１を用いているが、
代わりにｎ型の基板を用いてもよい。この場合、上記実
施の形態と同様な効果を得るためには、上記実施の形態
等で説明した各層及び各領域の導電型をすべて逆転させ
ればよい。この場合、キャリアポケット２５に蓄積すべ
きキャリアは電子及び正孔のうち電子である。Further, although the p-type substrate 11 is used,
Instead, an n-type substrate may be used. In this case, in order to obtain the same effect as in the above embodiment, the conductivity type of each layer and each region described in the above embodiment and the like may be all reversed. In this case, carriers to be accumulated in the carrier pocket 25 are electrons out of electrons and holes.
【００６５】[0065]
【発明の効果】以上のように、本発明によれば、隣接す
る単位画素を分離するように素子分離絶縁膜が形成さ
れ、かつ素子分離絶縁膜の下面を含み、かつ第１の半導
体層まで達するように第２の半導体層を分離する反対導
電型の素子分離領域が形成されていることを特徴として
いる。As described above, according to the present invention, an element isolation insulating film is formed so as to isolate adjacent unit pixels, and includes the lower surface of the element isolation insulating film and extends to the first semiconductor layer. The semiconductor device is characterized in that an opposite conductivity type element isolation region for isolating the second semiconductor layer so as to reach the second semiconductor layer is formed.
【００６６】このため、初期化期間及び蓄積期間におい
てドレイン領域に逆電圧を印加したときに、ウエル領域
或いは基板から広がる空乏層は素子分離領域の外側周辺
部に達するのみで素子分離領域の内部には広がらないた
め、上記界面の欠陥は上記空乏層に覆われない。従っ
て、上記界面の欠陥に捕獲された電荷がその空乏層中に
放出されるのを防止することができ、このような界面の
欠陥に起因する電荷のキャリアポケットへの蓄積による
固定パターン雑音を抑制することができる。For this reason, when a reverse voltage is applied to the drain region during the initialization period and the accumulation period, the depletion layer extending from the well region or the substrate only reaches the outer peripheral portion of the element isolation region and becomes inside the element isolation region. Does not spread, the interface defects are not covered by the depletion layer. Therefore, it is possible to prevent charges trapped by the interface defects from being released into the depletion layer, and to suppress fixed pattern noise caused by accumulation of charges in carrier pockets due to such interface defects. can do.
【００６７】また、ドレイン領域の端部、かつ素子素子
分離領域の近くにドレイン電極が設けられている。初期
化期間及び蓄積期間においては、ドレイン電極が最も高
電位になり、かつ基板及び基板と接続した素子分離領域
が最も低電位になる。即ち、ドレイン電極から素子分離
領域にかけて急峻なポテンシャル傾斜となる。このポテ
ンシャル傾斜により、たとえドレイン領域の端部でリー
ク電流が生じたとしてもリーク電流の基となる電荷が直
ちに基板側に流れ、ウエル領域の方、従ってホールポケ
ットの方には流れにくくなる。Further, a drain electrode is provided at an end of the drain region and near the element isolation region. In the initialization period and the accumulation period, the drain electrode has the highest potential, and the substrate and the element isolation region connected to the substrate have the lowest potential. That is, there is a steep potential gradient from the drain electrode to the element isolation region. Due to this potential gradient, even if a leak current occurs at the end of the drain region, the charge that is the basis of the leak current immediately flows to the substrate side, and hardly flows to the well region, that is, to the hole pocket.
【００６８】これにより、欠陥に起因する電荷のホール
ポケットへの蓄積による固定パターン雑音をより一層抑
制することができる。As a result, the fixed pattern noise due to the accumulation of charges in the hole pocket due to defects can be further suppressed.
【図１】本発明の実施の形態に係る固体撮像素子の単位
画素内の素子レイアウトを示す平面図である。FIG. 1 is a plan view showing an element layout in a unit pixel of a solid-state imaging device according to an embodiment of the present invention.
【図２】（ａ）は、本発明の実施の形態に係る固体撮像
素子の単位画素内の素子の構造を示す、図１のＡ−Ａ線
に沿う断面図である。（ｂ）は、光発生ホールがキャリ
アポケットに蓄積し、チャネル領域に電子が誘起されて
反転領域が生じている状態のポテンシャルの様子を示す
図である。FIG. 2A is a cross-sectional view taken along the line AA of FIG. 1, showing a structure of a device in a unit pixel of the solid-state imaging device according to the embodiment of the present invention. (B) is a diagram showing a state of potential in a state where light generation holes are accumulated in a carrier pocket and electrons are induced in a channel region to generate an inversion region.
【図３】本発明の実施の形態に係る固体撮像素子の単位
画素内の受光ダイオードの構造を示す、図１のＢ−Ｂ線
に沿う断面図である。FIG. 3 is a cross-sectional view taken along the line BB of FIG. 1, showing a structure of a light-receiving diode in a unit pixel of the solid-state imaging device according to the embodiment of the present invention;
【図４】本発明の実施の形態に係る固体撮像素子の単位
画素内の光信号検出用ＭＯＳトランジスタの構造を示
す、図１のＣ−Ｃ線に沿う断面図である。FIG. 4 is a cross-sectional view taken along the line CC of FIG. 1, showing a structure of an optical signal detecting MOS transistor in a unit pixel of the solid-state imaging device according to the embodiment of the present invention;
【図５】（ａ）は本発明の実施の形態に係る固体撮像素
子のドレイン電極の接続状態を示す断面図であり、
（ｂ）はドレイン電極近傍のボテンシャル分布を示すグ
ラフである。FIG. 5A is a cross-sectional view illustrating a connection state of a drain electrode of the solid-state imaging device according to the embodiment of the present invention;
(B) is a graph showing the potential distribution near the drain electrode.
【図６】本発明の実施の形態に係る固体撮像素子の光信
号検出用ＭＯＳトランジスタのドレイン電流−電圧特性
を示すグラフである。FIG. 6 is a graph showing a drain current-voltage characteristic of an optical signal detection MOS transistor of the solid-state imaging device according to the embodiment of the present invention.
【図７】本発明の実施の形態に係る固体撮像素子の全体
の回路構成を示す図である。FIG. 7 is a diagram illustrating an overall circuit configuration of the solid-state imaging device according to the embodiment of the present invention;
【図８】図７の固体撮像素子を動作させる際のタイミン
グチャートである。8 is a timing chart when the solid-state imaging device of FIG. 7 is operated.
【図９】本発明の他の実施の形態に係る固体撮像素子の
単位画素内の素子の構造を示す断面図である。FIG. 9 is a cross-sectional view illustrating a structure of a device in a unit pixel of a solid-state imaging device according to another embodiment of the present invention.
【図１０】従来例に係る固体撮像素子の単位画素内の素
子の構造を示す断面図である。FIG. 10 is a cross-sectional view showing a structure of an element in a unit pixel of a solid-state imaging device according to a conventional example.
１１ 基板（第１の半導体層） １２ ｎ型ウエル層（一導電型領域、第２の半導体層） １２ａ エピタキシャル層（一導電型領域、第２の半導
体層） １３ 素子分離領域 １４ 素子分離絶縁膜 １５ａ 第１のウエル領域 １５ｂ 第２のウエル領域 １５ｃ チャネルドープ層 １６ａ 低濃度のソース領域 １６ｂ 高濃度のソース領域（コンタクト層） １７ 不純物領域 １７ａ 低濃度のドレイン領域 １７ｂ 高濃度のドレイン領域（コンタクト層） １８ ゲート絶縁膜 １９ ゲート電極 ２５ キャリアポケット（高濃度埋込層） ３１ エピタキシャル層（第３の半導体層） ３２ ｎ型埋込層（一導電型の埋込層、第２の半導体
層） ３３ ｐ型埋込層（反対導電型の埋込層、第３の半導体
層） １０１ 単位画素 １０６ 定電流源（負荷回路） １０７ 映像信号出力端子 １１１ 受光ダイオード １１２ 光信号検出用絶縁ゲート型電界効果トランジス
タ（光信号検出用ＭＯＳトランジスタ）Reference Signs List 11 substrate (first semiconductor layer) 12 n-type well layer (one conductivity type region, second semiconductor layer) 12a epitaxial layer (one conductivity type region, second semiconductor layer) 13 element isolation region 14 element isolation insulating film Reference Signs List 15a First well region 15b Second well region 15c Channel doped layer 16a Low concentration source region 16b High concentration source region (contact layer) 17 Impurity region 17a Low concentration drain region 17b High concentration drain region (contact layer) ) 18 gate insulating film 19 gate electrode 25 carrier pocket (high concentration buried layer) 31 epitaxial layer (third semiconductor layer) 32 n-type buried layer (one conductivity type buried layer, second semiconductor layer) 33 p-type buried layer (buried layer of opposite conductivity type, third semiconductor layer) 101 unit pixel 106 constant current source (load circuit) 107 video signal output Terminal 111 Light receiving diode 112 Insulated gate field effect transistor for optical signal detection (MOS transistor for optical signal detection)
Claims (11)
隣接する光信号検出用の絶縁ゲート型電界効果トランジ
スタを備えた単位画素を有する固体撮像素子において、 前記受光ダイオードの部分は、第１の半導体層と、該第
１の半導体層上の一導電型の第２の半導体層と、該第２
の半導体層内に形成された反対導電型のウエル領域と、
該ウエル領域の表層から前記第２の半導体層の表層に延
在するように形成された一導電型の不純物領域を有し、
前記絶縁ゲート型電界効果トランジスタの部分は、前記
第１の半導体層と、前記第２の半導体層と、前記ウエル
領域と、前記ウエル領域の表層に形成された一導電型の
ソース領域と、前記ウエル領域の表層に形成された、前
記不純物領域と接続しているドレイン領域と、前記ソー
ス領域と前記ドレイン領域の間のチャネル領域と、該チ
ャネル領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記チャネル領域下のソース領域の近くの前記
ウエル領域内部に形成された反対導電型の高濃度埋込層
とを有し、 隣接する前記単位画素を分離するように素子分離絶縁膜
が形成され、かつ該素子分離絶縁膜の下面を含み、かつ
前記第１の半導体層まで達するように前記第２の半導体
層を分離する反対導電型の素子分離領域が形成されてい
ることを特徴とする固体撮像素子。1. A solid-state imaging device having a unit pixel including a light-receiving diode and an insulated gate field-effect transistor for detecting an optical signal adjacent to the light-receiving diode, wherein the light-receiving diode has a first semiconductor layer and a first semiconductor layer. A second semiconductor layer of one conductivity type on the first semiconductor layer;
A well region of the opposite conductivity type formed in the semiconductor layer of
An impurity region of one conductivity type formed to extend from a surface layer of the well region to a surface layer of the second semiconductor layer;
The portion of the insulated gate field effect transistor includes the first semiconductor layer, the second semiconductor layer, the well region, a source region of one conductivity type formed in a surface layer of the well region, A drain region formed on the surface of the well region and connected to the impurity region; a channel region between the source region and the drain region; and a gate formed on the channel region via a gate insulating film. An electrode, and a high-concentration buried layer of the opposite conductivity type formed inside the well region near the source region below the channel region, wherein an element isolation insulating film is formed so as to separate the adjacent unit pixels. An opposite conductivity type element isolation region is formed and includes a lower surface of the element isolation insulating film and separates the second semiconductor layer so as to reach the first semiconductor layer. A solid-state imaging device characterized by the above-mentioned.
前記素子分離領域の近くまで延在するように形成され、
前記素子分離領域の近くで前記不純物領域又は前記ドレ
イン領域と接続して前記ドレイン電極が形成されている
ことを特徴とする請求項１記載の固体撮像素子。2. The semiconductor device according to claim 1, wherein the impurity region or the drain region is formed so as to extend close to the device isolation region.
2. The solid-state imaging device according to claim 1, wherein the drain electrode is formed near the element isolation region and connected to the impurity region or the drain region.
は反対導電型半導体の基板からなり、かつ前記受光ダイ
オード部の第２の半導体層は一導電型の埋込層と一導電
型領域とからなり、 前記絶縁ゲート型電界効果トランジスタ部の第１の半導
体層は前記反対導電型半導体の基板と、該基板上に形成
された反対導電型の埋込層を含む反対導電型の第３の半
導体層とからなり、かつ前記絶縁ゲート型電界効果トラ
ンジスタ部の第２の半導体層は前記一導電型領域からな
ることを特徴とする請求項１又は２記載の固体撮像素
子。3. A first semiconductor layer of the light-receiving diode portion comprises a substrate of an opposite conductivity type semiconductor, and a second semiconductor layer of the light-receiving diode portion has a buried layer of one conductivity type and a region of one conductivity type. A first semiconductor layer of the insulated gate field effect transistor portion includes a substrate of the opposite conductivity type semiconductor, and a third of the opposite conductivity type including a buried layer of the opposite conductivity type formed on the substrate. The solid-state imaging device according to claim 1, wherein the solid-state imaging device includes a semiconductor layer, and a second semiconductor layer of the insulated gate field effect transistor portion includes the one conductivity type region.
域の近辺は、前記ドレイン領域から前記ソース領域に至
るチャネル長方向の一部領域であって、前記ソース領域
側であることを特徴とする請求項１乃至３の何れか一に
記載の固体撮像素子。4. The vicinity of the source region where the high-concentration buried layer is formed is a partial region in the channel length direction from the drain region to the source region, and is on the source region side. The solid-state imaging device according to claim 1.
にわたって形成されていることを特徴とする請求項１乃
至４の何れか一に記載の固体撮像素子。5. The solid-state imaging device according to claim 1, wherein the high-concentration buried layer is formed over an entire region in a channel width direction.
のゲート電極はリング状を有し、前記ソース領域は前記
ゲート電極によって囲まれた前記ウエル領域の表層に形
成され、前記ドレイン領域は前記ゲート電極を囲むよう
に前記ウエル領域の表層に形成されていることを特徴と
する請求項１乃至５の何れか一に記載の固体撮像素子。6. A gate electrode of the insulated gate field effect transistor has a ring shape, the source region is formed in a surface layer of the well region surrounded by the gate electrode, and the drain region is connected to the gate electrode. The solid-state imaging device according to claim 1, wherein the solid-state imaging device is formed on a surface layer of the well region so as to surround the solid-state imaging device.
は低濃度ドレイン（ＬＤＤ）構造を有し、低濃度の前記
ドレイン領域が延在して該低濃度のドレイン領域とほぼ
同じ不純物濃度を有する前記不純物領域が形成されてい
ることを特徴とする請求項１乃至６の何れか一に記載の
固体撮像素子。7. The insulated gate field effect transistor has a low-concentration drain (LDD) structure, wherein the low-concentration drain region extends and has the same impurity concentration as the low-concentration drain region. The solid-state imaging device according to claim 1, wherein a region is formed.
のゲート電極及びその周辺は遮光されていることを特徴
とする請求項１乃至７の何れか一に記載の固体撮像素
子。8. The solid-state imaging device according to claim 1, wherein a gate electrode of the insulated gate field effect transistor and its periphery are shielded from light.
のソース領域に負荷回路が接続されてソースフォロワ回
路を構成していることを特徴とする請求項１乃至８の何
れか一に記載の固体撮像素子。9. The solid-state imaging device according to claim 1, wherein a load circuit is connected to a source region of said insulated gate field effect transistor to form a source follower circuit. .
は映像信号出力端子に接続されていることを特徴とする
請求項９記載の固体撮像素子。10. The solid-state imaging device according to claim 9, wherein a source output of said source follower circuit is connected to a video signal output terminal.
固体撮像素子を備えたことを特徴とする固体撮像装置。11. A solid-state imaging device comprising the solid-state imaging device according to claim 1. Description:
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35198799A JP2001168310A (en) | 1999-12-10 | 1999-12-10 | Solid-state image pick-up element and solid-state image pick-up device |
| US09/722,041 US6545331B1 (en) | 1999-12-10 | 2000-11-27 | Solid state imaging device, manufacturing method thereof, and solid state imaging apparatus |
| US10/290,363 US6653164B2 (en) | 1999-12-10 | 2002-11-08 | Solid state imaging device, manufacturing method thereof, and solid state imaging apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35198799A JP2001168310A (en) | 1999-12-10 | 1999-12-10 | Solid-state image pick-up element and solid-state image pick-up device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168310A true JP2001168310A (en) | 2001-06-22 |
Family
ID=18421006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35198799A Pending JP2001168310A (en) | 1999-12-10 | 1999-12-10 | Solid-state image pick-up element and solid-state image pick-up device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168310A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180544B2 (en) | 2001-03-05 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Solid state image sensor |
| US7187410B2 (en) | 2001-03-05 | 2007-03-06 | Matsushita Electric Industrial Co., Ltd. | Solid state image sensor |
-
1999
- 1999-12-10 JP JP35198799A patent/JP2001168310A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180544B2 (en) | 2001-03-05 | 2007-02-20 | Matsushita Electric Industrial Co., Ltd. | Solid state image sensor |
| US7187410B2 (en) | 2001-03-05 | 2007-03-06 | Matsushita Electric Industrial Co., Ltd. | Solid state image sensor |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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