JP2001157446A - Power supply control integrated circuit - Google Patents
Power supply control integrated circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は電源制御集積回路に
関し、特にスイッチング電源にてスイッチングのための
信号を発生させる発振回路およびパルス幅変調（ＰＷ
Ｍ）制御回路を備えた電源制御集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply control integrated circuit, and more particularly to an oscillator circuit for generating a signal for switching in a switching power supply and a pulse width modulation (PW).
M) A power control integrated circuit including a control circuit.
【０００２】[0002]
【従来の技術】商用電源を所望の直流電圧に変換するス
イッチング電源の電源制御集積回路は、従来からバイポ
ーラ・プロセスを用いた集積回路が主に使われてきた。2. Description of the Related Art As a power supply control integrated circuit of a switching power supply for converting a commercial power supply to a desired DC voltage, an integrated circuit using a bipolar process has been mainly used.
【０００３】しかし、最近では、低消費電力化・低価格
化の要求が厳しくなっており、電源制御集積回路の製造
プロセスは、バイポーラトランジスタとＣＭＯＳ（Comp
lementary Metal-Oxide Semiconductor）とを組み合わ
せたＢｉＣＭＯＳまたはＣＭＯＳプロセスへの移行が進
み、また、回路構成も従来よりも消費電流の低減が行わ
れている。However, recently, demands for low power consumption and low price have become strict, and the manufacturing process of the power supply control integrated circuit has been carried out by using a bipolar transistor and a CMOS (Compound).
In addition, a shift to a BiCMOS or CMOS process in combination with a complementary metal-oxide semiconductor (hereinafter referred to as "CMOS") has progressed, and the current consumption of the circuit configuration has been reduced as compared with the related art.
【０００４】スイッチング電源用の電源制御集積回路
は、商用電源を整流した電圧を所望の直流電圧に変換し
て出力するＤＣ−ＤＣコンバータに対して、そのスイッ
チング信号を発生させる発振回路およびパルス幅変調制
御回路を備えている。ここで、発振およびＰＷＭ制御の
仕組みについて述べる。A power supply control integrated circuit for a switching power supply includes an oscillation circuit for generating a switching signal and a pulse width modulation for a DC-DC converter that converts a rectified voltage of a commercial power supply into a desired DC voltage and outputs the DC voltage. It has a control circuit. Here, the mechanism of oscillation and PWM control will be described.
【０００５】図１４は従来の発振回路の構成例を示す
図、図１５はＰＷＭ制御の概念を示す図である。発振回
路は、二つのコンパレータｃｏｍｐ１，ｃｏｍｐ２と、
内部基準電圧Ｖｄｄからこれらコンパレータｃｏｍｐ
１，ｃｏｍｐ２のための二つの基準電圧を作る三つの抵
抗Ｒ１，Ｒ２，Ｒ３と、それぞれコンパレータｃｏｍｐ
１，ｃｏｍｐ２の出力を入力した二つのＮＯＲゲートＮ
ＯＲ１，ＮＯＲ２から構成されるＲＳフリップフロップ
（ＲＳＦＦ）と、直列接続の二つのインバータＩＮＶ
１，ＩＮＶ２と、各インバータＩＮＶ１，ＩＮＶ２の出
力によってオン・オフ制御される二つのスイッチＳＷ
１，ＳＷ２と、これらスイッチＳＷ１，ＳＷ２の内部基
準電圧側とグランド側とに接続された二つの電流源Ｉｃ
ｔ１，Ｉｃｔ２と、タイミングコンデンサＣ＿ＣＴとか
ら構成されている。そして、この発振回路の出力には、
発振回路の出力電圧ＶｃｔとＤＣ−ＤＣコンバータの負
荷状態を表す電圧Ｖｆｂとを比較するコンパレータｃｏ
ｍｐ３が接続されている。FIG. 14 is a diagram showing a configuration example of a conventional oscillation circuit, and FIG. 15 is a diagram showing a concept of PWM control. The oscillation circuit includes two comparators comp1 and comp2,
From the internal reference voltage Vdd, these comparators comp
And three resistors R1, R2, R3 for creating two reference voltages for the comparators comp1 and comp2, respectively.
Two NOR gates N receiving the outputs of 1, comp2
An RS flip-flop (RSFF) composed of OR1 and NOR2, and two inverters INV connected in series
1, INV2, and two switches SW on / off controlled by the outputs of the inverters INV1, INV2
1, SW2 and two current sources Ic connected to the internal reference voltage side and the ground side of these switches SW1 and SW2.
t1 and Ict2, and a timing capacitor C_CT. And the output of this oscillation circuit
A comparator co for comparing the output voltage Vct of the oscillation circuit with a voltage Vfb representing the load state of the DC-DC converter
mp3 is connected.
【０００６】以上の発振回路の発振の仕組みを説明す
る。ここで、スイッチＳＷ１，ＳＷ２、電流源Ｉｃｔ
１，Ｉｃｔ２およびタイミングコンデンサＣ＿ＣＴは、
充放電回路を構成している。すなわち、スイッチＳＷ１
の上側に配置された電流源Ｉｃｔ１はタイミングコンデ
ンサＣ＿ＣＴを充電するのに用い、スイッチＳＷ２の下
側に配置された電流源Ｉｃｔ２はタイミングコンデンサ
Ｃ＿ＣＴを放電するのに用い、スイッチＳＷ１，ＳＷ２
はどちらか一方がオンするようになっていて、これらを
切り換えることで充放電を行う。[0006] The mechanism of oscillation of the oscillation circuit will be described. Here, the switches SW1 and SW2, the current source Ict
1, Ict2 and the timing capacitor C_CT
It constitutes a charge / discharge circuit. That is, the switch SW1
Is used to charge the timing capacitor C_CT, the current source Ict2 located below the switch SW2 is used to discharge the timing capacitor C_CT, and the switches SW1 and SW2
Is configured to be turned on, and charge / discharge is performed by switching these.
【０００７】タイミングコンデンサＣ＿ＣＴの端子電圧
は、二つのコンパレータｃｏｍｐ１，ｃｏｍｐ２に入力
され、発振波形の上下限電圧と比較される。コンパレー
タｃｏｍｐ１は上限電圧、コンパレータｃｏｍｐ２は下
限電圧との比較を行っており、コンパレータｃｏｍｐ
１，ｃｏｍｐ２の各々のスレッシュホールド電圧は、抵
抗Ｒ１，Ｒ２，Ｒ３によって内部基準電圧を抵抗分割す
ることにより作り出している。図示の例では、５ボルト
の内部基準電圧Ｖｄｄから１ボルトおよび３ボルトのス
レッシュホールド電圧を作り出している。The terminal voltage of the timing capacitor C_CT is input to two comparators comp1 and comp2, and is compared with upper and lower limit voltages of an oscillation waveform. The comparator comp1 compares the upper limit voltage and the comparator comp2 compares the lower limit voltage.
The threshold voltages 1 and 2 are generated by dividing the internal reference voltage by the resistors R1, R2, and R3. In the illustrated example, threshold voltages of 1 volt and 3 volts are created from an internal reference voltage Vdd of 5 volts.
【０００８】また、タイミングコンデンサＣ＿ＣＴへの
充放電を切り換えるスイッチＳＷ１，ＳＷ２の制御入力
は、コンパレータｃｏｍｐ１，ｃｏｍｐ２の出力がＲＳ
フリップフロップを通して接続されている。The control inputs of the switches SW1 and SW2 for switching the charging and discharging of the timing capacitor C_CT are such that the outputs of the comparators comp1 and comp2 are RS
Connected through flip-flops.
【０００９】ここで、タイミングコンデンサＣ＿ＣＴの
端子電圧が１ボルト以下の場合、コンパレータｃｏｍｐ
１の出力は高レベル、コンパレータｃｏｍｐ２の出力は
低レベルとなり、フリップフロップの出力は高レベルと
なる。これにより、上側のスイッチＳＷ１がオン、下側
のスイッチＳＷ２がオフとなり、タイミングコンデンサ
Ｃ＿ＣＴは電流源Ｉｃｔ１による充電が行なわれる。Here, when the terminal voltage of the timing capacitor C_CT is 1 volt or less, the comparator comp
The output of 1 is high, the output of comparator comp2 is low, and the output of the flip-flop is high. As a result, the upper switch SW1 is turned on, the lower switch SW2 is turned off, and the timing capacitor C_CT is charged by the current source Ict1.
【００１０】充電が行われていって、タイミングコンデ
ンサＣ＿ＣＴの端子電圧が３Ｖ以上になると、コンパレ
ータｃｏｍｐ１の出力は低レベル、コンパレータｃｏｍ
ｐ２の出力は高レベルとなり、フリップフロップは低レ
ベルを出力する。そのため、上側のスイッチＳＷ１はオ
フとなり、下側のスイッチＳＷ２がオンとなって、タイ
ミングコンデンサＣ＿ＣＴの放電を開始する。この放電
は、タイミングコンデンサＣ＿ＣＴの端子電圧が１Ｖに
なるまで続けられる。When charging is performed and the terminal voltage of the timing capacitor C_CT becomes 3 V or more, the output of the comparator comp1 becomes low and the comparator com
The output of p2 goes high and the flip-flop outputs a low level. Therefore, the upper switch SW1 is turned off, the lower switch SW2 is turned on, and the discharge of the timing capacitor C_CT is started. This discharging is continued until the terminal voltage of the timing capacitor C_CT becomes 1V.
【００１１】タイミングコンデンサＣ＿ＣＴは、電流源
Ｉｃｔ１，Ｉｃｔ２により定電流で充放電されるため、
充放電速度は一定である。したがって、タイミングコン
デンサＣ＿ＣＴの端子電圧は、ある上下限電圧（図示の
例では３ボルト，１ボルト）の間を一定時間かけて変化
することになる。以上の仕組みによるタイミングコンデ
ンサＣ＿ＣＴの電圧Ｖｃｔの波形が発振波形であり、立
ち上り時間および立ち下がり時間の等しい三角波の発振
波形を得ることができる。The timing capacitor C_CT is charged and discharged with a constant current by the current sources Ict1 and Ict2.
The charge / discharge speed is constant. Therefore, the terminal voltage of the timing capacitor C_CT changes between certain upper and lower limit voltages (3 volts and 1 volt in the illustrated example) over a certain period of time. The waveform of the voltage Vct of the timing capacitor C_CT according to the above-described mechanism is the oscillation waveform, and a triangular waveform having the same rise time and fall time can be obtained.
【００１２】次に、ＰＷＭ制御（デューティ制御）につ
いて説明する。発振回路の出力電圧Ｖｃｔは、コンパレ
ータｃｏｍｐ３の一方の入力に与えられる。このコンパ
レータｃｏｍｐ３の他方の入力には、負荷の重さをＤＣ
−ＤＣコンバータ出力でモニタし、電圧Ｖｃｔと比較で
きるレベルにしたフィードバック電圧Ｖｆｂが与えられ
る。ここで、電圧Ｖｆｂは、負荷が軽い時には下がるよ
うなフィードバックとする。Next, PWM control (duty control) will be described. The output voltage Vct of the oscillation circuit is provided to one input of a comparator comp3. The other input of the comparator comp3 has a load weight of DC
A feedback voltage Vfb monitored at the output of the DC converter and brought to a level that can be compared with the voltage Vct is provided. Here, the voltage Vfb is a feedback that decreases when the load is light.
【００１３】コンパレータｃｏｍｐ３は、図１４に示し
たように、発振回路の出力電圧Ｖｃｔと電圧Ｖｆｂとを
比較し、発振回路の出力電圧Ｖｃｔがフィードバック電
圧Ｖｆｂよりも低い時に、コンパレータ出力が高レベル
となる。このコンパレータ出力は、レベルシフターで昇
圧された後、電源制御集積回路の出力となる。As shown in FIG. 14, the comparator comp3 compares the output voltage Vct of the oscillation circuit with the voltage Vfb, and when the output voltage Vct of the oscillation circuit is lower than the feedback voltage Vfb, the comparator output becomes high. Become. This comparator output is output from the power supply control integrated circuit after being boosted by the level shifter.
【００１４】このコンパレータ出力のデューティサイク
ル（ここでは、一つの周期に対してのオン時間の占める
割合を表すオンデューティサイクル）において、発振回
路の出力電圧Ｖｃｔが一定周期の波形となっているた
め、フィードバック電圧Ｖｆｂの変化が発振回路の出力
電圧Ｖｃｔの一周期に占めるＶｃｔ＜Ｖｆｂの時間の変
化となる。フィードバック電圧Ｖｆｂは、スイッチング
電源の負荷が軽くなると下がるようにしてあるため、負
荷が軽くなると共にデューティは減少する。このコンパ
レータ出力により、ＤＣ−ＤＣコンバータのスイッチン
グ用のパワートランジスタを制御しているため、負荷が
軽くなるにつれて負荷への供給電力を絞るようにしてい
る。In the duty cycle of the comparator output (here, the on-duty cycle indicating the ratio of the on-time to one cycle), the output voltage Vct of the oscillation circuit has a constant cycle waveform. The change in the feedback voltage Vfb is a change in the time of Vct <Vfb in one cycle of the output voltage Vct of the oscillation circuit. Since the feedback voltage Vfb decreases as the load of the switching power supply decreases, the duty decreases as the load decreases. Since the switching power transistor of the DC-DC converter is controlled by this comparator output, the power supplied to the load is reduced as the load becomes lighter.
【００１５】[0015]
【発明が解決しようとする課題】ところで、電源制御集
積回路は、トランスを介し負荷にあるエネルギーを供給
し、負荷に応じて供給電力を調整するためにデューティ
サイクルの制御を行っている。ＤＣ−ＤＣコンバータで
は、デューティサイクルが制御された信号によりパワー
トランジスタがスイッチングを行うが、そこでスイッチ
ングロスが発生する。The power supply control integrated circuit supplies energy to a load via a transformer and controls a duty cycle in order to adjust supply power according to the load. In a DC-DC converter, a power transistor performs switching by a signal whose duty cycle is controlled, and a switching loss occurs there.
【００１６】図１６はスイッチングロスの概念を示す図
である。この図において、パワートランジスタのスイッ
チング時に、電圧および電流のレベルが互いに逆になる
関係を有している。このスイッチング時では、高レベル
と低レベルとの切り換り目でスイッチングロスが発生
し、これが変換効率を下げる原因となっている。スイッ
チングロスは、図１６において、ハッチングを施した部
分に相当し、パルスの立ち上り、立ち下がり時間が零で
は無いことから生じている。FIG. 16 is a diagram showing the concept of switching loss. In this figure, there is a relationship that the voltage and current levels are opposite to each other when the power transistor is switched. At the time of this switching, switching loss occurs at a switching point between a high level and a low level, which causes a reduction in conversion efficiency. The switching loss corresponds to the hatched portion in FIG. 16 and is caused by the fact that the rise and fall times of the pulse are not zero.
【００１７】負荷が重い時には、デューティサイクルが
大きい、すなわち、コンパレータ出力のオン信号の幅が
広いため、供給電力に対してスイッチングロスの占める
割合が小さくなり、スイッチングロスの影響は少ない。
しかし、軽負荷時には、デューティサイクルが小さくな
るため、その影響が顕著になり、電源の効率を下げる原
因となる。なお、スイッチングロスは、スイッチング速
度を速くすることで低減することができるが、それにも
限界があり、皆無にすることはできない。When the load is heavy, the duty cycle is large, that is, since the width of the ON signal of the comparator output is wide, the ratio of the switching loss to the supplied power is small, and the influence of the switching loss is small.
However, when the load is light, the duty cycle becomes small, so that the influence becomes remarkable, which causes a reduction in the efficiency of the power supply. The switching loss can be reduced by increasing the switching speed, but there is a limit to this, and it cannot be eliminated.
【００１８】最近の低消費電力化・低価格化の要求が厳
しくなる中、最近の電子製品の機能の一つに待機モード
があるが、このモード時の低消費電力化が特に厳しくな
っており、如何にスイッチングロスの影響を少なくし、
集積回路の省電力化を図るかが問題となっている。While the demands for lower power consumption and lower price have become more severe recently, one of the functions of recent electronic products is a standby mode, and the power consumption in this mode is particularly severe. How to reduce the effect of switching loss,
The problem is whether to reduce the power consumption of the integrated circuit.
【００１９】本発明はこのような点に鑑みてなされたも
のであり、軽負荷時におけるスイッチングロスを低減
し、効率を上げることができる電源制御集積回路を提供
することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of such a point, and an object of the present invention is to provide a power supply control integrated circuit capable of reducing switching loss at light load and increasing efficiency.
【００２０】[0020]
【課題を解決するための手段】本発明では上記問題を解
決するために、定電流源でタイミングコンデンサを充放
電することで発振周波数が決定される発振回路および前
記発振波形と負荷レベルに応じて変化するフィードバッ
ク信号とを比較することでスイッチング電源のスイッチ
ング用パワートランジスタの駆動用パルス信号のパルス
幅を変調するパルス幅変調制御回路を備えた電源制御集
積回路において、前記発振回路は、前記フィードバック
信号が所定のレベルより低くなる軽負荷時において、負
荷レベルの低下に応じて前記定電流源の値を低減するこ
とで発振周波数を低下させる発振周波数可変手段を備え
ていることを特徴とする電源制御集積回路が提供され
る。According to the present invention, in order to solve the above-mentioned problems, an oscillation circuit whose oscillation frequency is determined by charging / discharging a timing capacitor with a constant current source, and an oscillation circuit in accordance with the oscillation waveform and a load level. In a power supply control integrated circuit including a pulse width modulation control circuit that modulates a pulse width of a driving pulse signal of a switching power transistor of a switching power supply by comparing a feedback signal that changes, the oscillation circuit includes the feedback signal. Power supply control, characterized by comprising an oscillation frequency variable means for reducing an oscillation frequency by reducing the value of the constant current source in accordance with a decrease in the load level at a light load when the load becomes lower than a predetermined level. An integrated circuit is provided.
【００２１】このような電源制御集積回路によれば、発
振回路は、通常動作時では、フィードバック信号に関係
なく所定のレベルで決まる一定の周波数で発振する。一
方、軽負荷時では、負荷レベルが低減することに応じて
発振周波数が低下する。この結果、スイッチング回数が
低減することになる。これにより、スイッチングロスが
低減し、効率が改善されることになる。According to such a power supply control integrated circuit, during normal operation, the oscillation circuit oscillates at a constant frequency determined by a predetermined level regardless of a feedback signal. On the other hand, when the load is light, the oscillation frequency decreases as the load level decreases. As a result, the number of times of switching is reduced. As a result, switching loss is reduced and efficiency is improved.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施の形態を、Ａ
Ｃ／ＤＣ電源回路に適用した場合を例に図面を参照して
詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention
An example in which the present invention is applied to a C / DC power supply circuit will be described in detail with reference to the drawings.
【００２３】図１は本発明を適用したＡＣ／ＤＣ電源回
路の構成例を示す回路図である。ＡＣ／ＤＣ電源回路
は、商用電源を整流するブリッジダイオードＢＤおよび
コンデンサＣ１を有し、その直流電圧は、トランスＴの
一次巻線とパワートランジスタＰＴとを直列接続した回
路に印加される。電源制御集積回路ＩＣは、デュアルイ
ンラインパッケージタイプのもので８本の端子を有して
いる。すなわち、タイミング抵抗接続端子ＲＴ、フィー
ドバック端子ＦＢ、過電流検出端子ＩＳ、グランド端子
ＧＮＤ、出力端子ＯＵＴ、電源端子ＶＣＣ、基準電圧端
子ＲＥＦおよびソフトスタート端子ＣＳを有している。FIG. 1 is a circuit diagram showing a configuration example of an AC / DC power supply circuit to which the present invention is applied. The AC / DC power supply circuit has a bridge diode BD for rectifying a commercial power supply and a capacitor C1, and its DC voltage is applied to a circuit in which a primary winding of a transformer T and a power transistor PT are connected in series. The power supply control integrated circuit IC is a dual in-line package type and has eight terminals. That is, it has a timing resistor connection terminal RT, a feedback terminal FB, an overcurrent detection terminal IS, a ground terminal GND, an output terminal OUT, a power supply terminal VCC, a reference voltage terminal REF, and a soft start terminal CS.
【００２４】タイミング抵抗接続端子ＲＴはタイミング
抵抗Ｒ＿ＲＴに接続され、フィードバック端子ＦＢはフ
ォトカプラＰＣのフォトトランジスタＰｈ＿Ｔｒに接続
され、過電流検出端子ＩＳにはパワートランジスタＰＴ
の電流を検出する抵抗Ｒ＿ＩＳがその端子電圧を入力す
るように接続され、グランド端子ＧＮＤは接地され、出
力端子ＯＵＴはパワートランジスタＰＴのゲートに接続
され、電源端子ＶＣＣは抵抗Ｒｓｔ、コンデンサＣ２お
よびツェナーダイオードＺＤからなる降圧安定化回路に
接続され、基準電圧端子ＲＥＦは内部基準電圧を安定化
させるコンデンサＣ３に接続され、ソフトスタート端子
ＣＳは内蔵ソフトスタート回路用のコンデンサＣ４に接
続されている。また、電源端子ＶＣＣにはダイオードＤ
１が接続され、トランスＴにて誘起された電圧を受ける
ようにして、電源制御集積回路ＩＣの起動後に商用電源
からの消費電流を減らすようにしている。The timing resistor connection terminal RT is connected to the timing resistor R_RT, the feedback terminal FB is connected to the phototransistor Ph_Tr of the photocoupler PC, and the power transistor PT is connected to the overcurrent detection terminal IS.
Is connected to input the terminal voltage, the ground terminal GND is grounded, the output terminal OUT is connected to the gate of the power transistor PT, and the power supply terminal VCC is connected to the resistor Rst, the capacitor C2 and the Zener. The reference voltage terminal REF is connected to a capacitor C3 for stabilizing an internal reference voltage, and the soft start terminal CS is connected to a capacitor C4 for a built-in soft start circuit. A diode D is connected to the power supply terminal VCC.
1 is connected to receive the voltage induced by the transformer T so as to reduce the current consumption from the commercial power after the power control integrated circuit IC is started.
【００２５】トランスＴの二次巻線は、ダイオードＤ２
およびコンデンサＣ５からなる整流回路を介して、ＡＣ
／ＤＣ電源回路の出力端子に接続されている。また、そ
の出力端子には、フォトカプラＰＣのフォトダイオード
Ｐｈ＿Ｄが接続されており、負荷レベルに対応したレベ
ルの信号を電源制御集積回路ＩＣのフィードバック端子
ＦＢに供給するようにしている。The secondary winding of the transformer T includes a diode D2
And a rectifier circuit composed of a capacitor C5 and AC
/ DC power supply circuit. The output terminal is connected to the photodiode Ph_D of the photocoupler PC so that a signal having a level corresponding to the load level is supplied to the feedback terminal FB of the power supply control integrated circuit IC.
【００２６】電源制御集積回路ＩＣは、内部に持つ発振
回路によって発振された三角波の出力電圧とフィードバ
ック端子ＦＢで受けた負荷レベルとによりパルス幅変調
制御されたパルス信号を出力端子ＯＵＴより出力し、パ
ワートランジスタＰＴをオン・オフ制御する。これによ
り、トランスＴの一次巻線に流れる電流をオン・オフ
し、二次巻線に高周波の交流電圧を発生させ、それを整
流してＡＣ／ＤＣ電源回路の直流出力とする。The power supply control integrated circuit IC outputs from the output terminal OUT a pulse signal subjected to pulse width modulation control based on the output voltage of the triangular wave oscillated by the internal oscillator circuit and the load level received at the feedback terminal FB, On / off control of the power transistor PT. As a result, the current flowing through the primary winding of the transformer T is turned on and off, a high-frequency AC voltage is generated in the secondary winding, and the rectified DC voltage is used as a DC output of the AC / DC power supply circuit.
【００２７】ここで、発振回路は、負荷レベルの減少に
応じて発振周波数を下げるようにしている。これによ
り、負荷に同じ電力を供給するにもスイッチング回数が
少なくなる分、スイッチングロスの影響が少なくなり、
効率を改善している。次に、このような機能を持つ発振
回路について説明する。Here, the oscillation circuit lowers the oscillation frequency in accordance with the decrease in the load level. As a result, even if the same power is supplied to the load, the number of switching times is reduced, so that the influence of switching loss is reduced,
Improving efficiency. Next, an oscillator circuit having such a function will be described.
【００２８】図２は本発明による発振回路の第１の実施
の形態を示す回路図、図３は多入力増幅器の内部構成例
を示す回路図、図４はフィードバック信号を増幅する増
幅器の特性を示す図、図５は多入力増幅器の特性を示す
図である。FIG. 2 is a circuit diagram showing a first embodiment of an oscillation circuit according to the present invention, FIG. 3 is a circuit diagram showing an example of the internal configuration of a multi-input amplifier, and FIG. 4 shows characteristics of an amplifier for amplifying a feedback signal. FIG. 5 shows the characteristics of the multi-input amplifier.
【００２９】まず、図２に示す発振回路の機能概要につ
いて述べる。端子Ｖｄｄ（２．５Ｖ）、Ｖｄｄ（５Ｖ）
は内部基準電圧からの入力、端子ＣＴはこの発振回路の
出力で、その出力電圧Ｖｃｔは発振波形である。端子Ｆ
Ｂはフィードバック端子であり、負荷の重さを電圧に変
換した信号が入力される。タイミング抵抗接続端子ＲＴ
は、この電源制御集積回路ＩＣの外付け部品となってい
るタイミング抵抗Ｒ＿ＲＴを接続する端子である。First, an outline of the function of the oscillation circuit shown in FIG. 2 will be described. Terminals Vdd (2.5V), Vdd (5V)
Is an input from an internal reference voltage, a terminal CT is an output of the oscillation circuit, and an output voltage Vct is an oscillation waveform. Terminal F
B is a feedback terminal to which a signal obtained by converting the weight of the load into a voltage is input. Timing resistor connection terminal RT
Is a terminal for connecting a timing resistor R_RT which is an external component of the power supply control integrated circuit IC.
【００３０】フィードバック端子ＦＢは、増幅器ＦＢ＿
Ａに接続されている。この増幅器ＦＢ＿Ａは、抵抗Ｒ１
１，Ｒ１２によって増幅率が決められ、たとえば抵抗値
の比をＲ１１：Ｒ１２＝１：９と設定することにより、
増幅率１０の増幅器を構成している。増幅器ＦＢ＿Ａ
は、図４に示す特性を有し、フィードバック端子ＦＢの
電圧ＶｆｂがＶｆｂ０、増幅器ＦＢ＿Ａの出力が２．５
Ｖの状態を基準として、Ｖｆｂの変化量の１０倍の変化
を出力する機能を有する。なお、Ｖｆｂ０は動作モード
が通常モードから軽負荷モードへの切換え時の電圧とす
る。The feedback terminal FB is connected to the amplifier FB_
A is connected. This amplifier FB_A includes a resistor R1
1, R12 determines the amplification factor. For example, by setting the ratio of the resistance values to R11: R12 = 1: 9,
An amplifier having an amplification factor of 10 is configured. Amplifier FB_A
Has a characteristic shown in FIG. 4, the voltage Vfb of the feedback terminal FB is Vfb0, and the output of the amplifier FB_A is 2.5
It has a function of outputting a change of 10 times the change amount of Vfb based on the state of V. Vfb0 is a voltage when the operation mode is switched from the normal mode to the light load mode.
【００３１】多入力増幅器ＲＴ＿Ａは、二つの反転入力
端子のうち低い方の電圧を出力するアンプであり、図５
に示すように、実線および破線の入力に対して実線の出
力となる特性を有する。たとえば非軽負荷時は、Ｖｆｂ
がＶｆｂ０以上あるため、増幅器ＦＢ＿Ａの出力はＶｄ
ｄの２．５Ｖ以上である。したがって、この時には多入
力増幅器ＲＴ＿Ａの出力は２．５Ｖとなっている。The multi-input amplifier RT_A is an amplifier that outputs the lower voltage of the two inverting input terminals.
As shown in (1), there is a characteristic that the output of the solid line corresponds to the input of the solid line and the broken line. For example, at non-light load, Vfb
Is equal to or higher than Vfb0, the output of the amplifier FB_A is Vd
d of 2.5 V or more. Therefore, at this time, the output of the multi-input amplifier RT_A is 2.5 V.
【００３２】一方軽負荷時にはＶｆｂがＶｆｂ０以下に
なり、その変化量の１０倍の変化が増幅器ＦＢ＿Ａの出
力であるため、Ｖｄｄ（２．５Ｖ）以下になる。したが
って、多入力増幅器ＲＴ＿Ａの出力は増幅器ＦＢ＿Ａの
出力と等しくなり、Ｖｄｄ（２．５Ｖ）以下になる。On the other hand, when the load is light, Vfb becomes equal to or less than Vfb0, and since a change ten times the change amount is the output of the amplifier FB_A, it becomes equal to or less than Vdd (2.5 V). Therefore, the output of the multi-input amplifier RT_A becomes equal to the output of the amplifier FB_A, and becomes equal to or lower than Vdd (2.5 V).
【００３３】多入力増幅器ＲＴ＿Ａの出力は、トランジ
スタＭＰ１，ＭＰ５のゲートに接続される。トランジス
タＭＰ５は、トランジスタＭＰ２，ＭＮ１，ＭＮ２とと
もにカレントミラー回路を構成し、その後段に接続され
るトランジスタＭＰ３，ＭＮ４は電流源、トランジスタ
ＭＰ４，ＭＮ３はタイミングコンデンサＣ＿ＣＴに対す
る充放電の切り換えを行うスイッチを構成している。こ
のスイッチを構成するトランジスタＭＰ４，ＭＮ３のゲ
ートは、三角発振波形の上下限値を設定する抵抗Ｒ１，
Ｒ２，Ｒ３と、コンパレータｃｏｍｐ１，ｃｏｍｐ２
と、ＲＳフリップフロップＲＳＦＦとからなる回路に接
続されている。The output of the multi-input amplifier RT_A is connected to the gates of the transistors MP1 and MP5. The transistor MP5 forms a current mirror circuit together with the transistors MP2, MN1 and MN2. The transistors MP3 and MN4 connected to the subsequent stage form a current source, and the transistors MP4 and MN3 form a switch for switching charging / discharging of the timing capacitor C_CT. are doing. The gates of the transistors MP4 and MN3 constituting this switch are connected to resistors R1 and R1, which set the upper and lower limits of the triangular oscillation waveform.
R2, R3 and comparators comp1, comp2
And an RS flip-flop RSFF.
【００３４】また、多入力増幅器ＲＴ＿Ａの出力は、ト
ランジスタＭＰ５のゲートへの入力なので、タイミング
抵抗Ｒ＿ＲＴに流れる電流を制御する。このとき、タイ
ミング抵抗接続端子ＲＴに現われる端子電圧をＶｒｔと
する。同時に、多入力増幅器ＲＴ＿Ａの出力は、トラン
ジスタＭＰ１のゲート入力にもなっている。したがっ
て、カレントミラー回路で折り返した後、トランジスタ
ＭＰ３，ＭＮ４をタイミング抵抗Ｒ＿ＲＴに流れる電流
と同じ電流を流すよう制御する。Since the output of the multi-input amplifier RT_A is an input to the gate of the transistor MP5, it controls the current flowing through the timing resistor R_RT. At this time, the terminal voltage appearing at the timing resistor connection terminal RT is Vrt. At the same time, the output of the multi-input amplifier RT_A is also the gate input of the transistor MP1. Therefore, after being turned back by the current mirror circuit, the transistors MP3 and MN4 are controlled so that the same current as the current flowing through the timing resistor R_RT flows.
【００３５】次に、多入力増幅器ＲＴ＿Ａの具体的な構
成例について説明する。図３において、端子ＩＮ１
（−）は内部基準電圧Ｖｄｄ（２．５Ｖ）を受ける入力
端子であり、端子ＩＮ２（−）は増幅器ＦＢ＿Ａの出力
が接続される入力端子である。端子ＩＮ３（＋）は図２
のタイミング抵抗接続端子ＲＴが接続され、端子ＯＵＴ
は、この多入力増幅器ＲＴ＿Ａの出力端子である。Next, a specific configuration example of the multi-input amplifier RT_A will be described. In FIG. 3, terminal IN1
(-) Is an input terminal for receiving the internal reference voltage Vdd (2.5 V), and terminal IN2 (-) is an input terminal to which the output of the amplifier FB_A is connected. Terminal IN3 (+) is shown in FIG.
Is connected to the terminal OUT.
Is an output terminal of the multi-input amplifier RT_A.
【００３６】端子ＩＮ１（−）に接続された抵抗Ｒ１
３，トランジスタＮＰＮ１，ＭＮ５で構成されている回
路は、このブロックのバイアス源である。トランジスタ
ＭＮ６，ＭＰ６，ＭＰ７，ＭＰ１０からなる回路は、ト
ランジスタＰＮＰ１，ＰＮＰ２，ＰＮＰ３にバイアス源
と同じで流を流すよう制御する。トランジスタＭＰ８，
ＭＰ９，ＭＰ１１，ＭＮ７、ＭＮ８からなる回路は差動
入力段を構成し、トランジスタＭＰ１２，ＭＮ９は出力
段を構成する。The resistor R1 connected to the terminal IN1 (-)
3, a circuit composed of transistors NPN1 and MN5 is a bias source of this block. The circuit including the transistors MN6, MP6, MP7, and MP10 controls the transistors PNP1, PNP2, and PNP3 to flow in the same manner as the bias source. Transistor MP8,
The circuit composed of MP9, MP11, MN7 and MN8 forms a differential input stage, and the transistors MP12 and MN9 form an output stage.
【００３７】二つの端子ＩＮ１（−）、端子ＩＮ２
（−）を受けるトランジスタＰＮＰ１，ＰＮＰ２は、共
にトランジスタＭＰ９に接続されているので、内部基準
電圧Ｖｄｄ（２．５Ｖ）および増幅器ＦＢ＿Ａの出力電
圧のうち、入力電圧の低い方の電圧によりトランジスタ
ＭＰ９がオンとなる。Two terminals IN1 (-), terminal IN2
Since the transistors PNP1 and PNP2 receiving (−) are both connected to the transistor MP9, the transistor MP9 is driven by the lower input voltage of the internal reference voltage Vdd (2.5 V) and the output voltage of the amplifier FB_A. Turns on.
【００３８】また、タイミング抵抗接続端子ＲＴの端子
電圧Ｖｒｔ直は、この多入力増幅器ＲＴ＿Ａの帰還入力
になっており、Ｖｄｄ（２．５Ｖ）か増幅器ＦＢ＿Ａの
出力電圧のうち、低い方と同じ電圧になる。どちらと同
じになるかでトランジスタＭＰ９またはＭＰ１１に電流
を流す。The terminal voltage Vrt of the timing resistor connection terminal RT is the feedback input of the multi-input amplifier RT_A, and is the same voltage as the lower one of Vdd (2.5 V) and the output voltage of the amplifier FB_A. become. A current is passed to the transistor MP9 or MP11 depending on which one becomes the same.
【００３９】トランジスタＭＰ９の方がオンした場合、
トランジスタＭＰ９，ＭＮ７には同じ電流が流れ、トラ
ンジスタＭＮ９，ＭＮ７のゲートが共通なので、トラン
ジスタＭＮ９のオン抵抗が下がり、トランジスタＭＮ９
のゲート電圧を下げ、この多入力増幅器ＲＴ＿Ａの出力
である出力端子ＯＵＴが高レベルとなる。When the transistor MP9 is turned on,
Since the same current flows through the transistors MP9 and MN7 and the gates of the transistors MN9 and MN7 are common, the on-resistance of the transistor MN9 decreases and the transistor MN9
And the output terminal OUT, which is the output of the multi-input amplifier RT_A, goes high.
【００４０】逆に、トランジスタＭＰ１１の方がオンし
た場合、トランジスタＭＰ９の方がオン抵抗が高くな
り、トランジスタＭＮ８も同様に高くなる。したがっ
て、トランジスタＭＮ９のゲート電圧は上がり、出力端
子ＯＵＴが低レベルとなる。Conversely, when the transistor MP11 is turned on, the transistor MP9 has a higher on-resistance, and the transistor MN8 is also higher. Therefore, the gate voltage of the transistor MN9 rises, and the output terminal OUT goes low.
【００４１】以上説明した多入力増幅器ＲＴ＿Ａの出力
は、トランジスタＭＰ５，ＭＰ１のゲートに与えられ、
タイミング抵抗Ｒ＿ＲＴに流れる電流を制御する。この
トランジスタＭＰ５を流れる電流は、タイミング抵抗Ｒ
＿ＲＴによる電圧降下を生じさせ、電圧Ｖｒｔとして多
入力増幅器ＲＴ＿Ａへフィードバックされる。このルー
プにより電圧Ｖｒｔは一定となる。The output of the multi-input amplifier RT_A described above is applied to the gates of the transistors MP5 and MP1.
The current flowing through the timing resistor R_RT is controlled. The current flowing through the transistor MP5 is the timing resistance R
_RT to cause a voltage drop, and is fed back as a voltage Vrt to the multi-input amplifier RT_A. This loop makes the voltage Vrt constant.
【００４２】一方、トランジスタＭＰ１を流れる電流
は、トランジスタＭＮ１を介しトランジスタＭＰ２，Ｍ
Ｐ３，ＭＮ２，ＭＮ４にトランジスタＭＮ１を流れる電
流と同じ電流を生じさせる。ここで、トランジスタＭＰ
４，ＭＮ３は、ＲＳフリップフロップＲＳＦＦの電圧に
より切り換えられ、端子ＣＴに接続されたタイミングコ
ンデンサＣ＿ＣＴに対する充放電の切り換えを行う。On the other hand, the current flowing through the transistor MP1 flows through the transistors MP2 and M2 via the transistor MN1.
The same current as the current flowing through the transistor MN1 is generated in P3, MN2, and MN4. Here, the transistor MP
4, MN3 is switched by the voltage of the RS flip-flop RSFF, and switches charging / discharging of the timing capacitor C_CT connected to the terminal CT.
【００４３】以上の動作により、フィードバック端子Ｆ
Ｂの端子電圧ＶｆｂがＶｆｂ０以上のとき、多入力増幅
器ＲＴ＿Ａは、固定値のＶｄｄ（２．５Ｖ）を出力し、
Ｖｒｔ＝２．５Ｖとなるよう制御するため、発振周波数
は一定に保たれることになる。一方、端子電圧Ｖｆｂが
Ｖｆｂ０以下となる軽負荷のときには、多入力増幅器Ｒ
Ｔ＿Ａの出力が負荷レベルに応じてリニアに変化するの
で、多入力増幅器ＲＴ＿Ａの出力も同様に変化する。Ｖ
ｒｔが２．５Ｖ以下に下がると、タイミングコンデンサ
Ｃ＿ＣＴを充放電する電流が減ることになり、この結
果、発振周波数が下がる。このように、軽負荷時に、多
入力増幅器ＲＴ＿Ａの出力を負荷（Ｖｆｂ）に対して上
記の様に変化させることで、負荷に応じて発振周波数を
下げることが実現されるのである。By the above operation, the feedback terminal F
When the terminal voltage Vfb of B is equal to or higher than Vfb0, the multi-input amplifier RT_A outputs a fixed value of Vdd (2.5 V),
Since the control is performed so that Vrt = 2.5 V, the oscillation frequency is kept constant. On the other hand, when the terminal voltage Vfb is equal to or lower than Vfb0 and the load is light, the multi-input amplifier R
Since the output of T_A changes linearly according to the load level, the output of the multi-input amplifier RT_A also changes. V
When rt falls to 2.5 V or less, the current for charging and discharging the timing capacitor C_CT decreases, and as a result, the oscillation frequency decreases. As described above, when the load is light, the output of the multi-input amplifier RT_A is changed with respect to the load (Vfb) as described above, so that the oscillation frequency can be reduced according to the load.
【００４４】また、この負荷低減に応じて発振周波数を
下げる機能を実現するために追加した回路は、図２の増
幅器ＦＢ＿Ａと、図３の多入力増幅器ＲＴ＿Ａ内のトラ
ンジスタＰＮＰ１とであり、少ない素子と、少ない変更
箇所によってその機能を実現している。The circuit added to realize the function of lowering the oscillation frequency according to the load reduction is the amplifier FB_A of FIG. 2 and the transistor PNP1 in the multi-input amplifier RT_A of FIG. And the function is realized with few changes.
【００４５】好ましい実施の形態では、図２に示した発
振回路の発振周波数を、通常負荷のときには、１００ｋ
Ｈｚ、最軽負荷のときには、２０ｋＨｚで発振するよう
にしている。このときの発振波形の様子を図６に示す。In a preferred embodiment, the oscillation frequency of the oscillation circuit shown in FIG.
Hz, and oscillates at 20 kHz at the lightest load. FIG. 6 shows the state of the oscillation waveform at this time.
【００４６】図６は周波数可変による発振波形の変化を
示す図である。図６において、通常モード時の発振波形
は実線で示し、軽負荷モード時の発振波形は破線で示し
てある。通常モードから軽負荷モードになって発振周波
数が下がると、１周期の時間間隔が広がる。これによ
り、スイッチング回数が減るため、スイッチングロスを
低減することができる。FIG. 6 is a diagram showing a change in the oscillation waveform due to the variable frequency. In FIG. 6, the oscillation waveform in the normal mode is shown by a solid line, and the oscillation waveform in the light load mode is shown by a broken line. When the oscillation frequency is lowered by changing from the normal mode to the light load mode, the time interval of one cycle is widened. As a result, the number of times of switching is reduced, so that switching loss can be reduced.
【００４７】図７は本発明による発振回路の第２の実施
の形態を示す回路図である。図７において、図２に示し
た構成要素と同じ要素については同じ符号を付してあ
る。この発振回路によれば、内部基準電圧Ｖｄｄ（５
Ｖ）に接続された基準電圧端子ＲＥＦを備えている。そ
して、この基準電圧端子ＲＥＦとタイミング抵抗接続端
子ＲＴとの間に外付けの抵抗Ｒ＿ｆｒが接続されてい
る。それ以外は、図２に示した回路構成と同じである。FIG. 7 is a circuit diagram showing a second embodiment of the oscillation circuit according to the present invention. 7, the same elements as those shown in FIG. 2 are denoted by the same reference numerals. According to this oscillation circuit, the internal reference voltage Vdd (5
V) connected to a reference voltage terminal REF. An external resistor R_fr is connected between the reference voltage terminal REF and the timing resistor connection terminal RT. Other than that, the circuit configuration is the same as that shown in FIG.
【００４８】タイミング抵抗接続端子ＲＴの電圧は、多
入力増幅器ＲＴ＿Ａによってその入力のうち最も低い値
と同じ値を取るように制御されているので、その入力電
圧によりタイミング抵抗接続端子ＲＴに接続したタイミ
ング抵抗Ｒ＿ＲＴを流れる電流Ｉ＿ＲＴが決定される。Since the voltage at the timing resistor connection terminal RT is controlled by the multi-input amplifier RT_A so as to take the same value as the lowest value among its inputs, the timing connected to the timing resistor connection terminal RT is determined by the input voltage. The current I_RT flowing through the resistor R_RT is determined.
【００４９】ここで、基準電圧端子ＲＥＦとタイミング
抵抗接続端子ＲＴとの間に抵抗Ｒ＿ｆｒを接続すると、
基準電圧端子ＲＥＦからも電流Ｉ＿ｆｒが供給されるた
め、タイミング抵抗接続端子ＲＴの電圧を一定に保つ、
すなわち”Ｉ＿ｆｒ＋Ｉ＿ＲＴ＝一定”の状態を保つに
は、タイミング抵抗接続端子ＲＴから供給される電流Ｉ
＿ＲＴを絞る必要がある。Here, when a resistor R_fr is connected between the reference voltage terminal REF and the timing resistor connection terminal RT,
Since the current I_fr is also supplied from the reference voltage terminal REF, the voltage of the timing resistor connection terminal RT is kept constant.
That is, to maintain the state of “I_fr + I_RT = constant”, the current I supplied from the timing resistor connection terminal RT
_RT needs to be reduced.
【００５０】この場合、トランジスタＭＰ５のソース・
ドレイン電流Ｉ＿ＲＴが絞られることになるが、トラン
ジスタＭＰ５に入っているゲート信号はトランジスタＭ
Ｐ１にも入力されているため、結果として、タイミング
コンデンサＣ＿ＣＴの充放電電流も絞られ、タイミング
抵抗接続端子ＲＴの端子電圧が同じ、すなわち、フィー
ドバック端子ＦＢの端子電圧が同じであっても、基準電
圧端子ＲＥＦとタイミング抵抗接続端子ＲＴとの間に抵
抗Ｒ＿ｆｒを接続した方が周波数は低くなるのである。In this case, the source of the transistor MP5
Although the drain current I_RT is reduced, the gate signal input to the transistor MP5 is
As a result, the charge / discharge current of the timing capacitor C_CT is also reduced, and even if the terminal voltage of the timing resistor connection terminal RT is the same, that is, even if the terminal voltage of the feedback terminal FB is the same, the reference voltage is also input to the reference terminal The frequency is lower when the resistor R_fr is connected between the voltage terminal REF and the timing resistor connection terminal RT.
【００５１】もちろん、タイミング抵抗接続端子ＲＴの
端子電圧が同じであっても、抵抗Ｒ＿ｆｒの抵抗値が小
さい方がより周波数は下がる事になる。さて、負荷の状
態（フィードバック端子ＦＢの電圧Ｖｒｔ）によって周
波数が可変する領域においては、フィードバック端子Ｆ
Ｂのある電圧の変化量に対して、基準電圧端子ＲＥＦと
タイミング抵抗接続端子ＲＴとの間の抵抗Ｒ＿ｆｒの抵
抗値が小さい程、より多くの電流Ｉ＿ｆｒが基準電圧端
子ＲＥＦから供給されるので、その分、タイミング抵抗
接続端子ＲＴからの電流Ｉ＿ＲＴは絞られ、タイミング
コンデンサＣ＿ＣＴの充放電時間が長くなり、周波数の
下がり方もより大きく（周波数低減率が大きく）なるの
である。Of course, even if the terminal voltage of the timing resistor connection terminal RT is the same, the frequency decreases as the resistance value of the resistor R_fr decreases. Now, in a region where the frequency varies depending on the state of the load (the voltage Vrt of the feedback terminal FB), the feedback terminal F
For a certain voltage change of B, the smaller the resistance value of the resistor R_fr between the reference voltage terminal REF and the timing resistor connection terminal RT, the more current I_fr is supplied from the reference voltage terminal REF. As a result, the current I_RT from the timing resistor connection terminal RT is reduced, the charging / discharging time of the timing capacitor C_CT becomes longer, and the frequency decreases more greatly (the frequency reduction rate increases).
【００５２】以上の２点を踏まえて、フィードバック端
子ＦＢの電圧と発振周波数との関係をグラフで示すと、
図８のようになる。図８はフィードバック端子電圧と発
振周波数との関係を示す図である。図示のように、通常
モードでは、抵抗Ｒ＿ｆｒの抵抗値が小さくなる程、発
振周波数が低減し、軽負荷モードでは、発振周波数の変
化率、すなわち傾きが大きくなり、その分、発振周波数
もｆ１からｆ３へと大きく低減する。Based on the above two points, the relationship between the voltage of the feedback terminal FB and the oscillation frequency is shown in a graph.
As shown in FIG. FIG. 8 is a diagram showing the relationship between the feedback terminal voltage and the oscillation frequency. As shown in the drawing, in the normal mode, the oscillation frequency decreases as the resistance value of the resistor R_fr decreases, and in the light load mode, the change rate of the oscillation frequency, that is, the slope increases, and the oscillation frequency also increases from f1. It is greatly reduced to f3.
【００５３】ただし、回路構成上、タイミング抵抗接続
端子ＲＴから電流を供給できてもタイミング抵抗接続端
子ＲＴから電源制御集積回路ＩＣ内に電流を吸い込むこ
とはできないので、基準電圧端子ＲＥＦ−タイミング抵
抗接続端子ＲＴ間の抵抗Ｒ＿ｆｒの抵抗値がある値より
も小さい時には、多入力増幅器ＲＴ＿Ａが制御不能にな
る。However, due to the circuit configuration, even if a current can be supplied from the timing resistor connection terminal RT, the current cannot be sucked into the power control integrated circuit IC from the timing resistor connection terminal RT. When the resistance value of the resistor R_fr between the terminals RT is smaller than a certain value, the multi-input amplifier RT_A becomes uncontrollable.
【００５４】しかしながら、このような状態のとき、タ
イミング抵抗接続端子ＲＴから供給される電流Ｉ＿ＲＴ
は既にゼロであるため、結局発振はしない（できない）
ことになる。したがって、抵抗Ｒ＿ｆｒの抵抗値は、発
振停止に陥らないような値、すなわち、最軽負荷時にお
いて、下がって行く発振周波数にクランプをかけて最低
発振周波数を保証する値を有する。However, in such a state, the current I_RT supplied from the timing resistor connection terminal RT
Does not (or cannot) oscillate after all because is already zero
Will be. Therefore, the resistance value of the resistor R_fr has a value that does not cause the oscillation to stop, that is, a value that guarantees the lowest oscillation frequency by clamping the decreasing oscillation frequency at the lightest load.
【００５５】以上、軽負荷時に負荷に応じて発振周波数
を下げることができる発振回路について述べた。しか
し、軽負荷時に負荷に応じて発振周波数を下げただけで
は、発振周波数の低下と共に最大デューティサイクル時
に、出力パルスのオン時間が通常モード時よりも軽負荷
モード時の方が長くなり、電源制御集積回路ＩＣが駆動
すべきパワートランジスタＰＴを破壊するおそれがあ
る。そこで、軽負荷時に最大デューティサイクルを、通
常モード時の最大オン時間以上のオン時間を作ってしま
わないよう調整する必要がある。次に、その最大デュー
ティサイクルの調整機能について説明する。The oscillating circuit capable of lowering the oscillating frequency according to the load at light load has been described above. However, simply reducing the oscillation frequency according to the load at light load causes the on-time of the output pulse to be longer in the light load mode than in the normal mode at the maximum duty cycle as the oscillation frequency decreases. There is a possibility that the power transistor PT to be driven by the integrated circuit IC may be destroyed. Therefore, it is necessary to adjust the maximum duty cycle at a light load so as not to make an ON time longer than the maximum ON time in the normal mode. Next, the function of adjusting the maximum duty cycle will be described.
【００５６】図９は本発明によるＰＷＭ制御の概念を示
す図である。図９において、Ｖｆｂがフィードバック端
子ＦＢにおける端子電圧、Ｄｍａｘが最大デューティサ
イクルを決定する電圧である。Ｄｍａｘは電源制御集積
回路ＩＣの内部基準電圧から抵抗分割にて得られる定電
圧である。このように、ＰＷＭ制御において、発振回路
の出力電圧Ｖｃｔをフィードバック端子ＦＢにおける端
子電圧Ｖｆｂと比較する以外に、負荷の変化とは無関係
な電圧Ｄｍａｘと比較させ、フィードバック端子ＦＢに
おける端子電圧Ｖｆｂが電圧Ｄｍａｘよりも高いとき、
発振回路の出力電圧Ｖｃｔとの比較対象が電圧Ｄｍａｘ
となるようにすれば、そこで最大デューティサイクルを
決定することができる。この仕組みにより、発振周波数
が下がっても最大デューティサイクルは変化せず、軽負
荷時に発振周波数を下げることによる問題を解消するこ
とができる。FIG. 9 is a diagram showing the concept of PWM control according to the present invention. In FIG. 9, Vfb is the terminal voltage at the feedback terminal FB, and Dmax is the voltage that determines the maximum duty cycle. Dmax is a constant voltage obtained by resistance division from the internal reference voltage of the power supply control integrated circuit IC. As described above, in the PWM control, in addition to comparing the output voltage Vct of the oscillation circuit with the terminal voltage Vfb at the feedback terminal FB, the output voltage Vct is compared with the voltage Dmax irrelevant to a change in the load. When it is higher than Dmax,
The comparison object with the output voltage Vct of the oscillation circuit is the voltage Dmax.
If so, the maximum duty cycle can be determined there. With this mechanism, the maximum duty cycle does not change even if the oscillation frequency decreases, and the problem caused by lowering the oscillation frequency at light load can be solved.
【００５７】しかし、この概念を単に適用しただけで
は、最大デューティサイクル時の出力オン時間が通常動
作時よりも軽負荷時の方が長くなり、電源制御集積回路
ＩＣが駆動すべきパワートランジスタＰＴを破壊した
り、スイッチング電源の制御自体に支障をきたす可能性
があるので、発振周波数が下がった場合に、発振周波数
に応じて、すなわち負荷に応じて最大デューティサイク
ルを下げ、出力バルスのオン時間が通常動作時と等しく
一定となるような制御を行う必要がある。以下、その機
能を実現する具体例について説明する。However, if this concept is simply applied, the output on-time at the maximum duty cycle becomes longer at light load than during normal operation, and the power transistor PT to be driven by the power control integrated circuit IC is reduced. If the oscillation frequency falls, the maximum duty cycle is reduced according to the oscillation frequency, that is, according to the load, and the output pulse on-time is reduced. It is necessary to perform control so as to be equal to that during normal operation. Hereinafter, a specific example for realizing the function will be described.
【００５８】図１０はＰＷＭ制御部の構成例を示す回路
図、図１１は多入力コンパレータの構成例を示す回路
図、図１２は最大デューティサイクル調整機能の概念を
説明する図であって、（Ａ）は多入力コンパレータの入
力電圧の変化を示し、（Ｂ）は多入力コンパレータの出
力電圧の変化を示している。FIG. 10 is a circuit diagram showing a configuration example of a PWM control unit, FIG. 11 is a circuit diagram showing a configuration example of a multi-input comparator, and FIG. 12 is a diagram for explaining the concept of a maximum duty cycle adjustment function. (A) shows a change in the input voltage of the multi-input comparator, and (B) shows a change in the output voltage of the multi-input comparator.
【００５９】ＰＷＭ制御部は、図１０に示したように、
最大デューティサイクル調整用の増幅器Ｄｍａｘ＿Ａ
と、パルス幅変調制御のための多入力コンパレータＰＷ
Ｍｃｏｍｐと、レベルシフトおよび波形整形用の電流源
Ｉｃｔ、トランジスタＭＰ１３およびインバータＩＮＶ
３とを備えている。The PWM control unit, as shown in FIG.
Amplifier Dmax_A for maximum duty cycle adjustment
And multi-input comparator PW for pulse width modulation control
Mcomp, a current source Ict for level shift and waveform shaping, a transistor MP13 and an inverter INV
3 is provided.
【００６０】増幅器Ｄｍａｘ＿Ａは、抵抗Ｒ２１，Ｒ２
２の抵抗比によって決まるゲインを有し、図２の増幅器
ＦＢ＿Ａとゲインは異なるが同様の回路構成をしてい
る。したがって、この増幅器Ｄｍａｘ＿Ａは、フィード
バック端子ＦＢの端子電圧Ｖｆｂの変化量に比例した変
化量を示す電圧Ｄｍａｘ２を出力する。この最大デュー
ティサイクルを制御するための負荷に応じた信号の生成
は、発振周波数を制御した原理と同様の原理を用いてい
る。The amplifier Dmax_A includes resistors R21, R2
2 has a gain determined by the resistance ratio, and has the same circuit configuration as the amplifier FB_A of FIG. Therefore, the amplifier Dmax_A outputs a voltage Dmax2 indicating a change in proportion to the change in the terminal voltage Vfb of the feedback terminal FB. The generation of the signal corresponding to the load for controlling the maximum duty cycle uses the same principle as that of controlling the oscillation frequency.
【００６１】ＰＷＭ制御を行う多入力コンパレータＰＷ
Ｍｃｏｍｐは、その具体的な回路を図１１に示したよう
に、図３に示した多入力増幅器ＲＴ＿Ａと同様の回路構
成を有している。すなわち、内部基準電圧Ｖｄｄ（５
Ｖ）に接続された抵抗Ｒ２５，トランジスタＮＰＮ２，
ＭＮ１０は、このブロックのバイアス源を構成する回路
である。トランジスタＭＮ１１，ＭＰ１４，ＭＰ１５，
ＭＰ１９からなる回路は、トランジスタＰＮＰ４，ＰＮ
Ｐ５，ＰＮＰ６，ＰＮＰ７にバイアス源と同じで流を流
すよう制御する。トランジスタＭＰ１６，ＭＰ１７，Ｍ
Ｐ１８，ＭＮ１２、ＭＮ１３からなる回路は差動入力段
を構成し、トランジスタＭＰ２０，ＭＮ１４およびイン
バータＩＮＶ１，ＩＮＶ２は出力段を構成する。Multi-input comparator PWM for performing PWM control
Mcomp has a circuit configuration similar to that of the multi-input amplifier RT_A shown in FIG. 3, as shown in FIG. That is, the internal reference voltage Vdd (5
V), a resistor R25, a transistor NPN2,
MN10 is a circuit constituting a bias source of this block. The transistors MN11, MP14, MP15,
The circuit composed of MP19 includes transistors PNP4, PN
Control is performed so that a current flows through P5, PNP6, and PNP7 in the same manner as the bias source. Transistors MP16, MP17, M
A circuit including P18, MN12, and MN13 forms a differential input stage, and transistors MP20, MN14 and inverters INV1, INV2 form an output stage.
【００６２】三つの（−）入力端子を受けるトランジス
タＰＮＰ４，ＰＮＰ５，ＰＮＰ６は、共にトランジスタ
ＭＰ１７に接続されているので、内部基準電圧Ｖｄｄ
（５Ｖ）から作られた電圧Ｄｍａｘ１、増幅器Ｄｍａｘ
＿Ａの出力電圧Ｄｍａｘ２およびフィードバック端子Ｆ
Ｂの電圧Ｖｆｂのうち、入力電圧の低い方の電圧が、
（＋）入力端子が受ける発振回路の出力電圧Ｖｃｔの比
較対象電圧となる。Since the transistors PNP4, PNP5, and PNP6 receiving the three (-) input terminals are all connected to the transistor MP17, the internal reference voltage Vdd is used.
(5V), voltage Dmax1, amplifier Dmax
_A output voltage Dmax2 and feedback terminal F
The lower input voltage of the voltage Vfb of B is
(+) This is a comparison target voltage of the output voltage Vct of the oscillation circuit received by the input terminal.
【００６３】ＰＷＭ制御を行う多入力コンパレータＰＷ
Ｍｃｏｍｐは、その（＋）入力に発振波形の電圧Ｖｃｔ
を、第１の（−）入力に内部基準電圧Ｖｄｄ（５Ｖ）を
抵抗Ｒ２３，Ｒ２４で分割した電圧Ｄｍａｘ１を、第２
の（−）入力に増幅器ＦＢ＿Ａの出力電圧Ｄｍａｘ２
を、第３の（−）入力にフィードバック電圧Ｖｆｂをそ
れぞれ入力し、第１ないし第３の（−）入力のうちの最
も低い電圧と発振波形とを比較し、発振波形の方が低い
場合に多入力コンパレータＰＷＭｃｏｍｐの出力が高レ
ベルとなるようなコンパレータである。なお。図９の電
圧Ｄｍａｘは、ここでは、電圧Ｄｍａｘ１に対応する。
したがって、電圧Ｖｆｂが電圧Ｄｍａｘ１よりも大きい
領域では、電圧Ｄｍａｘ１と発振波形の電圧Ｖｃｔとが
比較されることになり、負荷に関係なく電圧Ｄｍａｘ１
によって決定される一定のデューティサイクルのパルス
を出力する。このパルスは、トランジスタＭＰ１３、電
流源ＩｃｔおよびインバータＩＮＶ３を介して、電源制
御集積回路ＩＣの出力端子ＯＵＴより出力され、パワー
トランジスタＰＴをスイッチング駆動するゲート信号と
なる。Multi-input comparator PW for performing PWM control
Mcomp has an oscillation waveform voltage Vct at its (+) input.
A voltage (Dmax1) obtained by dividing the internal reference voltage Vdd (5 V) by the resistors R23 and R24 into a first (-) input,
Output voltage Dmax2 of the amplifier FB_A to the (−) input of
The feedback voltage Vfb is input to the third (-) input, and the lowest voltage of the first to third (-) inputs is compared with the oscillation waveform. When the oscillation waveform is lower, This is a comparator in which the output of the multi-input comparator PWMcomp becomes a high level. In addition. The voltage Dmax in FIG. 9 corresponds to the voltage Dmax1 here.
Therefore, in a region where the voltage Vfb is higher than the voltage Dmax1, the voltage Dmax1 is compared with the voltage Vct of the oscillation waveform, and the voltage Dmax1 is independent of the load.
Output a pulse with a constant duty cycle determined by This pulse is output from the output terminal OUT of the power supply control integrated circuit IC via the transistor MP13, the current source Ict, and the inverter INV3, and serves as a gate signal for switching-driving the power transistor PT.
【００６４】次に、負荷に応じて変化する電圧Ｄｍａｘ
２を多入力コンパレータＰＷＭｃｏｍｐの（−）端子に
追加入力した場合の発振波形と出力波形との関係を示し
たのが図１２である。図１２において、実線で示した波
形が通常モード時の入出力波形であり、破線で示したの
が軽負荷時（発振周波数が低下した状態）の入出力波形
である。Next, the voltage Dmax that changes according to the load
FIG. 12 shows the relationship between the oscillation waveform and the output waveform when 2 is additionally input to the (−) terminal of the multi-input comparator PWMcomp. In FIG. 12, the waveform shown by a solid line is an input / output waveform in the normal mode, and the waveform shown by a broken line is an input / output waveform at a light load (in a state where the oscillation frequency is lowered).
【００６５】多入力コンパレータＰＷＭｃｏｍｐに追加
入力される電圧Ｄｍａｘ２は、通常モード時の電圧Ｄｍ
ａｘ１より低い電圧に調整される。これにより、多入力
コンパレータＰＷＭｃｏｍｐの出力は、最大デューティ
サイクル時のパルスのオン時間を同じくすることが可能
である。また、軽負荷モード時と通常モード時との切り
変わり目において、この電圧Ｄｍａｘ２が電圧Ｄｍａｘ
１と等しくなるように増幅器Ｄｍａｘ＿Ａを設定するこ
とにより、最大デューティサイクルを制御する信号が切
り換えられる。The voltage Dmax2 additionally input to the multi-input comparator PWMcomp is the voltage Dm in the normal mode.
It is adjusted to a voltage lower than ax1. This allows the output of the multi-input comparator PWMcomp to have the same pulse on-time at the maximum duty cycle. Further, at the transition between the light load mode and the normal mode, the voltage Dmax2 is changed to the voltage Dmax.
By setting the amplifier Dmax_A to be equal to one, the signal controlling the maximum duty cycle is switched.
【００６６】以上構成および動作により、本発明を組み
込んだ電源制御集積回路ＩＣは、負荷の状態によって、
ある状態よりも軽負荷の場合には発振周波数を下げ、ス
イッチング回数を減らす事で電源の効率を上げ、同時に
電源に設計時想定した以上のピーク電流が流れないよう
に最大デューティサイクルを下げる動作を行い、また、
負荷に応じた発振周波数低減率も、一方向で、かつある
程度の制約は有るものの外付け部品一つで調整が可能で
ある。With the configuration and operation described above, the power supply control integrated circuit IC incorporating the present invention can be operated in accordance with the state of the load.
When the load is lighter than a certain state, lower the oscillation frequency and reduce the number of switching operations to increase the efficiency of the power supply, and at the same time, reduce the maximum duty cycle so that the peak current does not flow more than expected at the time of design. Done, also
The oscillation frequency reduction rate according to the load can be adjusted in one direction and with one external component although there are some restrictions.
【００６７】図１３は電源制御集積回路の負荷対効率曲
線を示す図である。この図１３に示した電源制御集積回
路ＩＣの負荷対効率曲線は、理論計算による特性曲線を
示しており、この特性によれば、負荷の低減と共に効率
が従来の電源制御集積回路の場合よりもさらに低減して
おり、軽負荷時の効率が改善されているのが解る。FIG. 13 is a diagram showing a load versus efficiency curve of the power supply control integrated circuit. The load vs. efficiency curve of the power supply control integrated circuit IC shown in FIG. 13 shows a characteristic curve based on theoretical calculation. According to this characteristic, the load is reduced and the efficiency is higher than that of the conventional power supply control integrated circuit. It can be seen that the power consumption is further reduced and the efficiency at light load is improved.
【００６８】[0068]
【発明の効果】以上説明したように、本発明では、電源
制御集積回路の発振周波数を決定する回路に、軽負荷時
に負荷に応じて発振周波数を減少させる機能を付加する
構成にした。これにより、軽負荷時の効率を改善するこ
とができる。As described above, according to the present invention, the circuit for determining the oscillation frequency of the power supply control integrated circuit is provided with a function of reducing the oscillation frequency according to the load at light load. Thereby, the efficiency at the time of light load can be improved.
【００６９】発振回路において、負荷の変動量を回路内
部で発振波形と比較できるように構成したことで、負荷
の変化をタイミング抵抗Ｒ＿ＲＴに流す電流の変化に反
映させることができる。タイミング抵抗Ｒ＿ＲＴに流れ
る電流は、タイミングコンデンサＣ＿ＣＴへの充放電電
流に等しいので、結果として発振周波数を負荷の変化に
応じて変化させることが可能になる。Since the oscillation circuit is configured such that the amount of change in the load can be compared with the oscillation waveform inside the circuit, the change in the load can be reflected on the change in the current flowing through the timing resistor R_RT. Since the current flowing through the timing resistor R_RT is equal to the charging / discharging current to the timing capacitor C_CT, as a result, the oscillation frequency can be changed according to a change in load.
【００７０】また、内部基準電圧を取り出す基準電圧端
子ＲＥＦを電源制御集積回路に設けたことにより、負荷
に対する発振周波数の変化率を増加させるように調整す
ることができる抵抗の外付けが可能になる。これによ
り、外部部品一つで周波数変化率の調整が可能であるた
め、同一の電源制御集積回路でより広いニーズに対応す
ることができる。Further, by providing the power supply control integrated circuit with the reference voltage terminal REF for extracting the internal reference voltage, it is possible to externally connect a resistor that can be adjusted to increase the rate of change of the oscillation frequency with respect to the load. . As a result, the frequency change rate can be adjusted by one external component, so that the same power supply control integrated circuit can meet a wider need.
【００７１】さらに、軽負荷時において、最大デューテ
ィサイクル時の出力オン時間が電源制御集積回路ＩＣの
内部あるいは外部の条件によって通常動作時の最大オン
時間以上にならないよう調整する機能を備えたことによ
り、駆動するパワートランジスタにピーク電流が流れ続
けている時間が長くなることでスイッチング電源のトラ
ンスが飽和し、最終的にパワートランジスタが破壊され
るのを防止することができる。Further, a function of adjusting the output on-time at the maximum duty cycle under a light load so that the output on-time does not become longer than the maximum on-time in the normal operation depending on the internal or external conditions of the power supply control integrated circuit IC is provided. Further, it is possible to prevent the transformer of the switching power supply from saturating due to an increase in the time during which the peak current continues to flow through the power transistor to be driven, and to finally prevent the power transistor from being destroyed.
【図１】本発明を適用したＡＣ／ＤＣ電源回路の構成例
を示す回路図である。FIG. 1 is a circuit diagram showing a configuration example of an AC / DC power supply circuit to which the present invention is applied.
【図２】本発明による発振回路の第１の実施の形態を示
す回路図である。FIG. 2 is a circuit diagram showing a first embodiment of the oscillation circuit according to the present invention.
【図３】多入力増幅器の内部構成例を示す回路図であ
る。FIG. 3 is a circuit diagram showing an example of an internal configuration of a multi-input amplifier.
【図４】フィードバック信号を増幅する増幅器の特性を
示す図である。FIG. 4 is a diagram illustrating characteristics of an amplifier that amplifies a feedback signal.
【図５】多入力増幅器の特性を示す図である。FIG. 5 is a diagram illustrating characteristics of a multi-input amplifier.
【図６】周波数可変による発振波形の変化を示す図であ
る。FIG. 6 is a diagram showing a change in an oscillation waveform due to a variable frequency.
【図７】本発明による発振回路の第２の実施の形態を示
す回路図である。FIG. 7 is a circuit diagram showing a second embodiment of the oscillation circuit according to the present invention.
【図８】フィードバック端子電圧と発振周波数との関係
を示す図である。FIG. 8 is a diagram illustrating a relationship between a feedback terminal voltage and an oscillation frequency.
【図９】本発明によるＰＷＭ制御の概念を示す図であ
る。FIG. 9 is a diagram showing the concept of PWM control according to the present invention.
【図１０】ＰＷＭ制御部の構成例を示す回路図である。FIG. 10 is a circuit diagram illustrating a configuration example of a PWM control unit;
【図１１】多入力コンパレータの構成例を示す回路図で
ある。FIG. 11 is a circuit diagram illustrating a configuration example of a multi-input comparator.
【図１２】最大デューティサイクル調整機能の概念を説
明する図であって、（Ａ）は多入力コンパレータの入力
電圧の変化を示し、（Ｂ）は多入力コンパレータの出力
電圧の変化を示している。12A and 12B are diagrams illustrating the concept of a maximum duty cycle adjustment function, in which FIG. 12A shows a change in the input voltage of the multi-input comparator, and FIG. 12B shows a change in the output voltage of the multi-input comparator. .
【図１３】電源制御集積回路の負荷対効率曲線を示す図
である。FIG. 13 is a diagram showing a load versus efficiency curve of the power supply control integrated circuit.
【図１４】従来の発振回路の構成例を示す図である。FIG. 14 is a diagram illustrating a configuration example of a conventional oscillation circuit.
【図１５】ＰＷＭ制御の概念を示す図である。FIG. 15 is a diagram illustrating the concept of PWM control.
【図１６】スイッチングロスの概念を示す図である。FIG. 16 is a diagram illustrating the concept of switching loss.
ＩＣ 電源制御集積回路 Ｔ トランス ＰＴ パワートランジスタ ＲＴ タイミング抵抗接続端子 ＦＢ フィードバック端子 ＩＳ 過電流検出端子 ＧＮＤ グランド端子 ＯＵＴ 出力端子 ＶＣＣ 電源端子 ＲＥＦ 基準電圧端子 ＣＳ ソフトスタート端子 Ｃ＿ＣＴ タイミングコンデンサ Ｒ＿ＲＴ タイミング抵抗 ＦＢ＿Ａ 増幅器 ＲＴ＿Ａ 多入力増幅器 Ｖｃｔ 発振回路の出力電圧 Ｖｆｂ フィードバック電圧 Ｖｒｔ タイミング抵抗の端子電圧 ＣＴ 発振回路の出力端子 Ｄｍａｘ＿Ａ 増幅器 ＰＷＭｃｏｍｐ 多入力コンパレータ Ｒ＿ｆｒ 外付けの抵抗 IC power control integrated circuit T transformer PT power transistor RT timing resistance connection terminal FB feedback terminal IS overcurrent detection terminal GND ground terminal OUT output terminal VCC power supply terminal REF reference voltage terminal CS soft start terminal C_CT timing capacitor R_RT timing resistance FB_A amplifier RT_A many Input amplifier Vct Output voltage of oscillation circuit Vfb Feedback voltage Vrt Terminal voltage of timing resistor CT Output terminal of oscillation circuit Dmax_A Amplifier PWMcomp Multi-input comparator R_fr External resistor
Claims (8)
電することで発振周波数が決定される発振回路および前
記発振波形と負荷レベルに応じて変化するフィードバッ
ク信号とを比較することでスイッチング電源のスイッチ
ング用パワートランジスタの駆動用パルス信号のパルス
幅を変調するパルス幅変調制御回路を備えた電源制御集
積回路において、 前記発振回路は、前記フィードバック信号が所定のレベ
ルより低くなる軽負荷時において、負荷レベルの低下に
応じて前記定電流源の値を低減することで発振周波数を
低下させる発振周波数可変手段を備えていることを特徴
とする電源制御集積回路。An oscillation circuit whose oscillation frequency is determined by charging and discharging a timing capacitor with a constant current source, and a switching power supply for switching a switching power supply by comparing the oscillation waveform with a feedback signal that changes according to a load level. In a power supply control integrated circuit including a pulse width modulation control circuit that modulates a pulse width of a pulse signal for driving a power transistor, the oscillation circuit includes: A power supply control integrated circuit comprising oscillation frequency varying means for decreasing an oscillation frequency by decreasing the value of the constant current source according to the decrease.
ドバック信号を増幅する第１の増幅器と、マイナス入力
に内部基準電圧から作られた前記所定のレベルを有する
電圧および前記第１の増幅器の出力を受け、プラス入力
に前記定電流源の値を決定するタイミング抵抗の端子電
圧を受ける第２の増幅器とを有することを特徴とする請
求項１記載の電源制御集積回路。2. The oscillating frequency varying means includes a first amplifier for amplifying the feedback signal, a voltage having the predetermined level formed from an internal reference voltage at a negative input, and an output of the first amplifier. The power supply control integrated circuit according to claim 1, further comprising a second amplifier receiving a terminal voltage of a timing resistor for determining a value of the constant current source at a positive input.
の負荷に対する変化率を増加させる変化率調整手段を有
することを特徴とする請求項２記載の電源制御集積回
路。3. The power supply control integrated circuit according to claim 2, wherein said oscillation frequency varying means includes a change rate adjusting means for increasing a change rate of the oscillation frequency with respect to a load.
圧と前記タイミング抵抗との間に接続された前記定電流
源の電流調整用抵抗からなることを特徴とする請求項３
記載の電源制御集積回路。4. The change rate adjusting means comprises a current adjusting resistor of the constant current source connected between the internal reference voltage and the timing resistor.
A power supply control integrated circuit as described in claim 1.
ける最低発振周波数を保証する値を有することを特徴と
する請求項４記載の電源制御集積回路。5. The power supply control integrated circuit according to claim 4, wherein said current adjusting resistor has a value that guarantees a minimum oscillation frequency at the time of a lightest load.
においても最大デューティサイクル時の出力オン時間を
一定に保ち、通常動作時の発振周波数に対する周波数比
率と同じ比で最大デューティサイクルを変化させる最大
デューティサイクル調整手段を備えていることを特徴と
する請求項１記載の電源制御集積回路。6. The pulse width modulation control circuit keeps the output on-time at a maximum duty cycle constant even at a light load, and changes the maximum duty cycle at the same ratio as the frequency ratio to the oscillation frequency in a normal operation. The power supply control integrated circuit according to claim 1, further comprising a maximum duty cycle adjusting means.
は、前記フィードバック信号を増幅する第３の増幅器
と、マイナス入力に内部基準電圧から作られた一定の電
圧、前記第３の増幅器の出力および前記前記フィードバ
ック信号を受け、プラス入力に前記発振回路の出力を受
ける比較器とを有することを特徴とする請求項６記載の
電源制御集積回路。7. The maximum duty cycle adjusting means includes a third amplifier for amplifying the feedback signal, a constant voltage generated from an internal reference voltage at a negative input, an output of the third amplifier, and the feedback. 7. The power supply control integrated circuit according to claim 6, further comprising a comparator that receives a signal and receives an output of the oscillation circuit at a plus input.
路は、タイミング抵抗接続端子（ＲＴ）、フィードバッ
ク端子（ＦＢ）、過電流検出端子（ＩＳ）、グランド端
子ＧＮＤ（ＧＮＤ）、出力端子（ＯＵＴ）、電源端子
（ＶＣＣ）、基準電圧端子（ＲＥＦ）、およびソフトス
タート端子（ＣＳ）を有する８ピンパッケージに収めら
れていることを特徴とする請求項１記載の電源制御集積
回路。8. The oscillation circuit and the pulse width modulation control circuit each include a timing resistance connection terminal (RT), a feedback terminal (FB), an overcurrent detection terminal (IS), a ground terminal GND (GND), and an output terminal (OUT). The power supply control integrated circuit according to claim 1, wherein the power supply control integrated circuit is housed in an 8-pin package having a power supply terminal (VCC), a reference voltage terminal (REF), and a soft start terminal (CS).
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