JP2001156565A - Amplifier circuit with gain control function, semiconductor integrated circuit and received signal processor - Google Patents
Amplifier circuit with gain control function, semiconductor integrated circuit and received signal processorInfo
- Publication number
- JP2001156565A JP2001156565A JP33777599A JP33777599A JP2001156565A JP 2001156565 A JP2001156565 A JP 2001156565A JP 33777599 A JP33777599 A JP 33777599A JP 33777599 A JP33777599 A JP 33777599A JP 2001156565 A JP2001156565 A JP 2001156565A
- Authority
- JP
- Japan
- Prior art keywords
- gain control
- gate
- voltage
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Television Receiver Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、バイアスコント
ロール回路を備えた利得制御機能付き増幅回路に適用し
て有用な技術に関し、更にはテレビチューナーなどの受
信信号処理装置に利用して特に有用な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique which is useful when applied to an amplifier circuit having a gain control function provided with a bias control circuit, and more particularly, a technique which is particularly useful when used in a reception signal processing device such as a television tuner. About.
【０００２】[0002]
【従来の技術】従来、テレビチューナ用のＲＦアンプな
どに、入力信号強度に応じて利得制御を行ない所定の振
幅の信号に増幅する機能（ＡＧＣ機能とも呼ぶ）を有し
た増幅回路が使われている。このような増幅回路とし
て、例えば２つのゲートを有する２ゲートＦＥＴ（電解
効果トランジスタ）を用い、第１ゲートに入力信号を入
力して増幅出力すると共に、第２ゲートに制御電圧を印
加して信号増幅の利得の制御を行なうようにしたものが
ある。2. Description of the Related Art Conventionally, an amplifier circuit having a function of performing gain control in accordance with an input signal strength and amplifying the signal to a signal of a predetermined amplitude (also referred to as an AGC function) has been used in an RF amplifier for a television tuner or the like. I have. As such an amplifier circuit, for example, a two-gate FET (field effect transistor) having two gates is used, an input signal is input to a first gate, amplified and output, and a control voltage is applied to a second gate to apply a signal. In some cases, amplification gain is controlled.
【０００３】以前より、このような２ゲートＦＥＴによ
る増幅回路では、利得を下げたときのひずみ特性が劣化
することが知られている。そして、ひずみ特性の劣化に
より増幅する信号と近傍の周波数帯の信号が混ざる、い
わゆる信号の混変調を招いてしまう。[0003] It has been known that in such an amplifier circuit using a two-gate FET, the distortion characteristic when the gain is lowered is deteriorated. Then, a signal to be amplified and a signal in a nearby frequency band are mixed due to deterioration of the distortion characteristic, which causes so-called cross modulation of the signal.
【０００４】このようなひずみ特性を改善するため、信
号入力が行なわれる第１ゲートのバイアスを利得制御用
の制御電圧に基づいてコントロールする技術が従来提案
されている（例えば特開平５−１７５７６１号、特開平
６−６１７６５号）。In order to improve such distortion characteristics, a technique has been proposed in which the bias of the first gate to which a signal is input is controlled based on a control voltage for gain control (for example, Japanese Patent Application Laid-Open No. Hei 5-175761). And JP-A-6-61765).
【０００５】このようなバイアスのコントロールを行な
う基本的な増幅回路として、例えば図５に示すような回
路がある。同図において、Ｑ１は入力信号の増幅と利得
制御を行なう２ゲートＦＥＴであり、その第１ゲートｇ
１に入力信号Ｖｉｎが、第２ゲートｇ２に利得制御電圧
Ｖｃがそれぞれ入力される。また、Ｑ２は２ゲートＦＥ
Ｔ Ｑ１の第１ゲートｇ１のバイアスをコントロールす
るＦＥＴである。このＦＥＴ Ｑ２により制御電圧Ｖｃ
のレベルに応じて制御されたバイアス電圧が２ゲートＦ
ＥＴ Ｑ１の第１ゲートに印加される。その結果、利得
制御が低くなった場合でも、２ゲートＦＥＴ Ｑ１の第
１ゲートｇ１にフォワード方向の利得制御がかかること
となって、ひずみ特性を劣化させずに維持することが可
能となる。As a basic amplifier circuit for controlling such a bias, for example, there is a circuit as shown in FIG. In the figure, Q1 is a two-gate FET for amplifying an input signal and controlling gain, and has a first gate g.
1, the input signal Vin is input to the second gate g2, and the gain control voltage Vc is input to the second gate g2. Q2 is a 2-gate FE
The FET controls the bias of the first gate g1 of TQ1. The control voltage Vc is determined by the FET Q2.
The bias voltage controlled according to the level of the two gates F
Applied to the first gate of ET Q1. As a result, even when the gain control is lowered, the gain control in the forward direction is applied to the first gate g1 of the two-gate FET Q1, and the distortion characteristic can be maintained without deteriorating.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記の
ようなバイアスコントロールを行なう利得制御機能付き
増幅回路では、ひずみ特性は改善されるものの、第１ゲ
ートと第２ゲートの両方で利得制御がかかるため、制御
電圧に対する利得変化率が大きくなるという課題があっ
た。そのため、この利得制御機能付き増幅回路と利得制
御回路とで帰還回路を構成した場合に、帰還回路の帰還
動作が集束しにくいという問題を発生させた。However, in the amplifier circuit having the gain control function for performing the above-described bias control, although the distortion characteristic is improved, since the gain control is applied to both the first gate and the second gate. In addition, there is a problem that the gain change rate with respect to the control voltage increases. Therefore, when a feedback circuit is constituted by the amplifier circuit with the gain control function and the gain control circuit, a problem has arisen that the feedback operation of the feedback circuit is hardly focused.
【０００７】この発明の目的は、入力信号が入力される
ゲートのバイアスコントロール回路を備えた利得制御機
能付き増幅回路において、改善されたひずみ特性を維持
しつつ制御電圧に対する利得変化率を小さくすることに
ある。SUMMARY OF THE INVENTION It is an object of the present invention to reduce the rate of change in gain with respect to a control voltage while maintaining improved distortion characteristics in an amplifier circuit having a gain control function having a gate bias control circuit to which an input signal is input. It is in.
【０００８】この発明の他の目的は、ひずみ特性の改善
された利得制御機能付き増幅回路により、混変調が発生
しにくく、且つ、帰還動作が集束しやすく利得制御を容
易に行える受信信号処理装置を提供することにある。Another object of the present invention is to provide a reception signal processing apparatus in which cross-modulation is less likely to occur and a feedback operation is easy to focus and gain control can be easily performed by an amplifier circuit having a gain control function with improved distortion characteristics. Is to provide.
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１０】[0010]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。The outline of a typical invention among the inventions disclosed in the present application is as follows.
【００１１】すなわち、第１ゲートと第２ゲートを有
し、そのうち第１ゲートに増幅する信号が入力され第２
ゲートに利得制御用の電圧が入力されるＦＥＴと、利得
制御電圧に基づき上記第１ゲートに入力される信号の動
作基準電位をずらすバイアスコントロール回路とを備え
た利得制御機能付き増幅回路において、上記利得制御電
圧の入力端子と上記ＦＥＴの第２ゲートの間に上記利得
制御電圧の変化量を小さくして第２ゲートに伝える抵抗
分圧手段を設けるようにしたものである。That is, it has a first gate and a second gate, of which a signal to be amplified is inputted to the first gate and the second gate is inputted.
An amplifier circuit having a gain control function, comprising: an FET whose gate receives a voltage for gain control, and a bias control circuit that shifts an operation reference potential of a signal input to the first gate based on the gain control voltage. A resistor voltage dividing means is provided between the input terminal of the gain control voltage and the second gate of the FET to reduce the variation of the gain control voltage and transmit the change to the second gate.
【００１２】このような手段によれば、バイアスコント
ロール回路によるひずみ特性の改善は維持したまま、上
記の抵抗分圧手段によって第２ゲートに入力される利得
制御用の電圧は外部から入力される利得制御電圧よりも
小さな変化率で変位する。従って、外部から入力される
利得制御電圧に対して利得変化率を小さくすることが出
来る。また、上記抵抗分圧手段の抵抗値を適宜調整する
ことで、利得制御電圧に対する利得変化率を容易に調整
できる。According to such a means, while the improvement of the distortion characteristic by the bias control circuit is maintained, the voltage for gain control inputted to the second gate by the above-mentioned resistor voltage dividing means is a gain inputted from the outside. The displacement occurs at a smaller change rate than the control voltage. Therefore, the gain change rate can be reduced with respect to the gain control voltage input from the outside. Further, by appropriately adjusting the resistance value of the resistance voltage dividing means, the gain change rate with respect to the gain control voltage can be easily adjusted.
【００１３】望ましくは、上記ＦＥＴの第２ゲートには
上記抵抗分圧手段により上記利得制御電圧を分圧した電
圧が印加される一方、上記バイアスコントロール回路に
は上記抵抗分圧手段を介さないで利得制御電圧がそのま
ま印加されるように構成する。このように構成すること
で、バイアスコントロール回路に印加される利得制御用
の電圧は抵抗分圧手段の影響を受けない。従って、第１
ゲートに入力される信号の動作基準電位のバイアスコン
トロール特性は変化せず、バイアスコントロール回路に
より改善されたひずみ特性は変化させずに維持すること
が出来る。Preferably, a voltage obtained by dividing the gain control voltage by the resistor voltage dividing means is applied to the second gate of the FET, while the bias control circuit does not pass through the resistor voltage dividing means. The configuration is such that the gain control voltage is applied as it is. With this configuration, the voltage for gain control applied to the bias control circuit is not affected by the resistance voltage dividing means. Therefore, the first
The bias control characteristic of the operation reference potential of the signal input to the gate does not change, and the distortion characteristic improved by the bias control circuit can be maintained without changing.
【００１４】また、上記のバイアスコントロール回路
は、上記利得制御電圧を受けて該利得制御電圧に応じた
出力を行なうトランジスタを備え、上記利得制御電圧が
変位した場合に第１ゲートに入力される信号の動作基準
電位を上記利得制御電圧の変位と逆方向にずらすもので
ある。The bias control circuit includes a transistor that receives the gain control voltage and outputs an output according to the gain control voltage, and a signal input to a first gate when the gain control voltage is displaced. Is shifted in the opposite direction to the displacement of the gain control voltage.
【００１５】上記のような利得制御機能付き増幅回路の
うち、少なくとも利得制御動作と増幅動作を行なうＦＥ
Ｔと、外部から入力される利得制御電圧をその変化量を
小さくして上記ＦＥＴの第２ゲートに伝える抵抗分圧手
段とを、１個の半導体チップ上に形成し、利得制御機能
付き増幅回路の専用ＩＣとすることが出来る。[0015] Among the amplifier circuits with the gain control function as described above, the FE that performs at least the gain control operation and the amplification operation
An amplifier circuit having a gain control function, wherein T and a resistor voltage dividing means for transmitting a gain control voltage inputted from the outside to the second gate of the FET by reducing a change amount thereof on one semiconductor chip; Dedicated IC.
【００１６】上記のような利得制御機能付き増幅回路を
使用することで、受信信号または受信信号に任意の処理
を施した後の信号を増幅させ、上記増幅回路より後段の
信号のレベルに基づいて利得制御回路から上記利得制御
電圧を出力するようにした帰還回路を含む受信信号処理
装置を構成することが出来る。そして、このような手段
によれば、ひずみ特性の改善により混変調が発生しにく
く、且つ、帰還動作が集束しやすく増幅信号の利得制御
を容易に行うことができる。By using the amplifier circuit with the gain control function as described above, the received signal or the signal obtained by subjecting the received signal to any processing is amplified, and based on the level of the signal at a stage subsequent to the amplifier circuit. A received signal processing device including a feedback circuit configured to output the gain control voltage from the gain control circuit can be configured. According to such a means, the cross-modulation is less likely to occur due to the improvement of the distortion characteristic, and the feedback operation is easily focused, so that the gain control of the amplified signal can be easily performed.
【００１７】[0017]
【発明の実施の形態】以下、本発明の好適な実施例を図
１〜図４の図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of the present invention will be described below with reference to FIGS.
【００１８】図１は、本発明を適用して好適な利得制御
機能付き増幅回路（以下、ＡＧＣ回路と称する）の一実
施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of an amplifier circuit having a gain control function (hereinafter, referred to as an AGC circuit) suitable for applying the present invention.
【００１９】この実施例のＡＧＣ回路１は、入力される
ＲＦ信号を増幅出力すると共にこの利得を調整可能な２
ゲートＭＯＳＦＥＴからなる第１ＦＥＴ Ｑ１と、この
第１ＦＥＴ Ｑ１の第１ゲートに入力されるＲＦ信号の
バイアスを調整するバイアスコントロール回路２１、並
びに、利得制御電圧Ｖａｇｃを分圧して第１ＦＥＴＱ１
の第２ゲートｇ２に出力する抵抗Ｒ３，Ｒ４からなる分
圧回路２２とから主に構成される。The AGC circuit 1 of this embodiment amplifies and outputs an input RF signal and adjusts its gain.
A first FET Q1 composed of a gate MOSFET, a bias control circuit 21 for adjusting a bias of an RF signal input to a first gate of the first FET Q1, and a first FET Q1 for dividing a gain control voltage Vagc.
And a voltage dividing circuit 22 composed of resistors R3 and R4 that output to the second gate g2.
【００２０】特に制限されないが、図１において、符号
１１はＡＧＣ回路の専用ＩＣであり、この専用ＩＣ１１
は単結晶シリコンのような１個の半導体チップ上に形成
される。また、Ｚ１〜Ｚ３は直流成分をカットしたり特
性を調整したりするための容量などの外付け素子、Ｒ２
はバイアスコントロール回路２１の構成素子となる外付
け抵抗である。Although not particularly limited, in FIG. 1, reference numeral 11 denotes a dedicated IC of the AGC circuit.
Is formed on one semiconductor chip such as single crystal silicon. Further, Z1 to Z3 are external elements such as capacitors for cutting a DC component and adjusting characteristics, and R2.
Denotes an external resistor which is a component of the bias control circuit 21.
【００２１】第１ＦＥＴ Ｑ１は、ＭＯＳにより形成さ
れる２ゲートＭＯＳＦＥＴで、その第１ゲートｇ１にＲ
Ｆ信号が入力されてソース・ドレイン側に増幅信号を出
力すると共に、第２ゲートｇ２に利得制御電圧Ｖａｇｃ
に係る制御電圧を受けて増幅信号の利得を変化させる出
力トランジスタである。この第１ＦＥＴ Ｑ１の第２ゲ
ートｇ２はコンデンサｃ１を介して交流的に接地されて
いる。The first FET Q1 is a two-gate MOSFET formed by a MOS, and the first gate g1 has an R gate.
The F signal is input, an amplified signal is output to the source / drain side, and the gain control voltage Vagc is applied to the second gate g2.
And an output transistor that changes the gain of the amplified signal in response to the control voltage according to (1). The second gate g2 of the first FET Q1 is AC grounded via a capacitor c1.
【００２２】バイアスコントロール回路２１は、特に制
限されないが、分圧によりバイアスを発生させる抵抗Ｒ
２および信号漏れ防止用の抵抗Ｒ１と、利得制御電圧Ｖ
ａｇｃに応じてバイアスを変位させるための第２ＦＥＴ
Ｑ２とから構成される。第２ＦＥＴ Ｑ２は、ＭＯＳ
からなる２ゲートＭＯＳＦＥＴであり第１ＦＥＴ Ｑ１
と同一のプロセスで形成できる。このバイアスコントロ
ール回路２１には、所定レベルのゲートバイアス電圧Ｖ
ｇ１が供給される。このゲートバイアス電圧Ｖｇ１とし
ては例えば電源電圧Ｖｂを用いても良い。このようなバ
イアスコントロール回路２１によれば、利得制御電圧Ｖ
ａｇｃを第２ＦＥＴ Ｑ２の１つのゲートに受けて該電
圧と逆方向のバイアスを第１ＦＥＴ Ｑ１の第１ゲート
ｇ１に与える。すなわち、利得制御電圧Ｖａｇｃが高く
なると第１ＦＥＴ Ｑ１の第１ゲートｇ１に印加される
電圧を下げ、利得制御電圧Ｖａｇｃが低くなると第１Ｆ
ＥＴ Ｑ１の第１ゲートｇ１に印加される電圧を上げる
ように働く。The bias control circuit 21 is not particularly limited, but includes a resistor R for generating a bias by voltage division.
2 and a resistor R1 for preventing signal leakage, and a gain control voltage V
Second FET for displacing bias in accordance with agc
Q2. The second FET Q2 is a MOS
And the first FET Q1
It can be formed by the same process. The bias control circuit 21 has a gate bias voltage V of a predetermined level.
g1 is supplied. For example, the power supply voltage Vb may be used as the gate bias voltage Vg1. According to such a bias control circuit 21, the gain control voltage V
agc is received by one gate of the second FET Q2, and a bias in a direction opposite to the voltage is applied to the first gate g1 of the first FET Q1. That is, when the gain control voltage Vagc increases, the voltage applied to the first gate g1 of the first FET Q1 decreases, and when the gain control voltage Vagc decreases, the first Fg decreases.
It works to increase the voltage applied to the first gate g1 of ET Q1.
【００２３】分圧回路２２は、利得制御電圧Ｖａｇｃが
入力される制御電圧入力端子ｔ２と定電圧（例えばグラ
ンド）との間に接続された第１抵抗Ｒ３および第２抵抗
Ｒ４とから構成され、これら第１および第２抵抗Ｒ３，
Ｒ４により分圧された電圧を第１ＦＥＴ Ｑ１の第２ゲ
ートｇ２に印加する。これにより、第１ＦＥＴ Ｑ１の
第２ゲートｇ２に入力される制御電圧は、利得制御電圧
Ｖａｇｃよりも絶対値的に小さくなるため、外部から入
力される利得制御電圧Ｖａｇｃによる第２ゲートｇ２側
の利得制御の量が小さくなる。同様に、制御電圧の変化
率も分圧抵抗の分圧比分小さくなるので、利得制御電圧
Ｖａｇｃに対する利得変化率が小さくなる。The voltage dividing circuit 22 includes a first resistor R3 and a second resistor R4 connected between a control voltage input terminal t2 to which the gain control voltage Vagc is input and a constant voltage (eg, ground). These first and second resistors R3, R3
The voltage divided by R4 is applied to the second gate g2 of the first FET Q1. As a result, the control voltage input to the second gate g2 of the first FET Q1 becomes absolutely smaller than the gain control voltage Vagc, so that the gain on the second gate g2 side due to the gain control voltage Vagc input from the outside. The amount of control is reduced. Similarly, the rate of change of the control voltage is also reduced by the voltage dividing ratio of the voltage dividing resistor, so that the rate of change of the gain with respect to the gain control voltage Vagc is reduced.
【００２４】この分圧回路２２は、利得制御電圧Ｖａｇ
がバイアスコントロール回路２１に入力されるノードｎ
１よりも第１ＦＥＴ Ｑ１側に設けられている。それに
より、バイアスコントロール回路２１には利得制御電圧
Ｖａｇｃがそのまま印加される一方、第１ＦＥＴ Ｑ１
のみに利得制御電圧Ｖａｇｃの分割電圧が印加されるこ
ととなる。このように、この実施例のＡＧＣ回路１で
は、分圧回路２２による作用がＲＦ信号が入力される第
１ＦＥＴ Ｑ１の第２ゲートｇ２のバイアスには影響せ
ず、制御電圧が入力される第１ＦＥＴ Ｑ１の第１ゲー
トｇ１のみに影響するようになっている。This voltage dividing circuit 22 has a gain control voltage Vag
Is input to the bias control circuit 21 at the node n.
1 is provided on the first FET Q1 side. As a result, the gain control voltage Vagc is applied to the bias control circuit 21 as it is, while the first FET Q1
Only the divided voltage of the gain control voltage Vagc is applied. As described above, in the AGC circuit 1 of this embodiment, the operation of the voltage dividing circuit 22 does not affect the bias of the second gate g2 of the first FET Q1 to which the RF signal is input, and the first FET to which the control voltage is input. It affects only the first gate g1 of Q1.
【００２５】図２には、実施例のＡＧＣ回路１を用いて
構成したＴＶチューナ１００のシステム構成例を示すブ
ロック図である。FIG. 2 is a block diagram showing an example of a system configuration of the TV tuner 100 configured using the AGC circuit 1 of the embodiment.
【００２６】このＴＶチューナ１００は、公知の一般的
なシステムと同様の構成を有するもので、ＲＦ信号受信
用のアンテナ３１や、ＡＧＣ回路１の前段と後段で特定
周波数帯の信号のみを通過させる可変周波数フィルタ３
２，３３、並びに、増幅された特定周波数の信号に別の
周波数の高周波をミックスして中間周波数（ＩＦ）の信
号に変換するミキサ３４、周波数制御電圧を受けて上記
可変周波数フィルタ３２，３３やミキサ３４に特定の周
波数信号を供給する発信器３５、中間周波数の信号のみ
を通過させ増幅するフィルタ３６，３８およびＩＦ（中
間周波数）アンプ３７、中間周波数の信号から映像信号
や音声信号を復調する復調回路４０等を備えて構成され
る。そして、このＴＶチューナ１００において受信した
ＲＦ信号を増幅すると共にその出力振幅が一定になるよ
うに利得可変制御される利得制御ＲＦアンプとして上記
実施例のＡＧＣ回路１が搭載されている。The TV tuner 100 has a configuration similar to that of a known general system, and allows only a signal in a specific frequency band to pass through an antenna 31 for receiving an RF signal and a stage before and after the AGC circuit 1. Variable frequency filter 3
A mixer 34 for mixing the amplified signal of a specific frequency with a high frequency of another frequency and converting the signal into an intermediate frequency (IF) signal; A transmitter 35 for supplying a specific frequency signal to a mixer 34, filters 36 and 38 and an IF (intermediate frequency) amplifier 37 for passing and amplifying only an intermediate frequency signal, and demodulating a video signal and an audio signal from the intermediate frequency signal. The demodulation circuit 40 is provided. The AGC circuit 1 of the above embodiment is mounted as a gain control RF amplifier that amplifies an RF signal received by the TV tuner 100 and variably controls the gain so that the output amplitude becomes constant.
【００２７】復調回路４０には、入力される中間周波数
信号の振幅レベルを検出するレベル検波器４１や、検出
した振幅レベルに応じてＡＧＣ回路１に利得制御電圧Ｖ
ａｇｃを出力する利得制御回路４２が設けられている。The demodulation circuit 40 includes a level detector 41 for detecting the amplitude level of the input intermediate frequency signal and a gain control voltage V for the AGC circuit 1 according to the detected amplitude level.
A gain control circuit 42 for outputting agc is provided.
【００２８】このようなＴＶチューナ１００によれば、
先ず、アンテナ３１からＲＦ信号が受信されると共に、
発信器３５に印加される周波数制御電圧に基づき受信さ
れたＲＦ信号から特定周波数帯の信号が抜き出されて増
幅される。次いで、中間周波数の信号に変換されて復調
回路４０に入力され、該復調回路４０において映像信号
と音声信号とに復調される。これら信号処理中にアンテ
ナ３１から受信されたＲＦ信号の信号レベル又は特定周
波数帯の信号レベルが変化すると、復調回路４０とＡＧ
Ｃ回路１との間で行なわれる帰還制御によりＡＧＣ回路
１の利得制御が行なわれ、復調回路４０に入力される中
間周波数の信号レベルが一定に維持される。According to such a TV tuner 100,
First, while the RF signal is received from the antenna 31,
Based on the frequency control voltage applied to the transmitter 35, a signal in a specific frequency band is extracted from the received RF signal and amplified. Next, the signal is converted into an intermediate frequency signal and input to the demodulation circuit 40, where the signal is demodulated into a video signal and an audio signal. When the signal level of the RF signal received from the antenna 31 or the signal level of a specific frequency band changes during these signal processing, the demodulation circuit 40 and the AG
The gain control of the AGC circuit 1 is performed by the feedback control performed with the C circuit 1, and the signal level of the intermediate frequency input to the demodulation circuit 40 is kept constant.
【００２９】上述したように、ＡＧＣ回路１は、バイア
スコントロール回路２１によりひずみ特性が改善されて
いる上、分圧回路２２により利得制御電圧Ｖａｇｃに対
して利得変化率が小さくなるように構成されている。従
って、このＡＧＣ回路１を搭載したＴＶチューナ１００
は、混変調が発生しにくく、且つ、帰還動作が集束しや
すく利得制御を容易に行えるようになっている。As described above, the AGC circuit 1 is configured so that the distortion characteristics are improved by the bias control circuit 21 and the rate of change in gain with respect to the gain control voltage Vagc is reduced by the voltage dividing circuit 22. I have. Therefore, the TV tuner 100 equipped with the AGC circuit 1
Are designed so that cross-modulation does not easily occur, and the feedback operation is easy to focus and gain control can be easily performed.
【００３０】次に、上記構成のＡＧＣ回路１およびＴＶ
チューナの特性について従来の回路の特性と比較しなが
ら説明する。Next, the AGC circuit 1 having the above configuration and the TV
The characteristics of the tuner will be described in comparison with the characteristics of a conventional circuit.
【００３１】図３は、ＡＧＣ回路１における利得制御電
圧に対する利得制御比率（Gain Reduction）の特性を示
すグラフ図、図４は、ＡＧＣ回路１における利得制御比
率に対する混変調妨害波レベルの特性を示すグラフ図で
ある。これらの図中、「□」を結んだ曲線Ａはバイアス
コントロールを行なわない２ゲートＦＥＴのみからなる
ＡＧＣ回路の特性、「◇」を結んだ曲線Ｂは図５に示す
バイアスコントロール回路を持った従来のＡＧＣ回路の
特性、「○」を結んだ曲線Ｃは本実施例（図１）のＡＧ
Ｃ回路１による特性である。また、利得制御比率ＧＲと
は最大利得に対する利得減少量の比率をデシベル単位で
表した値、混変調妨害波レベルはＡＧＣ回路を図２のＴ
Ｖチューナに応用した場合に混変調を生じる異なる周波
数帯の妨害波の振幅レベル（単位はｄＢｍ）を示すもの
である。FIG. 3 is a graph showing a characteristic of a gain control ratio (Gain Reduction) with respect to a gain control voltage in the AGC circuit 1. FIG. 4 is a graph showing a characteristic of an intermodulation interference wave level with respect to the gain control ratio in the AGC circuit 1. FIG. In these figures, the curve A connecting "□" is the characteristic of an AGC circuit consisting of only two gate FETs without bias control, and the curve B connecting "◇" is a conventional curve having the bias control circuit shown in FIG. The curve C which connects the characteristics of the AGC circuit of FIG.
This is a characteristic of the C circuit 1. The gain control ratio GR is a value representing the ratio of the amount of decrease in gain to the maximum gain in decibels.
It shows the amplitude level (unit: dBm) of an interfering wave in a different frequency band that causes intermodulation when applied to a V tuner.
【００３２】バイアスコントロールを行なっていない従
来のＡＧＣ回路では、図３に曲線Ａで示すように、利得
制御電圧Ｖａｇｃに対する利得制御比率の変化率は、最
大利得が得られる利得飽和領域において極めて小さく、
利得飽和領域を外れると一気に大きくなっている。In the conventional AGC circuit which does not perform the bias control, the change rate of the gain control ratio with respect to the gain control voltage Vagc is extremely small in the gain saturation region where the maximum gain is obtained, as shown by the curve A in FIG.
When it goes out of the gain saturation region, it becomes larger at a stretch.
【００３３】バイアスコントロール回路を備えた従来の
ＡＧＣ回路においても、曲線Ｂで示すように利得制御比
率の変化率は最大利得が得られる利得飽和領域において
極めて小さく、利得飽和領域を外れると一気に大きくな
っている。更に、バイアスコントロール回路による第１
ゲートのバイアス制御が開始された領域では（図中、そ
の開始点を「ゲート１フォワードＡＧＣ開始ポイント」
で示す）、第１ＦＥＴＱ１の第１ゲートｇ１を介して行
なわれるフォワード方向の利得制御と第２ゲートを介し
て行なわれるリバース方向の利得制御とが重なって利得
制御比の変化率が非常に大きくなっている。Also in the conventional AGC circuit having the bias control circuit, the change rate of the gain control ratio is extremely small in the gain saturation region where the maximum gain is obtained as shown by the curve B, and increases at a stretch outside the gain saturation region. ing. Further, the first control by the bias control circuit is performed.
In the region where the gate bias control is started (in the figure, the start point is referred to as “gate 1 forward AGC start point”).
), The gain control in the forward direction performed through the first gate g1 of the first FET Q1 and the gain control in the reverse direction performed through the second gate overlap, and the rate of change of the gain control ratio becomes very large. ing.
【００３４】それに対して、本実施例のＡＧＣ回路１
は、曲線Ｃからわかるように従来の２種類のＡＧＣ回路
の特性に比べて、利得飽和領域が減り、その他の範囲で
は利得制御比率の変化率が小さくなり、利得制御電圧Ｖ
ａｇｃの変化に応じて利得制御比率がなだらかに変化す
るのがわかる。これは、本実施例の第１ＦＥＴ Ｑ１の
第２ゲートｇ２に印加される利得制御電圧が、分圧回路
２２によって外部から入力される利得制御電圧Ｖａｇｃ
よりも分圧比分小さくされるためである。On the other hand, the AGC circuit 1 of this embodiment
As can be seen from the curve C, the gain saturation region is reduced and the rate of change of the gain control ratio is reduced in the other range, as compared with the characteristics of the two types of conventional AGC circuits, and the gain control voltage V
It can be seen that the gain control ratio changes gently according to the change in agc. This is because the gain control voltage applied to the second gate g2 of the first FET Q1 of the present embodiment is equal to the gain control voltage Vagc externally input by the voltage dividing circuit 22.
This is because it is smaller than the partial pressure ratio.
【００３５】また、図４の混変調妨害波レベルの特性グ
ラフに示されているように、バイアスコントロール回路
を持たない従来のＡＧＣ回路では曲線Ａのように利得制
御比が大きくなる範囲においてひずみ特性が良くなら
ず、混変調妨害波レベルも低いままとなっている。Further, as shown in the characteristic graph of the intermodulation interference wave level in FIG. 4, in the conventional AGC circuit having no bias control circuit, the distortion characteristic in the range where the gain control ratio becomes large as shown by the curve A. And the intermodulation interference level remains low.
【００３６】バイアスコントロール回路を備えた従来の
ＡＧＣ回路では、曲線Ｂのように利得制御比が大きくな
る領域においてひずみ特性が改善され混変調妨害波レベ
ルも大きくなっている。これは、バイアスコントロール
回路によって、利得制御が低くなった場合でも、第１Ｆ
ＥＴ Ｑ１の第１ゲートｇ１にフォワード方向の利得制
御がかかることで、ひずみ特性が劣化せずに維持される
ためである。In the conventional AGC circuit having the bias control circuit, the distortion characteristic is improved and the level of the intermodulation interference wave is increased in a region where the gain control ratio is increased as shown by a curve B. This is because even if the gain control is lowered by the bias control circuit, the first F
This is because the gain control in the forward direction is applied to the first gate g1 of the ET Q1 so that the distortion characteristic is maintained without deterioration.
【００３７】本実施例のＡＧＣ回路１は、バイアスコン
トロール回路２１により、上記バイアスコントロール回
路を備えた従来のＡＧＣ回路と同様に、第１ＦＥＴ Ｑ
１の第１ゲートｇ１にフォワード方向の利得制御がかけ
られるので、曲線Ｃのように利得制御比が大きくなる領
域においてひずみ特性が改善されて混変調妨害波レベル
が大きくなっている。すなわち、大きな妨害波を受けて
も混変調が生じ難くなっている。In the AGC circuit 1 of the present embodiment, the first FET Q is controlled by the bias control circuit 21 similarly to the conventional AGC circuit having the bias control circuit.
Since the gain control in the forward direction is applied to the first gate g1, the distortion characteristic is improved in the region where the gain control ratio is large as shown by the curve C, and the level of the intermodulation interference wave is increased. That is, even if a large interference wave is received, cross-modulation is unlikely to occur.
【００３８】以上のように、この実施例のＡＧＣ回路１
によれば、バイアスコントロール回路２１によるひずみ
特性の改善は維持したまま、分圧回路２２により外部か
ら入力される利得制御電圧Ｖａｇｃに対して利得変化率
を小さくすることが出来る。As described above, the AGC circuit 1 of this embodiment
According to this, the gain change rate with respect to the gain control voltage Vagc input from the outside can be reduced by the voltage dividing circuit 22 while the improvement of the distortion characteristic by the bias control circuit 21 is maintained.
【００３９】また、分圧回路２２が、利得制御電圧Ｖａ
ｇｃがバイアスコントロール回路２１に出力されるノー
ドより第１ＦＥＴ Ｑ１側に設けられているので、バイ
アスコントロール回路２１に印加される制御電圧は分圧
回路２２の影響を受けず、バイアスコントロール回路２
１により改善されたひずみ特性を変化させずに維持する
ことが出来る。Further, the voltage dividing circuit 22 controls the gain control voltage Va
Since gc is provided on the first FET Q1 side from the node output to the bias control circuit 21, the control voltage applied to the bias control circuit 21 is not affected by the voltage dividing circuit 22, and the bias control circuit 2
The strain characteristic improved by 1 can be maintained without changing.
【００４０】また、利得制御電圧Ｖａｇｃを小さくして
第１ＦＥＴ Ｑ１に出力する構成として、第１抵抗Ｒ３
と第２抵抗Ｒ４からなる分圧回路２２を用いているの
で、これら第１抵抗Ｒ３と第２抵抗Ｒ４の抵抗値を適宜
調整することで、利得制御電圧Ｖａｇｃに対する利得変
化率も容易に調整することができる。In order to reduce the gain control voltage Vagc and output it to the first FET Q1, the first resistor R3
Since the voltage dividing circuit 22 composed of the first resistor R3 and the second resistor R4 is used, the gain change rate with respect to the gain control voltage Vagc can be easily adjusted by appropriately adjusting the resistance values of the first resistor R3 and the second resistor R4. be able to.
【００４１】また、この実施例のＡＧＣ回路１を搭載し
たＴＶチューナ１００によれば、ひずみ特性の改善によ
り混変調が発生しにくく、且つ、帰還動作が集束しやす
く増幅信号の利得制御が容易なものとなっている。Further, according to the TV tuner 100 equipped with the AGC circuit 1 of this embodiment, the cross-modulation hardly occurs due to the improvement of the distortion characteristic, and the feedback operation is easy to focus and the gain control of the amplified signal is easy. It has become something.
【００４２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say.
【００４３】例えば、外部からの利得制御電圧Ｖａｇｃ
の変化量を小さくする構成として、分圧抵抗による電圧
分割を利用しているが、この分圧抵抗としてＭＯＳＦＥ
Ｔを利用しても良いし、また、外付け抵抗としてＩＣの
外に設ける構成にしても良い。For example, an external gain control voltage Vagc
In order to reduce the change in the voltage, a voltage division by a voltage dividing resistor is used.
T may be used, or a configuration may be provided outside the IC as an external resistor.
【００４４】また、バイアスコントロール回路２１は、
２ゲートＦＥＴを用いる代りに、通常の１ゲートのＦＥ
Ｔやバイポーラトランジスタを用いて構成することも出
来る。The bias control circuit 21
Instead of using a two-gate FET, a normal one-gate FE
It is also possible to use T or a bipolar transistor.
【００４５】また、ＡＧＣ回路１を搭載したＴＶチュー
ナ１００において、復調回路４０に入力されたＩＦ信号
の振幅レベルに基づいて利得制御電圧Ｖａｇｃの電圧レ
ベルが決定される構成としたが、この構成に限られず、
ＡＧＣ回路１で増幅された信号以降の信号であれば、利
得制御電圧Ｖａｇｃの電圧レベルを決定するための参照
信号として用いることが可能である。In the TV tuner 100 equipped with the AGC circuit 1, the voltage level of the gain control voltage Vagc is determined based on the amplitude level of the IF signal input to the demodulation circuit 40. Not limited
Any signal subsequent to the signal amplified by the AGC circuit 1 can be used as a reference signal for determining the voltage level of the gain control voltage Vagc.
【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＴＶチ
ューナについて説明したがこの発明はそれに限定される
ものでなく、携帯電話器その他ＡＧＣ回路を用いて受信
信号を利得制御しながら増幅する受信信号処理装置に広
く利用することができる。In the above description, the invention made by the present inventor has been mainly described with respect to a TV tuner which is a utilization field as a background. However, the present invention is not limited to this, and uses a portable telephone or other AGC circuit. The present invention can be widely used for a received signal processing device that amplifies a received signal while controlling the gain.
【００４７】[0047]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００４８】すなわち、本発明に従うと、利得制御機能
付き増幅回路において、バイアスコントロール回路によ
るひずみ特性の改善は維持したまま、外部から入力され
る制御電圧に対して利得変化率を小さくすることが出来
るという効果がある。That is, according to the present invention, in the amplifier circuit having the gain control function, the gain change rate can be reduced with respect to the control voltage input from the outside while maintaining the improvement of the distortion characteristic by the bias control circuit. This has the effect.
【００４９】また、本発明に従うと、ひずみ特性が改善
され且つ制御電圧に対する利得変化率の小さい利得制御
機能付き増幅回路により、混変調が発生しにくく、且
つ、帰還動作が集束しやすく利得制御を容易に行える受
信信号処理装置を提供することが出来るという効果があ
る。Further, according to the present invention, an amplifier circuit having a gain control function with improved distortion characteristics and a small gain change rate with respect to a control voltage makes it difficult for cross modulation to occur, and the feedback operation is easy to converge. There is an effect that a received signal processing device that can be easily performed can be provided.
【図１】本発明を適用して好適なＡＧＣ回路（利得制御
機能付き増幅回路）の実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of an AGC circuit (amplifier circuit with a gain control function) suitable for applying the present invention.
【図２】実施例のＡＧＣ回路を用いて構成したＴＶチュ
ーナ（受信信号処理装置）のシステム構成例を示すブロ
ック図である。FIG. 2 is a block diagram illustrating a system configuration example of a TV tuner (received signal processing device) configured using the AGC circuit of the embodiment.
【図３】実施例のＡＧＣ回路における利得制御電圧に対
する利得制御比率の特性を示すグラフ図である。FIG. 3 is a graph showing characteristics of a gain control ratio with respect to a gain control voltage in the AGC circuit according to the embodiment.
【図４】実施例のＡＧＣ回路における利得制御比率に対
する混変調妨害波レベルの特性を示すグラフ図である。FIG. 4 is a graph showing characteristics of an intermodulation interference wave level with respect to a gain control ratio in the AGC circuit according to the embodiment.
【図５】入力信号のバイアスコントロール回路を備えた
従来のＡＧＣ回路の代表例を示す回路図である。FIG. 5 is a circuit diagram showing a typical example of a conventional AGC circuit including a bias control circuit for an input signal.
１ ＡＧＣ回路（利得制御機能付き増幅回路） １１ 専用ＩＣ ２１ バイアスコントロール回路 ２２ 分圧回路（抵抗分圧手段） ３１ アンテナ ４０ 復調回路 ４１ レベル検波器 ４２ 利得制御回路 Ｑ１ 第１ＦＥＴ Ｑ２ 第２ＦＥＴ Ｒ３ 第１抵抗 Ｒ４ 第２抵抗 Ｖａｇｃ 利得制御電圧 ｔ２ 制御電圧入力端子 REFERENCE SIGNS LIST 1 AGC circuit (amplifier circuit with gain control function) 11 Dedicated IC 21 Bias control circuit 22 Voltage divider circuit (resistor voltage divider) 31 Antenna 40 Demodulator circuit 41 Level detector 42 Gain control circuit Q1 First FET Q2 Second FET R3 First Resistance R4 Second resistance Vagc Gain control voltage t2 Control voltage input terminal
Claims (5)
ち第１ゲートに増幅する信号が入力され第２ゲートに利
得制御用の電圧が入力されるＦＥＴと、利得制御電圧に
基づき上記第１ゲートに入力される信号の動作基準電位
をずらすバイアスコントロール回路とを備えた利得制御
機能付き増幅回路において、 上記利得制御電圧の入力端子と上記ＦＥＴの第２ゲート
の間に上記利得制御電圧の変化量を小さくして第２ゲー
トに伝える抵抗分圧手段が設けられていることを特徴と
する利得制御機能付き増幅回路。An FET having a first gate and a second gate, of which a signal to be amplified is input to a first gate and a voltage for gain control is input to a second gate, An amplifier circuit having a gain control function, comprising: a bias control circuit that shifts an operation reference potential of a signal input to one gate, wherein the gain control voltage is applied between an input terminal of the gain control voltage and a second gate of the FET. An amplifier circuit having a gain control function, comprising: a resistive voltage dividing means for reducing a change amount and transmitting the change to a second gate.
圧手段により上記利得制御電圧を分圧した電圧が印加さ
れる一方、上記バイアスコントロール回路には上記抵抗
分圧手段を介さないで利得制御電圧がそのまま印加され
るように構成されていることを特徴とする請求項１記載
の利得制御機能付き増幅回路。2. A voltage obtained by dividing the gain control voltage by the resistor voltage dividing means is applied to a second gate of the FET, and the gain is supplied to the bias control circuit without passing through the resistor voltage dividing means. 2. The amplifier circuit with a gain control function according to claim 1, wherein the control voltage is applied as it is.
利得制御電圧を受けて該利得制御電圧に応じた出力を行
なうトランジスタを備え、上記利得制御電圧が変位した
場合に第１ゲートに入力される信号の動作基準電位を上
記利得制御電圧の変位と逆方向にずらすことを特徴とす
る請求項１又は２に記載の利得制御機能付き増幅回路。3. The bias control circuit according to claim 1, further comprising a transistor receiving the gain control voltage and performing an output according to the gain control voltage, wherein a signal input to a first gate when the gain control voltage is displaced. 3. The amplifier circuit with a gain control function according to claim 1, wherein an operation reference potential is shifted in a direction opposite to a displacement of the gain control voltage.
ち第１ゲートに増幅する信号が入力され第２ゲートに利
得制御用の電圧が入力されるＦＥＴと、外部から入力さ
れる利得制御電圧をその変化量を小さくして上記ＦＥＴ
の第２ゲートに伝える抵抗分圧手段とが１個の半導体チ
ップ上に形成されていることを特徴とする半導体集積回
路。4. An FET having at least two gates, of which a signal to be amplified is inputted to a first gate and a voltage for gain control is inputted to a second gate, and a gain control voltage inputted from the outside, Change the amount of change to the above FET
And a resistor voltage dividing means for transmitting to the second gate is formed on one semiconductor chip.
施した後の信号を増幅する請求項１〜３の何れかに記載
の利得制御機能付き増幅回路と、該増幅回路よりも後段
の信号のレベルに基づいて上記利得制御機能付き増幅回
路に供給する上記利得制御電圧を発生する利得制御回路
とを備えたことを特徴とする受信信号処理装置。5. The amplifying circuit with a gain control function according to claim 1, wherein the amplifying circuit amplifies the received signal or a signal obtained by subjecting the received signal to arbitrary processing, and a signal subsequent to the amplifying circuit. And a gain control circuit for generating the gain control voltage to be supplied to the amplifier circuit with a gain control function based on the level of the received signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33777599A JP2001156565A (en) | 1999-11-29 | 1999-11-29 | Amplifier circuit with gain control function, semiconductor integrated circuit and received signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33777599A JP2001156565A (en) | 1999-11-29 | 1999-11-29 | Amplifier circuit with gain control function, semiconductor integrated circuit and received signal processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156565A true JP2001156565A (en) | 2001-06-08 |
Family
ID=18311856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33777599A Pending JP2001156565A (en) | 1999-11-29 | 1999-11-29 | Amplifier circuit with gain control function, semiconductor integrated circuit and received signal processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001156565A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1753128A2 (en) | 2005-08-04 | 2007-02-14 | Alps Electric Co., Ltd. | Amplifying circuit having bias voltage setting unit |
| JP2012015678A (en) * | 2010-06-30 | 2012-01-19 | Icom Inc | High-frequency circuit |
| KR101418839B1 (en) | 2007-02-05 | 2014-07-11 | 소니 주식회사 | Variable-gain amplification circuit, receiver and receiver ic |
-
1999
- 1999-11-29 JP JP33777599A patent/JP2001156565A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1753128A2 (en) | 2005-08-04 | 2007-02-14 | Alps Electric Co., Ltd. | Amplifying circuit having bias voltage setting unit |
| JP2007043540A (en) * | 2005-08-04 | 2007-02-15 | Alps Electric Co Ltd | Amplifier circuit provided with bias voltage setting mechanism |
| EP1753128A3 (en) * | 2005-08-04 | 2007-08-22 | Alps Electric Co., Ltd. | Amplifying circuit having bias voltage setting unit |
| US7394317B2 (en) | 2005-08-04 | 2008-07-01 | Alps Electric Co., Ltd. | Amplifying circuit having bias voltage setting mechanism |
| KR101418839B1 (en) | 2007-02-05 | 2014-07-11 | 소니 주식회사 | Variable-gain amplification circuit, receiver and receiver ic |
| JP2012015678A (en) * | 2010-06-30 | 2012-01-19 | Icom Inc | High-frequency circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4088415B2 (en) | Apparatus and method for amplifying a signal | |
| US20070066250A1 (en) | Electronic parts for high frequency power amplifier and wireless communication device | |
| US6577190B2 (en) | Linear gain control amplifier | |
| US20050282510A1 (en) | Linear mixer with current amplifier | |
| US7323937B2 (en) | Variable-gain amplifier | |
| JPH11136154A (en) | Receiver | |
| JPWO2005053171A1 (en) | Automatic gain controller | |
| US6201443B1 (en) | Radio frequency variable gain amplifier fabricated in complementary metal oxide semiconductor technology | |
| JPH0993059A (en) | Agc equipment | |
| JP2001156565A (en) | Amplifier circuit with gain control function, semiconductor integrated circuit and received signal processor | |
| US7737785B2 (en) | Amplifier circuit with adjustable amplification | |
| US8233869B2 (en) | Automatic gain control with improved cross-modulation | |
| US4511854A (en) | Automatic linearity correcting circuit | |
| JP3088172B2 (en) | AGC system | |
| US6693492B2 (en) | Variable gain low-noise amplifier and method | |
| US20080111623A1 (en) | Input signal power control | |
| EP1349268B1 (en) | MOS variable gain amplifier | |
| JPS6376607A (en) | High frequency amplifying device | |
| US5095543A (en) | Method and device for audio waveform correction in a RF communication system postdetection circuit | |
| JP2007517467A (en) | Signal processing device, AGC providing method, television signal receiver | |
| US7386293B2 (en) | Receiving circuit | |
| JPH0119649B2 (en) | ||
| JP3182191B2 (en) | Radio receiver | |
| JP2007235524A (en) | Variable gain amplifier circuit | |
| JP2000059252A (en) | Automatic gain controller |