JP2001154914A - キャッシュバイパス時のデータ転送装置と方法 - Google Patents
キャッシュバイパス時のデータ転送装置と方法Info
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- JP2001154914A JP2001154914A JP33402999A JP33402999A JP2001154914A JP 2001154914 A JP2001154914 A JP 2001154914A JP 33402999 A JP33402999 A JP 33402999A JP 33402999 A JP33402999 A JP 33402999A JP 2001154914 A JP2001154914 A JP 2001154914A
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Abstract
(57)【要約】
【課題】キャッシュバイパス時のデータ転送は、殆ど使
用されないブロックデータのロード処理に占有される処
理速度低下と、主記憶装置からキャッシュメモリへのデ
ータ転送巾に較べて、キャッシュメモリから汎用レジス
タのデータ転送巾の能力が小さいので、バッファメモリ
内のキャッシュメモリもしくはキャッシュメモリ近傍の
バッファにデータを保持して、バッファメモリから汎用
レジスタへの書き込を行っているためのメモリが必要で
あった。 【解決手段】複数の演算処理装置（５）が主記憶装置
（４）に接続され、各演算処理装置（５）は中央処理装
置（１）、バッファメモリ（２）、メモリコントローラ
（３）で構成し、データを主記憶装置に参照しに行く
際、ブロックリードから目的のデータのみのリードし、
汎用レジスタで書き込み輻輳が発生しないように、リク
エストの発行を制御するリクエスト制御回路を設ける。
用されないブロックデータのロード処理に占有される処
理速度低下と、主記憶装置からキャッシュメモリへのデ
ータ転送巾に較べて、キャッシュメモリから汎用レジス
タのデータ転送巾の能力が小さいので、バッファメモリ
内のキャッシュメモリもしくはキャッシュメモリ近傍の
バッファにデータを保持して、バッファメモリから汎用
レジスタへの書き込を行っているためのメモリが必要で
あった。 【解決手段】複数の演算処理装置（５）が主記憶装置
（４）に接続され、各演算処理装置（５）は中央処理装
置（１）、バッファメモリ（２）、メモリコントローラ
（３）で構成し、データを主記憶装置に参照しに行く
際、ブロックリードから目的のデータのみのリードし、
汎用レジスタで書き込み輻輳が発生しないように、リク
エストの発行を制御するリクエスト制御回路を設ける。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュバイパス
時のデータ転送装置と方法に関し、特にキャッシュバイ
パス情報がオンのデータを主記憶装置に参照しに行く
際、ブロックリードから目的のデータのみのリードにす
ることと、書き込み輻輳が発生しないように、リクエス
トの発行を制御するキャッシュバイパス時のデータ転送
装置と方法に関する。
時のデータ転送装置と方法に関し、特にキャッシュバイ
パス情報がオンのデータを主記憶装置に参照しに行く
際、ブロックリードから目的のデータのみのリードにす
ることと、書き込み輻輳が発生しないように、リクエス
トの発行を制御するキャッシュバイパス時のデータ転送
装置と方法に関する。
【０００２】
【従来の技術】従来のキャッシュバイパス時のデータ転
送方式は、本発明の実施の形態の図面を参照して説明す
る。
送方式は、本発明の実施の形態の図面を参照して説明す
る。
【０００３】図１は本発明のキャッシュバイパス時のデ
ータ転送装置と方法の一実施の形態を示すブロック図で
あり、図２はキャッシュバイパス時のデータ転送装置と
方法のバッファメモリを示す構成図で、また図３はキャ
ッシュバイパス時のデータ転送装置と方法のメモリコン
トローラを示す構成図である。
ータ転送装置と方法の一実施の形態を示すブロック図で
あり、図２はキャッシュバイパス時のデータ転送装置と
方法のバッファメモリを示す構成図で、また図３はキャ
ッシュバイパス時のデータ転送装置と方法のメモリコン
トローラを示す構成図である。
【０００４】中央処理装置（１）より発行されたメモリ
アクセス命令に対応するデータがバッファメモリ（２）
内のキャッシュメモリ（２７）に格納されていないキャ
ッシュミスの場合、主記憶装置（４）からデータを読み
出す処理として、論理アドレス（３１）から物理アドレ
ス（３６）にアドレス変換し、同時に物理アドレス（３
６）の管理サイズ毎に付随するページ属性をチェックし
た後、主記憶装置（４）からデータ供給を受けるデータ
転送方式を持つ処理装置において、前記中央処理装置
（１）からのメモリアクセス命令に対するデータが前記
バッファメモリ（２）上のキャッシュメモリ（２７）に
存在しない場合、メモリコントローラ（３）を介して
（データ局所性原理により）目的データを含むブロック
データを主記憶装置（４）からロードする処理を行って
いるが、メモリコントローラ（３）でのページ属性のバ
イパスｂｉｔがオンの場合、目的データを含むブロック
データをロードするが、主記憶装置（４）から読み出さ
れたデータをキャッシュメモリ（２７）に保持しないの
で、目的データを含むブロックデータを主記憶装置
（４）から読み出しても、目的データ以外使用されずに
データ破棄していた。主記憶装置（４）の読み出しサイ
クルは、一般にマシンサイクルより中央処理装置の動作
が遅いので殆ど使用されないブロックデータのロード処
理に主記憶装置（４）が占有され、主記憶装置（４）の
処理速度低下を招いていた。
アクセス命令に対応するデータがバッファメモリ（２）
内のキャッシュメモリ（２７）に格納されていないキャ
ッシュミスの場合、主記憶装置（４）からデータを読み
出す処理として、論理アドレス（３１）から物理アドレ
ス（３６）にアドレス変換し、同時に物理アドレス（３
６）の管理サイズ毎に付随するページ属性をチェックし
た後、主記憶装置（４）からデータ供給を受けるデータ
転送方式を持つ処理装置において、前記中央処理装置
（１）からのメモリアクセス命令に対するデータが前記
バッファメモリ（２）上のキャッシュメモリ（２７）に
存在しない場合、メモリコントローラ（３）を介して
（データ局所性原理により）目的データを含むブロック
データを主記憶装置（４）からロードする処理を行って
いるが、メモリコントローラ（３）でのページ属性のバ
イパスｂｉｔがオンの場合、目的データを含むブロック
データをロードするが、主記憶装置（４）から読み出さ
れたデータをキャッシュメモリ（２７）に保持しないの
で、目的データを含むブロックデータを主記憶装置
（４）から読み出しても、目的データ以外使用されずに
データ破棄していた。主記憶装置（４）の読み出しサイ
クルは、一般にマシンサイクルより中央処理装置の動作
が遅いので殆ど使用されないブロックデータのロード処
理に主記憶装置（４）が占有され、主記憶装置（４）の
処理速度低下を招いていた。
【０００５】中央処理装置（１）より発行されたメモリ
アクセス命令に対応するデータがバッファメモリ（２）
内のキャッシュメモリ（２７）に格納されていないキャ
ッシュミスの場合、主記憶装置（４）からデータを読み
出す処理として、論理アドレス（３１）から物理アドレ
ス（３６）にアドレス変換し、同時に物理アドレス（３
６）の管理サイズ毎に付随するページ属性をチェックし
た後、主記憶装置（４）からデータ供給を受けるデータ
転送方式を持つ処理装置で、かつ、主記憶装置（４）と
キャッシュメモリ（２７）へのデータ転送巾が、キャッ
シュメモリ（２７）と汎用レジスタへのデータ巾より大
きい処理装置において、主記憶装置（４）から複数個の
データを読み出して汎用レジスタ（１０）に格納する命
令が中央処理装置（１）で実行され、命令に対するデー
タが前記バッファメモリ（２）上のキャッシュメモリ
（２７）に存在せず、前記命令により主記憶装置（４）
をアクセスするアドレスに対応するメモリコントローラ
（３）のページ属性のバイパスｂｉｔがオンの場合、主
記憶装置（４）からキャッシュメモリ（２７）へのデー
タ転送巾に較べて、キャッシュメモリ（２７）から汎用
レジスタ（１０）のデータ転送巾の能力が小さいので、
主記憶装置（４）から読み出された複数のデータがバッ
ファメモリ（２）から汎用レジスタ（１０）への書き込
みパスで書き込み輻輳が発生するため、複数データを主
記憶装置（４）から読み出す場合、バッファメモリ
（２）内のキャッシュメモリ（２７）もしくはキャッシ
ュメモリ近傍のバッファにデータを保持して、バッファ
メモリ（２）から汎用レジスタ（１０）への書き込みで
発生する書き込み輻輳を吸収しているためハードウェア
量が増加する問題があった。
アクセス命令に対応するデータがバッファメモリ（２）
内のキャッシュメモリ（２７）に格納されていないキャ
ッシュミスの場合、主記憶装置（４）からデータを読み
出す処理として、論理アドレス（３１）から物理アドレ
ス（３６）にアドレス変換し、同時に物理アドレス（３
６）の管理サイズ毎に付随するページ属性をチェックし
た後、主記憶装置（４）からデータ供給を受けるデータ
転送方式を持つ処理装置で、かつ、主記憶装置（４）と
キャッシュメモリ（２７）へのデータ転送巾が、キャッ
シュメモリ（２７）と汎用レジスタへのデータ巾より大
きい処理装置において、主記憶装置（４）から複数個の
データを読み出して汎用レジスタ（１０）に格納する命
令が中央処理装置（１）で実行され、命令に対するデー
タが前記バッファメモリ（２）上のキャッシュメモリ
（２７）に存在せず、前記命令により主記憶装置（４）
をアクセスするアドレスに対応するメモリコントローラ
（３）のページ属性のバイパスｂｉｔがオンの場合、主
記憶装置（４）からキャッシュメモリ（２７）へのデー
タ転送巾に較べて、キャッシュメモリ（２７）から汎用
レジスタ（１０）のデータ転送巾の能力が小さいので、
主記憶装置（４）から読み出された複数のデータがバッ
ファメモリ（２）から汎用レジスタ（１０）への書き込
みパスで書き込み輻輳が発生するため、複数データを主
記憶装置（４）から読み出す場合、バッファメモリ
（２）内のキャッシュメモリ（２７）もしくはキャッシ
ュメモリ近傍のバッファにデータを保持して、バッファ
メモリ（２）から汎用レジスタ（１０）への書き込みで
発生する書き込み輻輳を吸収しているためハードウェア
量が増加する問題があった。
【０００６】
【発明が解決しようとする課題】上述した従来のキャッ
シュバイパス時のデータ転送方式は、第１の問題点は、
目的データと使用されずにデータ破棄される目的データ
以外の全てのデータを含むブロックデータを主記憶装置
から読み出ため殆ど使用されないブロックデータのロー
ド処理に主記憶装置が占有され、主記憶装置の処理速度
低下を招いていた。
シュバイパス時のデータ転送方式は、第１の問題点は、
目的データと使用されずにデータ破棄される目的データ
以外の全てのデータを含むブロックデータを主記憶装置
から読み出ため殆ど使用されないブロックデータのロー
ド処理に主記憶装置が占有され、主記憶装置の処理速度
低下を招いていた。
【０００７】その理由は、主記憶装置の読み出しサイク
ルは、一般にマシンサイクルより中央処理装置の動作が
遅いので殆ど使用されないブロックデータのロード処理
に主記憶装置が占有されるためである。
ルは、一般にマシンサイクルより中央処理装置の動作が
遅いので殆ど使用されないブロックデータのロード処理
に主記憶装置が占有されるためである。
【０００８】第２の問題点は、複数データを主記憶装置
から読み出す場合、メモリのハードウェア量が増加して
いた。
から読み出す場合、メモリのハードウェア量が増加して
いた。
【０００９】その理由は、複数データを主記憶装置から
読み出す場合、主記憶装置からキャッシュメモリへのデ
ータ転送巾に較べて、キャッシュメモリから汎用レジス
タのデータ転送巾の能力が小さいので、バッファメモリ
内のキャッシュメモリもしくはキャッシュメモリ近傍の
バッファにデータを保持して、バッファメモリから汎用
レジスタへの書き込みで発生する書き込み輻輳を吸収し
ているためである。
読み出す場合、主記憶装置からキャッシュメモリへのデ
ータ転送巾に較べて、キャッシュメモリから汎用レジス
タのデータ転送巾の能力が小さいので、バッファメモリ
内のキャッシュメモリもしくはキャッシュメモリ近傍の
バッファにデータを保持して、バッファメモリから汎用
レジスタへの書き込みで発生する書き込み輻輳を吸収し
ているためである。
【００１０】本発明の目的は、キャッシュバイパス情報
がオンのデータを主記憶装置に参照しに行く際、ブロッ
クリードから目的のデータのみのリードにすることによ
り、後続命令を早く行えるようにし、性能向上をはかる
と共に、メモリの負荷を少なくすることができるデータ
転送方式と、汎用レジスタで書き込み輻輳が発生しない
ように、リクエストの発行を制御するリクエスト制御回
路を設けることにより、汎用レジスタで書き込み輻輳の
発生を防ぎ、従来書き込み輻輳が発生した際、キャッシ
ュメモリ近傍のバッファに一時的に保存していたハード
ウェア量の削減ができるキャッシュバイパス時のデータ
転送装置と方法を提供することにある。
がオンのデータを主記憶装置に参照しに行く際、ブロッ
クリードから目的のデータのみのリードにすることによ
り、後続命令を早く行えるようにし、性能向上をはかる
と共に、メモリの負荷を少なくすることができるデータ
転送方式と、汎用レジスタで書き込み輻輳が発生しない
ように、リクエストの発行を制御するリクエスト制御回
路を設けることにより、汎用レジスタで書き込み輻輳の
発生を防ぎ、従来書き込み輻輳が発生した際、キャッシ
ュメモリ近傍のバッファに一時的に保存していたハード
ウェア量の削減ができるキャッシュバイパス時のデータ
転送装置と方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明のキャッシュバイ
パス時のデータ転送装置と方法は、複数の演算処理装置
で共有する主記憶装置のデータアクセス時、主記憶装置
とキャッシュメモリへのデータ転送巾が、キャッシュメ
モリと汎用レジスタへのデータ巾より大きい演算処理装
置において、中央処理装置からのメモリアクセス命令に
対するデータがバッファメモリ上のキャッシュメモリに
存在しないときのキャッシュ制御において、メモリコン
トローラでの読み出しデータに対応するページテーブル
中のキャッシュバイパス情報が登録しないことを示して
いるページ属性のバイパスビットがオンの場合、メモリ
コントローラを介して主記憶装置へのリクエストを目的
データだけアクセスするように縮退させる手段を備え、
目的データのみを主記憶装置からロードして、汎用レジ
スタに目的データを格納し、汎用レジスタ書き込みで主
記憶装置からのリプライデータ輻輳が発生しないように
主記憶装置に対し、タイマーにより予め決められた間隔
でリクエストを発行するリクエスト制御回路を備え、汎
用レジスタに目的データを格納させること、および処理
をコンピュータに実行させるためのプログラムを記録し
た記録媒体。
パス時のデータ転送装置と方法は、複数の演算処理装置
で共有する主記憶装置のデータアクセス時、主記憶装置
とキャッシュメモリへのデータ転送巾が、キャッシュメ
モリと汎用レジスタへのデータ巾より大きい演算処理装
置において、中央処理装置からのメモリアクセス命令に
対するデータがバッファメモリ上のキャッシュメモリに
存在しないときのキャッシュ制御において、メモリコン
トローラでの読み出しデータに対応するページテーブル
中のキャッシュバイパス情報が登録しないことを示して
いるページ属性のバイパスビットがオンの場合、メモリ
コントローラを介して主記憶装置へのリクエストを目的
データだけアクセスするように縮退させる手段を備え、
目的データのみを主記憶装置からロードして、汎用レジ
スタに目的データを格納し、汎用レジスタ書き込みで主
記憶装置からのリプライデータ輻輳が発生しないように
主記憶装置に対し、タイマーにより予め決められた間隔
でリクエストを発行するリクエスト制御回路を備え、汎
用レジスタに目的データを格納させること、および処理
をコンピュータに実行させるためのプログラムを記録し
た記録媒体。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１３】図１は本発明のキャッシュバイパス時のデ
ータ転送装置と方法の一実施の形態を示すブロック図で
あり、図２はキャッシュバイパス時のデータ転送装置と
方法のバッファメモリを示す構成図で、また図３はキャ
ッシュバイパス時のデータ転送装置と方法のメモリコン
トローラを示す構成図である。
ータ転送装置と方法の一実施の形態を示すブロック図で
あり、図２はキャッシュバイパス時のデータ転送装置と
方法のバッファメモリを示す構成図で、また図３はキャ
ッシュバイパス時のデータ転送装置と方法のメモリコン
トローラを示す構成図である。
【００１４】図１、図２、および図３を参照すると、本
発明の第１の実施の形態は、複数の演算処理装置（５）
が主記憶装置（４）に接続されるマルチプロセッサ構成
において、各演算処理装置（５）は中央処理装置
（１）、バッファメモリ（２）、メモリコントローラ
（３）から構成されている。中央処理装置（１）は、デ
ータ処理を管理する処理装置である。バッファメモリ
（２）は、主記憶装置（４）の写しであるキャッシュメ
モリ（２７）と、キャッシュメモリ（２７）に対応する
アドレスを保持するタグメモリ（２４）と、キャッシュ
メモリ（２７）に目的データが存在するかのチェックを
行う比較回路（２５）および制御部（２２）等により構
成され、メモリコントローラ（３）は、論理アドレス
（３１）から物理アドレス（３６）へのアドレス変換を
行うアドレス変換部と、主記憶装置（４）へのリクエス
ト制御を管理するリクエスト生成部（３８）およびアド
レス生成を行うアドレス生成部（３７）より構成され
る。
発明の第１の実施の形態は、複数の演算処理装置（５）
が主記憶装置（４）に接続されるマルチプロセッサ構成
において、各演算処理装置（５）は中央処理装置
（１）、バッファメモリ（２）、メモリコントローラ
（３）から構成されている。中央処理装置（１）は、デ
ータ処理を管理する処理装置である。バッファメモリ
（２）は、主記憶装置（４）の写しであるキャッシュメ
モリ（２７）と、キャッシュメモリ（２７）に対応する
アドレスを保持するタグメモリ（２４）と、キャッシュ
メモリ（２７）に目的データが存在するかのチェックを
行う比較回路（２５）および制御部（２２）等により構
成され、メモリコントローラ（３）は、論理アドレス
（３１）から物理アドレス（３６）へのアドレス変換を
行うアドレス変換部と、主記憶装置（４）へのリクエス
ト制御を管理するリクエスト生成部（３８）およびアド
レス生成を行うアドレス生成部（３７）より構成され
る。
【００１５】バッファメモリ（２）において中央処理装
置（１）から主記憶リードリクエスト（１０１）とアド
レス（１０２）を受信すると、バッファメモリ（２）内
の制御部（２２）とアドレスバッファ（２３）にセット
し、アドレスバッファ（２３）にセットされたアドレス
（２０３）でキャッシュメモリ（２７）に目的データ
（１１０）が存在するかチェックを行う。
置（１）から主記憶リードリクエスト（１０１）とアド
レス（１０２）を受信すると、バッファメモリ（２）内
の制御部（２２）とアドレスバッファ（２３）にセット
し、アドレスバッファ（２３）にセットされたアドレス
（２０３）でキャッシュメモリ（２７）に目的データ
（１１０）が存在するかチェックを行う。
【００１６】具体的には、アドレスバッファ（２３）の
下位ｂｉｔ（２０２）でタグメモリ（２４）をサーチ
し、タグメモリ（２４）の該当するデータ（２０４）と
アドレスバッファ（２３）の上位ｂｉｔ（２０３）との
比較を比較回路（２５）で行い、一致した（ＨＩＴ）か
一致しない（ＭＩＳＳ）の情報（２０５）を制御部（２
２）へ通知する。一致した（ＨＩＴ）ら目的データ（１
１０）がキャッシュメモリ（２７）に存在するので、制
御部（２２）の指示（２０９）によりキャッシュメモリ
（２７）から読み出す処理を行う。不一致（ＭＩＳＳ）
なら、目的データ（１１０）がキャッシュメモリ（２
７）に存在しないので、制御部（２２）の指示によりメ
モリコントローラ（３）を経由して主記憶装置（４）に
対してリクエスト（１０３）を発行する。
下位ｂｉｔ（２０２）でタグメモリ（２４）をサーチ
し、タグメモリ（２４）の該当するデータ（２０４）と
アドレスバッファ（２３）の上位ｂｉｔ（２０３）との
比較を比較回路（２５）で行い、一致した（ＨＩＴ）か
一致しない（ＭＩＳＳ）の情報（２０５）を制御部（２
２）へ通知する。一致した（ＨＩＴ）ら目的データ（１
１０）がキャッシュメモリ（２７）に存在するので、制
御部（２２）の指示（２０９）によりキャッシュメモリ
（２７）から読み出す処理を行う。不一致（ＭＩＳＳ）
なら、目的データ（１１０）がキャッシュメモリ（２
７）に存在しないので、制御部（２２）の指示によりメ
モリコントローラ（３）を経由して主記憶装置（４）に
対してリクエスト（１０３）を発行する。
【００１７】一般に、主記憶リードリクエスト（１０
１）は目的データ（１１０）に隣接したデータが必要に
なる可能性が高い（局所性原理）。このため、目的デー
タ（１１０）に隣接データも含むブロックデータを読み
出す処理を行い、読み出したブロックデータをキャッシ
ュメモリ（２７）に登録する処理を行っている。主記憶
装置（４）からのリプライデータ（１０８）は通常、目
的データ（１１０）を含むブロックデータリプライであ
り、主記憶装置（４）から複数のリプライデータ（１０
８）がバッファメモリ（２）に送付される。
１）は目的データ（１１０）に隣接したデータが必要に
なる可能性が高い（局所性原理）。このため、目的デー
タ（１１０）に隣接データも含むブロックデータを読み
出す処理を行い、読み出したブロックデータをキャッシ
ュメモリ（２７）に登録する処理を行っている。主記憶
装置（４）からのリプライデータ（１０８）は通常、目
的データ（１１０）を含むブロックデータリプライであ
り、主記憶装置（４）から複数のリプライデータ（１０
８）がバッファメモリ（２）に送付される。
【００１８】バッファメモリ（２）は、メモリコントロ
ーラ（３）から送付されたキャッシュバイパス情報（１
０５）を受信し、キャッシュバイパス情報（１０５）が
オンの場合、主記憶装置（４）からはブロックデータで
はなく目的データ（１０８）しかバッファメモリ（２）
に戻らないので、目的データリプライタグ（１０９）の
受信により制御部（２２）の動作が完了するように動作
させる。
ーラ（３）から送付されたキャッシュバイパス情報（１
０５）を受信し、キャッシュバイパス情報（１０５）が
オンの場合、主記憶装置（４）からはブロックデータで
はなく目的データ（１０８）しかバッファメモリ（２）
に戻らないので、目的データリプライタグ（１０９）の
受信により制御部（２２）の動作が完了するように動作
させる。
【００１９】ページング方式を用いて主記憶装置（４）
にアクセスする情報処理装置では、アドレス変換が必要
であり本発明ではメモリコントローラ（３）で行う。ア
ドレス変換は、中央処理装置（１）から送付される論理
アドレス（３１）中のページデータ（上位ｂｉｔ）（３
０２）でメモリコントローラ（３）内アドレス変換バッ
ファ（３３）をサーチし、アドレス変換バッファ（３
３）の該当するページテーブル（３３−ａ）から、主記
憶装置（４）にアクセスするページアドレス（３０４）
を読み出し、中央処理装置（１）からの論理アドレス
（３１）のページ内データ（下位ｂｉｔ）（３５）と上
記ページデータ（３４）を加えて、物理アドレス（３
６）を生成する。
にアクセスする情報処理装置では、アドレス変換が必要
であり本発明ではメモリコントローラ（３）で行う。ア
ドレス変換は、中央処理装置（１）から送付される論理
アドレス（３１）中のページデータ（上位ｂｉｔ）（３
０２）でメモリコントローラ（３）内アドレス変換バッ
ファ（３３）をサーチし、アドレス変換バッファ（３
３）の該当するページテーブル（３３−ａ）から、主記
憶装置（４）にアクセスするページアドレス（３０４）
を読み出し、中央処理装置（１）からの論理アドレス
（３１）のページ内データ（下位ｂｉｔ）（３５）と上
記ページデータ（３４）を加えて、物理アドレス（３
６）を生成する。
【００２０】バッファメモリ（２）より送付されたリク
エスト（１０３）は目的データ（１１０）のみをアクセ
スするリクエスト（１０３）であるため、目的データ
（１１０）を含むブロックデータを主記憶装置（４）か
ら読み出すため、主記憶装置（４）をアクセスする個数
分の複数アクセスリクエスト（１０７）をメモリコント
ローラ（３）内リクエスト生成部（３８）で生成し、主
記憶装置（４）にリクエスト（１０７）送付を行ってい
る。
エスト（１０３）は目的データ（１１０）のみをアクセ
スするリクエスト（１０３）であるため、目的データ
（１１０）を含むブロックデータを主記憶装置（４）か
ら読み出すため、主記憶装置（４）をアクセスする個数
分の複数アクセスリクエスト（１０７）をメモリコント
ローラ（３）内リクエスト生成部（３８）で生成し、主
記憶装置（４）にリクエスト（１０７）送付を行ってい
る。
【００２１】同様にアドレス生成部（３７）で生成され
た物理アドレス（３６）もアドレス生成部（３７）で主
記憶アクセス毎に物理アドレス（１０６）が生成され、
リクエスト（１０７）と対で主記憶装置（４）に送付さ
れる。
た物理アドレス（３６）もアドレス生成部（３７）で主
記憶アクセス毎に物理アドレス（１０６）が生成され、
リクエスト（１０７）と対で主記憶装置（４）に送付さ
れる。
【００２２】メモリコントローラ（３）ではアドレス変
換と同時にページアドレス毎の管理情報もアドレス変換
バッファ（３３）から読み出され、その中のキャッシュ
バイパス情報（１０５）はメモリコントローラ（３）内
のリクエスト生成部（３８）とバッファメモリ（２）へ
送付される。
換と同時にページアドレス毎の管理情報もアドレス変換
バッファ（３３）から読み出され、その中のキャッシュ
バイパス情報（１０５）はメモリコントローラ（３）内
のリクエスト生成部（３８）とバッファメモリ（２）へ
送付される。
【００２３】複数のリクエスト（１０７）を生成するリ
クエスト生成部（３８）には、アドレス変換バッファ
（３３）内のページテーブル（３３−ａ）にあるキャッ
シュバイパス情報（１０５）が報告される。キャッシュ
バイパス情報（１０５）がオンである場合、主記憶装置
（４）から読み出されたデータ（１０８）は、キャッシ
ュメモリ（２７）には登録しないため、目的データ（１
１０）を含むブロックデータを読み出す処理を行って
も、目的データ（１１０）以外のデータは利用されずに
破棄されていた。そこで、リクエスト生成部（３８）で
はキャッシュバイパス情報（１０５）がオンである場
合、目的データ（１１０）のみをアクセスするリクエス
ト（１０７）に縮退動作させる。
クエスト生成部（３８）には、アドレス変換バッファ
（３３）内のページテーブル（３３−ａ）にあるキャッ
シュバイパス情報（１０５）が報告される。キャッシュ
バイパス情報（１０５）がオンである場合、主記憶装置
（４）から読み出されたデータ（１０８）は、キャッシ
ュメモリ（２７）には登録しないため、目的データ（１
１０）を含むブロックデータを読み出す処理を行って
も、目的データ（１１０）以外のデータは利用されずに
破棄されていた。そこで、リクエスト生成部（３８）で
はキャッシュバイパス情報（１０５）がオンである場
合、目的データ（１１０）のみをアクセスするリクエス
ト（１０７）に縮退動作させる。
【００２４】次に、本発明の第１の実施の形態の動作に
ついて詳細に説明する。
ついて詳細に説明する。
【００２５】図１において、メモリロード命令を処理す
る場合、中央処理装置（１）は、バッファメモリ（２）
に対し、主記憶リードリクエスト（１０１）とアドレス
（１０２）を発行する。バッファメモリ（２）は、中央
処理装置（１）より主記憶リードリクエスト（１０１）
とアドレス（１０２）をアドレスを制御部（２２）とア
ドレスバッファ（２３）に受信する。制御部（２２）
は、リクエストが主記憶リードリクエストと判断したの
で、キャッシュメモリ（２７）に目的データが格納され
ているかチェックを行う。具体的には、アドレスバッフ
ァ（２３）の下位ｂｉｔで信号線２０２を介しタグメモ
リ（２４）をサーチし、信号線２０４を介しタグメモリ
（２４）の該当データと信号線２０３を介しアドレスバ
ッファ（２３）の上位ｂｉｔを比較回路（２５）で比較
し、キャッシュヒットか、キャッシュミスかを区別し、
キャッシュミスと判断した場合、制御部（２２）よりメ
モリコントローラ（３）へ信号線１０３を介し前記リク
エストと信号線１０４を介し前記アドレスを発信する。
る場合、中央処理装置（１）は、バッファメモリ（２）
に対し、主記憶リードリクエスト（１０１）とアドレス
（１０２）を発行する。バッファメモリ（２）は、中央
処理装置（１）より主記憶リードリクエスト（１０１）
とアドレス（１０２）をアドレスを制御部（２２）とア
ドレスバッファ（２３）に受信する。制御部（２２）
は、リクエストが主記憶リードリクエストと判断したの
で、キャッシュメモリ（２７）に目的データが格納され
ているかチェックを行う。具体的には、アドレスバッフ
ァ（２３）の下位ｂｉｔで信号線２０２を介しタグメモ
リ（２４）をサーチし、信号線２０４を介しタグメモリ
（２４）の該当データと信号線２０３を介しアドレスバ
ッファ（２３）の上位ｂｉｔを比較回路（２５）で比較
し、キャッシュヒットか、キャッシュミスかを区別し、
キャッシュミスと判断した場合、制御部（２２）よりメ
モリコントローラ（３）へ信号線１０３を介し前記リク
エストと信号線１０４を介し前記アドレスを発信する。
【００２６】メモリコントローラ（３）は、バッファメ
モリ（２）より信号線１０３を介しリクエスト（３０）
と信号線１０４を介し論理アドレス（３１）を受信する
と、論理アドレス（３１）の上位アドレスにより信号線
３０２を介しアドレス変換バッファ（３３）の該当する
ページテーブル（３３−ａ）からデータパス３０４を介
しデータを読み出し、信号線３０５を介し読み出したデ
ータ（３４）に前記論理アドレス（３１）の変位（３
２）と、前記リクエスト（３０）とキャッシュバイパス
情報（信号線１０５）をそれぞれ信号線３０１と信号線
１０５を介して読み出された信号を加えて物理アドレス
（３６）を生成する。
モリ（２）より信号線１０３を介しリクエスト（３０）
と信号線１０４を介し論理アドレス（３１）を受信する
と、論理アドレス（３１）の上位アドレスにより信号線
３０２を介しアドレス変換バッファ（３３）の該当する
ページテーブル（３３−ａ）からデータパス３０４を介
しデータを読み出し、信号線３０５を介し読み出したデ
ータ（３４）に前記論理アドレス（３１）の変位（３
２）と、前記リクエスト（３０）とキャッシュバイパス
情報（信号線１０５）をそれぞれ信号線３０１と信号線
１０５を介して読み出された信号を加えて物理アドレス
（３６）を生成する。
【００２７】アドレス変換バッファ（３３）の該当する
データを信号線３０４を介して読み出すとの同時に、該
当するテーブルにはページ情報も格納されており、キャ
ッシュメモリ（２７）にデータを格納しないキャッシュ
バイパス情報（信号線１０５）も含まれている。
データを信号線３０４を介して読み出すとの同時に、該
当するテーブルにはページ情報も格納されており、キャ
ッシュメモリ（２７）にデータを格納しないキャッシュ
バイパス情報（信号線１０５）も含まれている。
【００２８】主記憶装置（４）は一度に、決められたデ
ータ巾の処理しか行わないので、リクエスト生成部（３
８）では、ブロックデータリクエストから、主記憶装置
（４）が処理出来るデータ巾に分割した複数のリクエス
トを生成して、主記憶装置（４）に信号線１０７を介し
て発信する。そのため、キャッシュバイパス情報（信号
線１０５）がオンの場合、目的データのみをロードする
リクエスト命令の縮退をする回路をメモリコントローラ
（３）は有している。複数のリクエスト生成時、リクエ
スト管理のため、タグ情報生成も同時に行う。
ータ巾の処理しか行わないので、リクエスト生成部（３
８）では、ブロックデータリクエストから、主記憶装置
（４）が処理出来るデータ巾に分割した複数のリクエス
トを生成して、主記憶装置（４）に信号線１０７を介し
て発信する。そのため、キャッシュバイパス情報（信号
線１０５）がオンの場合、目的データのみをロードする
リクエスト命令の縮退をする回路をメモリコントローラ
（３）は有している。複数のリクエスト生成時、リクエ
スト管理のため、タグ情報生成も同時に行う。
【００２９】目的データを含むリクエストに最若番のタ
グを付与るるようにタグ生成を行い、主記憶装置（４）
に信号線１０７を介して送付する。
グを付与るるようにタグ生成を行い、主記憶装置（４）
に信号線１０７を介して送付する。
【００３０】主記憶装置（４）は、メモリコントローラ
（３）より信号線１０７を介して受信したリクエストの
処理を行い、リクエストがメモリロードの場合、信号線
１０６を介して受信したアドレスで示されるメモリより
データを読み出してデータパス１０８を介して返送し、
メモリコントローラ（３）からの信号線１０７を介して
受信したタグを付与して信号線１０９を介してバッファ
メモリ（２）に返送する。
（３）より信号線１０７を介して受信したリクエストの
処理を行い、リクエストがメモリロードの場合、信号線
１０６を介して受信したアドレスで示されるメモリより
データを読み出してデータパス１０８を介して返送し、
メモリコントローラ（３）からの信号線１０７を介して
受信したタグを付与して信号線１０９を介してバッファ
メモリ（２）に返送する。
【００３１】前記リプライタグは、バッファメモリ
（２）内の信号線１０９を介して制御部（２２）へ送ら
れ、メモリコントローラ（３）より受信したバイパス情
報（信号線１０５）と合わせて主記憶装置（４）からの
リプライデータ制御を行う。
（２）内の信号線１０９を介して制御部（２２）へ送ら
れ、メモリコントローラ（３）より受信したバイパス情
報（信号線１０５）と合わせて主記憶装置（４）からの
リプライデータ制御を行う。
【００３２】バッファメモリ（２）でのタグ管理は、目
的データを含むリクエストに最若番のタグを付与したる
ものとして動作する。主記憶アクセスは通常、目的デー
タを含むブロックデータリプライであり、主記憶装置
（４）から複数のリプライデータがデータパス１０８を
介してバッファメモリ（２）に送付される。
的データを含むリクエストに最若番のタグを付与したる
ものとして動作する。主記憶アクセスは通常、目的デー
タを含むブロックデータリプライであり、主記憶装置
（４）から複数のリプライデータがデータパス１０８を
介してバッファメモリ（２）に送付される。
【００３３】モリコントローラ（３）から送付されたキ
ャッシュバイパス情報（信号線１０５）がオンの場合、
主記憶装置（４）から目的データしかバッファメモリ
（２）にデータパス１０８を介して戻らないので目的デ
ータリプライを受信しただけで、制御部（２２）の動作
が完了するように動作させる。
ャッシュバイパス情報（信号線１０５）がオンの場合、
主記憶装置（４）から目的データしかバッファメモリ
（２）にデータパス１０８を介して戻らないので目的デ
ータリプライを受信しただけで、制御部（２２）の動作
が完了するように動作させる。
【００３４】次に本発明の第２の実施の形態について説
明すると、主記憶装置（４）とキャッシュメモリ（２
７）へのデータ転送巾が、キャッシュメモリ（２７）と
汎用レジスタ（１０）へのデータ転送巾より大きい多数
の演算処理装置（５）に主記憶装置（４）が接続される
マルチプロセッサ構成において、各演算処理装置（５）
は中央処理装置（１）、バッファメモリ（２）、メモリ
コントローラ（３）から構成されている。
明すると、主記憶装置（４）とキャッシュメモリ（２
７）へのデータ転送巾が、キャッシュメモリ（２７）と
汎用レジスタ（１０）へのデータ転送巾より大きい多数
の演算処理装置（５）に主記憶装置（４）が接続される
マルチプロセッサ構成において、各演算処理装置（５）
は中央処理装置（１）、バッファメモリ（２）、メモリ
コントローラ（３）から構成されている。
【００３５】中央処理装置（１）は、データ処理を管理
する処理装置、バッファメモリ（２）は、主記憶装置の
写しであるキャッシュメモリ（２７）と、キャッシュメ
モリ（２７）に対応するアドレスを保持するタグメモリ
（２４）と、キャッシュメモリ（２７）に目的データ
（１１０）が存在するかのチェックを行う比較回路（２
５）および制御部（２２）等により構成され、メモリコ
ントローラ（３）は、論理アドレス（３１）から物理ア
ドレス（３６）へのアドレス変換を行うアドレス変換部
と、主記憶装置へのアクセス制御を管理するリクエスト
生成部（３８）およびリクエストと対をなすアドレス生
成部（３７）より構成される。
する処理装置、バッファメモリ（２）は、主記憶装置の
写しであるキャッシュメモリ（２７）と、キャッシュメ
モリ（２７）に対応するアドレスを保持するタグメモリ
（２４）と、キャッシュメモリ（２７）に目的データ
（１１０）が存在するかのチェックを行う比較回路（２
５）および制御部（２２）等により構成され、メモリコ
ントローラ（３）は、論理アドレス（３１）から物理ア
ドレス（３６）へのアドレス変換を行うアドレス変換部
と、主記憶装置へのアクセス制御を管理するリクエスト
生成部（３８）およびリクエストと対をなすアドレス生
成部（３７）より構成される。
【００３６】バッファメモリ（２）の構成で、キャッシ
ュメモリ（２７）は、レジスタ（２６）を挟んで読み出
し速度が低速であるが、大容量の情報が格納できる主記
憶装置（４）と、レジスタ（２８）を挟んで読み出しを
高速に処理出来る中央処理装置（１）内の汎用レジスタ
（１０）に接続されており、情報供給量のネックを解消
するために主記憶装置（４）の情報の写しを持つ役割を
果たしている。
ュメモリ（２７）は、レジスタ（２６）を挟んで読み出
し速度が低速であるが、大容量の情報が格納できる主記
憶装置（４）と、レジスタ（２８）を挟んで読み出しを
高速に処理出来る中央処理装置（１）内の汎用レジスタ
（１０）に接続されており、情報供給量のネックを解消
するために主記憶装置（４）の情報の写しを持つ役割を
果たしている。
【００３７】中央処理装置（１）から主記憶リードリク
エスト（１０１）とアドレス（１０２）を受信すると、
第１の実施の形態で示したようにバッファメモリ（２）
内のアドレスバッファ（２３）に格納されたアドレス
（２０３）に対応すえるデータがキャッシュメモリ（２
７）に存在するかチェックを行い、存在していなければ
制御部（２２）の指示によりメモリコントローラ（３）
を経由して主記憶装置（４）に対してデータ読み出しリ
クエスト（１０３）を行う。
エスト（１０１）とアドレス（１０２）を受信すると、
第１の実施の形態で示したようにバッファメモリ（２）
内のアドレスバッファ（２３）に格納されたアドレス
（２０３）に対応すえるデータがキャッシュメモリ（２
７）に存在するかチェックを行い、存在していなければ
制御部（２２）の指示によりメモリコントローラ（３）
を経由して主記憶装置（４）に対してデータ読み出しリ
クエスト（１０３）を行う。
【００３８】主記憶装置（４）から複数個のデータ（１
０８）を読み出して汎用レジスタ（１０）に格納する命
令の場合も、複数読み出しリクエスト（１０３）とし
て、メモリコントローラ（３）に発行される。
０８）を読み出して汎用レジスタ（１０）に格納する命
令の場合も、複数読み出しリクエスト（１０３）とし
て、メモリコントローラ（３）に発行される。
【００３９】メモリコントローラ（３）の構成で、メモ
リコントローラ（３）では、実施例１と同様に、アドレ
ス変換と同時にページアドレス毎の管理情報もアドレス
変換バッファ（３３）から読み出され、その中のキャッ
シュバイパス情報（１０５）は メモリコントローラ
（３）内のリクエスト生成部（３８）とバッファメモリ
（２）へ送付される。主記憶装置（４）に対してデータ
読み出しリクエスト（１０３）を受信したメモリコント
ローラ（３）は、第１の実施の形態で示したように、バ
ッファメモリ（２）から受信した目的データ（１１０）
のみを読み出すリクエストをブロックデータ読み出しリ
クエストとして扱い、主記憶装置（４）が処理出来るデ
ータ巾に分割した複数のリクエスト（１０７）を生成し
て、主記憶装置（４）に発行する。
リコントローラ（３）では、実施例１と同様に、アドレ
ス変換と同時にページアドレス毎の管理情報もアドレス
変換バッファ（３３）から読み出され、その中のキャッ
シュバイパス情報（１０５）は メモリコントローラ
（３）内のリクエスト生成部（３８）とバッファメモリ
（２）へ送付される。主記憶装置（４）に対してデータ
読み出しリクエスト（１０３）を受信したメモリコント
ローラ（３）は、第１の実施の形態で示したように、バ
ッファメモリ（２）から受信した目的データ（１１０）
のみを読み出すリクエストをブロックデータ読み出しリ
クエストとして扱い、主記憶装置（４）が処理出来るデ
ータ巾に分割した複数のリクエスト（１０７）を生成し
て、主記憶装置（４）に発行する。
【００４０】主記憶装置（４）からバッファメモリ
（２）へのリプライデータ処理は、データ転送巾の広い
データパス１０８を使用して転送するので、ブロックデ
ータリプライの複数データ（１０８）が同時に転送され
る。主記憶装置（４）からバッファメモリ（２）内のキ
ャッシュメモリ（２７）間のデータ転送巾は、キャッシ
ュメモリ（２７）から中央処理装置（１）内の汎用レジ
スタ（１０）間のデータ転送巾より大きいため、汎用レ
ジスタ（１０）へ複数のデータ（１０８）を書き込む動
作の場合、データ転送巾の小さいキャッシュメモリ（２
７）汎用レジスタ（１０）間で書き込み輻輳が発生す
る。
（２）へのリプライデータ処理は、データ転送巾の広い
データパス１０８を使用して転送するので、ブロックデ
ータリプライの複数データ（１０８）が同時に転送され
る。主記憶装置（４）からバッファメモリ（２）内のキ
ャッシュメモリ（２７）間のデータ転送巾は、キャッシ
ュメモリ（２７）から中央処理装置（１）内の汎用レジ
スタ（１０）間のデータ転送巾より大きいため、汎用レ
ジスタ（１０）へ複数のデータ（１０８）を書き込む動
作の場合、データ転送巾の小さいキャッシュメモリ（２
７）汎用レジスタ（１０）間で書き込み輻輳が発生す
る。
【００４１】従来技術では、書き込み輻輳を解消するた
め、キャッシュメモリ（２７）近傍のレジスタに一時的
にデータを格納していたが、この方法ではハードウェア
量が増大するという問題を抱えていた。そこで、複数の
リクエスト（１０７）を生成するリクエスト生成部（３
８）において、複数読み出しリクエスト（１０７）で、
リクエスト（１０７）に対応するキャッシュバイパス情
報（１０５）がオンである場合、汎用レジスタ（１０）
への書き込み輻輳が発生する可能性があるため、書き込
み輻輳の発生しない間隔でリクエスト（１０７）発行を
行う回路を設けることで、書き込み輻輳の発生を押さえ
る。
め、キャッシュメモリ（２７）近傍のレジスタに一時的
にデータを格納していたが、この方法ではハードウェア
量が増大するという問題を抱えていた。そこで、複数の
リクエスト（１０７）を生成するリクエスト生成部（３
８）において、複数読み出しリクエスト（１０７）で、
リクエスト（１０７）に対応するキャッシュバイパス情
報（１０５）がオンである場合、汎用レジスタ（１０）
への書き込み輻輳が発生する可能性があるため、書き込
み輻輳の発生しない間隔でリクエスト（１０７）発行を
行う回路を設けることで、書き込み輻輳の発生を押さえ
る。
【００４２】次に、本発明の第２の実施の形態の動作に
ついて詳細に説明する。
ついて詳細に説明する。
【００４３】図１において、メモリロード命令の場合、
中央処理装置（１）は、バッファメモリ（２）に対し、
信号線１０１を介し主記憶リードリクエストと信号線１
０２を介しアドレスを発行する。バッファメモリ（２）
は、中央処理装置（１）より信号線１０１を介し主記憶
リードリクエストと信号線１０２を介しアドレスを制御
部（２２）とアドレスバッファ（２３）に受信する。制
御部（２２）は、リクエストが主記憶リードリクエスト
と判断したので、信号線２０９を介しキャッシュメモリ
（２７）に目的データが格納されているかチェックを行
う。
中央処理装置（１）は、バッファメモリ（２）に対し、
信号線１０１を介し主記憶リードリクエストと信号線１
０２を介しアドレスを発行する。バッファメモリ（２）
は、中央処理装置（１）より信号線１０１を介し主記憶
リードリクエストと信号線１０２を介しアドレスを制御
部（２２）とアドレスバッファ（２３）に受信する。制
御部（２２）は、リクエストが主記憶リードリクエスト
と判断したので、信号線２０９を介しキャッシュメモリ
（２７）に目的データが格納されているかチェックを行
う。
【００４４】第１の実施の形態の動作説明のようにして
キャッシュヒットか、キャッシュミスかを区別し、キャ
ッシュミスと判断した場合、制御部（２２）よりメモリ
コントローラ（３）へ信号線１０３を介し前記リクエス
トと信号線１０４を介し前記アドレスを発信する。
キャッシュヒットか、キャッシュミスかを区別し、キャ
ッシュミスと判断した場合、制御部（２２）よりメモリ
コントローラ（３）へ信号線１０３を介し前記リクエス
トと信号線１０４を介し前記アドレスを発信する。
【００４５】メモリコントローラ（３）は、バッファメ
モリ（２）より信号線１０３を介しリクエストと信号線
１０４を介しアドレスを受信すると、第１の実施の形態
の動作説明のようにして物理アドレス（３６）を生成す
る。主記憶装置（４）は一度に決められたデータ巾の処
理しか行えないので、リクエスト生成部（３８）では、
信号線３０１を介して受信されるブロックデータリクエ
ストから、主記憶装置（４）が処理出来るデータ巾に分
割した複数のリクエストを生成して、信号線１０４を介
し主記憶装置（４）に発信する。
モリ（２）より信号線１０３を介しリクエストと信号線
１０４を介しアドレスを受信すると、第１の実施の形態
の動作説明のようにして物理アドレス（３６）を生成す
る。主記憶装置（４）は一度に決められたデータ巾の処
理しか行えないので、リクエスト生成部（３８）では、
信号線３０１を介して受信されるブロックデータリクエ
ストから、主記憶装置（４）が処理出来るデータ巾に分
割した複数のリクエストを生成して、信号線１０４を介
し主記憶装置（４）に発信する。
【００４６】データパス１０８を介して送信される主記
憶装置（４）からレジスタ（２６）を通してデータパス
２０６を介しバッファメモリ（２）内のキャッシュメモ
リ（２７）間のデータ転送巾に比べ、データパス１１０
を介して送信されるバッファメモリ（２）内キャッシュ
メモリ（２７）と汎用レジスタ（１０）へデータを転送
するレジスタ（２８）と中央処理装置（１）内の汎用レ
ジスタ（１０）間のデータ転送能力が小さいために、書
き込み輻輳が発生するので、複数読み出しリクエスト
で、リクエストに対応するキャッシュバイパス情報（信
号線１０５）がオンである場合、書き込み輻輳の発生し
ない間隔でリクエスト発行を行うように動作させ、書き
込み輻輳の発生を押さえる。書き込み輻輳の発生しない
間隔でのリクエスト発行を行うように動作させる一つの
方法としてはタイマーによる予じめ決められた間隔での
リクエスト発行が実現できる。
憶装置（４）からレジスタ（２６）を通してデータパス
２０６を介しバッファメモリ（２）内のキャッシュメモ
リ（２７）間のデータ転送巾に比べ、データパス１１０
を介して送信されるバッファメモリ（２）内キャッシュ
メモリ（２７）と汎用レジスタ（１０）へデータを転送
するレジスタ（２８）と中央処理装置（１）内の汎用レ
ジスタ（１０）間のデータ転送能力が小さいために、書
き込み輻輳が発生するので、複数読み出しリクエスト
で、リクエストに対応するキャッシュバイパス情報（信
号線１０５）がオンである場合、書き込み輻輳の発生し
ない間隔でリクエスト発行を行うように動作させ、書き
込み輻輳の発生を押さえる。書き込み輻輳の発生しない
間隔でのリクエスト発行を行うように動作させる一つの
方法としてはタイマーによる予じめ決められた間隔での
リクエスト発行が実現できる。
【００４７】以上はに図１に示すような複数の演算処理
装置で主記憶装置を共有するキャッシュバイパス時のデ
ータ転送装置と方法で説明したが、演算処理装置と主記
憶装置が一対一で接続されているキャッシュバイパス時
のデータ転送装置と方法においても同様に適応すること
ができる。
装置で主記憶装置を共有するキャッシュバイパス時のデ
ータ転送装置と方法で説明したが、演算処理装置と主記
憶装置が一対一で接続されているキャッシュバイパス時
のデータ転送装置と方法においても同様に適応すること
ができる。
【００４８】尚以上のような処理プログラムを記録した
記録媒体（６）を有しコンピュータに実行させることも
できる。
記録媒体（６）を有しコンピュータに実行させることも
できる。
【００４９】
【発明の効果】以上説明したように、本発明のキャッシ
ュバイパス時のデータ転送装置と方法は、第１の効果
は、目的のデータのみをアクセスするリクエストにする
ことにより目的のデータのみを汎用レジスタにリード
し、中央処理装置にロードすることで、後続命令を早く
行えるようにし性能向上をはかると共に、メモリの負荷
を少なくすることが出来る。
ュバイパス時のデータ転送装置と方法は、第１の効果
は、目的のデータのみをアクセスするリクエストにする
ことにより目的のデータのみを汎用レジスタにリード
し、中央処理装置にロードすることで、後続命令を早く
行えるようにし性能向上をはかると共に、メモリの負荷
を少なくすることが出来る。
【００５０】その理由は、キャッシュバイパス情報がオ
ンである場合のメモリロード命令について、ブロックデ
ータを読み出す処理を行うのではなく、メモリコントロ
ーラ内のリクエスト生成部にてメモリアクセス命令を縮
退させ、目的のデータのみをアクセスするリクエストに
することにより目的のデータのみを汎用レジスタにリー
ドし、中央処理装置にロードしているからである。
ンである場合のメモリロード命令について、ブロックデ
ータを読み出す処理を行うのではなく、メモリコントロ
ーラ内のリクエスト生成部にてメモリアクセス命令を縮
退させ、目的のデータのみをアクセスするリクエストに
することにより目的のデータのみを汎用レジスタにリー
ドし、中央処理装置にロードしているからである。
【００５１】第２の効果は、キャッシュバイパス情報が
オンである場合のメモリロード命令について、主記憶装
置からバッファメモリ間のデータ転送巾に比べ、バッフ
ァメモリと中央処理装置間のデータ転送能力が小さいた
め発生する中央処理装置内汎用レジスタへのデータ書き
込み輻輳を吸収するために、一時的にデータを格納する
キャッシュメモリ近傍のレジスタを設ける必要がなくな
りハードウェア量の増大を防ぐことが出来る。
オンである場合のメモリロード命令について、主記憶装
置からバッファメモリ間のデータ転送巾に比べ、バッフ
ァメモリと中央処理装置間のデータ転送能力が小さいた
め発生する中央処理装置内汎用レジスタへのデータ書き
込み輻輳を吸収するために、一時的にデータを格納する
キャッシュメモリ近傍のレジスタを設ける必要がなくな
りハードウェア量の増大を防ぐことが出来る。
【００５２】その理由は、汎用レジスタで書き込み輻輳
が発生しないように、メモリコントローラ内にあるリク
エスト生成部で主記憶装置へのリクエスト発行間隔を制
御するリクエスト制御回路を設けることで、書き込み輻
輳の発生を押さえるからである。
が発生しないように、メモリコントローラ内にあるリク
エスト生成部で主記憶装置へのリクエスト発行間隔を制
御するリクエスト制御回路を設けることで、書き込み輻
輳の発生を押さえるからである。
【図１】本発明のキャッシュバイパス時のデータ転送装
置と方法の一実施の形態を示すブロック図である。
置と方法の一実施の形態を示すブロック図である。
【図２】本発明のキャッシュバイパス時のデータ転送装
置と方法のバッファメモリを示す構成図である。
置と方法のバッファメモリを示す構成図である。
【図３】本発明のキャッシュバイパス時のデータ転送装
置と方法のメモリコントローラを示す構成図である。
置と方法のメモリコントローラを示す構成図である。
１ 中央処理装置 ２ バッファメモリ ３ メモリコントローラ ４ 主記憶装置 ５ 演算処理装置 ６ 記録媒体 １０ 汎用レジスタ ２２ 制御部 ２３ アドレスバッファ ２４ タグメモリ ２５ 比較回路 ２６，２８ レジスタ ２７ キャッシュメモリ ３０ リクエスト ３１ 論理アドレス ３２ 変位 ３３ アドレス変換バッファ ３３−ａ ページテーブル ３４ ページデータ ３５ ページ内データ ３６ 物理アドレス ３７ アドレス生成部 ３８ リクエスト生成部
Claims (45)
- 【請求項１】 中央処理装置からのメモリアクセス命令
に対するデータがバッファメモリ上のキャッシュメモリ
に存在しないときのキャッシュ制御において、メモリコ
ントローラでの読み出しデータに対応するページテーブ
ル中のキャッシュバイパス情報が登録しないことを示し
ているページ属性のバイパスビットがオンの場合、メモ
リコントローラを介して主記憶装置へのリクエストを目
的データだけアクセスするように縮退させる手段を備
え、目的データのみを主記憶装置からロードして、汎用
レジスタに目的データを格納させることを特徴とするキ
ャッシュバイパス時のデータ転送装置。 - 【請求項２】 単独の演算処理装置で占有する主記憶装
置のデータアクセス時、中央処理装置からのメモリアク
セス命令に対するデータがバッファメモリ上のキャッシ
ュメモリに存在しないときのキャッシュ制御において、
メモリコントローラでの読み出しデータに対応するペー
ジテーブル中のキャッシュバイパス情報が登録しないこ
とを示しているページ属性のバイパスビットがオンの場
合、メモリコントローラを介して主記憶装置へのリクエ
ストを目的データだけアクセスするように縮退させる手
段を備え、目的データのみを主記憶装置からロードし
て、汎用レジスタに目的データを格納させることを特徴
とするキャッシュバイパス時のデータ転送装置。 - 【請求項３】 複数の演算処理装置で共有する主記憶装
置のデータアクセス時、中央処理装置からのメモリアク
セス命令に対するデータがバッファメモリ上のキャッシ
ュメモリに存在しないときのキャッシュ制御において、
メモリコントローラでの読み出しデータに対応するペー
ジテーブル中のキャッシュバイパス情報が登録しないこ
とを示しているページ属性のバイパスビットがオンの場
合、メモリコントローラを介して主記憶装置へのリクエ
ストを目的データだけアクセスするように縮退させる手
段を備え、目的データのみを主記憶装置からロードし
て、汎用レジスタに目的データを格納させることを特徴
とするキャッシュバイパス時のデータ転送装置。 - 【請求項４】 主記憶装置とキャッシュメモリへのデー
タ転送巾が、キャッシュメモリと汎用レジスタへのデー
タ巾より大きい演算処理装置において、中央処理装置か
らのメモリアクセス命令に対するデータがバッファメモ
リ上のキャッシュメモリに存在しないときのキャッシュ
制御において、メモリコントローラでの読み出しデータ
に対応するページテーブル中のキャッシュバイパス情報
が登録しないことを示しているページ属性のバイパスビ
ットがオンの場合、汎用レジスタ書き込みで主記憶装置
からのリプライデータ輻輳が発生しないように主記憶装
置に対し、リクエストを発行するリクエスト制御回路を
備え、汎用レジスタに目的データを格納させることを特
徴とするキャッシュバイパス時のデータ転送装置。 - 【請求項５】 単独の演算処理装置で占有する主記憶装
置のデータアクセス時、主記憶装置とキャッシュメモリ
へのデータ転送巾が、キャッシュメモリと汎用レジスタ
へのデータ巾より大きい演算処理装置において、中央処
理装置からのメモリアクセス命令に対するデータがバッ
ファメモリ上のキャッシュメモリに存在しないときのキ
ャッシュ制御において、メモリコントローラでの読み出
しデータに対応するページテーブル中のキャッシュバイ
パス情報が登録しないことを示しているページ属性のバ
イパスビットがオンの場合、汎用レジスタ書き込みで主
記憶装置からのリプライデータ輻輳が発生しないように
主記憶装置に対し、リクエストを発行するリクエスト制
御回路を備え、汎用レジスタに目的データを格納させる
ことを特徴とするキャッシュバイパス時のデータ転送装
置。 - 【請求項６】 複数の演算処理装置で共有する主記憶装
置のデータアクセス時、主記憶装置とキャッシュメモリ
へのデータ転送巾が、キャッシュメモリと汎用レジスタ
へのデータ巾より大きい演算処理装置において、中央処
理装置からのメモリアクセス命令に対するデータがバッ
ファメモリ上のキャッシュメモリに存在しないときのキ
ャッシュ制御において、メモリコントローラでの読み出
しデータに対応するページテーブル中のキャッシュバイ
パス情報が登録しないことを示しているページ属性のバ
イパスビットがオンの場合、汎用レジスタ書き込みで主
記憶装置からのリプライデータ輻輳が発生しないように
主記憶装置に対し、リクエストを発行するリクエスト制
御回路を備え、汎用レジスタに目的データを格納させる
ことを特徴とするキャッシュバイパス時のデータ転送装
置。 - 【請求項７】 主記憶装置とキャッシュメモリへのデー
タ転送巾が、キャッシュメモリと汎用レジスタへのデー
タ巾より大きい演算処理装置において、中央処理装置か
らのメモリアクセス命令に対するデータがバッファメモ
リ上のキャッシュメモリに存在しないときのキャッシュ
制御において、メモリコントローラでの読み出しデータ
に対応するページテーブル中のキャッシュバイパス情報
が登録しないことを示しているページ属性のバイパスビ
ットがオンの場合、汎用レジスタ書き込みで主記憶装置
からのリプライデータ輻輳が発生しないように主記憶装
置に対し、タイマーにより予め決められた間隔でリクエ
ストを発行するリクエスト制御回路を備え、汎用レジス
タに目的データを格納させることを特徴とするキャッシ
ュバイパス時のデータ転送装置。 - 【請求項８】 単独の演算処理装置で占有する主記憶装
置のデータアクセス時、主記憶装置とキャッシュメモリ
へのデータ転送巾が、キャッシュメモリと汎用レジスタ
へのデータ巾より大きい演算処理装置において、中央処
理装置からのメモリアクセス命令に対するデータがバッ
ファメモリ上のキャッシュメモリに存在しないときのキ
ャッシュ制御において、メモリコントローラでの読み出
しデータに対応するページテーブル中のキャッシュバイ
パス情報が登録しないことを示しているページ属性のバ
イパスビットがオンの場合、汎用レジスタ書き込みで主
記憶装置からのリプライデータ輻輳が発生しないように
主記憶装置に対し、タイマーにより予め決められた間隔
でリクエストを発行するリクエスト制御回路を備え、汎
用レジスタに目的データを格納させることを特徴とする
キャッシュバイパス時のデータ転送装置。 - 【請求項９】 複数の演算処理装置で共有する主記憶装
置のデータアクセス時、主記憶装置とキャッシュメモリ
へのデータ転送巾が、キャッシュメモリと汎用レジスタ
へのデータ巾より大きい演算処理装置において、中央処
理装置からのメモリアクセス命令に対するデータがバッ
ファメモリ上のキャッシュメモリに存在しないときのキ
ャッシュ制御において、メモリコントローラでの読み出
しデータに対応するページテーブル中のキャッシュバイ
パス情報が登録しないことを示しているページ属性のバ
イパスビットがオンの場合、汎用レジスタ書き込みで主
記憶装置からのリプライデータ輻輳が発生しないように
主記憶装置に対し、タイマーにより予め決められた間隔
でリクエストを発行するリクエスト制御回路を備え、汎
用レジスタに目的データを格納させることを特徴とする
キャッシュバイパス時のデータ転送装置。 - 【請求項１０】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、メモリコントローラを介して主記
憶装置へのリクエストを目的データだけアクセスするよ
うに縮退させる手段を備え、目的データのみを主記憶装
置からロードして、汎用レジスタに目的データを格納
し、汎用レジスタ書き込みで主記憶装置からのリプライ
データ輻輳が発生しないように主記憶装置に対し、リク
エストを発行するリクエスト制御回路を備え、汎用レジ
スタに目的データを格納させることを特徴とするキャッ
シュバイパス時のデータ転送装置。 - 【請求項１１】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させる手段を備え、目的データのみを
主記憶装置からロードして、汎用レジスタに目的データ
を格納し、汎用レジスタ書き込みで主記憶装置からのリ
プライデータ輻輳が発生しないように主記憶装置に対
し、リクエストを発行するリクエスト制御回路を備え、
汎用レジスタに目的データを格納させることを特徴とす
るキャッシュバイパス時のデータ転送装置。 - 【請求項１２】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させる手段を備え、目的データのみを
主記憶装置からロードして、汎用レジスタに目的データ
を格納し、汎用レジスタ書き込みで主記憶装置からのリ
プライデータ輻輳が発生しないように主記憶装置に対
し、リクエストを発行するリクエスト制御回路を備え、
汎用レジスタに目的データを格納させることを特徴とす
るキャッシュバイパス時のデータ転送装置。 - 【請求項１３】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、メモリコントローラを介して主記
憶装置へのリクエストを目的データだけアクセスするよ
うに縮退させる手段を備え、目的データのみを主記憶装
置からロードして、汎用レジスタに目的データを格納
し、汎用レジスタ書き込みで主記憶装置からのリプライ
データ輻輳が発生しないように主記憶装置に対し、タイ
マーにより予め決められた間隔でリクエストを発行する
リクエスト制御回路を備え、汎用レジスタに目的データ
を格納させることを特徴とするキャッシュバイパス時の
データ転送装置。 - 【請求項１４】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させる手段を備え、目的データのみを
主記憶装置からロードして、汎用レジスタに目的データ
を格納し、汎用レジスタ書き込みで主記憶装置からのリ
プライデータ輻輳が発生しないように主記憶装置に対
し、タイマーにより予め決められた間隔でリクエストを
発行するリクエスト制御回路を備え、汎用レジスタに目
的データを格納させることを特徴とするキャッシュバイ
パス時のデータ転送装置。 - 【請求項１５】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させる手段を備え、目的データのみを
主記憶装置からロードして、汎用レジスタに目的データ
を格納し、汎用レジスタ書き込みで主記憶装置からのリ
プライデータ輻輳が発生しないように主記憶装置に対
し、タイマーにより予め決められた間隔でリクエストを
発行するリクエスト制御回路を備え、汎用レジスタに目
的データを格納させることを特徴とするキャッシュバイ
パス時のデータ転送装置。 - 【請求項１６】 中央処理装置からのメモリアクセス命
令に対するデータがバッファメモリ上のキャッシュメモ
リに存在しないときのキャッシュ制御において、メモリ
コントローラでの読み出しデータに対応するページテー
ブル中のキャッシュバイパス情報が登録しないことを示
しているページ属性のバイパスビットがオンの場合、メ
モリコントローラを介して主記憶装置へのリクエストを
目的データだけアクセスするように縮退させ、目的デー
タのみを主記憶装置からロードして、汎用レジスタに目
的データを格納させることを特徴とするキャッシュバイ
パス時のデータ転送方法。 - 【請求項１７】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、中央処理装置からのメモリア
クセス命令に対するデータがバッファメモリ上のキャッ
シュメモリに存在しないときのキャッシュ制御におい
て、メモリコントローラでの読み出しデータに対応する
ページテーブル中のキャッシュバイパス情報が登録しな
いことを示しているページ属性のバイパスビットがオン
の場合、メモリコントローラを介して主記憶装置へのリ
クエストを目的データだけアクセスするように縮退さ
せ、目的データのみを主記憶装置からロードして、汎用
レジスタに目的データを格納させることを特徴とするキ
ャッシュバイパス時のデータ転送方法。 - 【請求項１８】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、中央処理装置からのメモリア
クセス命令に対するデータがバッファメモリ上のキャッ
シュメモリに存在しないときのキャッシュ制御におい
て、メモリコントローラでの読み出しデータに対応する
ページテーブル中のキャッシュバイパス情報が登録しな
いことを示しているページ属性のバイパスビットがオン
の場合、メモリコントローラを介して主記憶装置へのリ
クエストを目的データだけアクセスするように縮退さ
せ、目的データのみを主記憶装置からロードして、汎用
レジスタに目的データを格納させることを特徴とするキ
ャッシュバイパス時のデータ転送方法。 - 【請求項１９】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、汎用レジスタ書き込みで主記憶装
置からのリプライデータ輻輳が発生しないように主記憶
装置に対し、リクエストを発行し、汎用レジスタに目的
データを格納させることを特徴とするキャッシュバイパ
ス時のデータ転送方法。 - 【請求項２０】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、汎用レジスタ書き込みで
主記憶装置からのリプライデータ輻輳が発生しないよう
に主記憶装置に対し、リクエストを発行し、汎用レジス
タに目的データを格納させることを特徴とするキャッシ
ュバイパス時のデータ転送方法。 - 【請求項２１】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、汎用レジスタ書き込みで
主記憶装置からのリプライデータ輻輳が発生しないよう
に主記憶装置に対し、リクエストを発行し、汎用レジス
タに目的データを格納させることを特徴とするキャッシ
ュバイパス時のデータ転送方法。 - 【請求項２２】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、汎用レジスタ書き込みで主記憶装
置からのリプライデータ輻輳が発生しないように主記憶
装置に対し、タイマーにより予め決められた間隔でリク
エストを発行し、汎用レジスタに目的データを格納させ
ることを特徴とするキャッシュバイパス時のデータ転送
方法。 - 【請求項２３】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、汎用レジスタ書き込みで
主記憶装置からのリプライデータ輻輳が発生しないよう
に主記憶装置に対し、タイマーにより予め決められた間
隔でリクエストを発行し、汎用レジスタに目的データを
格納させることを特徴とするキャッシュバイパス時のデ
ータ転送方法。 - 【請求項２４】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、汎用レジスタ書き込みで
主記憶装置からのリプライデータ輻輳が発生しないよう
に主記憶装置に対し、タイマーにより予め決められた間
隔でリクエストを発行し、汎用レジスタに目的データを
格納させることを特徴とするキャッシュバイパス時のデ
ータ転送方法。 - 【請求項２５】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、メモリコントローラを介して主記
憶装置へのリクエストを目的データだけアクセスするよ
うに縮退させ、目的データのみを主記憶装置からロード
して、汎用レジスタに目的データを格納し、汎用レジス
タ書き込みで主記憶装置からのリプライデータ輻輳が発
生しないように主記憶装置に対し、リクエストを発行
し、汎用レジスタに目的データを格納させることを特徴
とするキャッシュバイパス時のデータ転送方法。 - 【請求項２６】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させ、目的データのみを主記憶装置か
らロードして、汎用レジスタに目的データを格納し、汎
用レジスタ書き込みで主記憶装置からのリプライデータ
輻輳が発生しないように主記憶装置に対し、リクエスト
を発行し、汎用レジスタに目的データを格納させること
を特徴とするキャッシュバイパス時のデータ転送方法。 - 【請求項２７】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させ、目的データのみを主記憶装置か
らロードして、汎用レジスタに目的データを格納し、汎
用レジスタ書き込みで主記憶装置からのリプライデータ
輻輳が発生しないように主記憶装置に対し、リクエスト
を発行し、汎用レジスタに目的データを格納させること
を特徴とするキャッシュバイパス時のデータ転送方法。 - 【請求項２８】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、メモリコントローラを介して主記
憶装置へのリクエストを目的データだけアクセスするよ
うに縮退させ、目的データのみを主記憶装置からロード
して、汎用レジスタに目的データを格納し、汎用レジス
タ書き込みで主記憶装置からのリプライデータ輻輳が発
生しないように主記憶装置に対し、タイマーにより予め
決められた間隔でリクエストを発行し、汎用レジスタに
目的データを格納させることを特徴とするキャッシュバ
イパス時のデータ転送方法。 - 【請求項２９】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させ、目的データのみを主記憶装置か
らロードして、汎用レジスタに目的データを格納し、汎
用レジスタ書き込みで主記憶装置からのリプライデータ
輻輳が発生しないように主記憶装置に対し、タイマーに
より予め決められた間隔でリクエストを発行し、汎用レ
ジスタに目的データを格納させることを特徴とするキャ
ッシュバイパス時のデータ転送方法。 - 【請求項３０】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させ、目的データのみを主記憶装置か
らロードして、汎用レジスタに目的データを格納し、汎
用レジスタ書き込みで主記憶装置からのリプライデータ
輻輳が発生しないように主記憶装置に対し、タイマーに
より予め決められた間隔でリクエストを発行し、汎用レ
ジスタに目的データを格納させることを特徴とするキャ
ッシュバイパス時のデータ転送方法。 - 【請求項３１】 中央処理装置からのメモリアクセス命
令に対するデータがバッファメモリ上のキャッシュメモ
リに存在しないときのキャッシュ制御において、メモリ
コントローラでの読み出しデータに対応するページテー
ブル中のキャッシュバイパス情報が登録しないことを示
しているページ属性のバイパスビットがオンの場合、メ
モリコントローラを介して主記憶装置へのリクエストを
目的データだけアクセスするように縮退させ、目的デー
タのみを主記憶装置からロードして、汎用レジスタに目
的データを格納させる処理をコンピュータに実行させる
ためのプログラムを記録したことを特徴とする記録媒
体。 - 【請求項３２】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、中央処理装置からのメモリア
クセス命令に対するデータがバッファメモリ上のキャッ
シュメモリに存在しないときのキャッシュ制御におい
て、メモリコントローラでの読み出しデータに対応する
ページテーブル中のキャッシュバイパス情報が登録しな
いことを示しているページ属性のバイパスビットがオン
の場合、メモリコントローラを介して主記憶装置へのリ
クエストを目的データだけアクセスするように縮退さ
せ、目的データのみを主記憶装置からロードして、汎用
レジスタに目的データを格納させる処理をコンピュータ
に実行させるためのプログラムを記録したことを特徴と
する記録媒体。 - 【請求項３３】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、中央処理装置からのメモリア
クセス命令に対するデータがバッファメモリ上のキャッ
シュメモリに存在しないときのキャッシュ制御におい
て、メモリコントローラでの読み出しデータに対応する
ページテーブル中のキャッシュバイパス情報が登録しな
いことを示しているページ属性のバイパスビットがオン
の場合、メモリコントローラを介して主記憶装置へのリ
クエストを目的データだけアクセスするように縮退さ
せ、目的データのみを主記憶装置からロードして、汎用
レジスタに目的データを格納させる処理をコンピュータ
に実行させるためのプログラムを記録したことを特徴と
する記録媒体。 - 【請求項３４】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、汎用レジスタ書き込みで主記憶装
置からのリプライデータ輻輳が発生しないように主記憶
装置に対し、リクエストを発行し、汎用レジスタに目的
データを格納させる処理をコンピュータに実行させるた
めのプログラムを記録したことを特徴とする記録媒体。 - 【請求項３５】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、汎用レジスタ書き込みで
主記憶装置からのリプライデータ輻輳が発生しないよう
に主記憶装置に対し、リクエストを発行し、汎用レジス
タに目的データを格納させる処理をコンピュータに実行
させるためのプログラムを記録したことを特徴とする記
録媒体。 - 【請求項３６】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、汎用レジスタ書き込みで
主記憶装置からのリプライデータ輻輳が発生しないよう
に主記憶装置に対し、リクエストを発行し、汎用レジス
タに目的データを格納させる処理をコンピュータに実行
させるためのプログラムを記録したことを特徴とする記
録媒体。 - 【請求項３７】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、汎用レジスタ書き込みで主記憶装
置からのリプライデータ輻輳が発生しないように主記憶
装置に対し、タイマーにより予め決められた間隔でリク
エストを発行し、汎用レジスタに目的データを格納させ
る処理をコンピュータに実行させるためのプログラムを
記録したことを特徴とする記録媒体。 - 【請求項３８】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、汎用レジスタ書き込みで
主記憶装置からのリプライデータ輻輳が発生しないよう
に主記憶装置に対し、タイマーにより予め決められた間
隔でリクエストを発行し、汎用レジスタに目的データを
格納させる処理をコンピュータに実行させるためのプロ
グラムを記録したことを特徴とする記録媒体。 - 【請求項３９】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、汎用レジスタ書き込みで
主記憶装置からのリプライデータ輻輳が発生しないよう
に主記憶装置に対し、タイマーにより予め決められた間
隔でリクエストを発行し、汎用レジスタに目的データを
格納させる処理をコンピュータに実行させるためのプロ
グラムを記録したことを特徴とする記録媒体。 - 【請求項４０】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、メモリコントローラを介して主記
憶装置へのリクエストを目的データだけアクセスするよ
うに縮退させ、目的データのみを主記憶装置からロード
して、汎用レジスタに目的データを格納し、汎用レジス
タ書き込みで主記憶装置からのリプライデータ輻輳が発
生しないように主記憶装置に対し、リクエストを発行
し、汎用レジスタに目的データを格納させる処理をコン
ピュータに実行させるためのプログラムを記録したこと
を特徴とする記録媒体。 - 【請求項４１】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させ、目的データのみを主記憶装置か
らロードして、汎用レジスタに目的データを格納し、汎
用レジスタ書き込みで主記憶装置からのリプライデータ
輻輳が発生しないように主記憶装置に対し、リクエスト
を発行し、汎用レジスタに目的データを格納させる処理
をコンピュータに実行させるためのプログラムを記録し
たことを特徴とする記録媒体。 - 【請求項４２】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させ、目的データのみを主記憶装置か
らロードして、汎用レジスタに目的データを格納し、汎
用レジスタ書き込みで主記憶装置からのリプライデータ
輻輳が発生しないように主記憶装置に対し、リクエスト
を発行し、汎用レジスタに目的データを格納させる処理
をコンピュータに実行させるためのプログラムを記録し
たことを特徴とする記録媒体。 - 【請求項４３】 主記憶装置とキャッシュメモリへのデ
ータ転送巾が、キャッシュメモリと汎用レジスタへのデ
ータ巾より大きい演算処理装置において、中央処理装置
からのメモリアクセス命令に対するデータがバッファメ
モリ上のキャッシュメモリに存在しないときのキャッシ
ュ制御において、メモリコントローラでの読み出しデー
タに対応するページテーブル中のキャッシュバイパス情
報が登録しないことを示しているページ属性のバイパス
ビットがオンの場合、メモリコントローラを介して主記
憶装置へのリクエストを目的データだけアクセスするよ
うに縮退させ、目的データのみを主記憶装置からロード
して、汎用レジスタに目的データを格納し、汎用レジス
タ書き込みで主記憶装置からのリプライデータ輻輳が発
生しないように主記憶装置に対し、タイマーにより予め
決められた間隔でリクエストを発行し、汎用レジスタに
目的データを格納させる処理をコンピュータに実行させ
るためのプログラムを記録したことを特徴とする記録媒
体。 - 【請求項４４】 単独の演算処理装置で占有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させ、目的データのみを主記憶装置か
らロードして、汎用レジスタに目的データを格納し、汎
用レジスタ書き込みで主記憶装置からのリプライデータ
輻輳が発生しないように主記憶装置に対し、タイマーに
より予め決められた間隔でリクエストを発行し、汎用レ
ジスタに目的データを格納させる処理をコンピュータに
実行させるためのプログラムを記録したことを特徴とす
る記録媒体。 - 【請求項４５】 複数の演算処理装置で共有する主記憶
装置のデータアクセス時、主記憶装置とキャッシュメモ
リへのデータ転送巾が、キャッシュメモリと汎用レジス
タへのデータ巾より大きい演算処理装置において、中央
処理装置からのメモリアクセス命令に対するデータがバ
ッファメモリ上のキャッシュメモリに存在しないときの
キャッシュ制御において、メモリコントローラでの読み
出しデータに対応するページテーブル中のキャッシュバ
イパス情報が登録しないことを示しているページ属性の
バイパスビットがオンの場合、メモリコントローラを介
して主記憶装置へのリクエストを目的データだけアクセ
スするように縮退させ、目的データのみを主記憶装置か
らロードして、汎用レジスタに目的データを格納し、汎
用レジスタ書き込みで主記憶装置からのリプライデータ
輻輳が発生しないように主記憶装置に対し、タイマーに
より予め決められた間隔でリクエストを発行し、汎用レ
ジスタに目的データを格納させる処理をコンピュータに
実行させるためのプログラムを記録したことを特徴とす
る記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33402999A JP3564343B2 (ja) | 1999-11-25 | 1999-11-25 | キャッシュバイパス時のデータ転送装置と方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33402999A JP3564343B2 (ja) | 1999-11-25 | 1999-11-25 | キャッシュバイパス時のデータ転送装置と方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001154914A true JP2001154914A (ja) | 2001-06-08 |
| JP3564343B2 JP3564343B2 (ja) | 2004-09-08 |
Family
ID=18272716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33402999A Expired - Fee Related JP3564343B2 (ja) | 1999-11-25 | 1999-11-25 | キャッシュバイパス時のデータ転送装置と方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3564343B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012503224A (ja) * | 2008-09-16 | 2012-02-02 | モサイド・テクノロジーズ・インコーポレーテッド | アクティブロウを使用するキャッシュのフィルタリング |
| JP2014112360A (ja) * | 2012-11-12 | 2014-06-19 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
-
1999
- 1999-11-25 JP JP33402999A patent/JP3564343B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012503224A (ja) * | 2008-09-16 | 2012-02-02 | モサイド・テクノロジーズ・インコーポレーテッド | アクティブロウを使用するキャッシュのフィルタリング |
| JP2014112360A (ja) * | 2012-11-12 | 2014-06-19 | Fujitsu Ltd | 演算処理装置及び演算処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3564343B2 (ja) | 2004-09-08 |
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