JP2001148623A - Malfunction preventing method and circuit - Google Patents
Malfunction preventing method and circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、誤動作防止方法及
びその回路に関し、特にプログラマブルロジックデバイ
ス（以下、ＰＬＤと略す）に取り込むことができる誤動
作防止方法及びその回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for preventing malfunction and its circuit, and more particularly to a method for preventing malfunction that can be incorporated into a programmable logic device (hereinafter abbreviated as PLD) and its circuit.
【０００２】[0002]
【従来の技術】クロック信号で動作する分周回路等のデ
ジタル回路は、入力されたクロック信号の立ち上がりに
なまりがある場合にその入力側へ波形成形のためのバッ
ファを挿入されることが多い。2. Description of the Related Art In a digital circuit such as a frequency divider operated by a clock signal, a buffer for shaping a waveform is often inserted at the input side when a rising edge of an input clock signal is interrupted.
【０００３】このバッファは、論理レベルを検出し波形
整形を行うが、入力信号の立ち上がり時間でノイズが混
入しそのノイズのピーク電圧値がバッファのしきい値を
超えていると論理レベルの変化点として検出する。This buffer detects a logic level and performs waveform shaping. However, if noise is mixed in at the rise time of an input signal and the peak voltage of the noise exceeds the threshold value of the buffer, the logical level changes. Detected as
【０００４】検出されたノイズは、論理振幅まで増幅さ
れヒゲとして出力されるため、分周回路等のデジタル回
路が誤動作を引き起こすという問題が生じる。Since the detected noise is amplified to a logical amplitude and output as a whisker, there is a problem that a digital circuit such as a frequency dividing circuit causes a malfunction.
【０００５】図３は従来回路の一例を示すブロック図で
ある。FIG. 3 is a block diagram showing an example of a conventional circuit.
【０００６】図３によると、入力信号１０１の論理レベ
ルを検出し波形整形するバッファ１と、所要の出力信号
を生成する負荷回路４とより構成される。According to FIG. 3, a buffer 1 for detecting a logical level of an input signal 101 and shaping the waveform and a load circuit 4 for generating a required output signal are provided.
【０００７】図４は図３の構成において、負荷回路４の
例として２分周回路を用いた場合の動作を示すタイミン
グチャートである。FIG. 4 is a timing chart showing the operation in the case where a divide-by-2 circuit is used as an example of the load circuit 4 in the configuration of FIG.
【０００８】図４に示すように、入力信号１０１に含ま
れるノイズがバッファ４により論理振幅まで増幅され、
この論理振幅まで増幅されたヒゲにより負荷回路４すな
わち２分周回路が誤動作を引き起こしていることがわか
る。As shown in FIG. 4, noise contained in the input signal 101 is amplified by the buffer 4 to a logical amplitude.
It can be understood that the load circuit 4, that is, the divide-by-2 circuit causes a malfunction due to the mustache amplified to the logical amplitude.
【０００９】このため、従来の誤動作防止回路では、バ
ッファをヒステリシスを持ったシュミットバッファに置
き換えるか、バッファの入力側にノイズを吸収するコン
デンサを挿入することにより対応していた。Therefore, in the conventional malfunction prevention circuit, the buffer is replaced by a Schmitt buffer having hysteresis or a capacitor for absorbing noise is inserted on the input side of the buffer.
【００１０】ところで、近年では装置あるいは回路の小
型化、低価格が求められており、誤動作防止回路を専用
ＩＣに取り込むことが不可欠となっている。In recent years, downsizing and cost reduction of devices or circuits have been demanded, and it is essential to incorporate a malfunction prevention circuit into a dedicated IC.
【００１１】また、専用ＩＣとしてＰＬＤが多く使用さ
れているためＰＬＤに取り込むことが要求されている。Further, since PLDs are often used as dedicated ICs, it is required to incorporate them into the PLDs.
【００１２】しかしながら、シュミットバッファはロジ
ック化されるとしてもＰＬＤに取り込むことが出来ず、
またコンデンサはロジック回路では実現できない。However, the Schmidt buffer cannot be taken into the PLD even if it is made into logic,
A capacitor cannot be realized by a logic circuit.
【００１３】したがって、シュミットバッファあるいは
コンデンサを使用するためにはＰＬＤの外部に追加しな
ければならないという問題が生じる。Therefore, there arises a problem that in order to use a Schmitt buffer or a capacitor, it must be added outside the PLD.
【００１４】[0014]
【発明が解決しようとする課題】上述した従来の誤動作
防止回路は、シュミットバッファあるいはコンデンサを
用いているため、専用ＩＣ特にＰＬＤに取り込むことが
できずＰＬＤの外付けになるという問題点がある。The above-mentioned conventional malfunction prevention circuit has a problem that since it uses a Schmitt buffer or a capacitor, it cannot be taken into a dedicated IC, especially a PLD, and becomes external to the PLD.
【００１５】本発明の目的は、このような従来の欠点を
除去するため、立ち上がり時間にノイズが含まれた入力
信号でもシュミットバッファやコンデンサの追加無しで
ＰＬＤに組み込むことにより、小型化と低価格を実現す
ることができる誤動作防止方法及びその回路を提供する
ことにある。[0015] An object of the present invention is to reduce the size and cost by incorporating an input signal containing noise in the rise time into a PLD without adding a Schmitt buffer or a capacitor in order to eliminate such a conventional disadvantage. It is an object of the present invention to provide a malfunction prevention method and a circuit thereof that can realize the above.
【００１６】[0016]
【課題を解決するための手段】本発明の誤動作防止方法
は、入力信号の論理レベルを検出して波形整形し、この
波形整形された信号の変化点を検出して出力された論理
レベルを保持し、前記入力信号より周波数の高いクロッ
ク信号を入力し、前記出力された論理レベルにより計数
をはじめ、前記クロック信号の変化点を予め設定された
数だけ計数したときリセット信号を出力し、前記出力さ
れた論理レベルが前記リセット信号によりリセットされ
て次の変化点を待つよう動作することを特徴としてい
る。A malfunction preventing method according to the present invention detects a logic level of an input signal, shapes the waveform, detects a change point of the waveform-shaped signal, and holds the output logic level. A clock signal having a frequency higher than that of the input signal is input, and counting is performed based on the output logic level.When a predetermined number of change points of the clock signal are counted, a reset signal is output. The set logic level is reset by the reset signal and operates to wait for the next change point.
【００１７】また、本発明の誤動作防止回路は、入力信
号の論理レベルを検出して波形整形するバッファと、前
記バッファから出力された信号の変化点を検出したとき
出力する論理レベルを保持する第１のエッジ検出回路
と、前記入力信号のｎ（正の実数）倍の周波数とするク
ロック信号を入力しそのクロック信号の変化点を検出し
たときリセット信号を出力する第２のエッジ検出回路
と、前記第１のエッジ検出回路から出力された信号を入
力し所要の出力信号を生成する負荷回路とを有し、前記
第１のエッジ検出回路と前記第２のエッジ検出回路とが
それぞれから出力される信号により相互にセットまたは
リセットされて動作することを特徴としている。Further, the malfunction prevention circuit of the present invention comprises a buffer for detecting a logic level of an input signal and shaping a waveform, and a buffer for holding a logic level output when a change point of a signal output from the buffer is detected. A second edge detection circuit that inputs a clock signal having a frequency that is n (positive real number) times the input signal and outputs a reset signal when a change point of the clock signal is detected; A load circuit for receiving a signal output from the first edge detection circuit and generating a required output signal, wherein the first edge detection circuit and the second edge detection circuit are respectively output It is characterized by being set or reset to each other by an external signal.
【００１８】また、前記第１のエッジ検出回路は、前記
バッファから出力された信号の変化点を検出したとき出
力が”Ｌ”又は”Ｈ”から”Ｈ”又は”Ｌ”に変化し、
前記第２のエッジ検出回路が前記リセット信号を出力し
たとき、出力が”Ｈ”又は”Ｌ”から”Ｌ”又は”Ｈ”
に変化することを特徴としている。The first edge detection circuit changes the output from "L" or "H" to "H" or "L" when detecting a change point of the signal output from the buffer,
When the second edge detection circuit outputs the reset signal, the output changes from “H” or “L” to “L” or “H”.
It is characterized by changing to.
【００１９】さらに、前記第２のエッジ検出回路は、前
記第１のエッジ検出回路が前記バッファから出力された
信号の変化点を検出して出力が変化したときから計数動
作をはじめ、前記クロック信号の変化点を予め設定され
た数ｍ（正の整数）だけ計数したとき前記リセット信号
を出力し、前記第１のエッジ検出回路の出力がリセット
されたときに計数動作を停止しリセット信号を解除する
ことを特徴としている。Further, the second edge detection circuit starts counting when the first edge detection circuit detects a change point of the signal output from the buffer and changes the output, and starts counting the clock signal. The reset signal is output when the number of change points is counted by a preset number m (positive integer), and when the output of the first edge detection circuit is reset, the counting operation is stopped and the reset signal is released. It is characterized by doing.
【００２０】また、前記入力信号と前記クロック信号と
の周波数比ｎは２以上の実数であり、前記クロック信号
の変化点の計数値ｍは１≦ｍ＜ｎの整数であることを特
徴としている。The frequency ratio n between the input signal and the clock signal is a real number of 2 or more, and the count value m of the change point of the clock signal is an integer of 1 ≦ m <n. .
【００２１】また、前記第１のエッジ検出回路および前
記第２のエッジ検出回路は、リセット付きフリップフロ
ップ、セット・リセットフリップフロップまたはカウン
タ等であることを特徴としている。Further, the first edge detection circuit and the second edge detection circuit are a flip-flop with reset, a set / reset flip-flop, a counter, or the like.
【００２２】[0022]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００２３】図１は本発明の誤動作防止回路の一つの実
施の形態を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a malfunction prevention circuit according to the present invention.
【００２４】図１に示す本実施の形態は、入力信号１０
１の論理レベルを検出して波形整形するバッファ１と、
バッファ１から出力された信号１０２の変化点を検出し
たとき出力する論理レベルを保持する第１のエッジ検出
回路２と、入力信号１０１のｎ（正の実数）倍の周波数
とするクロック信号１０３を入力しそのクロック信号１
０３の変化点を予め設定された数ｍ（正の整数）だけ検
出したときリセット信号１０５を出力する第２のエッジ
検出回路３と、第１のエッジ検出回路２から出力された
信号１０２を入力し所要の出力信号１０６を生成する負
荷回路４とより構成されている。In the present embodiment shown in FIG.
A buffer 1 for detecting a logical level of 1 and shaping the waveform;
A first edge detection circuit 2 that holds a logic level output when a change point of a signal 102 output from the buffer 1 is detected, and a clock signal 103 having a frequency that is n (positive real number) times the input signal 101 Input and its clock signal 1
A second edge detection circuit 3 that outputs a reset signal 105 when a predetermined number m (positive integer) of change points 03 is detected, and a signal 102 output from the first edge detection circuit 2 are input. And a load circuit 4 for generating a required output signal 106.
【００２５】この構成による誤動作防止回路の動作は、
第１のエッジ検出回路２と第２のエッジ検出回路３とが
それぞれから出力される信号により相互にセットまたは
リセットされて動作することにより、入力信号１０１の
立ち上がり時間に混入したノイズをマスクすることで行
われる。The operation of the malfunction prevention circuit having this configuration is as follows.
The first edge detection circuit 2 and the second edge detection circuit 3 are set or reset by signals output from the first and second edge detection circuits 3 to operate, thereby masking noise mixed in the rise time of the input signal 101. Done in
【００２６】次に、本実施の形態の誤動作防止回路の動
作を図１を参照して詳細に説明する。Next, the operation of the malfunction prevention circuit of this embodiment will be described in detail with reference to FIG.
【００２７】バッファ１では、入力信号１０１の論理レ
ベルを検出し波形整形した信号１０２を出力する。入力
信号１０１の立ち上がり時間にしきい値を超えるノイズ
があるとバッファ１から出力される信号１０２に論理振
幅と同じ大きさのヒゲが発生する。The buffer 1 detects the logical level of the input signal 101 and outputs a signal 102 whose waveform is shaped. If there is noise exceeding the threshold value in the rise time of the input signal 101, a mustache having the same size as the logical amplitude occurs in the signal 102 output from the buffer 1.
【００２８】第１のエッジ検出回路２では、バッファ１
から出力される信号１０２の立ち上がりエッジを検出し
たとき第１のエッジ検出回路２から出力される信号１０
４が、例えば”Ｌ”から”Ｈ”に変化し、第２のエッジ
検出回路３がリセット信号１０５の”Ｌ”を出力するま
で”Ｈ”を保持する。In the first edge detection circuit 2, the buffer 1
The signal 10 output from the first edge detection circuit 2 when the rising edge of the signal 102 output from the
4 changes from “L” to “H”, for example, and holds “H” until the second edge detection circuit 3 outputs “L” of the reset signal 105.
【００２９】第２のエッジ検出回路３では、第１のエッ
ジ検出回路２から出力される信号１０４が”Ｈ”となっ
た時点から計数動作をはじめ、入力信号１０１のｎ倍の
周波数のクロック信号１０３の立ち上がりエッジを予め
設定された数ｍだけ計数したときリセット信号１０５
が”Ｈ”から”Ｌ”になる。The second edge detection circuit 3 starts counting when the signal 104 output from the first edge detection circuit 2 becomes "H", and outputs a clock signal having a frequency n times the frequency of the input signal 101. When the rising edge of 103 is counted by a predetermined number m, the reset signal 105
Changes from “H” to “L”.
【００３０】ここで、入力信号１０１の立ち上がり時間
にヒゲがある場合、ヒゲの後に来る正しい立ち上がりエ
ッジが、リセット信号１０５の”Ｌ”より前に来るよう
ｎおよびｍの値が選定されてあれば、ヒゲと正しい立ち
上がりエッジとを合わせて１回の変化点を検出すること
になる。Here, if there is a whisker in the rising time of the input signal 101, if the values of n and m are selected so that the correct rising edge after the whisker comes before the "L" of the reset signal 105, , And one correct change point is detected by combining the beard with the correct rising edge.
【００３１】続いて、第１のエッジ検出回路２では、第
２のエッジ検出回路３から出力されたリセット信号１０
５の”Ｌ”により、これまで保持していた”Ｈ”がリセ
ットされて”Ｌ”になる。Subsequently, in the first edge detection circuit 2, the reset signal 10 output from the second edge detection circuit 3 is output.
By "L" of 5, "H" which has been held so far is reset to "L".
【００３２】第２のエッジ検出回路３では、第１のエッ
ジ検出回路２の出力が”Ｌ”になった時点で、リセット
信号１０５が”Ｌ”から”Ｈ”となる。In the second edge detection circuit 3, when the output of the first edge detection circuit 2 becomes "L", the reset signal 105 changes from "L" to "H".
【００３３】最後に、第１のエッジ検出回路２では、第
２のエッジ検出回路３から出力されたリセット信号１０
５の”Ｈ”を受けて、最初の状態すなわちバッファ１か
ら出力される信号１０２の次の立ち上がりエッジを待
つ。Finally, in the first edge detection circuit 2, the reset signal 10 output from the second edge detection circuit 3 is output.
In response to the "H" of 5, the CPU waits for the first state, that is, the next rising edge of the signal 102 output from the buffer 1.
【００３４】図２は、図１に示す本発明の誤動作防止回
路のブロック図において、負荷回路４を２分周回路で構
成した場合の動作を示すタイミングチャートである。FIG. 2 is a timing chart showing the operation in the case where the load circuit 4 is constituted by a divide-by-2 circuit in the block diagram of the malfunction prevention circuit of the present invention shown in FIG.
【００３５】以下の説明では、第１のエッジ検出回路２
と第２のエッジ検出回路３とを図１に示すように、リセ
ット付きフリッププロップで構成し、またクロック信号
１０３の周波数を、（クロック信号の周波数）＝ｎ×
（入力信号の周波数）の関係においてｎ＝４とし、さら
に第２のエッジ検出回路３によるクロック信号１０３の
カウント数ｍを２すなわち２つのリセット付きフリップ
フロップによる構成としている。In the following description, the first edge detection circuit 2
As shown in FIG. 1, the second edge detection circuit 3 and the second edge detection circuit 3 are configured by flip-flops with reset, and the frequency of the clock signal 103 is set to (frequency of clock signal) = n ×
In the relationship of (frequency of the input signal), n = 4, and the count m of the clock signal 103 by the second edge detection circuit 3 is 2, that is, two flip-flops with reset.
【００３６】図２において、入力信号１０１には、なま
りがある波形で立ち上がり時間内にバッファ１のしきい
値を超えるノイズが含まれているものとする。In FIG. 2, it is assumed that the input signal 101 contains a noise having a rounded waveform and exceeding the threshold value of the buffer 1 within the rising time.
【００３７】バッファ１は、入力信号１０１の論理レベ
ルを検出し波形整形した信号１０２を出力する。入力信
号１０１にしきい値を超えるノイズがあるとバッファ１
から出力される信号１０２に論理振幅と同じ大きさのヒ
ゲが発生する。The buffer 1 detects the logical level of the input signal 101 and outputs a signal 102 whose waveform is shaped. If the input signal 101 has noise exceeding a threshold value, the buffer 1
A mustache having the same size as the logical amplitude is generated in the signal 102 output from the CPU.
【００３８】第１のエッジ検出回路２では、バッファ１
から出力される信号１０２を入力して変化点を検出する
と出力される信号１０４が”Ｌ”から”Ｈ”に変化する
とともに”Ｈ”を保持する。In the first edge detection circuit 2, the buffer 1
When a change point is detected by inputting the signal 102 output from the CPU, the output signal 104 changes from “L” to “H” and holds “H”.
【００３９】バッファ１から出力される信号１０２にヒ
ゲが含まれる場合には、ヒゲを変化点として検出しリセ
ット信号１０５が”Ｌ”になるまで”Ｈ”を保持しヒゲ
の後にくる正しい変化点は無視されるため、合わせて１
回の変化点として検出される。If the signal 102 output from the buffer 1 contains a whisker, the whisker is detected as a change point and held at "H" until the reset signal 105 becomes "L", and a correct change point following the whisker is detected. Is ignored, so a total of 1
It is detected as a change point of times.
【００４０】第２のエッジ検出回路３では、第１のエッ
ジ検出回路２がバッファ１から出力される信号１０２の
変化点を検出して出力される信号１０２が”Ｈ”になる
と、クロック信号１０３の計数動作をはじめ変化点をｍ
すなわち２回計数したとき、出力のリセット信号１０５
が”Ｈ”から”Ｌ”に変わる。In the second edge detection circuit 3, when the first edge detection circuit 2 detects a change point of the signal 102 output from the buffer 1 and the output signal 102 becomes "H", the clock signal 103 Change point including counting operation of m
That is, when counting is performed twice, the output reset signal 105 is output.
Changes from “H” to “L”.
【００４１】このリセット信号１０５が”Ｌ”になる
と、第１のエッジ検出回路２はリセットされてその出力
される信号１０４が”Ｈ”から”Ｌ”に変わる。When the reset signal 105 becomes "L", the first edge detection circuit 2 is reset and the output signal 104 changes from "H" to "L".
【００４２】続いて、第２のエッジ検出回路３は、第１
のエッジ検出回路２から出力される信号１０２が”Ｌ”
に変わったことによりリセットされて、リセット信号１
０５の出力が”Ｌ”から”Ｈ”に変わる。Subsequently, the second edge detection circuit 3
The signal 102 output from the edge detection circuit 2 is “L”.
Is reset by the change to
The output at 05 changes from "L" to "H".
【００４３】そして、第１のエッジ検出回路２は、リセ
ット信号１０５が”Ｈ”になったのを受けて、バッファ
１から出力される信号１０２の次の変化点を待ち変化点
が来ると上述の動作を繰り返す。The first edge detection circuit 2 waits for the next change point of the signal 102 output from the buffer 1 in response to the reset signal 105 being "H", and when the change point comes, Is repeated.
【００４４】これにより得られた第１のエッジ検出回路
２から出力される信号１０２は、負荷回路４すなわち２
分周回路に入力され、２分周された出力信号１０６とな
る。The signal 102 output from the first edge detection circuit 2 thus obtained is applied to the load circuit 4
The input signal is input to the frequency dividing circuit and the output signal 106 is frequency-divided by 2.
【００４５】以上の説明では、入力信号１０１の周波数
とクロック信号１０３の周波数との比ｎを４、第２のエ
ッジ検出回路３によるクロック信号１０３のカウント数
ｍを２としたが、負荷回路４すなわち２分周回路の場合
のように入力信号の立ち上がりエッジだけが必要なとき
は、ｎ＝２、ｍ＝１としても同様に動作することは明ら
かである。In the above description, the ratio n between the frequency of the input signal 101 and the frequency of the clock signal 103 is 4, and the count m of the clock signal 103 by the second edge detection circuit 3 is 2. That is, when only the rising edge of the input signal is required as in the case of the divide-by-2 circuit, it is apparent that the same operation is performed even when n = 2 and m = 1.
【００４６】したがって、使用される負荷回路４の構成
あるいは動作条件により、負荷回路４の必要な入力クロ
ックとなるようにｎとｍとを決めることができる。Therefore, n and m can be determined according to the configuration or operating conditions of the load circuit 4 to be used so that the required input clock of the load circuit 4 can be obtained.
【００４７】また、第１のエッジ検出回路２あるいは第
２のエッジ検出回路３として、リセット付きフリップフ
ロップ以外に、セット・リセットフリップフロップまた
はカウンタ等に代えても良い。As the first edge detection circuit 2 or the second edge detection circuit 3, a set / reset flip-flop or a counter may be used instead of the flip-flop with reset.
【００４８】さらに、ｎは整数でなくても良く、入力信
号とクロック信号とは同期／非同期を問わない。Further, n need not be an integer, and the input signal and the clock signal may be either synchronous or asynchronous.
【００４９】[0049]
【発明の効果】以上説明したように、本誤動作防止方法
及びその回路は、入力信号の周波数よりも高いクロック
信号の周波数を用いるようにしたので、全ての構成がロ
ジック回路で構成されて専用ＩＣ特にＰＬＤに取り込む
ことができるため、部品点数が少なく、小型化、低価格
が実現出来る効果がある。As described above, since the present malfunction prevention method and its circuit use the frequency of the clock signal higher than the frequency of the input signal, all the components are constituted by logic circuits and the dedicated IC is used. In particular, since it can be incorporated in a PLD, there is an effect that the number of parts is small, and miniaturization and low cost can be realized.
【図１】本発明の誤動作防止回路の一つの実施の形態を
示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a malfunction prevention circuit according to the present invention.
【図２】図１に示す本発明の誤動作防止回路の動作を示
すタイムチャートである。FIG. 2 is a time chart showing an operation of the malfunction prevention circuit of the present invention shown in FIG. 1;
【図３】従来回路の一例を示すブロック図である。FIG. 3 is a block diagram illustrating an example of a conventional circuit.
【図４】図3に示す従来回路の動作を示すタイムチャー
トである。FIG. 4 is a time chart illustrating an operation of the conventional circuit illustrated in FIG. 3;
１ バッファ ２ 第１のエッジ検出回路 ３ 第２のエッジ検出回路 ４ 負荷回路 DESCRIPTION OF SYMBOLS 1 Buffer 2 1st edge detection circuit 3 2nd edge detection circuit 4 Load circuit
Claims (6)
形し、この波形整形された信号の変化点を検出して出力
された論理レベルを保持し、前記入力信号より周波数の
高いクロック信号を入力し、前記出力された論理レベル
により計数をはじめ、前記クロック信号の変化点を予め
設定された数だけ計数したときリセット信号を出力し、
前記出力された論理レベルが前記リセット信号によりリ
セットされて次の変化点を待つよう動作することを特徴
とする誤動作防止方法。1. A method for detecting a logical level of an input signal and shaping a waveform, detecting a change point of the signal whose waveform is shaped, holding a logical level output, and generating a clock signal having a frequency higher than that of the input signal. Input, starting counting by the output logic level, outputting a reset signal when counting the number of change points of the clock signal by a preset number,
A malfunction preventing method, wherein the output logic level is reset by the reset signal and operates to wait for a next change point.
形するバッファと、前記バッファから出力された信号の
変化点を検出したとき出力する論理レベルを保持する第
１のエッジ検出回路と、前記入力信号のｎ（正の実数）
倍の周波数とするクロック信号を入力しそのクロック信
号の変化点を検出したときリセット信号を出力する第２
のエッジ検出回路と、前記第１のエッジ検出回路から出
力された信号を入力し所要の出力信号を生成する負荷回
路とを有し、前記第１のエッジ検出回路と前記第２のエ
ッジ検出回路とがそれぞれから出力される信号により相
互にセットまたはリセットされて動作することを特徴と
する誤動作防止回路。2. A buffer for detecting a logic level of an input signal and shaping a waveform, a first edge detection circuit for holding a logic level output when a change point of a signal output from the buffer is detected, and N of input signal (positive real number)
A second output of a reset signal when a clock signal having a double frequency is input and a change point of the clock signal is detected;
, And a load circuit that receives a signal output from the first edge detection circuit and generates a required output signal, the first edge detection circuit and the second edge detection circuit Are set or reset by signals output from them, respectively, to operate.
ファから出力された信号の変化点を検出したとき出力
が”Ｌ”又は”Ｈ”から”Ｈ”又は”Ｌ”に変化し、前
記第２のエッジ検出回路が前記リセット信号を出力した
とき、出力が”Ｈ”又は”Ｌ”から”Ｌ”又は”Ｈ”に
変化することを特徴とする請求項２記載の誤動作防止回
路。3. The first edge detection circuit changes an output from “L” or “H” to “H” or “L” when detecting a change point of a signal output from the buffer, 3. The malfunction prevention circuit according to claim 2, wherein the output changes from "H" or "L" to "L" or "H" when the second edge detection circuit outputs the reset signal.
のエッジ検出回路が前記バッファから出力された信号の
変化点を検出して出力が変化したときから計数動作をは
じめ、前記クロック信号の変化点を予め設定された数ｍ
（正の整数）だけ計数したとき前記リセット信号を出力
し、前記第１のエッジ検出回路の出力がリセットされた
ときに計数動作を停止しリセット信号を解除することを
特徴とする請求項２及び請求項３記載の誤動作防止回
路。4. The first edge detection circuit according to claim 1, wherein
The edge detection circuit detects the change point of the signal output from the buffer, starts counting operation when the output changes, and sets the change point of the clock signal to a predetermined number m.
3. The method according to claim 2, wherein the reset signal is output when counting is performed by (positive integer), and when the output of the first edge detection circuit is reset, the counting operation is stopped and the reset signal is released. The malfunction prevention circuit according to claim 3.
波数比ｎは２以上の実数であり、前記クロック信号の変
化点の計数値ｍは１≦ｍ＜ｎの整数であることを特徴と
する請求項２、３又は４記載の誤動作防止回路。5. A frequency ratio n between the input signal and the clock signal is a real number of 2 or more, and a count value m of a change point of the clock signal is an integer of 1 ≦ m <n. The malfunction preventing circuit according to claim 2, 3 or 4.
２のエッジ検出回路は、リセット付きフリップフロッ
プ、セット・リセットフリップフロップまたはカウンタ
等であることを特徴とする請求項２、３、４又は５記載
の誤動作防止回路。6. The method according to claim 2, wherein the first edge detection circuit and the second edge detection circuit are a flip-flop with reset, a set / reset flip-flop, a counter, or the like. 5. The malfunction prevention circuit according to 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33019799A JP2001148623A (en) | 1999-11-19 | 1999-11-19 | Malfunction preventing method and circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33019799A JP2001148623A (en) | 1999-11-19 | 1999-11-19 | Malfunction preventing method and circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001148623A true JP2001148623A (en) | 2001-05-29 |
Family
ID=18229930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33019799A Pending JP2001148623A (en) | 1999-11-19 | 1999-11-19 | Malfunction preventing method and circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001148623A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006217455A (en) * | 2005-02-07 | 2006-08-17 | Kawasaki Microelectronics Kk | Ring oscillator circuit |
-
1999
- 1999-11-19 JP JP33019799A patent/JP2001148623A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006217455A (en) * | 2005-02-07 | 2006-08-17 | Kawasaki Microelectronics Kk | Ring oscillator circuit |
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