JP2001147885A - ディスクデバイスインターフェース装置 - Google Patents

Abstract

(57)【要約】 【課題】 新たな追加実装が必要なく取り扱いが容易
で、高速転送でケーブル接続線数の削減ができるディス
クデバイスインターフェース装置を提案する。 【解決手段】 ディスクデバイスインターフェース装置
は、少なくともデータ線についてはパラレル信号の各ビ
ットを所定のビット順序で１信号のシリアル信号化した
後、一対の差動シリアル伝送で双方向送受信する１６ビ
ットデータパラレル／シリアル変換送受信入出力部１、
２を設け、このシリアル伝送のフレーム信号としてホス
トのアドレスデコード部８のデバイスアドレス信号Ｓ１
を用いるものであり、これにより、複雑な接続確認のシ
リアル通信プロトコルの追加を不要として、そのままＡ
ＴＡ／ＡＴＡＰＩディスクデバイスを接続してデータの
読み出し書き込みを可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディスクデバイス
のインターフェース装置に関するものである。

【０００２】

【従来の技術】一般に、ＡＴＡ／ＡＴＡＰＩインターフ
ェースに準拠したディスクデバイスのインターフェース
信号は、パラレルケーブル信号線を使用してパラレルで
送受信していた。なお、ここで使用されるデータは１６
ビットパラレルデータであった。

【０００３】図７に、従来の１６ビットパラレルのＡＴ
Ａ／ＡＴＡＰＩインターフェースを有するディスクデバ
イスインターフェース装置の接続方法を示す。図７にお
いて、８０はアドレス変換部であり、ＡＴＡ／ＡＴＡＰ
Ｉインターフェースのディスクドライブ８３にデバイス
アドレスビットのＣＳ０−（−はアクティブローを示
す。），ＣＳ１−，ＤＡ［２：０］の５ビットを出力す
る。

【０００４】８１はホストのコントロール信号入出力部
であり、ディスクドライブ８３からは転送要求信号ＩＯ
ＲＤＹ，ＩＮＴＲＱ，ＤＭＡＲＱを受けて入力され、ホ
スト側からは少なくとも転送確認信号ＩＯＲ−，ＩＯＷ
−，ＤＭＡＣＫ−が出力される。なお、デバイス側から
はさらにＤＡＳＰ信号が入力されて、ＡＴＡ／ＡＴＡＰ
Ｉ４デバイスのデバイスアクティブ、スレーブプレゼン
ト（スレーブ存在）を示してもよい。

【０００５】なお、ケーブル８５上にはＰＤＩＡＧ信号
が存在するが、これはホストとは接続されずにデバイス
０のディスクドライブ１（８３）とデバイス１のディス
クドライブ２（８４）との間のデバイス番号を決定する
ために使用されるものである。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のディスクデバイスのインターフェース装置で
は、データ信号線はパラレルである一方、データ信号の
受け渡しのレートが高速になってきたため、パラレル信
号ではデータスキューが発生しやすく高速化に限界が生
じてきた。その対策として各パラレルケーブル信号線の
間にグランド線（ＧＮＤ）を挟むようにしたが、信号線
の本数がますます多くなってきて、ケーブルの引き回し
の取り扱いが困難になってしまうという不都合があっ
た。

【０００７】そこで、取り扱いが容易で、かつ高速転送
であってもデータ線にスキューの発生しないで容易にケ
ーブル接続線数の削減ができるインターフェース装置が
要求されていた。

【０００８】ここで、従来ＳＣＳＩインターフェースの
デバイスはケーブル線に与えられる外部ノイズ干渉を防
止するために、各信号線をツイストペアのパラレルケー
ブル信号線に置き換えて使用していた例があった。しか
しこの場合には差動ドライブがパラレル線数分必要とな
りコストアップになった。また、信号線に使用するパラ
レルケーブルの信号線本数は差動化することによってさ
らに増加して取り扱いが一層不便になるという不都合が
あった。

【０００９】他方、データのシリアル伝送手段として、
シリアルＩＥＥＥ１３９４に代表される、外部にデバイ
スを設けて通信することによって自由な接続を実現する
データ転送手段があったが、そのデータ転送開始終了の
ために通信プロトコルの新たな追加実装とその実行処理
動作が必要とされるという不都合があった。

【００１０】そこで、ケーブルを接続すれば直ちに動作
するプラグアンドプレイには対応しなくてもよいもので
あって、機器内部に限定してパラレル配線ケーブルでは
ＡＴＡ／ＡＴＡＰＩプロトコルをそのまま使用できる実
装簡便で取り扱い容易な高速データ転送インターフェー
ス装置が要求されていた。

【００１１】本発明は以上の点を考慮してなされたもの
で、新たな追加実装が必要なく、取り扱いが容易で、か
つ高速転送においてケーブル接続線数の削減ができるデ
ィスクデバイスインターフェース装置を提案しようとす
るものである。

【００１２】

【課題を解決するための手段】かかる課題を解決するた
め本発明のディスクインターフェース装置は、ホスト側
からディスクデバイス側に対するインターフェースを行
うディスクデバイスインターフェース装置にかかるもの
である。第１の発明は、少なくともデータ線については
パラレル信号の各ビットを所定のビット順序で１信号の
シリアル信号化した後、一対の差動シリアル伝送で双方
向送受信する多ビットパラレルシリアル変換手段を設
け、このシリアル伝送のフレーム信号としてホストのア
ドレスデコード選択手段のアドレス選択出力信号を用い
るものである。

【００１３】第１の発明によれば、以下の作用をする。
複雑な接続確認のシリアル通信プロトコルの追加を不要
として、そのままＡＴＡ／ＡＴＡＰＩディスクデバイス
を接続してデータの読み出し書き込みを可能とする。

【００１４】第２の発明は、多ビットパラレルシリアル
変換手段の読み出し書き込みのデータフロー方向を制御
する制御信号として、ホストからの論理回路の合成によ
る制御信号を使用するものである。

【００１５】第２の発明によれば、以下の作用をする。
読み出し書き込みの方向を指示するためのプロトコルを
追加せずに、ＡＴＡ／ＡＴＡＰＩプロトコルのまま、デ
ータ転送プロトコルの開始終了が可能となる。

【００１６】

【発明の実施の形態】以下、適宜図面を参照しながら本
発明の実施の形態を詳述する。本実施の形態のディスク
デバイスインターフェース装置の特徴は、少なくともデ
ータ線をシリアル変換して伝送する点である。

【００１７】図１は、本実施の形態のディスクデバイス
インターフェース装置の構成を示すブロック図である。

【００１８】図１において、１はホスト側の１６ビット
データのパラレル／シリアル変換送受信入出力部であ
る。２はディスクデバイス側の同様の１６ビットデータ
のパラレル／シリアル変換送受信入出力部である。３は
バスクロック逓倍／分周回路である。４はクロック分周
／逓倍回路である。５はディスクデバイス側のリファレ
ンスＯＳＣ回路であり、クロック分周逓倍回路４にリフ
ァレンス信号Ｓ１３を入力してインターフェース動作リ
ファレンスクロックＳ１２を得る。

【００１９】６はさらに、複数のコントロール信号をパ
ラレル信号線であったものをシリアル化する際のホスト
側のパラレル／シリアル変換送信および受信回路であ
る。７は同じくディスクデバイス側のパラレル／シリア
ル変換送信および受信回路である。

【００２０】８は図示しないホストＣＰＵあるいはシー
ケンサ制御部からのアドレス信号を受けてアドレス選択
動作を行っている、アドレスデコード部である。ここか
らは、ディスクデバイス側に対して、アドレス信号を５
ビットのディスク用デバイスアドレス信号Ｓ１に変換し
て送出し、かつ、アドレス選択される期間中のコントロ
ール信号にラッチエッジのタイミングに同期する信号有
効タイミング期間信号であるフレーム信号Ｓ２、Ｓ８を
パラレル／シリアル変換送受信入出力部１、２に供給す
ると共に、フレーム信号Ｓ４、Ｓ１１をパラレル／シリ
アル変換送信および受信回路６、７に供給する。

【００２１】このフレーム信号は、多ビットパラレル信
号が、一対の１ビットシリアル信号に変換される際の開
始ビットタイミングを示す同期信号として用いられる。

【００２２】９は論理回路であって、ホスト側から直接
入力されたデバイスアドレス信号Ｓ１を遅延させる遅延
回路部９−１と、デバイスアドレス信号Ｓ１の遅延信号
とフレーム信号Ｓ８の論理積を演算する論理積回路部９
−２とを有する。

【００２３】なお、図１においては、パラレルデータ線
のパラレルシリアル変換双方向伝送のための構成の他
に、１方向性である各コントロール信号線のホスト側か
らディスクデバイス側またはディスクデバイス側からホ
スト側へのそれぞれ１方向への送信のためのシリアルパ
ラレル変換送信部および受信部をホスト側のコントロー
ル信号パラレル／シリアル変換送信および受信回路部
６、およびディスクデバイス側のコントロール信号パラ
レル／シリアル変換送信および受信回路部７に有してい
る。これは制御信号線はデータ線よりもノイズによる誤
動作に弱く、制御信号はデータ信号同等以上のタイミン
グを必要とする高速データ信号であることから、追加と
して差動伝送として耐ノイズ機能を向上させているため
である。

【００２４】図２は本実施の形態のパラレル／シリアル
変換送受信入出力部の１０ビットシリアル／パラレル変
換回路の例を示す図である。ここでは１０ビットパラレ
ル信号をシリアル差動信号に変換するシリアライザブロ
ック２０−１およびシリアル差動信号を１０ビットパラ
レル信号に変換するデシリアライザブロック３０−１を
示す。

【００２５】シリアライザブロック２０−１ではパラレ
ル入力信号データをラッチする入力ラッチ部２１−１
と、外部入力クロックを受けて送信クロックを生成する
ＰＬＬ部２３−１と、ラッチされたパラレル信号データ
をシリアル化するシリアル部２２−１と、タイミングお
よびコントロール信号を各部に供給するタイミングコン
トロール部２４−１と、タイミングコントロール信号に
より制御されてシリアルデータを差動シリアル送信する
送信出力部２５−１と、シンク１、２からフレーム信号
を生成してタイミングコントロール部２４−１に供給す
るロジック入力部２６−１とを有している。ここで、コ
ントロール信号は、ホストから供給され、送信出力部２
５−１における伝送方向を切替制御するために用いる。
また、フレーム信号のためのシンク信号は、図１に示し
たアドレスデコード部８から供給される。また、エンコ
ード信号は、ホストから供給され、タイミングコントロ
ール部２４−１におけるタイミングコントロール信号の
生成のために用いられる。

【００２６】また、デシリアライザ３０−１では、差動
シリアル受信入力信号を受ける受信入力部３１−１と、
受信クロックを受けて処理クロックを生成するＰＬＬ部
３２−１と、シリアル信号をパラレルデータ化するデシ
リアル部３５−１と、受信シリアル信号をパラレル信号
に変換するためのタイミングコントロール信号を各部に
供給するタイミングコントロール部３３−１と、出力パ
ラレル信号データをラッチする出力ラッチ部３６−１
と、コントロール信号からフレーム信号を生成してタイ
ミングコントロール部に供給するロジック入力部３４−
１とを有している。ここで、コントロール信号は、ホス
トから供給され、送信出力部３５−１における伝送方向
を切替制御するために用いる。また、フレーム信号は、
図１に示したアドレスデコード部８から供給される。ま
た、エンコード信号およびリファレンスクロック信号は
ディスクデバイスから供給され、タイミングコントロー
ル部３３−１におけるタイミングコントロール信号の生
成のために用いられる。

【００２７】図３は本実施の形態の１６ビットパラレル
／シリアル変換送受信入出力部のシリアル／パラレル変
換回路の例を示す図である。なお、図２に対応する部分
には同一の符号を付してある。ここでは８ビットパラレ
ル信号（１／２）をシリアル差動信号に変換するシリア
ライザブロック２０−１およびシリアル差動信号を８ビ
ットパラレル信号（２／２）に変換するデシリアライザ
ブロック２０−２を一対としてホスト側に設け、同様に
シリアル差動信号を８ビットパラレル信号（１／２）に
変換するデシリアライザブロック３０−１および８ビッ
トパラレル信号（２／２）をシリアル差動信号に変換す
るシリアライザブロック３０−２を一対としてディスク
デバイス側に設けている。このような構成によりパラレ
ル／シリアル変換を行っている。

【００２８】また、図３において、シリアライザ２０−
１には信号処理部２７−１からフレーム信号、コントロ
ール信号、データ信号、クロック信号が供給され、デシ
リアライザ３０−１から信号処理部３７−１にはフレー
ム信号、コントロール信号、データ信号、クロック信号
が出力される。また、シリアライザ３０−２には信号処
理部３７−２からフレーム信号、コントロール信号、デ
ータ信号、クロック信号が供給され、デシリアライザ２
０−２から信号処理部２７−２にはフレーム信号、コン
トロール信号、データ信号、クロック信号が出力され
る。

【００２９】また、シリアルケーブル３９上で、シリア
ライザ２０−１の送信出力部２５−１よりデシリアライ
ザ３０−１の受信入力部３１−１側の差動信号間に終端
抵抗２８が設けられ、シリアライザ３０−２の送信出力
部３５−２よりデシリアライザ２０−２の受信入力部２
１−２側の差動信号間に終端抵抗３８が設けられる。ま
た、シリアルケーブル３９には、シリアライザ２０−１
からデシリアライザ３０−１へシンク信号が供給され、
シリアライザ３０−２からデシリアライザ２０−２へシ
ンク信号が供給される。

【００３０】図４は、本実施の形態のシリアライザに対
する複数のデシリアライザの接続を示す図である。図４
は１つのシリアライザの送信出力部４０からデータが伝
送されて、複数、この場合ＡＴＡ／ＡＴＡＰＩ標準の２
つのデシリアライザの受信入力部４１、４２で受信する
場合のケーブル４４の接続構成を示している。この場
合、ケーブル４４の差動信号線間に接続される終端抵抗
４３はデバイス０のデシリアライザの受信入力部４１側
だけに接続され、追加のデバイス１のデシリアライザの
受信入力部４２側には接続されない。なお、この終端抵
抗４３は、例えば差動シリアル規格の１つであるＬＶＤ
Ｓ規格においては１２０Ωである。

【００３１】次に、上述したディスクデバイスインター
フェース装置の動作を図５および図６のタイミングチャ
ートを用いて説明する。まずデータ読み出しのアクセス
の場合には図５Ａに示すホストからのアドレス信号がア
ドレスデコード部８に与えられる。ここでアドレスデコ
ード部８は、アドレス信号をデコード選択して、所定の
デバイスアドレス信号Ｓ１として、５ビットのＣＳ０
−，ＣＳ１−，ＤＡ［２：０］を出力すると共に、アド
レス選択期間中であることを示す出力信号を、フレーム
信号Ｓ２およびＳ８としてホスト側のパラレル／シリア
ル変換送受信入出力部１、およびディスクデバイス側の
パラレル／シリアル変換送受信入出力部２へ出力する。

【００３２】ディスクデバイス側のパラレル／シリアル
変換部２は、データ読み出しの場合には図５Ｂに示す１
６ビットデータ信号ＤＤ［１５：０］を受けて、かつ、
クロック逓倍分周回路４より逓倍分周出力Ｓ９としてシ
リアル伝送クロックを同じくパラレル／シリアル変換送
受信入出力部２に供給する。これにより、ディスクデバ
イス側のパラレル／シリアル変換部２は、図５Ｃに示す
ホストからのＩＯＲ−に基づいて、１６ビットパラレル
データ信号ＤＤ［１５：０］を図５Ｄに示すデータ信号
シリアルＤＤ１５〜ＤＤ０に変換してシリアルケーブル
１０を介して伝送する。

【００３３】ホスト側のパラレル／シリアル変換送受信
入出力部１は、図５Ｄに示すデータ信号シリアルＤＤ１
５〜ＤＤ０を差動シリアル受信した後、入力される図５
Ｅに示すフレーム同期信号Ｓ２に基づき所定のビット順
で各データビットをパラレルデータに並べ直しするデシ
リアライズ動作を行う。これにより、パラレル／シリア
ル変換送受信入出力部１は、図５Ｇに示す遅延ＩＯＲ−
に基づいて、図５Ｆに示す遅延データ信号として１６ビ
ットパラレルデータを出力する。この後、図５Ｅに示す
フレーム信号Ｓ２の同期信号有効タイミングを、ホスト
側の受信出力部１の出力ラッチ部により延長することに
より、図５Ｄに示すデータ信号シリアルのＴ３を図５Ｃ
に示すＩＯＲ−のＴ４まで延長し、さらに図５Ｅに示す
遅延データ信号をＴ４からＴ５まで延長してデータ信号
有効期間を延長する。

【００３４】バスクロック分周逓倍回路３では、逓倍前
のサイクルのバスクロックＳ５でホストから伝送されて
きたインターフェースクロック分周逓倍を行って分周逓
倍出力Ｓ６をパラレル／シリアル変換送受信入出力部１
に供給していて、パラレル／シリアル変換送受信入出力
部１のシリアライズ部におけるシリアライズ化論理回路
の動作クロックとしている。

【００３５】次に、データ書き込みのアクセスの場合に
は図６Ａに示すホストからのアドレス信号がアドレスデ
コード部８に与えられる。ここでアドレスデコード部８
は、アドレス信号をデコード選択して、所定のデバイス
アドレス信号Ｓ１として、５ビットのＣＳ０−，ＣＳ１
−，ＤＡ［２：０］を出力すると共に、アドレス選択期
間中であることを示す出力信号を、フレーム信号Ｓ２お
よびＳ８としてホスト側のパラレル／シリアル変換送受
信入出力部１、およびディスクデバイス側のパラレル／
シリアル変換送受信入出力部２へ出力する。

【００３６】ホスト側のパラレル／シリアル変換部１
は、データ書き込みの場合には図６Ｂに示す１６ビット
データ信号ＤＤ［１５：０］を受けて、かつ、ホストバ
スクロックの、例えばＰＣＩバスからの３３ＭＨｚバス
同期クロックＳ５を逓倍するバスクロック逓倍分周回路
３より逓倍分周出力Ｓ６としてシリアル伝送クロックを
同じくパラレル／シリアル変換送受信入出力部１に供給
する。例えば、シリアル伝送部の動作上限が４００Ｍｂ
ｐｓの場合、最大クロック逓倍数を使用する場合には、
３３ＭＨｚの１２逓倍クロックを生成して３９６Ｍｂｐ
ｓ動作とすればよい。これにより、ホスト側のパラレル
／シリアル変換部１は、図６Ｃに示すＩＯＷ−に基づい
て、１６ビットパラレルデータ信号ＤＤ［１５：０］を
図６Ｄに示すデータ信号シリアルＤＤ１５〜ＤＤ０に変
換してシリアルケーブル１０を介して伝送する。

【００３７】ディスクデバイス側のパラレル／シリアル
変換送受信入出力部２は、図６Ｄに示すデータ信号シリ
アルＤＤ１５〜ＤＤ０を差動シリアル受信した後、入力
される図６Ｅに示すフレーム同期信号Ｓ８に基づき所定
のビット順で各データビットをパラレルデータに並べ直
しするデシリアライズ動作を行う。これにより、パラレ
ル／シリアル変換送受信入出力部２は、図６Ｈに示す遅
延ＩＯＷ−に基づいて、図６Ｇに示す遅延データ信号と
して１６ビットパラレルデータを出力する。この後、図
６Ｅに示すフレーム信号Ｓ８の同期信号有効タイミング
を論理積回路部９−２でデバイスアドレス信号Ｓ１の遅
延信号と論理積をとって、デバイスアドレスＳ７である
図６Ｆに示す遅延アドレス信号としてディスクデバイス
に供給する。

【００３８】クロック分周逓倍回路４では、逓倍前のサ
イクルのバスクロックＳ９でホストから伝送されてきた
インターフェースクロック分周逓倍を行って分周逓倍出
力Ｓ１０をパラレル／シリアル変換送受信入出力部２に
供給していて、パラレル／シリアル変換送受信入出力部
２のシリアライズ部におけるシリアライズ化論理回路の
動作クロックとしている。

【００３９】なお、特にここで、この分周逓倍回路４に
ついては、ＵｌｔｒａＤＭＡ転送モードの場合の読み出
し転送の場合には、データストローブ信号はデバイスか
ら送信されてホストに受信されることから、ストローブ
信号を基準ＯＳＣ信号発生器５として切り替えてパラレ
ルデータストローブ信号に同期する基準クロックを発生
させて基準クロックとして使用することとする。このク
ロックに基づいて１ビット差動シリアル化されたデータ
信号をパラレル／シリアル変換送受信入出力部２からシ
リアル伝送信号として送出する。

【００４０】なお、図１においては、上述したように、
パラレルデータ線のパラレルシリアル変換双方向伝送の
ための構成の他に、１方向性である各コントロール信号
線のホスト側からディスクデバイス側またはディスクデ
バイス側からホスト側へのそれぞれ１方向への送信のた
めのシリアルパラレル変換送信部および受信部をホスト
側のコントロール信号パラレル／シリアル変換送信およ
び受信回路部６、およびディスクデバイス側のコントロ
ール信号パラレル／シリアル変換送信および受信回路部
７に有することにより、制御信号線はデータ線よりもノ
イズによる誤動作に弱く、制御信号はデータ信号同等以
上のタイミングを必要とする高速データ信号であること
から、追加として差動伝送として耐ノイズ機能を向上さ
せている。

【００４１】特にこの場合、コントロール線のシリアル
信号化の実施の形態として２通りが考えられる。この場
合のフレーム信号はデータ信号の場合と同じものを使用
することができる。この場合にコントロール線のシリア
ル信号のフレームタイミング同期信号期間の中で使用し
なければならないビット信号は、それよりビット数の多
い１６ビットデータシリアル信号のフレームタイミング
信号と同じ周期タイミングを使用することになる。

【００４２】ここで、データ各信号線に割り当てられた
１６ビットよりも少ない本数の各コントロール信号線の
割り当てビットの残りの未使用ビットをパディング信号
として例えば０信号を入れる場合があり、あるいは望ま
しくは必要なホストからデバイスへのコントロール信号
数が３本、例えばＩＯＲ−，ＩＯＷ−，ＤＭＡＣＫ−と
し、またデバイスからホストへのコントロール信号線数
が３本、例えばＩＯＲＤＹ，ＤＭＡＲＱ，ＩＮＴＲＱの
場合には、それぞれ５クロック、５クロック、６クロッ
クで１６クロック分占有し、差動シリアル化を行えば、
データよりも低いサイクル周期でコントロール線信号を
安定して送出することができる。なお、極めてサイクル
信号の長い、希にしか論理を変化しないコントロール信
号である、ホストからデバイスへのＲＥＳＥＴ−信号、
デバイスからホストへのＤＡＳＰ信号はそれぞれ別のパ
ラレルケーブル信号線で接続しておいてよい。

【００４３】さらには、マルチワードＤＭＡ転送におい
て、ホストからデバイスへのコントロール信号であるＤ
ＭＡＣＫ−信号サイクルがＩＯＲ−，ＩＯＷ−信号の複
数サイクルに比較して１サイクルが低速な場合、つまり
１ＤＭＡＣＫ−信号の有効期間中に１０数回以上のＩＯ
Ｒ−あるいはＩＯＷ−信号の発生することが前提の場合
には、このＤＭＡＣＫ−信号をコントロール信号のシリ
アル化から外してパラレル結線で残しても、信号のスキ
ューの問題とはならいので、可能である。

【００４４】その場合には、ＩＯＲ−あるいはＩＯＷ−
信号がそれぞれ８クロック、８クロックの連続シリアル
ビットを割り当てられる。割り当てられた連続ビットの
うち１ビットがノイズ影響を受けてビット変化しても、
ビット多数決で安定したコントロール信号の伝送動作と
なる。

【００４５】これと同じくデバイスからホストへのコン
トロール信号の送り出しにおいて、ＩＮＴＲＱ信号は比
較的遅いサイクル信号である。すなわちＩＯＲ−信号、
ＩＯＷ−信号が数１００ｎｓから数１０ｎｓであるのに
比較して、１マイクロ秒以上の、数マイクロ秒サイクル
信号である。このためＩＮＴＲＱ信号をシリアル化する
信号線から外してパラレル結線で残しておいても信号ス
キューは問題とならない。

【００４６】この場合にも、ＩＯＲＤＹ，ＤＭＡＲＱ信
号はそれぞれ連続８サイクルクロック信号、連続８サイ
クルクロック信号でシリアル化されて差動シリアル伝送
信号とされる。ホストからデバイスへのコントロール信
号のシリアル伝送の場合と同じく、安定したコントロー
ル信号の伝送動作が実現できる。

【００４７】本実施の形態においては、ホストからディ
スクデバイスへの書き込み、あるいはディスクデバイス
からホストへの読み出しのデータフロー方向の制御は、
別途設けられるデータ方向制御信号によってデータ方向
が制御される。これはディスクデバイスとの間の読み出
し書き込みのフロー方向制御は、最も高速な制御が要求
されるデータ転送期間中は１方向固定で済むためにパラ
レルケーブル上の別信号線として設けている。

【００４８】なお、シリアライズの際のデータは、所定
のビット順序の、ＭＳＢ−ＦｉｒｓｔあるいはＬＳＢ−
Ｆｉｒｓｔの順で順番を固定したシリアル信号とされて
送出され受信される。

【００４９】なお、本実施の形態のディスクデバイスイ
ンターフェース装置は、上述した図示例にのみ限定され
るものではなく、本発明の要旨を逸脱しない範囲内にお
いて種々変更を加え得ることは勿論である。

【００５０】

【発明の効果】本発明によれば、こうして数１００Ｍｂ
ｐｓから数Ｇｂｐｓのデータ転送がＡＴＡ／ＡＴＡＰＩ
のホストインターフェース、デバイス内部インターフェ
ースにとって追加動作時間および追加動作プロトコルな
しに、インターフェース部分の信号変換ブロックの単純
な追加によって、シリアルデータ伝送を実現することが
できる。シリアル信号伝送はパラレル伝送に比較してそ
の高速化が容易であり、しかもケーブル構成が細かく機
構的な取り扱いが容易であり、差動シリアルでまた低電
圧差動シリアル伝送であれば機器外部への信号不要輻射
も同時に低減され、システムの動作安定に極めて有益な
結果をもたらすことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態のディスクデバイスインタ
ーフェース装置の構成を示すブロック図である。

【図２】本発明の実施の形態のパラレル／シリアル変換
送受信入力部の１０ビットパラレル／シリアル変換回路
の例を示す図である。

【図３】本発明の実施の形態の１６ビットパラレル／シ
リアル変換送受信入力部のパラレル／シリアル変換回路
の例を示す図である。

【図４】本発明の実施の形態のシリアライザに対する複
数のデシリアライザの接続を示す図である。

【図５】本発明の実施の形態のデータ読み出し動作を示
すタイミングチャートであり、図５Ａはアドレス信号、
図５Ｂはデータ信号、図５ＣはＩＯＲ−、図５Ｄはデー
タ信号シリアル、図５Ｅはフレーム信号、図５Ｆは遅延
データ信号、図５Ｇは遅延ＩＯＲ−である。

【図６】本発明の実施の形態のデータ書き込み動作を示
すタイミングチャートであり、図６Ａはアドレス信号、
図６Ｂはデータ信号、図６ＣはＩＯＷ−、図６Ｄはデー
タ信号シリアル、図６Ｅはフレーム信号、図６Ｆは遅延
アドレス信号、図６Ｇは遅延データ信号、図６Ｈは遅延
ＩＯＷ−である。

【図７】従来のディスクデバイスインターフェース装置
の接続方法を示す図である。

【符号の説明】

１，２……１６ビットパラレル／シリアル変換送受信入
出力部、３……バスクロック逓倍／分周回路、４……ク
ロック分周／逓倍回路、５……リファレンスＯＳＣ回
路、６，７……８ビットパラレル／シリアル変換送信お
よび受信回路、８……アドレスデコード部、９……論理
回路、９−１……遅延回路部、９−２……論理積回路
部、１０……シリアルケーブル、２０−１……シリアラ
イザ、２１−１……入力ラッチ部、２２−１……シリア
ル部、２３−１…ＰＬＬ、２４−１……タイミングコン
トロール部、２５−１……送信出力部、２６−１……ロ
ジック入力部、３０−１……デシリアライザ、３１−１
……受信入力部、３２−１……ＰＬＬ、３３−１……タ
イミングコントロール部、３４−１……ロジック入力
部、３５−１……デシリアル部、３６−１……出力ラッ
チ部、３０−２……シリアライザ、３１−２……入力ラ
ッチ部、３２−２……シリアル部、３３−２…ＰＬＬ、
３４−２……タイミングコントロール部、３５−２……
送信出力部、２０−２……デシリアライザ、２１−２…
…受信入力部、２２−２……ＰＬＬ、２３−２……タイ
ミングコントロール部、２４−２……ロジック入力部、
２５−２……デシリアル部、２６−２……出力ラッチ
部、２７−１，２７−２，３７−１，３７−２……信号
処理、２８，３８……終端抵抗、３９……シリアルケー
ブル、４０……送信出力部、４１、４２……受信入力
部、４３……終端抵抗、

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ホスト側からディスクデバイス側に対す
   るインターフェースを行うディスクデバイスインターフ
   ェース装置において、 少なくともデータ線のシリアル伝送を可能とするシリア
   ルケーブルと、 上記データ線について差動シリアル伝送で送受信する多
   ビットパラレルシリアル変換手段と、 上記ホスト側から上記ディスクデバイス側に対するアド
   レス選択の出力信号を上記シリアル伝送のフレーム信号
   として上記多ビットパラレルシリアル変換手段に供給す
   るアドレス選択手段と、 を備えたことを特徴とするディスクデバイスインターフ
   ェース装置。
2. 【請求項２】 請求項１記載のディスクデバイスインタ
   ーフェース装置において、 上記多ビットパラレルシリアル変換手段におけるデータ
   伝送の送受信を切り替えるデータフロー方向制御信号は
   上記ホスト側から供給されることを特徴とするディスク
   デバイスインターフェース装置。