JP2001144262A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、オーディオ信号等
を入出力する半導体装置に関する。The present invention relates to a semiconductor device for inputting and outputting audio signals and the like.
【０００２】[0002]
【従来の技術】従来、半導体集積回路の各端子サージ保
護素子はダイオード特性を利用した図３及び図４の構成
を使用していた。図３（ａ），図４（ａ）はそれぞれ従
来の半導体装置の構成を示す図であり、１は例えば音声
多重復調器を構成する半導体集積回路からなる半導体装
置、２は信号が入力または出力される信号端子、３は内
部回路、５は図３で用いているマイナス側サージ吸収素
子、６は図４で用いているマイナス側サージ吸収素子で
ある。図３（ｂ），図４（ｂ）はそれぞれ図３（ａ），
図４（ａ）の主要部の等価回路を示し、〔マイナス側〕
とあるのは信号端子２に基板電位ＳＵＢに対しマイナス
側の信号電圧が印加される場合、〔プラス側〕とあるの
は信号端子２に基板電位ＳＵＢに対しプラス側の信号電
圧が印加される場合であり、それぞれ電位の高低に合わ
せて、基板電位ＳＵＢ，信号端子２を視覚的に上下に配
置して示している。図３（ｃ）は図３（ａ）の主要部の
素子構造を示す断面図である。2. Description of the Related Art Conventionally, each terminal surge protection element of a semiconductor integrated circuit has used the structure shown in FIGS. 3 and 4 utilizing diode characteristics. FIGS. 3 (a) and 4 (a) are diagrams showing the configuration of a conventional semiconductor device, respectively, wherein 1 is a semiconductor device composed of a semiconductor integrated circuit constituting, for example, an audio multiplex demodulator, and 2 is a signal input or output. Reference numeral 3 denotes an internal circuit, 5 denotes a negative surge absorbing element used in FIG. 3, and 6 denotes a negative surge absorbing element used in FIG. FIGS. 3 (b) and 4 (b) correspond to FIGS.
FIG. 4A shows an equivalent circuit of a main part of FIG.
The sign “[+]” means that a signal voltage on the minus side with respect to the substrate potential SUB is applied to the signal terminal 2, and the sign [+] indicates that a signal voltage on the plus side with respect to the substrate potential SUB is applied to the signal terminal 2. In this case, the substrate potential SUB and the signal terminal 2 are visually arranged vertically in accordance with the level of the potential. FIG. 3C is a cross-sectional view showing an element structure of a main part of FIG.
【０００３】図３の構成では、信号端子２と基板との間
にダイオードからなるマイナス側サージ吸収素子５を接
続している。しかしながら、このサージ吸収素子５で
は、基板電位ＳＵＢよりもＶＢＥ（ダイオードのＰＮ接
合順方向耐圧）以上を下回る振幅の信号を入力及び出力
する場合、波形が−ＶＢＥ（基板電位ＳＵＢが０Ｖの場
合）にてクランプされてしまうという不具合が発生す
る。In the configuration shown in FIG. 3, a negative surge absorbing element 5 composed of a diode is connected between the signal terminal 2 and the substrate. However, when the surge absorbing element 5 inputs and outputs a signal having an amplitude lower than the substrate potential SUB by VBE (the forward breakdown voltage of the PN junction of the diode) or more, the waveform is -VBE (when the substrate potential SUB is 0 V). Causes a problem of being clamped.
【０００４】この不具合を解消するために、ＮＰＮトラ
ンジスタをマイナス側サージ吸収素子６とした図４の構
成が用いられている。この図４の構成では、信号端子２
に基板電位ＳＵＢに対しマイナス側の信号電圧が印加さ
れる場合、ＮＰＮトランジスタのベース・エミッタ間Ｐ
Ｎ順方向耐圧とベース・コレクタＰＮ逆方向耐圧との加
算値までの信号電圧を入力及び出力することが可能であ
る。このように基板電位ＳＵＢに対しマイナス側の信号
電圧が印加される場合、ＮＰＮトランジスタのコレクタ
・エミッタ間耐圧により、図３の−ＶＢＥを下回る振幅
の電圧を入力及び出力することが可能である。In order to solve this problem, the configuration shown in FIG. 4 in which the NPN transistor is a negative side surge absorbing element 6 is used. In the configuration of FIG.
When a signal voltage on the negative side with respect to the substrate potential SUB is applied to the NPN transistor, the base-emitter P
It is possible to input and output signal voltages up to the sum of the N forward breakdown voltage and the base-collector PN reverse breakdown voltage. When a signal voltage on the negative side with respect to the substrate potential SUB is applied as described above, a voltage having an amplitude lower than -VBE in FIG. 3 can be input and output due to the collector-emitter breakdown voltage of the NPN transistor.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、信号端
子２に基板電位ＳＵＢに対しプラス側の信号電圧が入力
あるいは出力される場合、ＮＰＮトランジスタのエミッ
タ・ベース間ＰＮ逆方向耐圧とベース・コレクタ間ＰＮ
順方向耐圧との加算値を超える可能性がある。図４の構
成では、信号端子２に基板電位ＳＵＢに対しプラス側の
信号電圧が入力あるいは出力される場合には、ＮＰＮト
ランジスタのベース・エミッタ間逆方向耐圧値とベース
・コレクタ間のＰＮ順方向耐圧値の加算電圧値にて入力
及び出力可能な電圧が決まる。比較的小さいベース・コ
レクタ間のＰＮ順方向耐圧に達してベースの電圧が決定
されてしまうと、後は比較的小さいベース・エミッタ間
のＰＮ逆方向耐圧値との加算電圧値でプラス側信号電圧
が決定されてしまい、直線性良く入出力できる信号レベ
ルの範囲が小さく、場合によっては電源電圧値まで信号
電圧を入出力できないという問題が発生していた。この
ように図４の構成では、上記加算電圧値よりも電源電圧
値の方が大きな場合、電源電圧値以内で上記加算電圧値
を超える電圧信号を信号端子２から入力及び出力できな
いという問題が発生する。However, when a signal voltage on the positive side with respect to the substrate potential SUB is input or output to the signal terminal 2, the reverse breakdown voltage between the emitter and the base of the NPN transistor and the PN between the base and the collector are reduced.
There is a possibility that the added value with the forward breakdown voltage may be exceeded. In the configuration of FIG. 4, when a signal voltage on the positive side with respect to the substrate potential SUB is input or output to the signal terminal 2, the reverse breakdown voltage between the base and the emitter of the NPN transistor and the PN forward direction between the base and the collector The voltage that can be input and output is determined by the added voltage value of the withstand voltage value. When the base voltage reaches a relatively small base-collector PN forward breakdown voltage and the base voltage is determined, the plus side signal voltage is added to the relatively small base-emitter PN reverse breakdown voltage. Is determined, the range of signal levels that can be input and output with good linearity is small, and in some cases, there has been a problem that the signal voltage cannot be input and output up to the power supply voltage value. As described above, in the configuration of FIG. 4, when the power supply voltage value is larger than the added voltage value, there is a problem that a voltage signal exceeding the added voltage value within the power supply voltage value cannot be input and output from the signal terminal 2. I do.
【０００６】本発明は、上記従来の問題を解決するもの
で、マイナス側サージ吸収素子を接続した信号端子にお
いて、入出力可能な信号レベルの範囲を広くでき、電源
電圧値の信号も入出力できる半導体装置を提供すること
を目的とする。The present invention solves the above-mentioned conventional problems. In a signal terminal connected to a negative-side surge absorbing element, the range of signal levels that can be input and output can be widened, and a signal of a power supply voltage value can be input and output. It is an object to provide a semiconductor device.
【０００７】[0007]
【課題を解決するための手段】本発明の請求項１記載の
半導体装置は、信号が入力または出力される信号端子と
固定電位が与えられる端子とを備えた半導体装置であっ
て、固定電位が与えられた端子に端部が接続された第１
導電型基板及び第１の第１導電型層と、第１導電型基板
及び第１の第１導電型層とに接した第１の第２導電型層
と、この第１の第２導電型層内に拡散形成され、第１導
電型基板及び第１の第１導電型層と接しない第２の第１
導電型層と、この第２の第１導電型層内に拡散形成さ
れ、第１の第２導電型層と接しない第２の第２導電型層
とを備え、この第２の第２導電型層を信号端子に接続し
たものである。According to a first aspect of the present invention, there is provided a semiconductor device having a signal terminal to which a signal is input or output and a terminal to which a fixed potential is applied. A first terminal whose end is connected to a given terminal
A conductive type substrate and a first first conductive type layer; a first second conductive type layer in contact with the first conductive type substrate and the first first conductive type layer; and a first second conductive type layer A second first conductive type layer that is diffused in the layer and does not contact the first conductive type substrate and the first first conductive type layer;
A second conductivity type layer, and a second second conductivity type layer that is diffused and formed in the second first conductivity type layer and is not in contact with the first second conductivity type layer; The mold layer is connected to a signal terminal.
【０００８】この構成を備えることによって、信号端子
と基板との間に、ベースが開放されたトランジスタと、
このトランジスタのコレクタに一端が接続されたダイオ
ードとを形成することができ、これによってエミッタ・
ベース間の耐圧及びベース・コレクタ間の耐圧、ダイオ
ードで形成される耐圧の総和を越えるサージ電圧を信号
端子から基板に逃すことができる。また、信号端子に入
力または出力される信号がこの耐圧の総和以下であるこ
とによって直線性の良い信号伝送を実現することができ
る。With this configuration, a transistor having an open base is provided between the signal terminal and the substrate.
A diode whose one end is connected to the collector of this transistor can be formed, thereby forming the emitter
A surge voltage exceeding the sum of the breakdown voltage between the base, the breakdown voltage between the base and the collector, and the breakdown voltage formed by the diode can be released from the signal terminal to the substrate. Further, since the signal input or output to the signal terminal is equal to or less than the sum of the breakdown voltages, signal transmission with good linearity can be realized.
【０００９】また、本発明の請求項２記載の半導体装置
は、請求項１記載の半導体装置において、第１の第２導
電型層及び第２の第１導電型層に外部から直接電位が与
えられない構成である。According to a second aspect of the present invention, there is provided the semiconductor device according to the first aspect, wherein a potential is directly applied from the outside to the first second conductivity type layer and the second first conductivity type layer. It is a configuration that cannot be performed.
【００１０】本発明の請求項３記載の半導体装置は、請
求項１または２記載の半導体装置において、第１の第１
導電型層の代わりに、酸化膜が形成されており、酸化膜
分離構造の半導体装置において、信号端子と基板との間
に、ベースが開放されたトランジスタと、このトランジ
スタのコレクタに一端が接続されたダイオードとを形成
することができ、これによってエミッタ・ベース間の耐
圧及びベース・コレクタ間の耐圧、ダイオードで形成さ
れる耐圧の総和を越えるサージ電圧を信号端子から基板
に逃すことができる。また、信号端子に入力または出力
される信号がこの耐圧の総和以下であることによって直
線性の良い信号伝送を実現することができる。According to a third aspect of the present invention, there is provided a semiconductor device according to the first or second aspect, wherein
An oxide film is formed instead of the conductivity type layer. In a semiconductor device having an oxide film isolation structure, a transistor having an open base is connected between a signal terminal and a substrate, and one end is connected to a collector of the transistor. A surge voltage exceeding the sum of the breakdown voltage between the emitter and the base, the breakdown voltage between the base and the collector, and the breakdown voltage formed by the diode can be released from the signal terminal to the substrate. Further, since the signal input or output to the signal terminal is equal to or less than the sum of the breakdown voltages, signal transmission with good linearity can be realized.
【００１１】本発明の請求項４記載の半導体装置は、Ｐ
型基板と、このＰ型基板上に形成された少なくとも１個
のＮＰＮトランジスタと、信号が入力または出力される
信号端子とを備えた半導体装置であって、ＮＰＮトラン
ジスタのエミッタ端子を信号端子に接続し、ＮＰＮトラ
ンジスタのコレクタ及びベースの配線を開放したもので
ある。According to a fourth aspect of the present invention, there is provided a semiconductor device comprising:
A semiconductor device comprising a mold substrate, at least one NPN transistor formed on the P-type substrate, and a signal terminal for inputting or outputting a signal, wherein an emitter terminal of the NPN transistor is connected to a signal terminal. In addition, the wiring of the collector and the base of the NPN transistor is opened.
【００１２】この構成によれば、基板電位に対しマイナ
ス側に、エミッタ・コレクタ間耐圧とコレクタ・基板間
ＰＮ順方向耐圧との加算値までの信号レベルを有する信
号を、また、基板電位に対しプラス側に、エミッタ・ベ
ースＰＮ逆方向耐圧とベース・コレクタＰＮ順方向耐圧
とコレクタ・基板間ＰＮ逆方向耐圧との加算値までの信
号レベルを有する信号を、信号端子に入力及び出力する
場合でも直線性の良い信号伝送を実現させることができ
る。According to this configuration, a signal having a signal level up to the sum of the emitter-collector breakdown voltage and the collector-substrate PN forward breakdown voltage on the minus side with respect to the substrate potential, Even when a signal having a signal level up to the sum of the emitter-base PN reverse breakdown voltage, the base-collector PN forward breakdown voltage, and the collector-substrate PN reverse breakdown voltage is input and output to the signal terminal on the plus side. Signal transmission with good linearity can be realized.
【００１３】[0013]
【発明の実施の形態】まず、本発明の第１の実施の形態
における半導体装置について図面を参照しながら説明す
る。図１（ａ）は本実施の形態の半導体装置の構成を示
す図であり、１は例えば音声多重復調器を構成する半導
体集積回路からなる半導体装置、２は信号が入力または
出力される信号端子、３は内部回路、４はＮＰＮトラン
ジスタである。図１（ｂ）はそれぞれ図１（ａ）の主要
部の等価回路を示し、〔マイナス側〕とあるのは信号端
子２に基板電位ＳＵＢ（固定電位）に対しマイナス側の
信号電圧が印加される場合、〔プラス側〕とあるのは信
号端子２に基板電位ＳＵＢに対しプラス側の信号電圧が
印加される場合であり、それぞれ電位の高低に合わせ
て、基板電位ＳＵＢ，信号端子２を視覚的に上下に配置
して示している。図１（ｃ）は図１（ａ）の主要部の素
子構造を示す断面図であり、１１はＰ型基板（第１導電
型基板）、１２はＮ型の埋め込み層、１３はＮ型エピタ
キシャル層からなるコレクタ層（第１の第２導電型
層）、１４はＰ型のベース層（第２の第１導電型層）、
１５はＮ型のエミッタ層（第２の第２導電型層）、１
６，１７はＮ型のコレクタ引出し層、１８は分離層とし
て形成されるとともにＰ型基板１１に基板電位ＳＵＢを
供給するためのＰ層（第１の第１導電型層）である。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a semiconductor device according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1A is a diagram showing a configuration of a semiconductor device according to the present embodiment, wherein 1 is a semiconductor device composed of a semiconductor integrated circuit constituting, for example, an audio multiplex demodulator, and 2 is a signal terminal to which a signal is input or output. 3, an internal circuit; and 4, an NPN transistor. FIG. 1B shows an equivalent circuit of a main part of FIG. 1A, and a “minus side” means that a signal voltage on the minus side with respect to the substrate potential SUB (fixed potential) is applied to the signal terminal 2. In this case, “positive side” means that a signal voltage on the positive side with respect to the substrate potential SUB is applied to the signal terminal 2, and the substrate potential SUB and the signal terminal 2 are visually checked in accordance with the level of the potential. Are arranged vertically. FIG. 1C is a cross-sectional view showing an element structure of a main part of FIG. 1A, 11 is a P-type substrate (first conductivity type substrate), 12 is an N-type buried layer, and 13 is an N-type epitaxial layer. A collector layer (first second conductivity type layer) composed of a layer; 14 a P-type base layer (second first conductivity type layer);
Reference numeral 15 denotes an N-type emitter layer (second second conductivity type layer);
Reference numerals 6 and 17 denote N-type collector lead-out layers, and reference numeral 18 denotes a P layer (first first conductivity type layer) which is formed as a separation layer and supplies a substrate potential SUB to the P-type substrate 11.
【００１４】本実施の形態によれば、基板電位ＳＵＢに
対しマイナスレベルのサージが信号端子２に印加された
ときに内部回路３を保護するマイナス側サージ吸収素子
として、ＮＰＮトランジスタ４のエミッタ端子を信号端
子２に接続し、コレクタ及びベースの端子（配線）を電
気的にオープン（開放）にした構成であり、コレクタ及
びベースは外部から直接電位が与えられていない構成と
なっている。さらに、Ｐ型基板１１とＮＰＮトランジス
タ４のコレクタ層１２，１３との間でダイオード７（Ｐ
Ｎ接合）が形成されている。したがって、本実施の形態
におけるマイナス側サージ吸収素子は、図１（ｂ）に示
されるように、ＮＰＮトランジスタ４とダイオード７が
直列接続されたものとなる。According to the present embodiment, the emitter terminal of the NPN transistor 4 is used as a negative side surge absorbing element for protecting the internal circuit 3 when a surge of a negative level with respect to the substrate potential SUB is applied to the signal terminal 2. The terminal is connected to the signal terminal 2 and the terminals (wirings) of the collector and the base are electrically open (open), and the collector and the base are configured to be not directly supplied with a potential from the outside. Furthermore, a diode 7 (P) is connected between the P-type substrate 11 and the collector layers 12 and 13 of the NPN transistor 4.
N junction) is formed. Therefore, the negative side surge absorbing element in the present embodiment is one in which the NPN transistor 4 and the diode 7 are connected in series, as shown in FIG.
【００１５】以上のように構成される半導体装置につい
て、以下その動作を説明する。信号端子２に入力及び出
力される信号レベルが基板電位ＳＵＢよりマイナス側の
場合は、その信号レベルが基板電位ＳＵＢよりマイナス
側に、ＮＰＮトランジスタ４のコレクタとエミッタの順
方向耐圧レベル（エミッタ・コレクタ間耐圧）とダイオ
ード７のＰＮ接合順方向耐圧レベル（コレクタ・基板間
ＰＮ順方向耐圧）との加算値までであれば、直線性良く
信号伝送させることができ、上記加算値を超えて下回る
信号レベルの場合は上記加算値にて信号がクランプされ
る。また、サージのような瞬間的に大きなマイナスレベ
ルの場合は、ＮＰＮトランジスタ４，ダイオード７の一
次降伏によって内部回路３を保護するサージ吸収素子の
働きをする。The operation of the semiconductor device configured as described above will be described below. When the signal level input to and output from the signal terminal 2 is on the negative side of the substrate potential SUB, the signal level is on the negative side of the substrate potential SUB, and the forward breakdown voltage level of the collector and the emitter of the NPN transistor 4 (emitter-collector) Up to the sum of the forward breakdown voltage of the diode 7 and the forward breakdown voltage level of the PN junction of the diode 7 (the forward breakdown voltage between the collector and the substrate), the signal can be transmitted with good linearity. In the case of the level, the signal is clamped by the added value. In the case of an instantaneously large negative level such as a surge, the NPN transistor 4 functions as a surge absorbing element for protecting the internal circuit 3 by primary breakdown of the diode 7.
【００１６】また、信号端子２の信号レベルが基板電位
ＳＵＢよりプラス側の場合には、その信号レベルが基板
電位ＳＵＢよりプラス側に、ＮＰＮトランジスタ４のベ
ース・エミッタ間ＰＮ逆方向耐圧とベース・コレクタ間
ＰＮ順方向耐圧とコレクタ・基板間ＰＮ逆方向耐圧との
加算値までであれば、直線性よく信号伝送させることが
できる。多くの場合この範囲に電源電圧が存在するので
電源電圧以上のレベルに対しては電源電圧を基準とする
プラス側サージ吸収素子にて信号上限レベルが決定され
る。プラス側サージ吸収素子を構成できない場合は、Ｎ
ＰＮトランジスタ４，ダイオード７の一次降伏によって
内部回路３を保護するサージ吸収素子の働きをする。When the signal level of the signal terminal 2 is more positive than the substrate potential SUB, the signal level becomes more positive than the substrate potential SUB and the PN reverse breakdown voltage between the base and the emitter of the NPN transistor 4 and the base Up to the sum of the PN forward breakdown voltage between the collector and the PN reverse breakdown voltage between the collector and the substrate, signals can be transmitted with good linearity. In many cases, the power supply voltage exists in this range, so that for a level higher than the power supply voltage, the signal upper limit level is determined by the positive side surge absorbing element based on the power supply voltage. If a positive surge absorbing element cannot be configured, N
It functions as a surge absorbing element for protecting the internal circuit 3 by the primary breakdown of the PN transistor 4 and the diode 7.
【００１７】以上のように本実施の形態によれば、基板
電位ＳＵＢを下回る信号レベルに対し、ＮＰＮトランジ
スタ４のエミッタからコレクタ間の耐圧とコレクタ・基
板間ＰＮ順方向耐圧との加算値までのマイナス入出力範
囲を実現でき、また基板電位ＳＵＢを上回る信号レベル
に対し、エミッタ・ベース間ＰＮ逆方向耐圧とベース・
コレクタ間ＰＮ順方向耐圧とコレクタ・基板間ＰＮ逆方
向耐圧との加算値までのプラス入出力範囲を実現でき
る。このように、信号端子２の信号レベルの入出力範囲
を広げることができ、基板電位ＳＵＢを上回るすなわち
基板電位ＳＵＢに対しプラス側の信号レベルでは前述の
ように電源電圧値の信号レベルを入出力することが可能
になる。As described above, according to the present embodiment, for a signal level lower than the substrate potential SUB, the signal level lower than the sum of the breakdown voltage between the emitter and the collector of the NPN transistor 4 and the forward breakdown voltage between the collector and the substrate PN is used. A negative input / output range can be realized, and for a signal level exceeding the substrate potential SUB, the reverse breakdown voltage between the emitter and base PN and the base
A positive input / output range up to the sum of the PN forward breakdown voltage between the collector and the PN reverse breakdown voltage between the collector and the substrate can be realized. As described above, the input / output range of the signal level of the signal terminal 2 can be expanded, and the signal level of the power supply voltage value is input / output as described above at the signal level exceeding the substrate potential SUB, that is, the signal level on the plus side with respect to the substrate potential SUB. It becomes possible to do.
【００１８】また、図２に第２の実施の形態の構成を示
す。図２の（ａ），（ｂ），（ｃ）はそれぞれ図１の
（ａ），（ｂ），（ｃ）と同様に示している。この第２
の実施の形態は、前述の第１の実施の形態において、Ｎ
ＰＮトランジスタ４のコレクタ端子及びベース端子を設
けない構成である。すなわち図２（ｃ）では、図１
（ｃ）の構成からコレクタ端子及びベース端子を削除し
た構成であり、そのため、図１（ｃ）のようにベース端
子を設けるためにベース端子と接続されるベース層１４
であるＰ層を広く形成する必要がなく、また、図１
（ｃ）のようにコレクタ端子を設けるためにコレクタ端
子と接続されるＮ層（コレクタ引出し層１７），その直
下の高濃度Ｎ層（コレクタ引出し層１６）を形成する必
要がない。その結果、埋め込み層１２の面積を小さくで
きる。FIG. 2 shows the configuration of the second embodiment. FIGS. 2A, 2B, and 2C are similar to FIGS. 1A, 1B, and 1C, respectively. This second
This embodiment is different from the first embodiment in that N
In this configuration, the collector terminal and the base terminal of the PN transistor 4 are not provided. That is, in FIG.
This is a configuration in which the collector terminal and the base terminal are deleted from the configuration of FIG. 1C. Therefore, as shown in FIG. 1C, the base layer 14 connected to the base terminal to provide the base terminal is provided.
It is not necessary to form a wide P layer as shown in FIG.
As shown in (c), it is not necessary to form an N layer (collector lead layer 17) connected to the collector terminal and a high concentration N layer (collector lead layer 16) immediately below the collector terminal to provide the collector terminal. As a result, the area of the buried layer 12 can be reduced.
【００１９】したがって、第２の実施の形態によれば、
第１の実施の形態と同様の効果が得られることに加え、
ＮＰＮトランジスタ４を含むサージ吸収素子の素子面積
を小さくすることができ、チップサイズの縮小に貢献す
ることができる。Therefore, according to the second embodiment,
In addition to obtaining the same effects as the first embodiment,
The element area of the surge absorbing element including the NPN transistor 4 can be reduced, which can contribute to a reduction in chip size.
【００２０】なお、第１及び第２の実施の形態におい
て、分離層として形成されるＰ層１８に代えて、酸化膜
を形成した酸化膜分離構造としてもよい。この場合、基
板電位ＳＵＢは図示していない他のＰ層を介してＰ型基
板１１に供給される。In the first and second embodiments, an oxide film isolation structure in which an oxide film is formed may be used instead of the P layer 18 formed as an isolation layer. In this case, the substrate potential SUB is supplied to the P-type substrate 11 via another P layer (not shown).
【００２１】さらに、第１及び第２の実施の形態におい
て、ＮＰＮトランジスタ４に代えて、ＰＮＰトランジス
タを設けた構成でもよい。この場合、図１（ｃ），図２
（ｃ）において、全ての導電型を逆にして構成すればよ
い。In the first and second embodiments, a PNP transistor may be provided instead of the NPN transistor 4. In this case, FIG. 1 (c), FIG.
In (c), all the conductivity types may be reversed.
【００２２】[0022]
【発明の効果】以上のように本発明によれば、信号端子
と基板との間に、ベースが開放されたトランジスタと、
このトランジスタのコレクタに一端が接続されたダイオ
ードとを形成することができ、これによってエミッタ・
ベース間の耐圧及びベース・コレクタ間の耐圧、ダイオ
ードで形成される耐圧の総和を越えるサージ電圧を信号
端子から基板に逃すことができる。また、信号端子に入
力または出力される信号がこの耐圧の総和以下であるこ
とによって直線性の良い信号伝送を実現することができ
る。このように、信号端子の信号レベルの入出力範囲を
広げることができ、基板電位を上回るすなわち基板電位
に対しプラス側の信号レベルにおいて電源電圧値の信号
レベルを入出力することが可能になる。As described above, according to the present invention, a transistor having an open base is provided between a signal terminal and a substrate.
A diode whose one end is connected to the collector of this transistor can be formed, thereby forming the emitter
A surge voltage exceeding the sum of the breakdown voltage between the base, the breakdown voltage between the base and the collector, and the breakdown voltage formed by the diode can be released from the signal terminal to the substrate. Further, since the signal input or output to the signal terminal is equal to or less than the sum of the breakdown voltages, signal transmission with good linearity can be realized. In this manner, the input / output range of the signal level of the signal terminal can be widened, and the signal level of the power supply voltage value can be input / output at a signal level that is higher than the substrate potential, that is, on the plus side with respect to the substrate potential.
【００２３】また、本発明によれば、Ｐ型基板上に、エ
ミッタ端子を信号端子に接続し、コレクタ及びベースの
配線を開放したＮＰＮトランジスタを設けたことによ
り、基板電位に対しマイナス側に、エミッタ・コレクタ
間耐圧とコレクタ・基板間ＰＮ順方向耐圧との加算値ま
での信号レベルを有する信号を、また、基板電位に対し
プラス側に、エミッタ・ベースＰＮ逆方向耐圧とベース
・コレクタＰＮ順方向耐圧とコレクタ・基板間ＰＮ逆方
向耐圧との加算値までの信号レベルを有する信号を、信
号端子に入力及び出力する場合でも直線性の良い信号伝
送を実現させることができる。このように、信号端子の
信号レベルの入出力範囲を広げることができ、基板電位
を上回るすなわち基板電位に対しプラス側の信号レベル
において電源電圧値の信号レベルを入出力することが可
能になる。According to the present invention, an NPN transistor having an emitter terminal connected to a signal terminal and open collector and base wirings is provided on a P-type substrate. A signal having a signal level up to the sum of the emitter-collector breakdown voltage and the collector-substrate PN forward breakdown voltage is applied to the plus side with respect to the substrate potential. Even when a signal having a signal level up to the sum of the direction breakdown voltage and the collector-substrate PN reverse breakdown voltage is input to and output from the signal terminal, signal transmission with good linearity can be realized. In this manner, the input / output range of the signal level of the signal terminal can be widened, and the signal level of the power supply voltage value can be input / output at a signal level that is higher than the substrate potential, that is, on the plus side with respect to the substrate potential.
【００２４】また、コレクタ端子及びベース端子を削除
することにより、マイナス側サージ吸収素子の素子面積
を小さくすることができ、チップサイズの縮小に貢献す
ることができる。Further, by eliminating the collector terminal and the base terminal, the element area of the negative side surge absorbing element can be reduced, which can contribute to the reduction in chip size.
【図１】本発明の第１の実施の形態における半導体装置
を示す図である。FIG. 1 is a diagram showing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態における半導体装置
を示す図である。FIG. 2 is a diagram illustrating a semiconductor device according to a second embodiment of the present invention.
【図３】従来のマイナス側サージ吸収素子を設けた半導
体装置を示す図である。FIG. 3 is a diagram illustrating a conventional semiconductor device provided with a negative-side surge absorbing element.
【図４】他の従来のマイナス側サージ吸収素子を設けた
半導体装置を示す図である。FIG. 4 is a diagram showing a semiconductor device provided with another conventional negative-side surge absorbing element.
１ 半導体装置 ２ 信号端子 ３ 内部回路 ４ ＮＰＮトランジスタ Reference Signs List 1 semiconductor device 2 signal terminal 3 internal circuit 4 NPN transistor
Claims (4)
固定電位が与えられる端子とを備えた半導体装置であっ
て、 前記固定電位が与えられた端子に端部が接続された第１
導電型基板及び第１の第１導電型層と、 前記第１導電型基板及び前記第１の第１導電型層とに接
した第１の第２導電型層と、 この第１の第２導電型層内に拡散形成され、前記第１導
電型基板及び第１の第１導電型層と接しない第２の第１
導電型層と、 この第２の第１導電型層内に拡散形成され、前記第１の
第２導電型層と接しない第２の第２導電型層とを備え、 この第２の第２導電型層を前記信号端子に接続したこと
を特徴とする半導体装置。1. A semiconductor device comprising: a signal terminal to which a signal is input or output; and a terminal to which a fixed potential is applied, wherein the first terminal has an end connected to the terminal to which the fixed potential is applied.
A first conductivity type substrate and a first first conductivity type layer; a first second conductivity type layer in contact with the first conductivity type substrate and the first first conductivity type layer; A second first conductive layer that is diffused and formed in the conductive layer and does not contact the first conductive substrate and the first first conductive layer;
A second conductivity type layer, and a second second conductivity type layer that is diffused and formed in the second first conductivity type layer and is not in contact with the first second conductivity type layer; A semiconductor device, wherein a conductive type layer is connected to the signal terminal.
２の第１導電型層に外部から直接電位が与えられないこ
とを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein a potential is not directly applied to the first second conductivity type layer and the second first conductivity type layer from the outside.
化膜が形成されたことを特徴とする請求項１または２記
載の半導体装置。3. The semiconductor device according to claim 1, wherein an oxide film is formed instead of said first first conductivity type layer.
た少なくとも１個のＮＰＮトランジスタと、信号が入力
または出力される信号端子とを備えた半導体装置であっ
て、前記ＮＰＮトランジスタのエミッタ端子を前記信号
端子に接続し、前記ＮＰＮトランジスタのコレクタ及び
ベースの配線を開放したことを特徴とする半導体装置。4. A semiconductor device comprising: a P-type substrate; at least one NPN transistor formed on the P-type substrate; and a signal terminal to which a signal is input or output, wherein the semiconductor device comprises: A semiconductor device, wherein an emitter terminal is connected to the signal terminal, and wirings of a collector and a base of the NPN transistor are opened.
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|---|---|---|---|
| JP32280099A JP2001144262A (en) | 1999-11-12 | 1999-11-12 | Semiconductor device |
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| JP32280099A JP2001144262A (en) | 1999-11-12 | 1999-11-12 | Semiconductor device |
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|---|---|
| JP2001144262A true JP2001144262A (en) | 2001-05-25 |
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| Country | Link |
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| JP (1) | JP2001144262A (en) |
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|---|---|---|---|---|
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-
1999
- 1999-11-12 JP JP32280099A patent/JP2001144262A/en active Pending
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