JP2001142783A - Electric and electronic circuit device - Google Patents
Electric and electronic circuit deviceInfo
- Publication number
- JP2001142783A JP2001142783A JP2000264178A JP2000264178A JP2001142783A JP 2001142783 A JP2001142783 A JP 2001142783A JP 2000264178 A JP2000264178 A JP 2000264178A JP 2000264178 A JP2000264178 A JP 2000264178A JP 2001142783 A JP2001142783 A JP 2001142783A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- electric
- electronic circuit
- circuit device
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
- Storage Device Security (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、たとえば、LS
I(large scale integrated circuit)等の集積回路に
適用して好適であり、電気・電子製品のハードウエアの
改造、およびソフトウエアの改竄や2次利用等を有効に
防止し得る電気・電子回路装置に関する。The present invention relates to, for example, LS
An electric / electronic circuit device suitable for application to an integrated circuit such as an I (large scale integrated circuit) and capable of effectively preventing hardware modification of electric / electronic products and tampering and secondary use of software. About.
【0002】[0002]
【従来の技術】電気・電子製品のフールプルーフおよび
フェイルセーフ等の観点から、電気・電子製品のハード
ウエアの改造やソフトウエアの改竄等が、ユーザ側にお
いて行えないことが望ましい。2. Description of the Related Art From the viewpoints of foolproof and fail-safe of electric and electronic products, it is desirable that modification of hardware and software of electric and electronic products cannot be performed by a user.
【0003】そこで、従来、これら電気・電子製品のハ
ードウエアの改造、およびソフトウエアの改竄や2次利
用等を防止するために、製品の筐体に特殊なねじを用い
たり、ソフトウエア的に改竄や2次利用を防止する工夫
がなされている。Conventionally, in order to prevent the modification of the hardware of these electric / electronic products and the falsification and secondary use of the software, special screws are used for the housing of the products, or the software is not used. Some measures have been taken to prevent tampering and secondary use.
【0004】しかしながら、これらの工夫は、電気・電
子製品のハードウエアの改造、およびソフトウエアの改
竄や2次利用等を防止し得る一定の効果はあるものの、
その防止効果が十分ではない。[0004] However, although these measures have a certain effect of preventing the modification of the hardware of electric and electronic products and the falsification and secondary use of the software,
Its prevention effect is not enough.
【0005】[0005]
【発明が解決しようとする課題】この発明はこのような
課題を考慮してなされたものであり、簡単な構成で、電
気・電子製品のハードウエアの改造、およびソフトウエ
アの改竄や2次利用等を物理的に防止することを可能と
する電気・電子回路装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above problems, and has a simple structure and is capable of modifying hardware of electric / electronic products, falsifying software, and secondary use. It is an object of the present invention to provide an electric / electronic circuit device capable of physically preventing the like.
【0006】また、この発明は、たとえば、ユーザが一
度使用したとき、フィールドでの2次使用を不可能とす
る電気・電子回路装置を提供することを目的とする。Another object of the present invention is to provide an electric / electronic circuit device that, when used once by a user, makes secondary use impossible in the field.
【0007】[0007]
【課題を解決するための手段】この発明の電気・電子回
路装置では、特定の端子に電圧が印加されたとき、この
印加電圧に基づき、論理出力設定回路の論理出力が一定
の論理出力に不可逆的に固定されるようにしている(請
求項1記載の発明)。According to the electric / electronic circuit device of the present invention, when a voltage is applied to a specific terminal, the logical output of the logical output setting circuit is irreversible to a constant logical output based on the applied voltage. (The invention described in claim 1).
【0008】この論理出力設定回路の固定論理出力を利
用することで、たとえば、この論理出力設定回路の出力
側に接続される論理素子の動作を固定することができ
る。By using the fixed logic output of the logic output setting circuit, for example, the operation of a logic element connected to the output side of the logic output setting circuit can be fixed.
【0009】ここで、論理出力設定回路としては、特定
の端子に印加された電圧に基づいて不可逆的に遮断され
る遮断素子を有するものとすることができる(請求項2
記載の発明)。Here, the logic output setting circuit may include a cutoff element that is cut off irreversibly based on a voltage applied to a specific terminal.
Described invention).
【0010】この場合、特定の端子と遮断素子との間に
昇圧回路が設けることで、特定の端子に印加される電圧
が比較的に低電圧であっても昇圧回路の出力により遮断
素子の遮断を容易にすることができる(請求項3記載の
発明)。In this case, by providing the booster circuit between the specific terminal and the cutoff element, the cutoff element is cut off by the output of the booster circuit even if the voltage applied to the specific terminal is relatively low. Can be facilitated (the invention according to claim 3).
【0011】この昇圧回路を、特定の端子に電圧が印加
されたときから一定期間動作状態とするパワーオンリセ
ット回路により駆動するように構成することで、昇圧回
路の電力消費を一定期間にできることから好ましい(請
求項4記載の発明)。Since the booster circuit is driven by a power-on reset circuit that operates for a certain period of time after a voltage is applied to a specific terminal, the power consumption of the booster circuit can be kept for a certain period. Preferred (the invention according to claim 4).
【0012】請求項3記載の発明において、昇圧回路に
は、遮断素子が遮断されたことを検出して、該昇圧回路
の電力消費を低減あるいは無くする電力消費制限回路を
接続しておくことで、遮断素子が遮断された後に、電気
・電子回路装置の低消費電力化を図ることができる(請
求項5記載の発明)。According to the third aspect of the present invention, the booster circuit is connected to a power consumption limiting circuit which detects that the cutoff element is shut off and reduces or eliminates the power consumption of the booster circuit. After the cutoff element is cut off, the power consumption of the electric / electronic circuit device can be reduced (the invention according to claim 5).
【0013】請求項3記載の発明において、遮断素子
が、特定の端子に電圧が印加されたときからパワーオン
リセット回路により一定期間動作状態とされた昇圧回路
の出力により遮断されるようにし、この昇圧回路には、
遮断素子が遮断されたことを検出して、該昇圧回路の電
力消費を低減あるいは無くする電力消費制限回路を接続
しておくことにより、遮断素子が遮断された後の通常状
態において、昇圧回路の電力消費を低減あるいは無くす
ることができる(請求項6記載の発明)。According to a third aspect of the present invention, the shut-off element is cut off by an output of a booster circuit that has been in an operation state for a predetermined period by a power-on reset circuit from when a voltage is applied to a specific terminal. In the booster circuit,
By detecting that the cutoff element has been cut off and connecting a power consumption limiting circuit that reduces or eliminates the power consumption of the booster circuit, in a normal state after the cutoff element is cut off, Power consumption can be reduced or eliminated (the invention according to claim 6).
【0014】請求項2〜6記載の発明において、電気・
電子回路装置を集積回路で構成したとき、遮断素子はシ
リコン配線パターンにより一体的に形成することができ
る(請求項7記載の発明)。In the invention according to claims 2 to 6, the electric power
When the electronic circuit device is constituted by an integrated circuit, the blocking element can be integrally formed by a silicon wiring pattern (the invention according to claim 7).
【0015】また、特定の端子を、電気・電子回路装置
の電源入力端子とすることで、この電気・電子回路装置
を、たとえば、ユーザ側で最初に使用したときに、論理
出力回路の論理出力が固定されることになる(請求項8
記載の発明)。Further, when the specific terminal is used as a power input terminal of the electric / electronic circuit device, for example, when the user uses the electric / electronic circuit device for the first time, the logical output circuit of the logical output circuit is used. Is fixed (claim 8
Described invention).
【0016】また、この発明の電気・電子回路装置は、
特定の外部端子に電圧が印加されたとき、論理出力が一
定の論理出力に不可逆的に固定される論理出力設定回路
と、この論理出力設定回路の出力側に接続される電気的
に書き込み消去が可能な記憶装置とを有するように構成
される(請求項9記載の発明)。Further, the electric / electronic circuit device of the present invention comprises:
A logic output setting circuit whose logic output is irreversibly fixed to a constant logic output when a voltage is applied to a specific external terminal, and an electrical writing / erasing electrically connected to the output side of the logic output setting circuit. And a possible storage device (the invention according to claim 9).
【0017】この発明によれば、論理出力設定回路の論
理出力により、電気的に書き込み消去が可能な記憶装置
の動作を規定することができる可能性が得られる。According to the present invention, there is obtained a possibility that the operation of the electrically rewritable storage device can be defined by the logical output of the logical output setting circuit.
【0018】具体的には、記憶装置の読み書き制御入力
に、読み書き制御用外部端子を接続し、特定の外部端子
に電圧が印加される前には、読み書き制御用外部端子を
利用して記憶装置に対する読み書き制御を可能とするこ
とで、論理出力設定回路が一定の論理出力に固定される
までは記憶装置の書き込み消去が自在であり、一定の論
理出力に固定された後には、書き込み消去を不可能とす
るような使い方ができる(請求項10記載の発明)。Specifically, an external terminal for read / write control is connected to a read / write control input of the storage device, and before a voltage is applied to a specific external terminal, the external terminal for read / write control is used by using the external terminal for read / write control. By allowing read / write control of the memory device, writing and erasing of the storage device can be freely performed until the logical output setting circuit is fixed to a certain logical output, and after the logical output setting circuit is fixed to a certain logical output, writing and erasing are not performed. It can be used as much as possible (the invention according to claim 10).
【0019】あるいは、具体的には、記憶装置の読み書
き制御入力に、読み書き制御用内部端子を接続し、特定
の外部端子に電圧が印加される前には、読み書き制御用
内部端子を利用して記憶装置に対する読み書き制御を可
能とすることで、たとえば、電気・電子回路装置のメー
カー側では何度でも再使用(書き込み消去)を可能とす
ることができる(請求項11記載の発明)。Alternatively, specifically, a read / write control internal terminal is connected to a read / write control input of the storage device, and before a voltage is applied to a specific external terminal, the read / write control internal terminal is used. By enabling read / write control of the storage device, for example, the manufacturer of the electric / electronic circuit device can enable reuse (writing / erasing) any number of times (the invention according to claim 11).
【0020】すなわち、特定の外部端子に実際に電圧が
印加されたとき、論理出力設定回路の固定された一定の
論理出力により、記憶装置を読み出し専用メモリとして
のみ使用することができる(請求項12記載の発明)。That is, when a voltage is actually applied to a specific external terminal, the storage device can be used only as a read-only memory by the fixed constant logic output of the logic output setting circuit. Described invention).
【0021】請求項9〜12のいずれか1項に記載の発
明において、論理出力設定回路は、特定の外部端子に印
加された電圧に基づいて不可逆的に遮断される遮断素子
を有するように構成することができる(請求項13記載
の発明)。In the invention according to any one of the ninth to twelfth aspects, the logic output setting circuit is configured to include a shutoff element that is irreversibly shut off based on a voltage applied to a specific external terminal. (Invention of claim 13).
【0022】この場合においても、特定の外部端子と遮
断素子との間に昇圧回路を設けることで、特定の外部端
子に印加される電圧が比較的に低電圧であっても、昇圧
回路の比較的に高電圧な出力により遮断素子を容易に遮
断することができる可能性が得られる(請求項14記載
の発明)。Also in this case, by providing the booster circuit between the specific external terminal and the cutoff element, even if the voltage applied to the specific external terminal is relatively low, the booster circuit can be compared. There is a possibility that the shut-off element can be easily shut off by a high-voltage output (the invention according to claim 14).
【0023】また、この請求項14記載の発明におい
て、昇圧回路を、特定の外部端子に電圧が印加されたと
きから一定期間動作状態とするパワーオンリセット回路
により駆動する構成とすることで、昇圧回路の電力消費
を一定期間に制限できることから好ましい(請求項15
記載の発明)。Further, in the invention according to the fourteenth aspect, the booster circuit is driven by a power-on reset circuit that operates for a certain period from the time when a voltage is applied to a specific external terminal, thereby increasing the booster circuit. This is preferable because the power consumption of the circuit can be limited to a certain period.
Described invention).
【0024】また、請求項14記載の発明において、昇
圧回路には、遮断素子が遮断されたことを検出して、該
昇圧回路の電力消費を低減あるいは無くする電力消費制
限回路を接続しておくことで、遮断素子が遮断された後
に、電気・電子回路装置の低消費電力化を図ることがで
きる(請求項16記載の発明)。Further, in the invention according to claim 14, the booster circuit is connected to a power consumption limiting circuit which detects that the cutoff element is shut off and reduces or eliminates the power consumption of the booster circuit. Thus, it is possible to reduce the power consumption of the electric / electronic circuit device after the cutoff element is cut off (the invention according to claim 16).
【0025】さらに、請求項14記載の発明において、
遮断素子が、特定の外部端子に電圧が印加されたときか
らパワーオンリセット回路により一定期間動作状態とさ
れた昇圧回路の出力により遮断されるようにし、この昇
圧回路には、遮断素子が遮断されたことを検出して、該
昇圧回路の電力消費を低減あるいは無くする電力消費制
限回路を接続しておくことにより、遮断素子が遮断され
た後の通常状態において、昇圧回路の電力消費を低減あ
るいは無くすることができる(請求項17記載の発
明)。Further, in the invention according to claim 14,
The shut-off element is cut off by the output of the booster circuit that has been operated for a certain period of time by the power-on reset circuit from the time when a voltage is applied to a specific external terminal. Detecting that the power consumption of the booster circuit is reduced or eliminated by connecting the power consumption limiting circuit, the power consumption of the booster circuit can be reduced or reduced in the normal state after the cutoff element is shut off. It can be eliminated (the invention according to claim 17).
【0026】請求項13〜17記載の発明において、該
電気・電子回路装置が集積回路により構成されるとき、
遮断素子は、シリコン配線パターンにより形成すること
ができる(請求項18記載の発明)。In the invention according to claims 13 to 17, when the electric / electronic circuit device is constituted by an integrated circuit,
The blocking element can be formed by a silicon wiring pattern (the invention according to claim 18).
【0027】請求項9〜18記載の発明において、特定
の外部端子を、該電気・電子回路装置の電源入力端子と
することで、たとえば、ユーザが一度使用したときに、
論理出力回路の論理状態が固定されるので、たとえば、
フィールドでの2次使用ができなくなる(請求項19記
載の発明)。According to the ninth to eighteenth aspects of the present invention, the specific external terminal is used as a power input terminal of the electric / electronic circuit device so that, for example, when the user once uses it,
Since the logic state of the logic output circuit is fixed, for example,
Secondary use in the field becomes impossible (the invention according to claim 19).
【0028】さらに、この発明の電気・電子回路装置
は、特定の端子に電圧を印加するのではなく、電流を供
給することで、論理出力設定回路の論理出力を一定の論
理出力に不可逆的に固定するように構成することもでき
る(請求項20記載の発明)。Further, the electric / electronic circuit device of the present invention irreversibly converts the logical output of the logical output setting circuit to a constant logical output by supplying a current instead of applying a voltage to a specific terminal. It can be configured to be fixed (the invention according to claim 20).
【0029】同様に、この発明の電気・電子回路装置
は、特定の外部端子に電圧を印加するのではなく、電流
を供給することで、論理出力が一定の論理出力に不可逆
的に固定される論理出力設定回路と、この論理出力設定
回路の出力側に接続される電気的に書き込み消去が可能
な記憶装置とを有するように構成することもできる(請
求項21記載の発明)。Similarly, in the electric / electronic circuit device according to the present invention, the logic output is fixed irreversibly to a constant logic output by supplying a current instead of applying a voltage to a specific external terminal. The present invention may be configured to include a logical output setting circuit and an electrically writable and erasable storage device connected to the output side of the logical output setting circuit (the invention according to claim 21).
【0030】[0030]
【発明の実施の形態】以下、この発明の一実施の形態に
ついて図面を参照して説明する。An embodiment of the present invention will be described below with reference to the drawings.
【0031】図1は、この発明の電気・電子回路装置の
一実施の形態が適用されたLSI等の集積回路(IC)
10の構成を示している。この集積回路10は、プラス
チックパッケージ12内に、基本的にはシリコンウェハ
ーからなるICチップ14が搭載された構成とされてい
る。FIG. 1 shows an integrated circuit (IC) such as an LSI to which an embodiment of an electric / electronic circuit device according to the present invention is applied.
10 shows the configuration of FIG. The integrated circuit 10 has a configuration in which an IC chip 14 basically made of a silicon wafer is mounted in a plastic package 12.
【0032】ICチップ14上には、供給される電圧を
所望の高い電圧に昇圧する昇圧回路であるステップアッ
プレギュレータ回路(以下、SUR回路という。)16
と、このSUR回路16に直列に接続される遮断素子で
あるフューズ18と、このフューズ18に直列に接続さ
れるバッファ20と、フューズ18とバッファ20の共
通接点と接地(グラウンド)間に接続される抵抗値がR
(ここでは、R=100[Ω])の抵抗器21等が集積
されている。On the IC chip 14, a step-up regulator circuit (hereinafter, referred to as an SUR circuit) 16 is a booster circuit for boosting a supplied voltage to a desired high voltage.
And a fuse 18 which is a blocking element connected in series to the SUR circuit 16, a buffer 20 connected in series to the fuse 18, and a common contact between the fuse 18 and the buffer 20 and a ground (ground). Resistance value is R
(Here, the resistor 21 of R = 100 [Ω]) is integrated.
【0033】集積回路10において、フューズ18と抵
抗器21とバッファ20とは、論理出力設定回路34を
構成する。In the integrated circuit 10, the fuse 18, the resistor 21, and the buffer 20 constitute a logical output setting circuit 34.
【0034】なお、後に説明する集積回路10C、10
D、10E、10F、10G、および電気・電子回路1
0A、10Bにおいても、フューズ18と抵抗器21と
バッファ20とは、論理出力設定回路34を構成する。The integrated circuits 10C, 10C, 10
D, 10E, 10F, 10G, and electric / electronic circuit 1
In 0A and 10B as well, the fuse 18, the resistor 21, and the buffer 20 form a logical output setting circuit 34.
【0035】また、以下の説明においては、理解の容易
化のために、SUR回路16とバッファ20の入力イン
ピーダンス(入力抵抗)はそれぞれ無限大、出力インピ
ーダンス(出力抵抗)はそれぞれゼロ値であるものとす
る。In the following description, the input impedances (input resistances) of the SUR circuit 16 and the buffer 20 are infinite, and the output impedances (output resistances) are zero values, respectively, for easy understanding. And
【0036】上記のSUR回路16は、基本的には、発
振器と、これに接続されるトランスとこのトランスに接
続されて直流を出力する平滑回路と、この平滑回路の出
力を前記発振器にもどして発振強度を調節するフィード
バック回路とを備えるスイッチングレギュレータの構成
とされている。The SUR circuit 16 basically includes an oscillator, a transformer connected thereto, a smoothing circuit connected to the transformer to output a direct current, and an output of the smoothing circuit returned to the oscillator. The switching regulator is provided with a feedback circuit for adjusting the oscillation intensity.
【0037】SUR回路16の入力端子は、端子である
ボンディングパッド(以下、単にパッドまたは端子とも
いう。)22に接続され、このパッド22は、金線ある
いはアルミニウム線等のボンディングワイヤを介して特
定の端子である外部電源入力端子24に接続されてい
る。この実施の形態において、外部電源入力端子24に
外部から印加される電圧Vdd(電源Vddともい
う。)は、たとえば、Vdd=+3[V]とされてい
る。The input terminal of the SUR circuit 16 is connected to a bonding pad (hereinafter simply referred to as a pad or a terminal) 22 as a terminal, and this pad 22 is specified via a bonding wire such as a gold wire or an aluminum wire. Is connected to an external power supply input terminal 24 which is a terminal of In this embodiment, a voltage Vdd (also referred to as a power supply Vdd) externally applied to the external power supply input terminal 24 is, for example, Vdd = + 3 [V].
【0038】この図1例の集積回路10において、SU
R回路16は4倍の利得を有するように設計され、入力
ノードに印加される電圧Vdd=+3[V]を+12
[V]の電圧に昇圧して出力ノードに発生させる。In the integrated circuit 10 shown in FIG.
The R circuit 16 is designed to have a gain of four times, and the voltage Vdd = + 3 [V] applied to the input node is changed to +12
The voltage is raised to the voltage [V] and generated at the output node.
【0039】バッファ20は、入力電圧がゼロ[V]の
ローレベルLの電圧であるときには、論理出力としてロ
ーレベルL(L=0[V])を発生し、入力電圧が、た
とえば、+2.1[V]以上のハイレベルの電圧である
ときには、論理出力としてハイレベルH(H=+3
[V])を発生する。When the input voltage is a low level L voltage of zero [V], the buffer 20 generates a low level L (L = 0 [V]) as a logical output, and the input voltage is, for example, +2. When the voltage is a high level voltage of 1 [V] or more, a high level H (H = + 3
[V]).
【0040】ICチップ14の接地は、接地端子である
パッド30、ボンディングワイヤを介して外部接地端子
32に接続されている。The ground of the IC chip 14 is connected to an external ground terminal 32 via a pad 30 as a ground terminal and a bonding wire.
【0041】なお、以下に説明する各回路においては、
バッファ20や図示していない論理回路の電圧(電源)
Vddと接地の記号は、繁雑となるので原則として省略
する。In each circuit described below,
Voltage (power supply) of the buffer 20 and a logic circuit (not shown)
The symbols of Vdd and the ground are omitted in principle because they are complicated.
【0042】この実施の形態の集積回路10は、基本的
には、以上のように構成される。The integrated circuit 10 of this embodiment is basically configured as described above.
【0043】図2は、遮断素子であるフューズ18の具
体的な構成例を示している。このフューズ18は、細い
線幅とされたポリシリコン配線パターン18pを含み、
一定以上の電流が流れると溶解し断線(溶断あるいは遮
断)するように、線幅Wfと長さLfと厚みが決定され
ている。この実施の形態においては、溶断電流(遮断電
流ともいう。)Ifが、If=120[mA]になるよ
うに設定加工されている。FIG. 2 shows a specific example of the configuration of the fuse 18 as a blocking element. The fuse 18 includes a polysilicon wiring pattern 18p having a small line width.
The line width Wf, the length Lf, and the thickness are determined so that when a certain amount of current or more flows, the wire is melted and disconnected (melted or interrupted). In this embodiment, the fusing current (also referred to as interrupting current) If is set and processed so that If = 120 [mA].
【0044】図1例の集積回路10において、上述した
ように、フューズ18と抵抗器21およびバッファ20
は、論理出力設定回路34を構成する。この論理出力設
定回路34の出力段であるバッファ20の出力端子に
は、種々の論理回路を接続することが可能である。In the integrated circuit 10 of FIG. 1, as described above, the fuse 18, the resistor 21, and the buffer 20 are used.
Constitutes the logical output setting circuit 34. Various logic circuits can be connected to the output terminal of the buffer 20, which is the output stage of the logic output setting circuit.
【0045】このように構成される集積回路10に対し
て、図3に示すように、特定の端子あるいは特定の外部
端子とされる外部電源入力端子24と、外部接地端子3
2との間に電圧Vdd=+3[V]の外部直流電源38
が接続されたとき、外部電源入力端子24および端子2
2(図1参照)を通じてSUR回路16の入力端子に電
圧Vdd=+3[V]が印加され、SUR回路16の出
力側にその4倍の昇圧電圧+12[V]が発生する。As shown in FIG. 3, an external power supply input terminal 24, which is a specific terminal or a specific external terminal, and an external ground terminal 3,
2 and an external DC power supply 38 having a voltage Vdd = + 3 [V]
Are connected, the external power input terminal 24 and the terminal 2
2 (see FIG. 1), a voltage Vdd = + 3 [V] is applied to the input terminal of the SUR circuit 16, and a boosted voltage +12 [V] that is four times the voltage is generated at the output side of the SUR circuit 16.
【0046】これにより、フューズ18には、この昇圧
電圧+12[V]を抵抗器21の抵抗値Rで割った電流
I=12[V]÷100[Ω]=120[mA]=If
が流れ、フューズ18は溶断される。As a result, a current I = 12 [V] ÷ 100 [Ω] = 120 [mA] = If obtained by dividing the boosted voltage +12 [V] by the resistance value R of the resistor 21 is applied to the fuse 18.
Flows, and the fuse 18 is blown.
【0047】この場合、電圧Vddの外部直流電源38
が投入されてからフューズ18が溶断されるまでの僅か
な時間は、バッファ20からハイレベルH(H=+3
[V])が出力されているが、フューズ18が溶断され
るとフューズ18の端子間が開放され、バッファ20の
入力は、抵抗器21を通じて接地レベル、すなわちロー
レベルLに固定される。したがって、バッファ20の出
力レベルは、フューズ18が溶断された後以降、永久に
ローレベルL(L=0[V])に固定される。In this case, the external DC power supply 38 of the voltage Vdd
Is supplied from the buffer 20 to the high level H (H = + 3) until the fuse 18 is blown.
[V]) is output, but when the fuse 18 is blown, the terminals of the fuse 18 are opened, and the input of the buffer 20 is fixed to the ground level, that is, the low level L through the resistor 21. Therefore, the output level of the buffer 20 is permanently fixed to the low level L (L = 0 [V]) after the fuse 18 is blown.
【0048】換言すれば、この実施の形態にかかる集積
回路10は、特定の端子(特定の外部端子)である外部
電源入力端子24に印加された電圧Vddに基づいて不
可逆的に遮断される遮断素子であるフューズ18を有
し、このフューズ18が遮断されたとき、バッファ20
の出力レベルにより論理出力設定回路34の論理出力が
一定の論理出力、この場合、ローレベルLに不可逆的に
固定されることになる。In other words, the integrated circuit 10 according to this embodiment is irreversibly interrupted based on the voltage Vdd applied to the external power supply input terminal 24 which is a specific terminal (specific external terminal). A fuse 18 which is an element, and when the fuse 18 is cut off, the buffer 20
, The logical output of the logical output setting circuit 34 is fixed irreversibly to a constant logical output, in this case, a low level L.
【0049】このように構成される集積回路10が、た
とえば、メーカーあるいは工場からフィールドにおける
ユーザに渡り、ユーザ側で集積回路10に最初に集積回
路10に通電したとき、言い換えれば、ユーザが一度使
用したとき、論理出力設定回路34を構成するバッファ
20の固定論理出力によりこのバッファ20の出力側に
接続される図示していない論理回路の論理状態が物理的
に固定されることになる。When the integrated circuit 10 thus configured is supplied to the user in the field from a maker or a factory, for example, when the user first energizes the integrated circuit 10, in other words, the user once uses the integrated circuit 10. Then, the logic state of the logic circuit (not shown) connected to the output side of the buffer 20 is physically fixed by the fixed logic output of the buffer 20 constituting the logic output setting circuit 34.
【0050】このため、このように構成される集積回路
10によれば、バッファ20の出力側に接続される論理
回路のユーザ側での使用、いわゆる2次使用ができなく
なるという機能を有する。Therefore, the integrated circuit 10 configured as described above has a function of preventing the use of the logic circuit connected to the output side of the buffer 20 on the user side, that is, the so-called secondary use.
【0051】なお、図1例では、電気・電子回路装置と
して集積回路10に適用した例を説明しているが、この
発明は、集積回路10に限らず、ディスクリート部品に
より構成した電気・電子回路装置にも適用することがで
きる。Although the example shown in FIG. 1 is applied to the integrated circuit 10 as an electric / electronic circuit device, the present invention is not limited to the integrated circuit 10 but is applied to an electric / electronic circuit constituted by discrete components. It can also be applied to devices.
【0052】また、図1例では、SUR回路16を用い
てフューズ18を溶断する構成としているが、図4に示
すように、外部直流電源(電圧源)38のみによりフュ
ーズ18を直接溶断する電気・電子回路装置10Aの構
成とすることも可能であり、また、図5に示すように、
外部直流電流源39により直接溶断する電気・電子回路
装置10Bのように構成とすることも可能である。な
お、図4例および図5例の電気・電子回路装置10A、
10Bにおいては、繁雑さを回避するためと理解の容易
化のために、図1例の集積回路10に示したものと対応
するものには同一の符号を付けている。図5例の電気・
電子回路装置10Bでは、外部電源入力端子24とフュ
ーズ18との間に電流ブースターを設けて構成すること
もできる。Although the fuse 18 is blown by using the SUR circuit 16 in the example of FIG. 1, the fuse 18 is blown directly by only the external DC power supply (voltage source) 38 as shown in FIG. The configuration of the electronic circuit device 10A is also possible, and as shown in FIG.
It is also possible to adopt a configuration like the electric / electronic circuit device 10B that is directly blown by the external DC current source 39. Note that the electric and electronic circuit devices 10A of FIGS.
In FIG. 10B, to avoid complication and to facilitate understanding, components corresponding to those shown in the integrated circuit 10 of FIG. 1 are denoted by the same reference numerals. 5 example of electricity
In the electronic circuit device 10B, a current booster may be provided between the external power input terminal 24 and the fuse 18.
【0053】なお、以降、図面により説明する回路ある
いは装置においては、その図面よりも前に掲載した図面
により説明した回路あるいは装置に示したものと同一な
ものあるいは対応するものには、同一の符号を付けてそ
の詳細な説明は省略する。Hereinafter, in the circuits or devices described with reference to the drawings, the same or corresponding components as those shown in the circuits or devices described with reference to the drawings preceding the drawings are denoted by the same reference numerals. And a detailed description thereof will be omitted.
【0054】図6は、動作説明用の仮想的な集積回路1
0Cの構成を示している。FIG. 6 shows a virtual integrated circuit 1 for explaining the operation.
5 shows the configuration of OC.
【0055】この集積回路10Cでは、半導体チップ1
4Cを構成する論理出力設定回路34のバッファ20の
出力がアンド回路(論理積回路)40の一方の入力ノー
ドに接続され、アンド回路40の他方の入力ノードが、
ボンディングパッド42を介してプラスチックパッケー
ジ12の外部端子44に接続されている。また、アンド
回路40の出力が電気的に書き込み消去が可能な記憶装
置であるフラッシュメモリ46の読み書き制御用入力で
あるリード・ライト(読出書込)イネーブルポートR/
Wに接続されている。In this integrated circuit 10C, the semiconductor chip 1
The output of the buffer 20 of the logical output setting circuit 34 constituting 4C is connected to one input node of an AND circuit (AND circuit) 40, and the other input node of the AND circuit 40 is
It is connected to an external terminal 44 of the plastic package 12 via a bonding pad 42. The output of the AND circuit 40 is a read / write (read / write) enable port R / which is a read / write control input of a flash memory 46, which is a storage device capable of electrically writing and erasing.
Connected to W.
【0056】このフラッシュメモリ46のアドレスポー
ト、データポートおよび他のコントロールポートには、
図示していないアドレスバス、データバスおよびコント
ロールバスを通じてCPU(central processing uni
t)および(または)DMA(direct memory access)
ICが接続されている。The address port, data port and other control ports of the flash memory 46 include:
The CPU (central processing unit) is connected via an address bus, a data bus and a control bus (not shown)
t) and / or DMA (direct memory access)
IC is connected.
【0057】この図6例の仮想的な集積回路10Cにお
いて、フラッシュメモリ46のリード・ライトイネーブ
ルポートR/Wに、論理レベル(ハイレベル)Hが供給
されたとき、フラッシュメモリ46に対して書き込みと
消去が可能となり(書込モードという。)、論理レベル
(ローレベル)Lが供給されたとき、フラッシュメモリ
46は読出モードとなり読出専用メモリとして機能す
る。In the virtual integrated circuit 10C shown in FIG. 6, when a logical level (high level) H is supplied to the read / write enable port R / W of the flash memory 46, writing to the flash memory 46 is performed. When a logical level (low level) L is supplied, the flash memory 46 enters a read mode and functions as a read-only memory.
【0058】バッファ20の出力レベルが仮想的にハイ
レベルHであると仮定するとき、アンド回路40の一方
の入力ノードがハイレベルHとなるので、パッケージ1
2Cの外部端子44に供給されるリード・ライト(読出
書込)コマンド信号R/Wは、そのまま、アンド回路4
0の他方の入力ノードを介してフラッシュメモリ46に
対する書込モードあるいは読出モードを選択するコマン
ド信号となる。このとき、外部端子44は、外部書込読
出イネーブル端子(読み書き制御用外部端子)として機
能する。When it is assumed that the output level of buffer 20 is virtually at high level H, one of the input nodes of AND circuit 40 is at high level H.
The read / write (read / write) command signal R / W supplied to the external terminal 44 of 2C
A command signal for selecting a write mode or a read mode for the flash memory 46 via the other input node of 0. At this time, the external terminal 44 functions as an external write / read enable terminal (external terminal for read / write control).
【0059】上述したように、それぞれが外部端子であ
る外部電源入力端子24と外部接地端子32との間に電
圧Vdd=+3[V]の外部直流電源38が接続される
と、SUR回路16の出力高電圧によりフューズ18が
溶断され、バッファ20の出力側に接続されるアンド回
路40の一方の入力ノードがローレベルLに不可逆的に
固定されるので、アンド回路40の出力端子に接続され
ているフラッシュメモリ46のリード・ライトイネーブ
ルポートR/Wは読出モードに固定される。これ以降、
読み書き制御用外部端子44に供給されるリード・ライ
トコマンド信号R/Wは無効となる。As described above, when the external DC power supply 38 of voltage Vdd = + 3 [V] is connected between the external power supply input terminal 24 and the external ground terminal 32, which are external terminals, the SUR circuit 16 The fuse 18 is blown by the output high voltage, and one input node of the AND circuit 40 connected to the output side of the buffer 20 is irreversibly fixed to the low level L. Therefore, the fuse 18 is connected to the output terminal of the AND circuit 40. The read / write enable port R / W of the flash memory 46 is fixed to the read mode. From now on,
The read / write command signal R / W supplied to the read / write control external terminal 44 becomes invalid.
【0060】このような回路構成を有する集積回路10
Cでは、特定の外部端子である外部電源入力端子24に
電圧が印加される前には、バッファ20の出力を仮想的
にハイレベルHにできることを条件として、読み書き制
御用外部端子44に供給するリード・ライトコマンド信
号R/Wを利用してフラッシュメモリ46に対しての読
み書き制御が可能であるが、外部電源入力端子24に一
度外部直流電源38が接続されると電圧Vddによりフ
ューズ18が溶断される。フューズ18が溶断される
と、論理出力設定回路34の論理出力がローレベルLに
不可逆的に固定され、2度とフラッシュメモリ46への
再書き込みができなくなる。これ以降、フラッシュメモ
リ46は読出専用メモリとしてのみ使用することができ
る。The integrated circuit 10 having such a circuit configuration
In C, before a voltage is applied to the external power supply input terminal 24 which is a specific external terminal, the output of the buffer 20 is supplied to the read / write control external terminal 44 on condition that the output of the buffer 20 can be virtually set to a high level H. The read / write control to the flash memory 46 can be performed using the read / write command signal R / W. However, once the external DC power supply 38 is connected to the external power supply input terminal 24, the fuse 18 is blown by the voltage Vdd. Is done. When the fuse 18 is blown, the logical output of the logical output setting circuit 34 is irreversibly fixed to the low level L, and the rewriting to the flash memory 46 cannot be performed again. Thereafter, the flash memory 46 can be used only as a read-only memory.
【0061】ところで、この図6例の仮想的な集積回路
10Cにおいては、パッケージ12Cの外部電源入力端
子24と外部接地端子32との間に一度外部直流電源3
8が接続されると、フラッシュメモリ46には2度と書
込ができなくなるので、工場などでの初期書込時には、
ユーザから見えない形での特殊な書込構造を備える必要
がある。Incidentally, in the virtual integrated circuit 10C shown in FIG. 6, the external DC power supply 3 is once connected between the external power supply input terminal 24 and the external ground terminal 32 of the package 12C.
8 is connected, writing to the flash memory 46 cannot be performed again. Therefore, at the time of initial writing at a factory or the like,
It is necessary to provide a special writing structure that is invisible to the user.
【0062】そのため、パッケージに組み立てる前のウ
エハーの段階では、アンド回路40の出力ノードに接続
されているフラッシュメモリ46のリード・ライトイネ
ーブルポートR/Wにプローブ用の内部パッドを設け、
さらに、フラッシュメモリ46にのみ電源が供給される
ような内部パッドを設けることにより、書込制御を行う
ことなどが考えられるが、組み立てられた状態のいわゆ
る半導体パッケージ12の最終製品状態で、工場側で初
期書込制御ができることがより生産性が高いと考えられ
る。Therefore, at the stage of the wafer before assembling into a package, an internal pad for a probe is provided at the read / write enable port R / W of the flash memory 46 connected to the output node of the AND circuit 40.
Further, it is conceivable to perform writing control by providing an internal pad for supplying power only to the flash memory 46. However, in the final product state of the so-called semiconductor package 12 in an assembled state, It is considered that the initial writing control can be performed by using the method described above, whereby the productivity is higher.
【0063】図7は、読み書き制御用外部端子50によ
りパッケージング後でも初期書込の制御を可能とした集
積回路10Dの構成を示している。FIG. 7 shows a configuration of an integrated circuit 10D that enables the control of the initial writing even after packaging by the external terminal 50 for read / write control.
【0064】すなわち、この集積回路10Dでは、半導
体チップ14Dの中のSUR回路16とフューズ18と
の間に1回路2接点の半導体スイッチ52を設け、可動
接点が接続される共通接点52aをフューズ18に接続
し、一方の固定接点52bをSUR回路16の出力に接
続し、他方の固定接点52cを外部電源入力端子24に
接続されているパッド22に接続している。さらに、こ
のスイッチ52の共通接点52aを切り換えるための切
換制御端子52dを読み書き制御用内部端子としてのパ
ッド54に接続し、このパッド54とパッケージ12D
の初期読み書き制御用外部端子50とをワイヤボンディ
ングにより接続している。なお、スイッチ52の切換制
御端子52dとパッド54との共通接続点と接地との間
には、抵抗値が100[kΩ]のプルダウン抵抗器56
が接続されている。That is, in this integrated circuit 10D, a semiconductor switch 52 having one contact and two contacts is provided between the SUR circuit 16 and the fuse 18 in the semiconductor chip 14D, and the common contact 52a to which the movable contact is connected is connected to the fuse 18D. , One fixed contact 52 b is connected to the output of the SUR circuit 16, and the other fixed contact 52 c is connected to the pad 22 connected to the external power input terminal 24. Further, a switching control terminal 52d for switching the common contact 52a of the switch 52 is connected to a pad 54 as an internal terminal for read / write control.
The external read / write control external terminal 50 is connected by wire bonding. Note that a pull-down resistor 56 having a resistance value of 100 [kΩ] is provided between a common connection point between the switching control terminal 52d of the switch 52 and the pad 54 and the ground.
Is connected.
【0065】ここで、スイッチ52は、切換制御端子5
2dにハイレベルHが加えられているときに、共通接点
52aと固定接点52cとが接続され、切換制御端子5
2dがローレベルLとされているときに、共通接点52
aとSUR回路16の出力側の固定接点52bとが接続
されるように構成されている。The switch 52 is connected to the switching control terminal 5
When the high level H is applied to 2d, the common contact 52a and the fixed contact 52c are connected, and the switching control terminal 5
When 2d is at the low level L, the common contact 52
a and the fixed contact 52b on the output side of the SUR circuit 16 are connected to each other.
【0066】このように構成される集積回路10Dは、
以下に詳しく説明するように、ICチップ14Dのパッ
ケージング前にはそれぞれが内部端子であるパッド2
2、30、42、54を利用して初期書込が可能であ
り、ICチップ14Dのパッケージング後にはそれぞれ
が外部端子である端子24、32、44、50を利用し
て初期書込が可能である。The integrated circuit 10D thus configured is
As described in detail below, before packaging the IC chip 14D, the pads 2 each of which is an internal terminal.
Initial writing is possible using 2, 30, 42, and 54, and after the packaging of the IC chip 14D, initial writing is possible using the terminals 24, 32, 44, and 50 that are external terminals. It is.
【0067】すなわち、工場等で初期書込を行う際、ま
ず、初期読み書き制御用外部端子50にハイレベルHを
印加した状態で外部電源入力端子24に外部直流電源V
dd=3[V]を印加する。これにより、スイッチ52
の共通接点52aは、SUR回路16の出力側ではない
固定接点52c側に直ちに接続される。That is, when performing initial writing at a factory or the like, first, a high level H is applied to the external terminal 50 for initial read / write control and the external DC power supply V
dd = 3 [V] is applied. Thereby, the switch 52
The common contact 52a is immediately connected to the fixed contact 52c which is not the output side of the SUR circuit 16.
【0068】そして、フューズ18には、外部電源入力
端子24、パッド22およびスイッチ52を介して電源
電圧Vdd=+3[V]が印加される。このとき、フュ
ーズ18に流れる電流は、電源電圧Vddを抵抗器21
の抵抗値Rで割った3[V]÷100[Ω]=30mA
となる。フューズ18のポリシリコンのパターンは、3
0mAでは遮断しなく、120mAで遮断するように加
工しているので、フューズ18は断線することなく、バ
ッファ20の入力には電源電圧VddのハイレベルHが
入力される。The power supply voltage Vdd = + 3 [V] is applied to the fuse 18 via the external power supply input terminal 24, the pad 22, and the switch 52. At this time, the current flowing through the fuse 18 changes the power supply voltage Vdd to the resistor 21.
[V] divided by the resistance value R of [100] [Ω] = 30 mA
Becomes The polysilicon pattern of the fuse 18 is 3
Since processing is performed so as not to cut off at 0 mA but to cut off at 120 mA, the high level H of the power supply voltage Vdd is input to the input of the buffer 20 without disconnection of the fuse 18.
【0069】これによりアンド回路40のバッファ20
の出力側ノードがハイレベルHとされるので、フラッシ
ュメモリ46の読み書き制御入力ポートであるリード・
ライトイネーブルポートR/Wは、読み書き制御用外部
端子44に供給されるコマンド信号R/Wのレベルがそ
のまま供給され、たとえば、コマンド信号R/Wがハイ
レベルHとされることで、フラッシュメモリ46に対し
て書込処理を行うことができる。Thus, the buffer 20 of the AND circuit 40
Is set to high level H, the read / write control input port of the flash memory 46 is
The level of the command signal R / W supplied to the read / write control external terminal 44 is supplied to the write enable port R / W as it is. For example, when the command signal R / W is set to the high level H, the flash memory 46 is set. Can be written.
【0070】なお、初期読み書き制御用外部端子50
は、この集積回路10Dの例のようにパッケージ12D
の外部端子であるが、ICチップ14上のパッド54だ
け設け、初期読み書き制御用外部端子50をパッケージ
12Dの外側には出さない、いわゆるボンディングオプ
ションとすることにより、読み書き制御用外部端子50
を、完全にユーザから見えなくすることができる。この
場合、パッド54は、初期読み書き制御用内部端子とし
て機能するので、工場での初期書込時には、ICチップ
14のウエハーテスト工程前後のパッド54、42、2
2、30等に対するプロービングにより行うことができ
る。The external terminal 50 for initial read / write control
Is a package 12D like the integrated circuit 10D.
By providing only the pad 54 on the IC chip 14 and making the initial read / write control external terminal 50 outside the package 12D, a so-called bonding option, the read / write control external terminal 50 is provided.
Can be completely hidden from the user. In this case, since the pad 54 functions as an internal terminal for initial read / write control, at the time of initial write at the factory, the pads 54, 42, 2 before and after the wafer test process of the IC chip 14 are performed.
It can be done by probing for 2, 30, etc.
【0071】図8は、スイッチ52の具体例の回路構成
を示している。このスイッチ52は、電力消費の少ない
CMOS(PMOS+NMOS)トランジスタによるト
ランスミッションゲート61、62とインバータ63か
らなるマルチプレクサの構成とされている。FIG. 8 shows a circuit configuration of a specific example of the switch 52. The switch 52 has a multiplexer configuration including transmission gates 61 and 62 formed of CMOS (PMOS + NMOS) transistors with low power consumption and an inverter 63.
【0072】図9は、図8に示すスイッチ52の動作を
表す真理値表64を示しており、切換制御端子52dに
加えられるハイレベルHあるいはローレベルLの制御入
力をD、固定接点52cへの入力をA、固定接点52b
への入力をB、共通接点52aに現れる出力をCとする
ときの、制御入力Dに対する入力A,Bおよび出力Cの
論理関係を示している。すなわち、制御入力Dがハイレ
ベルHであるときには、入力Aが出力Cとされ、制御入
力DがローレベルLであるときには、入力Bが出力Cと
される。FIG. 9 shows a truth table 64 representing the operation of the switch 52 shown in FIG. 8, in which a high-level H or low-level L control input applied to the switching control terminal 52d is D, and a fixed contact 52c is provided. Input of A, fixed contact 52b
4 shows a logical relationship between the inputs A, B and the output C with respect to the control input D when the input to the control input D is B and the output appearing at the common contact 52a is C. That is, when the control input D is at the high level H, the input A is set to the output C, and when the control input D is at the low level L, the input B is set to the output C.
【0073】このように構成される集積回路10Dは、
たとえば、記憶装置がカートリッジを採用する携帯型ゲ
ーム機等の前記カードリッジの中に組み込むことができ
る。このように構成した場合、カートリッジ内にソフト
ウエア格納用のメモリとしてフラッシュメモリを使用し
たとき、そのフラッシュメモリの内容を、ユーザ側で書
き換えて2次使用がなされるのを未然に防止することが
できる。なお、カートリッジ式記憶装置において、RO
M(読出専用メモリ)ではなくフラッシュメモリを用い
る利点は、たとえば、需要に合わせて出荷の直前にソフ
トウエアを書き込めるようにすることで、特定ソフトウ
エアが書き込まれたカートリッジの在庫の最小化、ひい
ては販売の高効率化が図られるからである。The integrated circuit 10D thus configured is
For example, the storage device can be incorporated in the cartridge such as a portable game machine employing a cartridge. With such a configuration, when a flash memory is used as a memory for storing software in the cartridge, it is possible to prevent the user from rewriting the contents of the flash memory for secondary use. it can. In the cartridge type storage device, RO
The advantage of using a flash memory instead of M (read only memory) is that, for example, software can be written just before shipment according to demand, thereby minimizing the inventory of cartridges in which specific software has been written, and thus minimizing the inventory. This is because sales can be made more efficient.
【0074】図10は、さらに他の実施の形態の集積回
路10Eの構成を示している。この集積回路10Eは、
図7例の集積回路10Dではフューズ18の遮断後に
も、集積回路10Dの通常通電中にはSUR回路16に
電源電圧Vddがかかり、このSUR回路16での電力
消費が定常的に発生するという問題を解決した回路であ
る。すなわち、集積回路10Dを携帯用機器などバッテ
リ駆動の機器に使用した場合にはバッテリにより動作時
間が短くなることから好ましくないという要請に応える
ためのものである。FIG. 10 shows the configuration of an integrated circuit 10E according to still another embodiment. This integrated circuit 10E
In the integrated circuit 10D shown in FIG. 7, even after the fuse 18 is cut off, the power supply voltage Vdd is applied to the SUR circuit 16 during the normal energization of the integrated circuit 10D, and the power consumption in the SUR circuit 16 constantly occurs. Is a circuit that solves the problem. In other words, this is for responding to a demand that when the integrated circuit 10D is used in a battery-driven device such as a portable device, the operation time is shortened by the battery, which is not preferable.
【0075】この図10例の集積回路10Eは、パッケ
ージ12Eに設けられている外部電源入力端子24を通
じて外部直流電源38(電源Vdd)を投入後、一定時
間だけSUR回路16を動作させるようにした回路で、
通常使用中のSUR回路16での電力消費を節約した例
を示している。In the integrated circuit 10E of FIG. 10, the SUR circuit 16 is operated for a fixed time after the external DC power supply 38 (power supply Vdd) is turned on through the external power supply input terminal 24 provided on the package 12E. In the circuit,
An example is shown in which the power consumption of the SUR circuit 16 during normal use is saved.
【0076】具体的に、この集積回路10Eでは、パッ
ド22とSUR回路16との間に上記スイッチ52と同
一構成の半導体スイッチ66を設けるとともに、このス
イッチ66の切換制御端子66dとパッド22との間
に、この切換制御端子66dに切換制御信号Prを供給
するパワーオンリセット回路(POR回路)68を設け
ている。このPOR回路68とスイッチ66とは、電力
消費制限回路を構成する。Specifically, in the integrated circuit 10E, a semiconductor switch 66 having the same configuration as the switch 52 is provided between the pad 22 and the SUR circuit 16, and the switching control terminal 66d of the switch 66 and the pad 22 are connected. A power-on reset circuit (POR circuit) 68 for supplying a switching control signal Pr to the switching control terminal 66d is provided therebetween. The POR circuit 68 and the switch 66 constitute a power consumption limiting circuit.
【0077】図11は、POR回路68の具体例を示し
ている。外部電源入力端子24を通じてパッド22に電
源電圧Vddが印加されると、外付けの電解コンデンサ
等のコンデンサ72に徐々に電荷が蓄積され、シュミッ
トトリガタイプのバッファ73の入力ノードでは、抵抗
器70と抵抗器71の抵抗値R1とR2の比で決まる中
間電圧{Vdd×R2/(R1+R1)}まで時定数で
決まる一定時間(コンデンサ72の容量Cで決定するこ
とができる。)を要して到達する。FIG. 11 shows a specific example of the POR circuit 68. When the power supply voltage Vdd is applied to the pad 22 through the external power supply input terminal 24, charges are gradually accumulated in a capacitor 72 such as an external electrolytic capacitor, and a resistor 70 and a resistor 70 are connected to an input node of a Schmitt trigger type buffer 73. An intermediate voltage {Vdd × R2 / (R1 + R1)} determined by the ratio of the resistance values R1 and R2 of the resistor 71 takes a certain time determined by a time constant (can be determined by the capacitance C of the capacitor 72). I do.
【0078】シュミットトリガタイプのバッファ73
は、スイッチ66のチャタリングを防止する機能を有す
る。Schmitt trigger type buffer 73
Has a function of preventing chattering of the switch 66.
【0079】この場合、図12のタイムチャートに示す
ように、スイッチ66の切換制御端子66dには、外部
電源入力端子24に電源Vddが投入された時点t0か
ら一定時間(パワーオンリセット期間ともいう。)Td
経過後の時点t1にローレベルLからハイレベルHに遷
移するパワーオンリセット信号である切換制御信号Pr
が発生する。In this case, as shown in the time chart of FIG. 12, the switching control terminal 66d of the switch 66 has a fixed time (also referred to as a power-on reset period) from time t0 when the power supply Vdd is applied to the external power supply input terminal 24. .) Td
The switching control signal Pr, which is a power-on reset signal that transits from a low level L to a high level H at a time t1 after the lapse of the elapsed time
Occurs.
【0080】ここで、スイッチ66は、電源Vddの投
入後一定時間Tdの間は、共通接点66aと固定接点6
6bとが切換制御信号PrのローレベルLによって接続
され、切換制御信号PrがハイレベルHになったとき、
共通接点66aが接地電位となっている固定接点66c
に切り換えられる。The switch 66 is connected to the common contact 66a and the fixed contact 6 for a predetermined time Td after the power supply Vdd is turned on.
6b are connected by the low level L of the switching control signal Pr, and when the switching control signal Pr becomes the high level H,
Fixed contact 66c whose common contact 66a is at ground potential
Is switched to.
【0081】この集積回路10Eにおいては、フューズ
18が断線に至るまでの時間をパワーオンリセット期間
Tdより短い期間に設定加工しておくことで、フューズ
18の遮断をこのパワーオンリセット期間Td内に行
い、なおかつパワーオンリセット期間Td経過後、換言
すればパワーオンリセットの解除後に、SUR回路16
の入力ノードがスイッチ66を通じて接地されるので、
パワーオンリセット期間Tdの解除後には、SUR回路
16による電力消費をなくすことができる。In the integrated circuit 10E, the time required for the fuse 18 to be disconnected is set to a period shorter than the power-on reset period Td, so that the fuse 18 is cut off within the power-on reset period Td. After the power-on reset period Td elapses, in other words, after the power-on reset is released, the SUR circuit 16
Is grounded through switch 66,
After the release of the power-on reset period Td, power consumption by the SUR circuit 16 can be eliminated.
【0082】万が一、最初のパワーオンリセット期間T
dの通電によりフューズ18を遮断できなかった場合で
も、2度目、3度目の通電時には、フューズ18を遮断
できる可能性が高い。このような場合においても、各パ
ワーオンリセット期間Td経過後においては、通常動作
中のSUR回路16での電力消費をなくすことができ
る。The first power-on reset period T
Even if the fuse 18 could not be cut off by the energization of d, there is a high possibility that the fuse 18 can be cut off at the second and third energizations. Even in such a case, the power consumption of the SUR circuit 16 during the normal operation can be eliminated after each power-on reset period Td has elapsed.
【0083】図13は、さらに他の例のPOR回路68
Aの構成を示している。このPOR回路68Aでは、デ
ジタル回路であるプリセットダウンカウンタ76を用い
ている。電源投入後に、カウンタ76は、クロック発生
器78で発生するクロックパルスをプリセット数だけ計
数したとき、ローレベルLからハイレベルHに立ち上が
る切換制御信号Pr(図12参照)を発生する。この図
13例のPOR回路68Aでは、図11例のアナログ回
路のPOR回路68に比較して、クロック発生器78が
必要となるが、クロックパルスによりSUR回路16を
動作させる時間の計測が正確に行える他、電解コンデン
サなどの形状の大きい外付け部品となるコンデンサCが
不要となる利点がある。FIG. 13 shows a POR circuit 68 of still another example.
2 shows the configuration of A. The POR circuit 68A uses a preset down counter 76 which is a digital circuit. After turning on the power, the counter 76 generates a switching control signal Pr (see FIG. 12) that rises from a low level L to a high level H when counting the clock pulses generated by the clock generator 78 by a preset number. The POR circuit 68A of FIG. 13 requires the clock generator 78 as compared with the POR circuit 68 of the analog circuit of FIG. 11, but the measurement of the time for operating the SUR circuit 16 by the clock pulse is more accurate. In addition to this, there is an advantage that a capacitor C which is an external component having a large shape such as an electrolytic capacitor is not required.
【0084】なお、スイッチ66を構成する代わりに、
POR回路68、68Aからのパワーオンリセット信号
である切換制御信号Prを直接SUR回路16に入力さ
せ、このSUR回路16の内部回路で動作を停止させる
(電力消費を止める)ように構成することもできる。Incidentally, instead of configuring the switch 66,
The switching control signal Pr, which is a power-on reset signal from the POR circuits 68 and 68A, may be directly input to the SUR circuit 16 to stop the operation in the internal circuit of the SUR circuit 16 (stop power consumption). it can.
【0085】図14は、さらに低消費電力化を進めた回
路例を示している。この図14例の集積回路10Fで
は、パッケージ12F中に収容されているICチップ1
4F中、フューズ18とバッファ20の共通接続点とス
イッチ66の切換制御端子66dとの間に帰還ループを
構成するインバータ80を接続する構成としている。電
源Vddを投入した後、フューズ18が遮断するまでの
期間は、電源Vddが固定接点66bおよび共通接点6
6aを介してSUR回路16の入力ノードに供給され、
このSUR回路16から高電圧がフューズ18に印加さ
れる。FIG. 14 shows an example of a circuit in which power consumption is further reduced. In the integrated circuit 10F shown in FIG. 14, the IC chip 1 housed in the package 12F
In 4F, an inverter 80 forming a feedback loop is connected between the common connection point of the fuse 18 and the buffer 20 and the switching control terminal 66d of the switch 66. During the period from when the power supply Vdd is turned on until the fuse 18 is cut off, the power supply Vdd is connected to the fixed contact 66b and the common contact 6b.
6a to the input node of the SUR circuit 16 via
A high voltage is applied to the fuse 18 from the SUR circuit 16.
【0086】フューズ18が遮断すると、バッファ20
の入力ノード、すなわち、インバータ80の入力ノード
は抵抗器21によりローレベルLに遷移し、インバータ
80の出力レベルはローレベルLからハイレベルHに遷
移する。この帰還ループにより、スイッチ66が切り換
えられ、フューズ18が遮断した後は、SUR回路16
の入力ノードは共通接点66a、固定接点66cを介し
て接地レベルに固定されることになり、SUR回路16
が永久に停止し、このSUR回路16での電力消費が発
生しない。このように、インバータ80とスイッチ66
とは、フューズ18が遮断されたことを検出して、SU
R回路16の電力消費を低減あるいは無くする電力消費
制限回路として機能する。When the fuse 18 is cut off, the buffer 20
, Ie, the input node of the inverter 80 changes to low level L by the resistor 21, and the output level of the inverter 80 changes from low level L to high level H. After the switch 66 is switched by the feedback loop and the fuse 18 is cut off, the SUR circuit 16
Are fixed to the ground level via the common contact 66a and the fixed contact 66c, and the SUR circuit 16
Are stopped forever, and no power consumption occurs in the SUR circuit 16. Thus, the inverter 80 and the switch 66
Means that the fuse 18 has been shut off and the SU
It functions as a power consumption limiting circuit that reduces or eliminates power consumption of the R circuit 16.
【0087】ただし、この図14例の集積回路10Fで
は、電源Vddの投入時に、フューズ18が溶断するま
では、消費電力の比較的に大きいSUR回路16が動作
することになる。However, in the integrated circuit 10F shown in FIG. 14, when the power supply Vdd is turned on, the SUR circuit 16 with relatively large power consumption operates until the fuse 18 is blown.
【0088】実際上、フューズ18は、必ずしも1回の
通電で溶断する必要がなく、2回以上の通電により溶断
してもよい。そこで、この電力消費の比較的に大きいS
UR回路16の動作時間を制限するためと、一旦フュー
ズ18が溶断したときには、SUR回路16に電源Vd
dが永久的に供給されないようにするための両条件を満
たす回路を図15に示す。In practice, the fuse 18 does not necessarily need to be blown by one energization, but may be blown by two or more energizations. Therefore, the relatively large power consumption S
In order to limit the operation time of the UR circuit 16 and, once the fuse 18 has blown, the power supply Vd is supplied to the SUR circuit 16.
FIG. 15 shows a circuit that satisfies both conditions for preventing d from being supplied permanently.
【0089】この図15例の集積回路10Gは、図10
のPOR回路68と集積回路10Eと図14のインバー
タ80とを合わせた回路であり、POR回路68の出力
とインバータ80の出力を2入力とし、出力がスイッチ
66の切換制御端子66dに接続されるオア回路82を
挿入している。The integrated circuit 10G of the example shown in FIG.
The POR circuit 68, the integrated circuit 10E, and the inverter 80 of FIG. 14 are combined. The output of the POR circuit 68 and the output of the inverter 80 are two inputs, and the output is connected to the switching control terminal 66d of the switch 66. An OR circuit 82 is inserted.
【0090】この集積回路10Gによれば、パッケージ
12Gに設けられている外部電源入力端子24を通じて
の電源Vddの投入時における一定期間であるパワーオ
ンリセット期間Tdでは、POR回路68の制御の下に
スイッチ66の固定接点66bと共通接点66aが接続
された状態となりSUR回路16が図10例の集積回路
10Eと同様に動作しフューズ18に対して溶断用の電
流を供給する。According to the integrated circuit 10G, during the power-on reset period Td, which is a fixed period when the power supply Vdd is turned on through the external power supply input terminal 24 provided in the package 12G, the POR circuit 68 controls the power-on reset period Td. When the fixed contact 66b of the switch 66 and the common contact 66a are connected, the SUR circuit 16 operates in the same manner as the integrated circuit 10E of FIG. 10 and supplies a current for fusing to the fuse 18.
【0091】そして、一旦、フューズ18が溶断した後
は、電源Vddの投入直後に帰還ループを構成するイン
バータ80のハイレベルHの出力によりスイッチ66の
共通接点66aが接地レベルとなっている固定接点66
cに接続されてSUR回路16への通電が回避される。
このように、この図15例の集積回路10Gによれば、
低消費電力化とフューズ18への初期通電期間の一定化
を図ることができる。Once the fuse 18 has blown, the fixed contact whose common contact 66a of the switch 66 is at the ground level is output immediately after the power supply Vdd is turned on by the output of the high level H of the inverter 80 constituting the feedback loop. 66
c to prevent the SUR circuit 16 from being energized.
Thus, according to the integrated circuit 10G of FIG. 15,
Low power consumption and a constant initial energization period to the fuse 18 can be achieved.
【0092】なお、この発明は、上述の実施の形態に限
らず、この発明の要旨を逸脱することなく、種々の構成
を採り得ることはもちろんである。The present invention is not limited to the above-described embodiment, but can adopt various configurations without departing from the gist of the present invention.
【0093】[0093]
【発明の効果】以上説明したように、この発明によれ
ば、電気・電子回路装置の特定の端子に電圧が印加され
たときあるいは電流が供給されたとき、論理出力設定回
路の論理出力が一定の論理出力に不可逆的に構成される
ようにしているので、この電気・電子回路装置を利用す
れば、簡単な構成で、電気・電子製品のハードウエアの
改造、およびソフトウエアの改竄や2次利用等を物理的
に防止することができる。As described above, according to the present invention, when a voltage is applied to a specific terminal of an electric / electronic circuit device or a current is supplied, the logical output of the logical output setting circuit is kept constant. The logic output is configured to be irreversible, so if this electric / electronic circuit device is used, it is possible to modify the hardware of the electric / electronic product, modify the software, Use and the like can be physically prevented.
【0094】ここで、特定の端子を、たとえば電源入力
端子とすることにより、ユーザがフィールドにおいて一
度使用したとき、その電気・電子回路装置に含まれる、
たとえば、記憶装置等のフィールドでの2次使用を不可
能とすることができる。Here, when the specific terminal is used as a power input terminal, for example, when the user uses the terminal once in the field, the terminal is included in the electric / electronic circuit device.
For example, secondary use in a field such as a storage device can be disabled.
【0095】さらに、この発明の効果を具体的に説明す
ると、この発明の電気・電子回路装置を組み込んだ記憶
装置を有する製品を、たとえば、LSIとして製造する
メーカ内では、特殊な治工具等によりLSI内蔵のフラ
ッシュメモリ等の記憶装置に対するプログラムのインス
トール、チップの出荷テスト、製品の動作試験等を行う
ことが可能である。その一方、市場に出荷された後のユ
ーザサイドでのLSI等のハードウエアの改造、記憶装
置に記憶されたソフトウエアの改竄、2次利用などの不
正の可能性のある行為を物理的に阻止することができ
る。この発明によれば、このような仕組みを電気・電子
回路装置に組み込むことができる。Further, the effect of the present invention will be specifically described. For example, in a maker that manufactures a product having a storage device incorporating the electric / electronic circuit device of the present invention as an LSI, a special tool or the like is used. It is possible to install a program in a storage device such as a flash memory with built-in LSI, perform a chip shipping test, and perform a product operation test. On the other hand, after the product is shipped to the market, the user is physically prevented from modifying the hardware such as the LSI, falsifying the software stored in the storage device, and possibly using fraudulently. can do. According to the present invention, such a mechanism can be incorporated into an electric / electronic circuit device.
【図1】この発明の一実施の形態が適用された集積回路
の構成を示す回路ブロック図である。FIG. 1 is a circuit block diagram showing a configuration of an integrated circuit to which an embodiment of the present invention is applied.
【図2】フューズの具体的な構成説明に供されるパター
ン図である。FIG. 2 is a pattern diagram used for describing a specific configuration of a fuse;
【図3】集積回路に電源を供給した状態を示す模式図で
ある。FIG. 3 is a schematic diagram showing a state where power is supplied to an integrated circuit.
【図4】この発明の他の実施の形態の構成を示す回路ブ
ロック図である。FIG. 4 is a circuit block diagram showing a configuration of another embodiment of the present invention.
【図5】この発明のさらに他の実施の形態の構成を示す
回路ブロック図である。FIG. 5 is a circuit block diagram showing a configuration of still another embodiment of the present invention.
【図6】動作説明に供される仮想的な集積回路例の構成
を示す回路ブロック図である。FIG. 6 is a circuit block diagram showing a configuration of a virtual integrated circuit example provided for explanation of operation.
【図7】フューズの遮断前には外部端子入力により記憶
装置を書込可能にできる構成を有する集積回路の構成を
示す回路ブロック図である。FIG. 7 is a circuit block diagram showing a configuration of an integrated circuit having a configuration in which a storage device can be written to by an external terminal input before a fuse is cut off.
【図8】図7例中、マルチプレクサの構成例を示す回路
図である。FIG. 8 is a circuit diagram showing a configuration example of a multiplexer in the example of FIG. 7;
【図9】図8例のマルチプレクサの動作を示す真理値表
を示す図である。FIG. 9 is a diagram illustrating a truth table illustrating an operation of the multiplexer of FIG. 8;
【図10】パワーオンリセット回路の採用によりフュー
ズ遮断後の低消費電力化を図った集積回路例の構成を示
す回路ブロック図である。FIG. 10 is a circuit block diagram showing a configuration of an example of an integrated circuit in which low power consumption is achieved after a fuse is cut off by employing a power-on reset circuit.
【図11】パワーオンリセット回路の一例の構成を示す
回路図である。FIG. 11 is a circuit diagram illustrating a configuration example of a power-on reset circuit;
【図12】図10例の集積回路の動作説明に供されるタ
イムチャートである。FIG. 12 is a time chart for explaining the operation of the integrated circuit in the example of FIG. 10;
【図13】パワーオンリセット回路の他の例の構成を示
す回路図である。FIG. 13 is a circuit diagram showing a configuration of another example of the power-on reset circuit.
【図14】フューズ遮断後の低消費電力化を図った他の
集積回路例の構成を示す回路ブロック図である。FIG. 14 is a circuit block diagram showing a configuration of another example of an integrated circuit for reducing power consumption after fuse cutoff.
【図15】図10例の回路と図14例の回路とを合成し
た集積回路例の構成を示す回路ブロック図である。15 is a circuit block diagram showing a configuration of an integrated circuit example in which the circuit of FIG. 10 and the circuit of FIG. 14 are combined.
10、10C、10D、10E、10F、10G…集積
回路 10A、10B…電気・電子回路装置 12、12C、12D、12E、12F、12G…パッ
ケージ 14…ICチップ 16…ステップアップレギュレータ回路(SUR回路、
昇圧回路) 18…フューズ(遮断素子) 18p…ポリシ
リコン配線パターン 20…バッファ 21、56、7
0、71…抵抗器 22、30、42、54…パッド 24…外部電源
入力端子 32…外部接地端子 34…論理出力
設定回路 38…外部直流電源 40…アンド回
路 44…外部端子 46…フラッシ
ュメモリ(記憶装置) 52、66…半導体スイッチ 61、62…トランスミッションゲート 63、80…インバータ 68、68A…パワーオンリセット回路(POR回路) 72…コンデンサ 73…シュミットトリガタイプのバッファ 76…カウンタ 78…クロック
発生器10, 10C, 10D, 10E, 10F, 10G: integrated circuit 10A, 10B: electric and electronic circuit device 12, 12C, 12D, 12E, 12F, 12G: package 14: IC chip 16: step-up regulator circuit (SUR circuit,
Booster circuit 18 fuse (blocking element) 18p polysilicon wiring pattern 20 buffer 21, 56, 7
0, 71: Resistor 22, 30, 42, 54: Pad 24: External power input terminal 32: External ground terminal 34: Logical output setting circuit 38: External DC power supply 40: AND circuit 44: External terminal 46: Flash memory ( 52, 66 semiconductor switches 61, 62 transmission gates 63, 80 inverters 68, 68A power-on reset circuit (POR circuit) 72 capacitors 73 Schmitt trigger type buffers 76 counter 78 clock generator
Claims (21)
力設定回路とを備え、 前記特定の端子に電圧が印加されたとき、前記論理出力
設定回路の論理出力が一定の論理出力に不可逆的に固定
されることを特徴とする電気・電子回路装置。1. A logic circuit comprising: a specific terminal; a logic output setting circuit connected to the specific terminal for setting a logic output; and when a voltage is applied to the specific terminal, the logic of the logic output setting circuit is determined. An electric / electronic circuit device, wherein an output is fixed irreversibly to a fixed logical output.
て、 前記論理出力設定回路は、前記特定の端子に印加された
電圧に基づいて不可逆的に遮断される遮断素子を有する
ことを特徴とする電気・電子回路装置。2. The electric / electronic circuit device according to claim 1, wherein the logic output setting circuit has a shutoff element that is irreversibly shut off based on a voltage applied to the specific terminal. Electrical and electronic circuit devices.
て、 前記特定の端子と前記遮断素子との間に昇圧回路が設け
られていることを特徴とする電気・電子回路装置。3. The electric / electronic circuit device according to claim 2, wherein a booster circuit is provided between said specific terminal and said cutoff element.
て、 前記特定の端子に電圧が印加されたときから一定期間前
記昇圧回路を動作状態とするパワーオンリセット回路を
含むことを特徴とする電気・電子回路装置。4. The electric / electronic circuit device according to claim 3, further comprising a power-on reset circuit that keeps the booster circuit operating for a predetermined period from when a voltage is applied to the specific terminal. Electric and electronic circuit devices.
て、 前記遮断素子は、前記特定の端子に前記電圧が印加され
たとき前記昇圧回路の出力により遮断され、 前記昇圧回路には、前記遮断素子が遮断されたことを検
出して、前記昇圧回路の電力消費を低減あるいは無くす
る電力消費制限回路が接続されることを特徴とする電気
・電子回路装置。5. The electric / electronic circuit device according to claim 3, wherein the cut-off element is cut off by an output of the booster circuit when the voltage is applied to the specific terminal. An electric / electronic circuit device, wherein a power consumption limiting circuit for reducing or eliminating the power consumption of the booster circuit is detected by detecting that the cutoff element has been cut off.
て、 前記特定の端子に電圧が印加されたときから一定期間前
記昇圧回路を動作状態とするパワーオンリセット回路を
含み、 前記遮断素子は、前記パワーオンリセット回路により動
作状態とされた前記昇圧回路の出力により遮断され、 前記昇圧回路には、前記遮断素子が遮断されたことを検
出して、前記昇圧回路の電力消費を低減あるいは無くす
る電力消費制限回路が接続されることを特徴とする電気
・電子回路装置。6. The electric / electronic circuit device according to claim 3, further comprising: a power-on reset circuit that activates the booster circuit for a predetermined period from when a voltage is applied to the specific terminal; The power-on reset circuit shuts off the output of the booster circuit that has been turned on. The booster circuit detects that the shutoff element has been shut off, and reduces or eliminates power consumption of the booster circuit. An electric / electronic circuit device to which a power consumption limiting circuit is connected.
・電子回路装置において、 該電気・電子回路装置が集積回路で構成され、 前記遮断素子が、シリコン配線パターンにより形成され
ていることを特徴とする電気・電子回路装置。7. The electric / electronic circuit device according to claim 2, wherein said electric / electronic circuit device is constituted by an integrated circuit, and said interrupting element is formed by a silicon wiring pattern. An electric / electronic circuit device characterized by:
・電子回路装置において、 前記特定の端子が、該電気・電子回路装置の電源入力端
子であることを特徴とする電気・電子回路装置。8. The electric / electronic circuit device according to claim 1, wherein the specific terminal is a power input terminal of the electric / electronic circuit device. Electronic circuit device.
論理出力が一定の論理出力に不可逆的に固定される論理
出力設定回路と、 この論理出力設定回路の出力側に接続される電気的に書
き込み消去が可能な記憶装置とを有することを特徴とす
る電気・電子回路装置。9. When a voltage is applied to a specific external terminal,
A logic output setting circuit whose logic output is irreversibly fixed to a fixed logic output, and an electrically writable and erasable storage device connected to the output side of the logic output setting circuit. Electric and electronic circuit devices.
いて、 前記記憶装置の読み書き制御入力に、読み書き制御用外
部端子が接続され、 前記特定の外部端子に電圧が印加される前には、前記読
み書き制御用外部端子を利用して前記記憶装置に対する
読み書き制御が可能とされることを特徴とする電気・電
子回路装置。10. The electric / electronic circuit device according to claim 9, wherein a read / write control external terminal is connected to a read / write control input of the storage device, and before a voltage is applied to the specific external terminal, An electric / electronic circuit device, wherein read / write control for the storage device is enabled using the read / write control external terminal.
いて、 前記記憶装置の読み書き制御入力に、読み書き制御用内
部端子が接続され、 前記特定の外部端子に電圧が印加される前には、前記読
み書き制御用内部端子を利用して前記記憶装置に対する
読み書き制御が可能とされることを特徴とする電気・電
子回路装置。11. The electric / electronic circuit device according to claim 9, wherein a read / write control internal terminal is connected to a read / write control input of the storage device, and before a voltage is applied to the specific external terminal, An electric / electronic circuit device, wherein read / write control for the storage device is enabled by using the read / write control internal terminal.
電気・電子回路装置において、 前記特定の外部端子に実際に電圧が印加されたとき、前
記論理出力設定回路の固定された一定の論理出力によ
り、前記記憶装置が読み出し専用メモリとしてのみ使用
できるように構成されていることを特徴とする電気・電
子回路装置。12. The electric / electronic circuit device according to claim 9, wherein when a voltage is actually applied to said specific external terminal, said logic output setting circuit is fixed and fixed. An electrical / electronic circuit device characterized in that the storage device can be used only as a read-only memory by the logical output of (1).
電気・電子回路装置において、 前記論理出力設定回路は、前記特定の外部端子に印加さ
れた電圧に基づいて不可逆的に遮断される遮断素子を有
することを特徴とする電気・電子回路装置。13. The electric / electronic circuit device according to claim 9, wherein the logic output setting circuit is irreversibly cut off based on a voltage applied to the specific external terminal. An electric / electronic circuit device having a shut-off element.
おいて、 前記特定の外部端子と前記遮断素子との間に昇圧回路が
設けられていることを特徴とする電気・電子回路装置。14. The electric / electronic circuit device according to claim 13, wherein a booster circuit is provided between the specific external terminal and the cutoff element.
おいて、 前記特定の外部端子に電圧が印加されたときから一定期
間前記昇圧回路を動作状態とするパワーオンリセット回
路を含むことを特徴とする電気・電子回路装置。15. The electric / electronic circuit device according to claim 14, further comprising: a power-on reset circuit that activates the booster circuit for a certain period from when a voltage is applied to the specific external terminal. Electrical and electronic circuit devices.
おいて、 前記遮断素子は、前記特定の外部端子に電圧が印加され
たときに前記昇圧回路の出力により遮断され、 前記昇圧回路には、前記遮断素子が遮断されたことを検
出して、前記昇圧回路の電力消費を低減あるいは無くす
る電力消費制限回路が接続されることを特徴とする電気
・電子回路装置。16. The electric / electronic circuit device according to claim 14, wherein the cutoff element is cut off by an output of the booster circuit when a voltage is applied to the specific external terminal. An electric / electronic circuit device, wherein a power consumption limiting circuit for reducing or eliminating power consumption of the booster circuit is detected by detecting that the cutoff element has been cut off.
おいて、 前記特定の外部端子に電圧が印加されたときから一定期
間前記昇圧回路を動作状態とするパワーオンリセット回
路を含み、 前記遮断素子は、前記パワーオンリセット回路により動
作状態とされた前記昇圧回路の出力により遮断され、 前記昇圧回路には、前記遮断素子が遮断されたことを検
出して、前記昇圧回路の電力消費を低減あるいは無くす
る電力消費制限回路が接続されることを特徴とする電気
・電子回路装置。17. The electric / electronic circuit device according to claim 14, further comprising: a power-on reset circuit that activates the booster circuit for a predetermined period from when a voltage is applied to the specific external terminal; Is shut off by the output of the booster circuit that has been activated by the power-on reset circuit. The booster circuit detects that the shutoff element has been shut off, and reduces power consumption of the booster circuit or An electric / electronic circuit device to which a power consumption limiting circuit to be eliminated is connected.
の電気・電子回路装置において、 該電気・電子回路装置が集積回路により構成され、 前記遮断素子が、シリコン配線パターンにより形成され
ていることを特徴とする電気・電子回路装置。18. The electric / electronic circuit device according to claim 13, wherein said electric / electronic circuit device is constituted by an integrated circuit, and said blocking element is formed by a silicon wiring pattern. An electric / electronic circuit device characterized by:
電気・電子回路装置において、 前記特定の外部端子が、該電気・電子回路装置の電源入
力端子であることを特徴とする電気・電子回路装置。19. The electric / electronic circuit device according to claim 9, wherein the specific external terminal is a power input terminal of the electric / electronic circuit device. -Electronic circuit devices.
力設定回路とを備え、 前記特定の端子に電流が供給されたとき、前記論理出力
設定回路の論理出力が一定の論理出力に不可逆的に固定
されることを特徴とする電気・電子回路装置。20. A specific terminal, and a logical output setting circuit connected to the specific terminal and setting a logical output, wherein when a current is supplied to the specific terminal, the logic of the logical output setting circuit is An electric / electronic circuit device, wherein an output is fixed irreversibly to a fixed logical output.
き、論理出力が一定の論理出力に不可逆的に固定される
論理出力設定回路と、 この論理出力設定回路の出力側に接続される電気的に書
き込み消去が可能な記憶装置とを有することを特徴とす
る電気・電子回路装置。21. A logic output setting circuit whose logic output is irreversibly fixed to a constant logic output when a current is supplied to a specific external terminal, and an electrical circuit connected to the output side of the logic output setting circuit. An electric / electronic circuit device, comprising: a storage device capable of writing and erasing information.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000264178A JP3671140B2 (en) | 1999-08-31 | 2000-08-31 | Electrical / electronic circuit equipment |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24593399 | 1999-08-31 | ||
JP11-245933 | 1999-08-31 | ||
JP2000264178A JP3671140B2 (en) | 1999-08-31 | 2000-08-31 | Electrical / electronic circuit equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001142783A true JP2001142783A (en) | 2001-05-25 |
JP3671140B2 JP3671140B2 (en) | 2005-07-13 |
Family
ID=26537480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000264178A Expired - Fee Related JP3671140B2 (en) | 1999-08-31 | 2000-08-31 | Electrical / electronic circuit equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3671140B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008140018A (en) * | 2006-11-30 | 2008-06-19 | Denso Corp | Electronic control device |
WO2009087950A1 (en) * | 2008-01-11 | 2009-07-16 | Ricoh Company, Ltd. | Semiconductor device and manufacturing method thereof |
WO2010095612A1 (en) | 2009-02-23 | 2010-08-26 | ソニー株式会社 | Memory device |
JP2017157256A (en) * | 2016-02-29 | 2017-09-07 | 日本放送協会 | Storage device |
-
2000
- 2000-08-31 JP JP2000264178A patent/JP3671140B2/en not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008140018A (en) * | 2006-11-30 | 2008-06-19 | Denso Corp | Electronic control device |
JP4706626B2 (en) * | 2006-11-30 | 2011-06-22 | 株式会社デンソー | Electronic control unit |
WO2009087950A1 (en) * | 2008-01-11 | 2009-07-16 | Ricoh Company, Ltd. | Semiconductor device and manufacturing method thereof |
CN101911285A (en) * | 2008-01-11 | 2010-12-08 | 株式会社理光 | Semiconductor device and manufacturing method thereof |
US8575904B2 (en) | 2008-01-11 | 2013-11-05 | Ricoh Company, Ltd. | Semiconductor device and manufacturing method thereof |
CN101911285B (en) * | 2008-01-11 | 2013-11-27 | 株式会社理光 | Semiconductor device and manufacturing method thereof |
WO2010095612A1 (en) | 2009-02-23 | 2010-08-26 | ソニー株式会社 | Memory device |
JP2017157256A (en) * | 2016-02-29 | 2017-09-07 | 日本放送協会 | Storage device |
Also Published As
Publication number | Publication date |
---|---|
JP3671140B2 (en) | 2005-07-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100798286B1 (en) | Circuit device | |
US7196950B2 (en) | Non-volatile semiconductor storage device performing ROM read operation upon power-on | |
JP3752107B2 (en) | Power-on reset circuit for integrated circuits | |
JP2001210076A (en) | Semiconductor integrated circuit, and internal power source voltage generating method for semiconductor integrated circuit | |
JPH10199278A (en) | Repair fuse circuit for flash memory device | |
KR20000000932A (en) | Start-up circuit for reference voltage generator | |
JP2854533B2 (en) | Back bias voltage generator | |
JP2001118996A (en) | Fuse option circuit of integrated circuit, and method therefor | |
JP2006147124A (en) | Semiconductor memory device | |
KR20050120369A (en) | Power-up reset circuit of semiconductor memory device | |
JP2001344974A (en) | Semiconductor integrated circuit | |
US7852697B2 (en) | Integrated circuit feature definition using one-time-programmable (OTP) memory | |
US6876246B2 (en) | High voltage controller for semiconductor device | |
JP2001142783A (en) | Electric and electronic circuit device | |
JP2002134695A (en) | Semiconductor device | |
JP4032008B2 (en) | Delay circuit | |
US5629635A (en) | Address programming via LED pin | |
US5982188A (en) | Test mode control circuit of an integrated circuit device | |
JP3530402B2 (en) | Semiconductor integrated circuit device | |
JP2001228936A (en) | Microcomputer provided with internal reset signal generation circuit | |
JP3084715B2 (en) | Semiconductor memory | |
KR100640785B1 (en) | Semiconductor memory device | |
KR100465636B1 (en) | DRAM refresh control circuit | |
KR20050106580A (en) | Electrical-fuse circuit using different external power supply voltage from external power supply voltage | |
JP3226881B2 (en) | Bus fight prevention device and bass fight prevention method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041008 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050121 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050215 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050408 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050418 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |