JP2001135898A - Printed circuit board - Google Patents
Printed circuit boardInfo
- Publication number
- JP2001135898A JP2001135898A JP31296399A JP31296399A JP2001135898A JP 2001135898 A JP2001135898 A JP 2001135898A JP 31296399 A JP31296399 A JP 31296399A JP 31296399 A JP31296399 A JP 31296399A JP 2001135898 A JP2001135898 A JP 2001135898A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- printed wiring
- wiring board
- ground pattern
- lands
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、プリント配線板に
関し、特に、少なくとも第１の層及び第２の層を備え、
多数の端子が平面状に配置された多端子素子が実装され
るプリント配線板に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed wiring board, and more particularly to a printed wiring board comprising at least a first layer and a second layer.
The present invention relates to a printed wiring board on which a multi-terminal element having a large number of terminals arranged in a plane is mounted.
【０００２】上記多端子素子は、例えばグリッドアレイ
パッケージのＩＣである。The multi-terminal device is, for example, a grid array package IC.
【０００３】[0003]
【従来の技術】従来、電子機器の高機能化が進むなか、
半導体素子も高集積化が進み、ＬＳＩのパッケージにお
いて外部端子の数が増加しており、５００個以上の接続
端子が形成されたボールグリッドアレイパッケージ（Ｂ
ＧＡ）や狭ピッチで接続端子がアレイ状に配列されるチ
ップスケールパッケージ（ＣＳＰ）などが実用化されて
いる。このようなグリッドアレイタイプのパッケージで
は、一般的にパッケージ基板の下面にハンダバンプ等の
端子が形成され、これらの端子がプリント配線板上のラ
ンドに実装接続されることにより電気的な接続が実現さ
れる。2. Description of the Related Art Conventionally, as electronic devices have become more sophisticated,
As the integration of semiconductor elements has been advanced, the number of external terminals in an LSI package has increased, and a ball grid array package (B) having 500 or more connection terminals has been formed.
GA) or a chip scale package (CSP) in which connection terminals are arranged in an array at a narrow pitch. In such a grid array type package, generally, terminals such as solder bumps are formed on the lower surface of the package substrate, and these terminals are mounted and connected to lands on a printed wiring board to realize electrical connection. You.
【０００４】ところで、グリッドアレイタイプのパッケ
ージに設けられた多数の端子にそれぞれ接続されるプリ
ント配線板上の多数のランドのうち、内側にあるランド
からパターンを外側に引き出すことが難しいため、多層
構造であるプリント配線板に複数の信号層を設定した
り、また、電源層及びグラウンド層に信号線を割り込ま
せることが行われている。Meanwhile, it is difficult to pull out a pattern from an inner land out of a large number of lands on a printed wiring board respectively connected to a large number of terminals provided on a grid array type package. A plurality of signal layers are set on a printed wiring board, and signal lines are interrupted in a power supply layer and a ground layer.
【０００５】すなわち、クワッドフラットパッケージ
（ＱＦＰ）やテープキャリアパッケージ（ＴＣＰ）であ
れば端子がパッケージ外側に１列に配列されているだけ
であるので、プリント配線板において信号線を端子から
そのまま引き出せる。したがって、プリント配線板にお
いて信号層は１層でよく、残りの層を電源パターンやグ
ラウンドパターンに使用することができる。しかし、グ
リッドアレイ型のパッケージを実装されたプリント配線
板では、内側にあるランドから信号線を外側に引き出す
ために信号層が複数必要となり、層数の多いプリント配
線板が使用される。あるいは、プリント配線板の層数を
少なく抑えるために、電源層及びグラウンド層に信号線
を割り込ませることが行われる。That is, in the case of a quad flat package (QFP) or a tape carrier package (TCP), only terminals are arranged outside the package in a single row, so that signal lines can be directly drawn from the terminals on the printed wiring board. Therefore, in the printed wiring board, only one signal layer may be used, and the remaining layers can be used for a power supply pattern and a ground pattern. However, in a printed wiring board on which a grid array type package is mounted, a plurality of signal layers are required to draw signal lines outward from lands on the inside, and a printed wiring board having a large number of layers is used. Alternatively, in order to reduce the number of layers of the printed wiring board, signal lines are cut into the power supply layer and the ground layer.
【０００６】ところで一方、電子機器のデジタル回路に
おいては、クロック周波数が高速化の一途を辿ってい
る。On the other hand, in digital circuits of electronic equipment, the clock frequency keeps increasing.
【０００７】[0007]
【発明が解決しようとする課題】まず、グリッドアレイ
型のパッケージをプリント配線板へ実装する場合におけ
る問題点を以下に説明する。First, problems in mounting a grid array type package on a printed wiring board will be described below.
【０００８】図４は、ボールグリッドアレイパッケージ
を実装した従来の一般的な２層プリント配線板の構造を
示す図であり、（ａ）は第１の層の平面図、（ｂ）は第
２の層の平面図を示す。（ｂ）は、相互の位置関係を明
確にするため透視図となっており、（ａ）におけるラン
ドとの位置関係を明確にするため、（ｂ）には点線でそ
のランド位置を示す。FIGS. 4A and 4B are diagrams showing the structure of a conventional general two-layer printed wiring board on which a ball grid array package is mounted. FIG. 4A is a plan view of a first layer, and FIG. FIG. (B) is a perspective view to clarify the mutual positional relationship, and (b) shows the land position by a dotted line to clarify the positional relationship with the land in (a).
【０００９】図４（ａ）において、ランド（例えば５
１）には信号線（例えば５２、６２）、電源パターン
（例えば５４）、及びグラウンドパターン（例えば５
６）が接続される。多数のランドのうち内側のランドか
らはパターンを外に引き出しにくいため、内側のランド
はスルーホール（例えば５３、５５、５７）を介して図
４（ｂ）に示す第２の層の信号パターンに接続される。In FIG. 4A, a land (for example, 5
1) includes signal lines (for example, 52 and 62), a power supply pattern (for example, 54), and a ground pattern (for example, 5
6) is connected. Since it is difficult to pull out the pattern from the inner lands out of a large number of lands, the inner lands are connected to the signal patterns of the second layer shown in FIG. 4B through through holes (53, 55, 57, for example). Connected.
【００１０】図４（ｂ）において、図４（ａ）に示され
る信号パターンの一部はスルーホールを介して第２の層
の信号パターンに接続される。例えば、信号線６２がス
ルーホール５３を介して第２の層の信号線５８に接続さ
れる。同様に、電源パターン５４はスルーホール５５を
介して第２の層の電源パターン５９と、グラウンドパタ
ーン５６はスルーホール５７を介して第２の層のグラウ
ンドパターン６０と接続される。６１は電源パターン６
３とグラウンドパターン６４との間に実装されるバイパ
スコンデンサのランドである。In FIG. 4B, a part of the signal pattern shown in FIG. 4A is connected to the signal pattern of the second layer via a through hole. For example, the signal line 62 is connected to the signal line 58 of the second layer via the through hole 53. Similarly, the power supply pattern 54 is connected to a power supply pattern 59 of the second layer via a through hole 55, and the ground pattern 56 is connected to a ground pattern 60 of the second layer via a through hole 57. 61 is a power supply pattern 6
3 is a land of a bypass capacitor mounted between 3 and the ground pattern 64.
【００１１】この図４（ｂ）から分かるように、グリッ
ドアレイパッケージを２層のプリント配線板に実装する
と、信号線などによりグラウンドパターンが自由に配線
できず、グラウンドパターンが理想的なプレーン形状か
ら外れ、欠損部分の多いグラウンドパターン構造とな
る。As can be seen from FIG. 4B, when the grid array package is mounted on a two-layer printed wiring board, the ground pattern cannot be freely wired due to signal lines or the like, and the ground pattern is shifted from an ideal plane shape. A ground pattern structure having many deviated and defective portions is obtained.
【００１２】こうしたことを回避するために、信号層を
増やして専用の電源層とグラウンド層とを持つ多層プリ
ント配線板が多く使用されるが、この場合には、コスト
が大幅に高くなり、またプリント配線板が重くなるとい
う問題があった。In order to avoid this, a multi-layer printed wiring board having a dedicated power supply layer and a ground layer by increasing the number of signal layers is often used, but in this case, the cost is significantly increased, and There is a problem that the printed wiring board becomes heavy.
【００１３】次に、高速クロック周波数が用いられるデ
ジタル回路を搭載したプリント配線板における問題点を
以下に説明する。Next, problems in a printed wiring board equipped with a digital circuit using a high-speed clock frequency will be described below.
【００１４】一般的に差動モードの放射を考えた時、最
大放射の方向での電界強度は下記式で表わされる（「実
践ノイズ逓減技法」第３２４頁、ジャテック出版）。In general, when considering the radiation in the differential mode, the electric field strength in the direction of the maximum radiation is represented by the following equation ("Practical Noise Reduction Technique", page 324, Jatec Publishing).
【００１５】 Ｅ＝２６３×１０-16（ｆ2・Ａ・Ｉ）（１／ｒ） ここで、Ｅは電界強度［Ｖ／ｍ］、ｆは周波数［Ｈ
ｚ］、Ａはループ面積［ｍ2］、Ｉは電流［Ａ］、ｒは
受信アンテナまでの距離［ｍ］である。E = 263 × 10 −16 (f 2 · A · I) (1 / r) where E is the electric field strength [V / m], and f is the frequency [H
z], A is the loop area [m 2 ], I is the current [A], and r is the distance [m] to the receiving antenna.
【００１６】上記式より分かるように、放射ノイズが問
題となるような高周波電流Ｉのループ面積Ａはできるだ
け小さくすることが望ましい。つまり、放射ノイズを防
止するには、デジタル信号線はできるだけ短くして、か
つ帰路電流が流れるグラウンドまたは電源パターンはで
きるだけ信号線の近傍にそって配置されことが望まし
い。また、デジタル回路の中でも周波数が高い信号が流
れるクロック信号線については特に注意する必要があ
る。同様に、電源とグラウンド間に流れる高周波電流の
ループ面積Ａも小さくすることが望ましい。As can be seen from the above equation, it is desirable that the loop area A of the high-frequency current I at which radiation noise poses a problem is made as small as possible. That is, in order to prevent radiation noise, it is desirable that the length of the digital signal line be as short as possible and that the ground or power supply pattern through which the return current flows be arranged as close to the signal line as possible. Further, it is necessary to pay particular attention to a clock signal line through which a high-frequency signal flows in a digital circuit. Similarly, it is desirable to reduce the loop area A of the high-frequency current flowing between the power supply and the ground.
【００１７】また、欠損部分の大きいグラウンドパター
ンは、信号波形の乱れを招く反射の増大やグラウンドバ
ンスを招き、機器の誤動作が生じやすくなる。Further, a ground pattern having a large defective portion causes an increase in reflection and a ground bounce which cause disturbance of a signal waveform, and a malfunction of the device is easily caused.
【００１８】以上の内容を、図５を参照して以下に詳細
に説明する。The above contents will be described below in detail with reference to FIG.
【００１９】図５は、プリント配線板上の信号線、電源
線、グラウンド線等のパターンの配置とループ面積との
関係を模式的に示すプリント配線板の断面図である。FIG. 5 is a cross-sectional view of the printed wiring board schematically showing the relationship between the arrangement of patterns such as signal lines, power supply lines, and ground lines on the printed wiring board and the loop area.
【００２０】図中、１０１はＩＣの出力バッファを、１
０２は信号を入力するＩＣを示す。１０３は信号線、１
０５は電源線、１０６はグラウンド線を示す。また、１
０４はバイパスコンデンサである。In the figure, reference numeral 101 denotes an output buffer of the IC,
02 denotes an IC for inputting a signal. 103 is a signal line, 1
05 is a power supply line, and 106 is a ground line. Also, 1
04 is a bypass capacitor.
【００２１】上記式のループ面積Ａは、図５において信
号線１０３とグラウンド線１０６とで囲まれたループ
Ａ、バイパスコンデンサ１０４が実装される位置までの
電源線１０５とグラウンド線１０６とで囲まれたループ
Ｂ及びＣ、またバイパスコンデンサ１０４が効果的に働
かない時に生じるループＤ及びＥに相当する。The loop area A in the above equation is a loop A surrounded by the signal line 103 and the ground line 106 in FIG. 5, and a power supply line 105 and a ground line 106 up to the position where the bypass capacitor 104 is mounted. Loops B and C, and loops D and E which occur when the bypass capacitor 104 does not work effectively.
【００２２】図８は、グラウンドパターンの欠損に伴う
ループ面積変化を示す、図５に相当するプリント配線板
の断面図である。FIG. 8 is a cross-sectional view of the printed wiring board corresponding to FIG. 5, showing a change in the loop area due to the loss of the ground pattern.
【００２３】図４（ｂ）においてグラウンドパターン６
０、６４にパッケージ実装ランドの近傍で欠損部分があ
るが、これは、例えば信号の出力ピンを基準に考えれ
ば、信号線の近くにグラウンドパターンが配置されてい
ない状態であり、図８に示すループＧのようにループ面
積の増大を招き、不要輻射ノイズ（放射ノイズ）が増大
する。なお、図中の線の太さはプリント配線板上でパタ
ーンが太いか、欠損部分が少なくインダクタンスが小さ
いことを意味している。In FIG. 4B, the ground pattern 6
Although there are missing portions near the package mounting lands at 0 and 64, this is a state where a ground pattern is not arranged near a signal line, for example, with reference to a signal output pin, as shown in FIG. As in the case of the loop G, the loop area increases, and unnecessary radiation noise (radiation noise) increases. The thickness of the line in the figure means that the pattern is thick on the printed wiring board or that there are few missing parts and the inductance is small.
【００２４】また、信号線からグラウンドパターンが離
れていると、特性インピーダンスが大きく、またグラウ
ンドパターンが接近している部分と不整合を起こし易い
ため、大きな反射が生じてしまう。Further, if the ground pattern is far from the signal line, the characteristic impedance is large, and it is easy to cause a mismatch with a portion where the ground pattern is close, so that large reflection occurs.
【００２５】さらに、ＩＣの近傍においてグラウンドパ
ターンの欠損部分が大きいと、インダクタンスが大きく
なり、大きなグラウンドバンスが発生してしまう。Further, if the ground pattern has a large missing portion in the vicinity of the IC, the inductance increases and a large ground bounce occurs.
【００２６】本発明はこのような問題点に鑑みてなされ
たものであって、グリッドアレイタイプのパッケージが
実装され、低コスト、軽量であり、不要輻射ノイズが少
なく、反射やグラウンドバンスに起因する電子機器の誤
動作の発生を抑えたプリント配線板を提供することを目
的とする。The present invention has been made in view of such problems, and has a grid array type package mounted thereon, is low in cost and light in weight, has little unnecessary radiation noise, and is caused by reflection and ground bounce. It is an object of the present invention to provide a printed wiring board in which malfunction of an electronic device is suppressed.
【００２７】[0027]
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明によれば、少なくとも第１の層
及び第２の層を備え、多数の端子が平面状に配置された
多端子素子が実装されるプリント配線板において、前記
第１の層に設けられ、前記多端子素子の各端子がそれぞ
れ接続される複数のランドと、前記複数のランドのうち
最外列のランドより外側に位置する前記第１の層上のエ
リアに設けられた第１の信号線と、前記複数のランドの
最外列より内側に位置するランドと接続され、前記第１
の層及び前記第２の層を貫通する第１の貫通接続手段
と、前記第１の信号線と接続され、前記第１の層及び前
記第２の層を貫通する第２の貫通接続手段と、前記第２
の層に設けられ、一端を前記第１の貫通接続手段に、他
端を前記第２の貫通接続手段に接続される第２の信号線
と、前記第２の層に設けられ、前記第２の信号線を囲う
形状である第１のグラウンドパターンとを有することを
特徴とする。According to the first aspect of the present invention, at least a first layer and a second layer are provided, and a large number of terminals are arranged in a plane. In a printed wiring board on which a multi-terminal element is mounted, a plurality of lands provided on the first layer and to which respective terminals of the multi-terminal element are respectively connected, and a land in an outermost row among the lands. A first signal line provided in an area on the first layer located outside and a land located inside the outermost row of the plurality of lands;
A first through connection means penetrating through the first layer and the second layer; a second through connection means connected to the first signal line and penetrating through the first and second layers; , The second
A second signal line having one end connected to the first through connection means and the other end connected to the second through connection means, and the second signal line provided at the second layer. And a first ground pattern having a shape surrounding the signal line.
【００２８】また、請求項２記載の発明によれば、前記
第１のグラウンドパターンは、前記複数のランドのうち
最内列のランドより内側に位置する前記第１の層上のエ
リアに対応する前記第２の層上のエリアと、前記複数の
ランドのうち最外列のランドより外側に位置する前記第
１の層上のエリアに対応する前記第２の層上のエリアと
を覆うことを特徴とする。According to the second aspect of the present invention, the first ground pattern corresponds to an area on the first layer located inside a land in an innermost row of the plurality of lands. Covering an area on the second layer and an area on the second layer corresponding to an area on the first layer located outside an outermost land among the lands; Features.
【００２９】また、請求項３記載の発明によれば、前記
複数のランドのうち最外列のランドより外側に位置する
前記第１の層上のエリアに、前記第１の信号線に沿って
設けられた第２のグラウンドパターンと、前記第２のグ
ラウンドパターンを前記第１のグラウンドパターンに接
続する第３の貫通接続手段とを更に有することを特徴と
する。According to the third aspect of the present invention, an area on the first layer located outside the outermost land among the plurality of lands is provided along the first signal line. It is characterized by further comprising a second ground pattern provided, and third through connection means for connecting the second ground pattern to the first ground pattern.
【００３０】また、請求項４記載の発明によれば、前記
複数のランドのうち最外列のランドより外側に位置する
前記第１の層上のエリアに、前記第１の信号線に沿って
設けられた第２のグラウンドパターンと、前記複数のラ
ンドのうち最内列のランドより内側に位置する前記第１
の層上のエリアを覆う第３のグラウンドパターンと、前
記第１の層に設けられ、前記第３のグラウンドパターン
と前記第２のグラウンドパターンとを接続する接続手段
とを更に有することを特徴とする。According to the fourth aspect of the present invention, an area on the first layer located outside the outermost land among the plurality of lands along the first signal line. A second ground pattern provided, and the first ground pattern located inside an innermost land of the plurality of lands.
A third ground pattern that covers an area on the first layer, and connection means provided on the first layer and connecting the third ground pattern and the second ground pattern. I do.
【００３１】また、請求項６記載の発明によれば、前記
第２の層に設けられ、基幹となる電源パターンから分岐
した第１の電源パターンと、前記複数のランドのうち最
内列のランドより内側に位置する前記第１の層上のエリ
アに設けられた第２の電源パターンと、前記第１の電源
パターンと前記第２の電源パターンとを接続する第４の
貫通接続手段とを更に有することを特徴とする。According to the invention described in claim 6, the first power supply pattern provided on the second layer and branched from the main power supply pattern, and the land in the innermost row of the plurality of lands. A second power supply pattern provided in an area on the first layer located further inside, and a fourth through connection means for connecting the first power supply pattern and the second power supply pattern. It is characterized by having.
【００３２】また、請求項７記載の発明によれば、前記
第１の電源パターンとグラウンドパターンとの間に設け
られたバイパスコンデンサを、更に有することを特徴と
する。According to the seventh aspect of the present invention, there is further provided a bypass capacitor provided between the first power supply pattern and the ground pattern.
【００３３】[0033]
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３４】（第１の実施の形態）図１は、本発明の第
１の実施形態に係る２層プリント配線板の一部の構成を
示す図であり、（ａ）は第１の層の平面図、（ｂ）は第
２の層の平面図を示す。（ｂ）は、相互の位置関係を明
確にするため透視図となっており、（ａ）におけるラン
ドとの位置関係を明確にするため、（ｂ）には点線でそ
のランド位置を示す。(First Embodiment) FIG. 1 is a view showing a part of the structure of a two-layer printed wiring board according to a first embodiment of the present invention, and FIG. FIG. 3B is a plan view, and FIG. 3B is a plan view of the second layer. (B) is a perspective view to clarify the mutual positional relationship, and (b) shows the land position by a dotted line to clarify the positional relationship with the land in (a).
【００３５】図１（ａ）において、ボールグリッドアレ
イパッケージが実装されるランド（例えば１）には信号
線（例えば２）、電源パターン（例えば４）、及びグラ
ウンドパターン（例えば６）が接続される。In FIG. 1A, a signal line (for example, 2), a power supply pattern (for example, 4), and a ground pattern (for example, 6) are connected to a land (for example, 1) on which a ball grid array package is mounted. .
【００３６】また第１の層にスルーホール（例えば３、
５、７）が設けられ、図１（ｂ）に示す第２の層と連結
している。例えば、スルーホール３、５、７はそれぞ
れ、信号線２１、電源パターン４、グラウンドパターン
６に形成されている。In the first layer, through holes (for example, 3,
5 and 7) are provided, and are connected to the second layer shown in FIG. For example, the through holes 3, 5, and 7 are formed in the signal line 21, the power supply pattern 4, and the ground pattern 6, respectively.
【００３７】図１（ｂ）において、図１（ａ）に示され
る信号パターンの一部はスルーホールを介して第２の層
の信号パターンに接続される。例えば、信号線２１がス
ルーホール３を介して第２の層の信号線８に接続され
る。同様に、電源パターン４はスルーホール５を介して
第２の層の電源パターン９と、グラウンドパターン６は
スルーホール７を介して第２の層のグラウンドパターン
１０と接続される。１１は電源パターン９とグラウンド
パターン１０との間に実装されるバイパスコンデンサの
ランドである。In FIG. 1B, a part of the signal pattern shown in FIG. 1A is connected to the signal pattern of the second layer via a through hole. For example, the signal line 21 is connected to the signal line 8 of the second layer via the through hole 3. Similarly, the power supply pattern 4 is connected to the power supply pattern 9 of the second layer via the through hole 5, and the ground pattern 6 is connected to the ground pattern 10 of the second layer via the through hole 7. Reference numeral 11 denotes a land of a bypass capacitor mounted between the power supply pattern 9 and the ground pattern 10.
【００３８】図１（ｂ）において、信号線８は、スルー
ホール３からスルーホール２２まで延び、スルーホール
２２は第１の層の信号線パターンに接続される構造にな
っている。スルーホール２２は第１の層において、グリ
ッドアレイパッケージが実装される最外列のランドより
もすこし外側に設けられる。In FIG. 1B, the signal line 8 extends from the through hole 3 to the through hole 22, and the through hole 22 has a structure connected to the signal line pattern of the first layer. The through-hole 22 is provided in the first layer slightly outside the outermost row of lands on which the grid array package is mounted.
【００３９】このため、第２の層において、信号線８及
びスルーホール３、２２を囲むようにグラウンドパター
ン１０を形成することができ、したがって、グラウンド
パターン１０は欠損部分の少ない、ほぼプレーン状の理
想的なパターンとなる。Therefore, in the second layer, the ground pattern 10 can be formed so as to surround the signal line 8 and the through holes 3 and 22. Therefore, the ground pattern 10 has a substantially planar shape with few defective portions. It becomes an ideal pattern.
【００４０】図１（ｂ）に示すように、グリッドアレイ
パッケージが実装される最内列のランドに接続される信
号線は全て、信号線８と同様な構成となっている。な
お、本発明はこの構造に限定されるものではなく、例え
ば、信号線を複数本まとめて、その周囲をグランドパタ
ーンで囲うようにしてもよい。As shown in FIG. 1B, all signal lines connected to the innermost lands on which the grid array package is mounted have the same configuration as the signal lines 8. The present invention is not limited to this structure. For example, a plurality of signal lines may be grouped and the periphery thereof may be surrounded by a ground pattern.
【００４１】図６は、第１の実施形態に係る、プリント
配線板上の信号線、電源線、グラウンド線等のパターン
の配置とループ面積との関係を模式的に示すプリント配
線板の断面図である。FIG. 6 is a cross-sectional view of the printed wiring board according to the first embodiment, schematically showing the relationship between the arrangement of patterns such as signal lines, power supply lines, and ground lines on the printed wiring board and the loop area. It is.
【００４２】図１（ｂ）に示すようにグラウンドパター
ン１０が各信号ピンの近傍に配置され、欠損部分の少な
い構造になっているため、図８に示すループＧのような
ループ面積の増大を招かない。また、ＩＣの近傍のグラ
ウンドパターン１０９の欠損部分が小さいため、インダ
クタンスが小さくなり、グラウンドバンスの影響も小さ
くなる。As shown in FIG. 1B, the ground pattern 10 is arranged in the vicinity of each signal pin and has a structure with few defective portions. Do not invite. Further, since the missing portion of the ground pattern 109 near the IC is small, the inductance is reduced, and the influence of the ground bounce is reduced.
【００４３】さらに、基幹となる電源パターン１０７か
ら分岐した電源パターン１０８（図１（ｂ）の電源パタ
ーン９）が適度なインダクタンスの値を持つが、バイパ
スコンデンサ１０４（図１（ｂ）のバイパスコンデンサ
用のランド１１に接続されるコンデンサ）で効果的に高
周波電流がデカップリングされ、これによって、不要輻
射ノイズを低減することができる。Further, the power supply pattern 108 (the power supply pattern 9 in FIG. 1B) branched from the main power supply pattern 107 has an appropriate inductance value, but the bypass capacitor 104 (the bypass capacitor in FIG. 1B). The high-frequency current is effectively decoupled by the capacitor connected to the lands 11 for use, whereby unnecessary radiation noise can be reduced.
【００４４】以上の効果を２層のプリント配線板で実現
できるので、第１の実施形態におけるプリント配線板は
低コスト及び軽量でもある。Since the above effects can be realized with a two-layer printed wiring board, the printed wiring board in the first embodiment is low in cost and lightweight.
【００４５】（第２の実施の形態）図２は、第２の実施
形態に係る２層プリント配線板の構成を示す図であり、
（ａ）は第１の層の平面図、（ｂ）は第２の層の平面図
を示す。なお、第２の実施形態の構成は、基本的に第１
の実施形態と同じであるので、同一部分には同一の参照
符号を付して、その説明を省略する。(Second Embodiment) FIG. 2 is a diagram showing a configuration of a two-layer printed wiring board according to a second embodiment.
(A) is a plan view of the first layer, and (b) is a plan view of the second layer. Note that the configuration of the second embodiment is basically similar to that of the first embodiment.
Therefore, the same reference numerals are given to the same parts, and the description thereof will be omitted.
【００４６】第２の実施形態では、図２（ａ）に示す第
１の層において、グリッドアレイパッケージが実装され
る最外列のランドよりも外側に、信号線と並行に、空き
スペースを埋めるように、多数のグラウンドパターン
（例えば１４）を配置する。これらのグラウンドパター
ンは、第２の層のグラウンドパターン１０とスルーホー
ル（例えば１５）を介して電気的に接続される。In the second embodiment, in the first layer shown in FIG. 2A, an empty space is filled in parallel with the signal lines outside the outermost lands where the grid array package is mounted. Thus, a large number of ground patterns (for example, 14) are arranged. These ground patterns are electrically connected to the ground pattern 10 of the second layer via through holes (for example, 15).
【００４７】図７は、第２の実施形態に係る、プリント
配線板上の信号線、電源線、グラウンド線等のパターン
の配置とループ面積との関係を模式的に示すプリント配
線板の断面図である。FIG. 7 is a cross-sectional view of a printed wiring board according to the second embodiment, schematically showing the relationship between the arrangement of patterns such as signal lines, power supply lines, and ground lines on the printed wiring board and the loop area. It is.
【００４８】第１の実施形態と同様に、グラウンドパタ
ーン１０が各信号ピンの近傍に配置され、欠損部分の少
ない構造になっているため、図８に示すループＧのよう
なループ面積の増大を招かない。また、ＩＣの近傍のグ
ラウンドパターン１０９の欠損部分が小さいため、イン
ダクタンスが小さくなり、グラウンドバンスの影響も小
さくなる。また、基幹となる電源パターン１０７から分
岐した電源パターン１０８が適度なインダクタンスの値
を持つため、バイパスコンデンサ１０４で効果的に高周
波電流がデカップリングされ、これによって、不要輻射
ノイズを低減することができる。As in the first embodiment, since the ground pattern 10 is arranged near each signal pin and has a structure with few missing parts, an increase in the loop area such as the loop G shown in FIG. Do not invite. Further, since the missing portion of the ground pattern 109 near the IC is small, the inductance is reduced, and the influence of the ground bounce is reduced. Further, since the power supply pattern 108 branched from the main power supply pattern 107 has an appropriate inductance value, a high-frequency current is effectively decoupled by the bypass capacitor 104, whereby unnecessary radiation noise can be reduced. .
【００４９】第２の実施形態ではさらに、第１の層の信
号パターンの近傍に配置されたグラウンドパターン（例
えば１４）と第２の層のグラウンドパターン１０とがス
ルーホール（例えば１５）を介して接続しているので、
ループ面積Ｆが小さくなり、不要輻射ノイズが低減され
る。Further, in the second embodiment, the ground pattern (for example, 14) arranged near the signal pattern of the first layer and the ground pattern 10 of the second layer are connected via through holes (for example, 15). Because it is connected,
The loop area F is reduced, and unnecessary radiation noise is reduced.
【００５０】（第３の実施の形態）図３は、第３の実施
形態に係る２層プリント配線板の構成を示す図であり、
（ａ）は第１の層の平面図、（ｂ）は第２の層の平面図
を示す。なお、第３の実施形態の構成は、基本的に第２
の実施形態と同じであるので、同一部分には同一の参照
符号を付して、その説明を省略する。(Third Embodiment) FIG. 3 is a view showing a configuration of a two-layer printed wiring board according to a third embodiment.
(A) is a plan view of the first layer, and (b) is a plan view of the second layer. The configuration of the third embodiment is basically similar to that of the second embodiment.
Therefore, the same reference numerals are given to the same parts, and the description thereof will be omitted.
【００５１】第３の実施形態では、図３（ａ）に示す第
１の層においてグラウンドパターン（例えば１７）が新
たに設けられる。グラウンドパターン（例えば１７）
は、信号線と並行に配置されたグラウンドパターン（例
えば１４）の一部を、グリッドアレイパッケージ接続用
のランドの最内列よりも内側に配置されたグラウンドパ
ターン６に接続する。In the third embodiment, a ground pattern (for example, 17) is newly provided in the first layer shown in FIG. Ground pattern (for example, 17)
Connects a part of the ground pattern (for example, 14) arranged in parallel with the signal line to the ground pattern 6 arranged inside the innermost row of grid array package connection lands.
【００５２】このような構造にすることにより、グラウ
ンドの機能がより強化される。With such a structure, the function of the ground is further enhanced.
【００５３】（第４の実施の形態）図９は、第４の実施
例に係る電子機器を示す断面図である。(Fourth Embodiment) FIG. 9 is a sectional view showing an electronic apparatus according to a fourth embodiment.
【００５４】図中、２００は２層プリント配線板であ
り、２層プリント配線板２００は第１の実施形態で示し
た２層プリント配線板と同じ構成のものであり、ボール
グリッドアレイパッケージタイプのＩＣ２０１が実装さ
れている。さらに、２層プリント配線板２００には、図
６に示すＩＣ１０２に相当するＩＣ２０２が実装され
る。２層プリント配線板２００の下面には、チップコン
デンサ２０３及びチップコンデンサ２０４が実装され
る。チップコンデンサ２０３は、図１（ｂ）に示すバイ
パスコンデンサのランド（例えば１１）に半田接合され
るＩＣ２０１用のバイパスコンデンサであり、チップコ
ンデンサ２０４はＩＣ２０２用のバイパスコンデンサで
ある。なお、２層プリント配線板２００にはこの他にも
多くの部品が実装されるが、図示を省略する。In the figure, reference numeral 200 denotes a two-layer printed wiring board. The two-layer printed wiring board 200 has the same configuration as the two-layer printed wiring board shown in the first embodiment, and is a ball grid array package type. An IC 201 is mounted. Further, an IC 202 corresponding to the IC 102 shown in FIG. 6 is mounted on the two-layer printed wiring board 200. On the lower surface of the two-layer printed wiring board 200, a chip capacitor 203 and a chip capacitor 204 are mounted. The chip capacitor 203 is a bypass capacitor for the IC 201 soldered to the land (for example, 11) of the bypass capacitor shown in FIG. 1B, and the chip capacitor 204 is a bypass capacitor for the IC 202. Although many other components are mounted on the two-layer printed wiring board 200, they are not shown.
【００５５】２０７は電子機器の金属筐体であり、金属
筐体２０７は電子機器のフレームの一部を構成するもの
で、この筐体にはプリント配線板を取り付けるための支
持具２０５が取り付けられている。２層プリント配線板
２００は、この支持具２０５にネジ２０６によって固定
される。Reference numeral 207 denotes a metal housing of the electronic device. The metal housing 207 forms a part of a frame of the electronic device, and a support 205 for mounting a printed wiring board is mounted on the housing. ing. The two-layer printed wiring board 200 is fixed to the support 205 by screws 206.
【００５６】電子機器に対して各国で、ある一定レベル
以上に不要輻射ノイズが発生しないように定められてい
るが、図９に示す電子機器は電磁波シールドに多少の欠
陥があっても低ノイズ化を実現できる。Although it is specified in each country that electronic equipment does not generate unnecessary radiation noise at a certain level or higher, the electronic equipment shown in FIG. 9 can reduce noise even if there is some defect in the electromagnetic wave shield. Can be realized.
【００５７】すなわち、電子機器からの不要輻射ノイズ
はプリント配線板から直接放射されたり、プリント配線
板で発生したノイズがケーブルに伝わりケーブルから放
射される。その対策として、例えばノイズ源を金属筐体
で囲い、不要輻射ノイズを電子機器の外部にもれないよ
うにする対策などがとられている。しかしながら昇温対
策など種々の理由から金属筐体には開口部が存在し、そ
こから不要輻射ノイズが漏れてしまい、ノイズ対策に苦
慮しているのが現実である。That is, unnecessary radiation noise from the electronic device is directly radiated from the printed wiring board, or noise generated in the printed wiring board is transmitted to the cable and radiated from the cable. As a countermeasure, for example, a noise source is surrounded by a metal casing so that unnecessary radiation noise is not leaked to the outside of the electronic device. However, there are openings in the metal housing for various reasons, such as measures against temperature rise, from which unnecessary radiation noise leaks, and it is actually difficult to take measures against noise.
【００５８】これに対し、本発明の２層プリント配線板
２００を電子機器に組み込んで使用すれば、２層プリン
ト配線板２００から直接発生する不要輻射ノイズを小さ
くできるだけではなく、２層プリント配線板２００の電
源・グラウンドも安定となり、ケーブルに伝わるノイズ
も小さくなり、ケーブルから放射されるノイズも小さく
なる。その結果、電子機器から発生する不要輻射ノイズ
を非常に小さく抑えることを実現できる。On the other hand, when the two-layer printed wiring board 200 of the present invention is incorporated into an electronic device and used, not only the unnecessary radiation noise directly generated from the two-layer printed wiring board 200 can be reduced, but also the two-layer printed wiring board can be reduced. The power supply / ground of the 200 is also stable, the noise transmitted to the cable is reduced, and the noise radiated from the cable is also reduced. As a result, it is possible to realize that unnecessary radiation noise generated from the electronic device is suppressed to a very low level.
【００５９】なお、第４の実施形態では２層プリント配
線板を使用しているが、層数に限定されるものではな
い。また筐体２０７は材質を金属としているが、これに
限定せずプラスチックや複合材でできていてもよく、ま
た２層プリント配線板２００の取り付け方法などもビス
止めに限定されるものでもない。Although the fourth embodiment uses a two-layer printed wiring board, the number of layers is not limited. The case 207 is made of metal, but is not limited to this, and may be made of plastic or a composite material. The method of attaching the two-layer printed wiring board 200 is not limited to screws.
【００６０】また、上記各実施の形態においては、第１
の層と第２の層とをスルーホールによって接続している
が、スルーホールに限られるものではなく、第１の層と
第２の層とを他の貫通接続手段、例えばバイアホールを
用いて接続するようにしてもよい。In each of the above embodiments, the first
Layer and the second layer are connected by through holes, but the invention is not limited to the through holes. The first layer and the second layer are connected by other through connection means, for example, via holes. You may make it connect.
【００６１】[0061]
【発明の効果】以上詳述したように請求項１記載の発明
によれば、少なくとも第１の層及び第２の層を備え、多
数の端子が平面状に配置された多端子素子が実装される
プリント配線板が提供される。該プリント配線板は、前
記第１の層に設けられ、前記多端子素子の各端子がそれ
ぞれ接続される複数のランドと、前記複数のランドのう
ち最外列のランドより外側に位置する前記第１の層上の
エリアに設けられた第１の信号線と、前記複数のランド
の最外列より内側に位置するランドと接続され、前記第
１の層及び前記第２の層を貫通する第１の貫通接続手段
と、前記第１の信号線と接続され、前記第１の層及び前
記第２の層を貫通する第２の貫通接続手段と、前記第２
の層に設けられ、一端を前記第１の貫通接続手段に、他
端を前記第２の貫通接続手段に接続される第２の信号線
と、前記第２の層に設けられ、前記第２の信号線を囲う
形状である第１のグラウンドパターンとを有する。As described above in detail, according to the first aspect of the present invention, a multi-terminal element having at least a first layer and a second layer and having a large number of terminals arranged in a plane is mounted. A printed wiring board is provided. The printed wiring board is provided on the first layer, a plurality of lands to which respective terminals of the multi-terminal element are respectively connected, and a plurality of lands located outside an outermost row of lands among the plurality of lands. A first signal line provided in an area on one layer is connected to a land located inside the outermost row of the plurality of lands, and a first signal line penetrating the first layer and the second layer. A first through connection unit, a second through connection unit connected to the first signal line, and penetrating the first layer and the second layer;
A second signal line having one end connected to the first through connection means and the other end connected to the second through connection means, and the second signal line provided at the second layer. And a first ground pattern having a shape surrounding the signal line.
【００６２】これにより、プリント配線板は特に層数を
増やさなくても、第２の信号線に対して第１のグラウン
ドパターンを効果的に配置することで、帰路電流のグラ
ウンド経路を確保でき、したがって、電流ループを小さ
くすることができ、不要輻射を低減できる。Thus, the printed wiring board can secure the return current ground path by effectively disposing the first ground pattern with respect to the second signal line without increasing the number of layers. Therefore, the current loop can be reduced, and unnecessary radiation can be reduced.
【００６３】また、多端子素子近傍でグラウンドの欠損
部分を小さくすることができ、グラウンドバンスや反射
の影響を小さくすることができる。In addition, the defective portion of the ground can be reduced in the vicinity of the multi-terminal element, and the influence of ground bounce and reflection can be reduced.
【００６４】さらに、請求項６記載の発明によれば、前
記第２の層に設けられ、基幹となる電源パターンから分
岐した第１の電源パターンと、前記複数のランドのうち
最内列のランドより内側に位置する前記第１の層上のエ
リアに設けられた第２の電源パターンと、前記第１の電
源パターンと前記第２の電源パターンとを接続する第４
の貫通接続手段とを更に有する。そして、請求項７記載
の発明によれば、前記第１の電源パターンとグラウンド
パターンとの間にバイパスコンデンサを設ける。According to a sixth aspect of the present invention, a first power supply pattern provided on the second layer and branched from a main power supply pattern, and a land in an innermost row among the plurality of lands. A second power supply pattern provided in an area on the first layer located on the inner side, and a fourth power supply pattern connecting the first power supply pattern and the second power supply pattern.
And a through connection means. According to the present invention, a bypass capacitor is provided between the first power supply pattern and the ground pattern.
【００６５】これにより、第１の電源パターンに流れる
電流ループを小さくすることができ、不要輻射を低減で
きる。As a result, the current loop flowing through the first power supply pattern can be reduced, and unnecessary radiation can be reduced.
【００６６】さらには、本発明のプリント配線板を電子
機器に組み込むことにより、ＥＭＩ（電磁妨害雑音）の
規格を満足した電子機器を容易に提供することができ
る。Further, by incorporating the printed wiring board of the present invention into an electronic device, an electronic device satisfying the EMI (Electromagnetic Interference Noise) standard can be easily provided.
【図１】本発明の第１の実施形態に係る２層プリント配
線板の一部の構成を示す図である。FIG. 1 is a diagram showing a partial configuration of a two-layer printed wiring board according to a first embodiment of the present invention.
【図２】第２の実施形態に係る２層プリント配線板の構
成を示す図である。FIG. 2 is a diagram illustrating a configuration of a two-layer printed wiring board according to a second embodiment.
【図３】第３の実施形態に係る２層プリント配線板の構
成を示す図である。FIG. 3 is a diagram illustrating a configuration of a two-layer printed wiring board according to a third embodiment.
【図４】ボールグリッドアレイパッケージを実装した従
来の一般的な２層プリント配線板の構造を示す図であ
る。FIG. 4 is a view showing a structure of a conventional general two-layer printed wiring board on which a ball grid array package is mounted.
【図５】プリント配線板上の信号線、電源線、グラウン
ド線等のパターンの配置とループ面積との関係を模式的
に示すプリント配線板の断面図である。FIG. 5 is a cross-sectional view of the printed wiring board schematically showing the relationship between the arrangement of patterns such as signal lines, power supply lines, and ground lines on the printed wiring board and the loop area.
【図６】第１の実施形態に係る、プリント配線板上の信
号線、電源線、グラウンド線等のパターンの配置とルー
プ面積との関係を模式的に示すプリント配線板の断面図
である。FIG. 6 is a cross-sectional view of the printed wiring board according to the first embodiment, schematically showing the relationship between the arrangement of patterns such as signal lines, power supply lines, and ground lines on the printed wiring board and the loop area;
【図７】第２の実施形態に係る、プリント配線板上の信
号線、電源線、グラウンド線等のパターンの配置とルー
プ面積との関係を模式的に示すプリント配線板の断面図
である。FIG. 7 is a cross-sectional view of a printed wiring board according to a second embodiment, schematically showing the relationship between the arrangement of patterns such as signal lines, power supply lines, and ground lines on the printed wiring board and the loop area.
【図８】グラウンドパターンの欠損に伴うループ面積変
化を示す、図５に相当するプリント配線板の断面図であ
る。FIG. 8 is a cross-sectional view of a printed wiring board corresponding to FIG. 5, showing a change in a loop area due to a lack of a ground pattern.
【図９】第４の実施例に係る電子機器を示す断面図であ
る。FIG. 9 is a sectional view showing an electronic apparatus according to a fourth embodiment.
１ ランド（複数のランド） ２ 信号線（第１の信号線） ３ スルーホール（第１の貫通接続手段） ４ 電源パターン ５ スルーホール ６ グラウンドパターン ７ スルーホール ８ 信号線（第２の信号線） ９ 電源パターン １０ グラウンドパターン（第１のグラウンドパター
ン） １１ バイパスコンデンサのランド ２１ 信号線 ２２ スルーホール（第２の貫通接続手段）Reference Signs List 1 land (a plurality of lands) 2 signal line (first signal line) 3 through hole (first through connection means) 4 power supply pattern 5 through hole 6 ground pattern 7 through hole 8 signal line (second signal line) Reference Signs List 9 power supply pattern 10 ground pattern (first ground pattern) 11 land of bypass capacitor 21 signal line 22 through hole (second through connection means)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 逢坂 徹 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 5E336 AA04 BB02 BC01 BC15 BC34 CC34 CC58 GG11 GG30 5E338 AA02 BB02 BB13 BB25 BB75 CC01 CC04 CC06 CD11 CD13 CD32 EE13 EE23 5E346 AA15 AA41 BB02 BB03 BB04 BB06 BB16 CC31 FF01 FF22 HH01 HH25 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Tohru Osaka 3-30-2 Shimomaruko, Ota-ku, Tokyo F-term in Canon Inc. (reference) 5E336 AA04 BB02 BC01 BC15 BC34 CC34 CC58 GG11 GG30 5E338 AA02 BB02 BB13 BB25 BB75 CC01 CC04 CC06 CD11 CD13 CD32 EE13 EE23 5E346 AA15 AA41 BB02 BB03 BB04 BB06 BB16 CC31 FF01 FF22 HH01 HH25
Claims (8)
え、多数の端子が平面状に配置された多端子素子が実装
されるプリント配線板において、 前記第１の層に設けられ、前記多端子素子の各端子がそ
れぞれ接続される複数のランドと、 前記複数のランドのうち最外列のランドより外側に位置
する前記第１の層上のエリアに設けられた第１の信号線
と、 前記複数のランドの最外列より内側に位置するランドと
接続され、前記第１の層及び前記第２の層を貫通する第
１の貫通接続手段と、 前記第１の信号線と接続され、前記第１の層及び前記第
２の層を貫通する第２の貫通接続手段と、 前記第２の層に設けられ、一端を前記第１の貫通接続手
段に、他端を前記第２の貫通接続手段に接続される第２
の信号線と、 前記第２の層に設けられ、前記第２の信号線を囲う形状
である第１のグラウンドパターンとを有することを特徴
とするプリント配線板。1. A printed wiring board comprising at least a first layer and a second layer, on which a multi-terminal element in which a large number of terminals are arranged in a plane is mounted, wherein the printed wiring board is provided on the first layer, A plurality of lands to which respective terminals of the multi-terminal element are respectively connected; a first signal line provided in an area on the first layer located outside a land in an outermost row of the plurality of lands; A first penetrating connection means connected to a land located inside an outermost row of the plurality of lands, penetrating the first layer and the second layer, and being connected to the first signal line; A second through connection means penetrating the first layer and the second layer; and a second through connection means provided in the second layer, one end of the second through connection means and the other end of the second through connection means. Second connected to the feed-through means
And a first ground pattern provided on the second layer and surrounding the second signal line.
複数のランドのうち最内列のランドより内側に位置する
前記第１の層上のエリアに対応する前記第２の層上のエ
リアと、前記複数のランドのうち最外列のランドより外
側に位置する前記第１の層上のエリアに対応する前記第
２の層上のエリアとを覆うことを特徴とする請求項１記
載のプリント配線板。2. The method according to claim 1, wherein the first ground pattern includes an area on the second layer corresponding to an area on the first layer located inside a land in an innermost row of the lands. 2. The printed wiring according to claim 1, wherein the plurality of lands cover an area on the second layer corresponding to an area on the first layer located outside an outermost land. 3. Board.
より外側に位置する前記第１の層上のエリアに、前記第
１の信号線に沿って設けられた第２のグラウンドパター
ンと、 前記第２のグラウンドパターンを前記第１のグラウンド
パターンに接続する第３の貫通接続手段とを更に有する
ことを特徴とする請求項１または請求項２記載のプリン
ト配線板。3. A second ground pattern provided along the first signal line in an area on the first layer located outside an outermost land of the plurality of lands, 3. The printed wiring board according to claim 1, further comprising third through connection means for connecting the second ground pattern to the first ground pattern.
より外側に位置する前記第１の層上のエリアに、前記第
１の信号線に沿って設けられた第２のグラウンドパター
ンと、 前記複数のランドのうち最内列のランドより内側に位置
する前記第１の層上のエリアを覆う第３のグラウンドパ
ターンと、 前記第１の層に設けられ、前記第３のグラウンドパター
ンと前記第２のグラウンドパターンとを接続する接続手
段とを更に有することを特徴とする請求項１または請求
項２記載のプリント配線板。4. A second ground pattern provided along the first signal line in an area on the first layer located outside an outermost land of the plurality of lands, A third ground pattern that covers an area on the first layer that is located inside a land in an innermost row of the plurality of lands; and a third ground pattern that is provided on the first layer, and 3. The printed wiring board according to claim 1, further comprising: connecting means for connecting to the second ground pattern.
より内側に位置する前記第１の層上のエリアを覆う第３
のグラウンドパターンと、 前記第１の層に設けられ、前記第３のグラウンドパター
ンと前記第２のグラウンドパターンとを接続する接続手
段とを更に有することを特徴とする請求項３記載のプリ
ント配線板。5. A third cover that covers an area on the first layer located inside a land in an innermost row of the plurality of lands.
4. The printed wiring board according to claim 3, further comprising: a ground pattern, and connection means provided on the first layer and connecting the third ground pattern and the second ground pattern. 5. .
源パターンから分岐した第１の電源パターンと、 前記複数のランドのうち最内列のランドより内側に位置
する前記第１の層上のエリアに設けられた第２の電源パ
ターンと、 前記第１の電源パターンと前記第２の電源パターンとを
接続する第４の貫通接続手段とを更に有することを特徴
とする請求項１乃至請求項５のいずれかに記載のプリン
ト配線板。6. A first power supply pattern provided on the second layer and branched from a main power supply pattern, and the first layer located inside a land in an innermost row of the plurality of lands. 4. The power supply device according to claim 1, further comprising: a second power supply pattern provided in an upper area; and fourth through connection means for connecting the first power supply pattern and the second power supply pattern. A printed wiring board according to claim 5.
ターンとの間に設けられたバイパスコンデンサを、更に
有することを特徴とする請求項６記載のプリント配線
板。7. The printed wiring board according to claim 6, further comprising a bypass capacitor provided between the first power supply pattern and the ground pattern.
れることを特徴とする請求項１乃至請求項７のいずれか
に記載のプリント配線板。8. The printed wiring board according to claim 1, wherein the printed wiring board is mounted on an electronic device.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31296399A JP2001135898A (en) | 1999-11-02 | 1999-11-02 | Printed circuit board |
| DE60039569T DE60039569D1 (en) | 1999-11-02 | 2000-11-01 | Printed circuit board |
| EP00309666A EP1098555B1 (en) | 1999-11-02 | 2000-11-01 | Printed-wiring board |
| US09/702,763 US6489574B1 (en) | 1999-11-02 | 2000-11-01 | Printed-wiring board |
| CNB001337300A CN1196385C (en) | 1999-11-02 | 2000-11-02 | PC board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31296399A JP2001135898A (en) | 1999-11-02 | 1999-11-02 | Printed circuit board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135898A true JP2001135898A (en) | 2001-05-18 |
Family
ID=18035602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31296399A Pending JP2001135898A (en) | 1999-11-02 | 1999-11-02 | Printed circuit board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001135898A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
| JP2008047773A (en) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | Semiconductor device |
| WO2009058973A2 (en) * | 2007-11-01 | 2009-05-07 | Texas Instruments Incorporated | Bga package with traces for plating pads under the chip |
| JP2019192887A (en) * | 2018-04-27 | 2019-10-31 | ラピスセミコンダクタ株式会社 | Electronic apparatus and wiring substrate |
-
1999
- 1999-11-02 JP JP31296399A patent/JP2001135898A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6677781B2 (en) | 2001-06-15 | 2004-01-13 | Denso Corporation | Semiconductor integrated circuit device |
| JP2008047773A (en) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | Semiconductor device |
| WO2009058973A2 (en) * | 2007-11-01 | 2009-05-07 | Texas Instruments Incorporated | Bga package with traces for plating pads under the chip |
| WO2009058973A3 (en) * | 2007-11-01 | 2010-07-01 | Texas Instruments Incorporated | Bga package with traces for plating pads under the chip |
| US8053349B2 (en) | 2007-11-01 | 2011-11-08 | Texas Instruments Incorporated | BGA package with traces for plating pads under the chip |
| JP2019192887A (en) * | 2018-04-27 | 2019-10-31 | ラピスセミコンダクタ株式会社 | Electronic apparatus and wiring substrate |
| JP7226899B2 (en) | 2018-04-27 | 2023-02-21 | ラピスセミコンダクタ株式会社 | Electronic equipment and wiring boards |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4273098B2 (en) | Multilayer printed circuit board | |
| US7327015B2 (en) | Semiconductor device package | |
| US7594105B2 (en) | Multilayer print circuit board | |
| JP2013033989A (en) | Semiconductor package | |
| US6489574B1 (en) | Printed-wiring board | |
| JP2008010859A (en) | Semiconductor device | |
| JP2000307005A (en) | Semiconductor integrated circuit, printed wiring board, and electronic apparatus | |
| JP2001160663A (en) | Circuit substrate | |
| US7016198B2 (en) | Printed circuit board having outer power planes | |
| JP3443408B2 (en) | Wiring board and semiconductor device using the same | |
| JPH11261238A (en) | Multi-layer printed wiring board and electronic device mounted there with | |
| JP2005333027A (en) | Semiconductor device, noise reducing method, and shield cover | |
| JP2001135898A (en) | Printed circuit board | |
| US6344667B1 (en) | Wiring board with reduced radiation of undesired electromagnetic waves | |
| US7612449B2 (en) | Optimized power delivery to high speed, high pin-count devices | |
| US9226386B2 (en) | Printed circuit board with reduced emission of electro-magnetic radiation | |
| US11804425B2 (en) | Electronic device and wiring board | |
| US20020081770A1 (en) | Package for accommodating electronic parts, semiconductor device and method for manufacturing package | |
| JP3166490B2 (en) | BGA type semiconductor device | |
| JP2940478B2 (en) | Shielded surface mount components | |
| JP2001326432A (en) | Connection structure of printed wiring board and cable, and electronic equipment | |
| JP3610127B2 (en) | Printed circuit board and printed circuit board design method | |
| JPH11251490A (en) | Semiconductor device and semiconductor package | |
| JP2010205797A (en) | Shield structure of electronic circuit | |
| JP2005203420A (en) | Electronic circuit board |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041222 |