JP2001135583A - Method and apparatus for laminating semiconductor layers - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体層の積層方
法に関し、より詳しくは、太陽電池の半導体層の積層方
法に関する。The present invention relates to a method for laminating semiconductor layers, and more particularly, to a method for laminating semiconductor layers of a solar cell.
【０００２】[0002]
【発明が解決しようとする課題】アモルファスシリコン
太陽電池の半導体層の積層装置（製膜装置）は、複数の
製膜室（反応室）が直列的に接続され、且つ、各製膜室
で同時に製膜進行するインライン方式のアモルファスシ
リコン積層装置が使用されている。この製膜装置は量産
性に富むだけでなく、不純物の混入が少ない。しかも、
製膜途中の基板が大気接触するのを防止することにより
高品質膜生成ができ、且つ、半導体層を積層するための
基板の搬送の自動化が可能である。その概念図を図６に
示す。複数の製膜室をそれぞれ仕切扉（図示していな
い）等を介して直列に接続し、各室で個々の製膜を行な
うことを基本としている。図６で入口室２８に入った基
板３２は、ここで急速に減圧され、クリーニングがなさ
れてもよい。そして、必要に応じて基板３２を予備加熱
して所定温度にまで昇温することが可能である。次に、
入口室２８と第１製膜室１２の圧力を測定して、仕切扉
を開いてもよい状態であることを確認の後、仕切扉を開
き、基板３２は第１製膜室１２に入れられる。仕切扉を
閉じ第１製膜室１２でプラズマＣＶＤ法によって基板３
２上にｐｉｎ型アモルファスシリコン半導体層のｐ層が
製膜される。この間に、次の基板は入口室２８に入り、
同様のことが行なわれる。基板３２は次々に第２製膜室
１４以降の製膜室で連続的にｉ層とｎ層が製膜され（第
２製膜室１４から第７製膜室２４はｉ層の製膜、第８製
膜室２６はｎ層の製膜）、減圧された出口室３０に出さ
れ、仕切扉を閉じ、大気圧に戻し外部の大気圧空間へ取
り出される。In an apparatus for stacking semiconductor layers of an amorphous silicon solar cell (film-forming apparatus), a plurality of film-forming chambers (reaction chambers) are connected in series, and simultaneously in each of the film-forming chambers. An in-line type amorphous silicon laminating apparatus in which film formation proceeds is used. This film forming apparatus is not only high in mass productivity, but also has a small amount of impurities. Moreover,
By preventing the substrate in the course of film formation from coming into contact with the atmosphere, a high-quality film can be formed, and the transfer of the substrate for laminating the semiconductor layers can be automated. The conceptual diagram is shown in FIG. A plurality of film forming chambers are connected in series via a partition door (not shown) or the like, and the individual film forming is performed in each chamber. The substrate 32 that has entered the entrance chamber 28 in FIG. 6 may be rapidly depressurized here and cleaned. Then, if necessary, the substrate 32 can be preheated and heated to a predetermined temperature. next,
After measuring the pressures in the inlet chamber 28 and the first film forming chamber 12 and confirming that the partition door can be opened, the partition door is opened, and the substrate 32 is put into the first film forming chamber 12. . The partition door is closed and the substrate 3 is formed in the first film forming chamber 12 by the plasma CVD method.
2, a p-type amorphous silicon semiconductor layer is formed. During this time, the next substrate enters the inlet chamber 28,
The same is done. The substrate 32 is successively formed with the i-layer and the n-layer in the film-forming chambers after the second film-forming chamber 14 (the second film-forming chamber 14 to the seventh film-forming chamber 24 are formed of the i-layer, The eighth film-forming chamber 26 is formed into an n-layer film-forming chamber), is discharged to the outlet chamber 30 where the pressure is reduced, closes the partition door, returns to the atmospheric pressure, and is taken out to the outside atmospheric pressure space.
【０００３】この方式にあっては、各室での工程はほぼ
同時間に行なわれることが必須条件である。なぜなら、
ｐ層とｎ層と比較して充分な厚さを必要とするｉ層の積
層を１つの製膜室で行なうと、ｐ層又はｎ層を製膜して
いる製膜室はｐ層又はｎ層の製膜後、ｉ層の製膜完了ま
で製膜室の機能を停止させなくてはならないからであ
る。よって、ｉ層の厚みを厚くする為にはｉ層を製膜す
る製膜室を図６のように複数室にするか、製膜速度を速
めることが考えられる。In this system, it is an essential condition that the processes in each chamber are performed almost simultaneously. Because
When the i-layer, which requires a sufficient thickness compared to the p-layer and the n-layer, is stacked in one film-forming chamber, the p-layer or the n-layer is formed in the p-layer or the n-layer. This is because, after the formation of the layer, the function of the film forming chamber must be stopped until the formation of the i-layer is completed. Therefore, in order to increase the thickness of the i-layer, it is conceivable to provide a plurality of chambers for forming the i-layer as shown in FIG. 6 or to increase the film-forming speed.
【０００４】次に、アモルファスシリコン半導体層を積
層してからポリシリコン半導体層を積層するハイブリッ
ド太陽電池の半導体層を製造する場合を検討してみる。
一例として、アモルファスシリコン半導体層を積層する
工程とポリシリコン半導体層を積層する工程との２工程
が必要なので、図６に示す製膜室以外に、ポリシリコン
半導体層を積層するための製膜室を追加することが考え
られる。即ち、図７に示すように、図６のアモルファス
シリコン半導体層のｎ層を積層する第８製膜室２６の次
にポリシリコン半導体層のｐ層を積層する第９製膜室９
２を設置する。そして、ポリシリコン半導体層のｉ層，
ｎ層の順で積層できるように製膜室を設置すれば、ハイ
ブリッド太陽電池の半導体層を製造することが可能であ
る。Next, consider the case of manufacturing a semiconductor layer of a hybrid solar cell in which an amorphous silicon semiconductor layer is stacked and then a polysilicon semiconductor layer is stacked.
As an example, two steps of a step of laminating an amorphous silicon semiconductor layer and a step of laminating a polysilicon semiconductor layer are necessary. Therefore, in addition to the film forming chamber shown in FIG. 6, a film forming chamber for laminating a polysilicon semiconductor layer is provided. May be added. That is, as shown in FIG. 7, a ninth film-forming chamber 9 for laminating a p-layer of a polysilicon semiconductor layer after the eighth film-forming chamber 26 for laminating an n-layer of an amorphous silicon semiconductor layer in FIG.
2 is installed. And an i-layer of a polysilicon semiconductor layer,
If the film forming chamber is provided so that the layers can be stacked in the order of n layers, it is possible to manufacture a semiconductor layer of the hybrid solar cell.
【０００５】しかし、アモルファスシリコン半導体層を
積層する装置を使用してハイブリッド太陽電池の半導体
層を製造したい場合がある。即ち、実際問題として、既
存のアモルファスシリコン半導体層を積層する装置に付
け足す形で、ポリシリコン半導体層を積層するための製
造装置を設置しなくてはならないので、製造装置の設置
面積が広くなってしまい、製造装置が設置できない場合
がある。また、製造装置の拡大は、製造装置の管理費用
が嵩むことが考えられる。よって、アモルファスシリコ
ン半導体層を積層する装置をハイブリッド太陽電池の半
導体層の製造に流用する考えがある。However, there are cases where it is desired to manufacture a semiconductor layer of a hybrid solar cell using an apparatus for laminating amorphous silicon semiconductor layers. That is, as a practical matter, a manufacturing apparatus for stacking a polysilicon semiconductor layer must be installed in addition to an existing apparatus for stacking an amorphous silicon semiconductor layer. In some cases, the manufacturing apparatus cannot be installed. In addition, it is conceivable that the expansion of the manufacturing apparatus increases the management cost of the manufacturing apparatus. Therefore, there is a plan to use an apparatus for laminating an amorphous silicon semiconductor layer for manufacturing a semiconductor layer of a hybrid solar cell.
【０００６】アモルファスシリコン半導体層を積層する
装置を使用したハイブリッド太陽電池の半導体層の製造
装置を図８に示す。図８は前述のように、アモルファス
シリコン半導体層の積層装置をそのまま使用しているの
で、半導体層を製膜する製膜室は図６と同数になってい
る。そして、図７に示すハイブリッド太陽電池の半導体
層の製造装置と比較すると、アモルファスシリコン半導
体層のｐ層とｎ層とポリシリコン半導体層のｐ層とｎ層
を積層する製膜室の室数は同数であるが、アモルファス
シリコン半導体層とポリシリコン半導体層のｉ層を積層
する製膜室の室数がそれぞれ１室と３室に減数してい
る。そこで、アモルファスシリコン半導体層とポリシリ
コン半導体層のそれぞれのｉ層を、図７の装置を使用し
て積層した層厚と同じだけ積層しようとしたら、１製膜
室当たりの製膜速度を増加させなければいけない。しか
し、製膜速度を増加させると、半導体の結合が不規則に
なり、所期の半導体層が積層されない可能性がある。
又、太陽光に対する光電変換層の光感度特性から、ポリ
シリコン半導体層の厚みはアモルファスシリコン半導体
層の約１０倍以上の厚みが必要である。その結果、ポリ
シリコン半導体層のｉ層の製膜には、１０倍以上の速度
を実現しても、アモルファスシリコン半導体層のｉ層を
製膜するのと同じ数のｉ層の製膜室数が必要になる。製
膜室は排気系の設備を含み１基当たり数億円の費用が掛
かり、１室でも製膜室の減数が望まれる。FIG. 8 shows an apparatus for manufacturing a semiconductor layer of a hybrid solar cell using an apparatus for laminating amorphous silicon semiconductor layers. As shown in FIG. 8, as described above, since the apparatus for laminating the amorphous silicon semiconductor layers is used as it is, the number of film forming chambers for forming the semiconductor layers is the same as that in FIG. Compared to the semiconductor layer manufacturing apparatus shown in FIG. 7, the number of film forming chambers for stacking the p-layer and the n-layer of the amorphous silicon semiconductor layer and the p-layer and the n-layer of the polysilicon semiconductor layer is as follows. Although the number is the same, the number of chambers for laminating the i-layer of the amorphous silicon semiconductor layer and the polysilicon semiconductor layer is reduced to one and three chambers, respectively. Therefore, when the respective i-layers of the amorphous silicon semiconductor layer and the polysilicon semiconductor layer are to be stacked by the same thickness as that obtained by using the apparatus shown in FIG. 7, the film forming speed per film forming chamber is increased. I have to. However, when the film formation rate is increased, the bonding of semiconductors becomes irregular, and the intended semiconductor layers may not be stacked.
Also, from the photosensitivity characteristics of the photoelectric conversion layer to sunlight, the thickness of the polysilicon semiconductor layer needs to be about 10 times or more the thickness of the amorphous silicon semiconductor layer. As a result, even if a speed of 10 times or more is realized for forming the i-layer of the polysilicon semiconductor layer, the same number of i-layer chambers as for forming the i-layer of the amorphous silicon semiconductor layer is obtained. Is required. The film forming chamber includes exhaust system equipment and costs several hundred million yen per unit, and it is desired to reduce the number of film forming chambers even in one room.
【０００７】そこで、本発明者はハイブリッド太陽電池
等の製作における半導体層の積層において、アモルファ
スシリコン半導体層等を積層するのに使用した半導体積
層装置を用いて、ハイブリッド太陽電池の半導体層を積
層することとし、それに伴う種々の課題を解決するため
に鋭意研究を重ねた結果、本発明をするに至ったのであ
る。Accordingly, the present inventor has used a semiconductor laminating apparatus used for laminating amorphous silicon semiconductor layers and the like in laminating semiconductor layers in the manufacture of hybrid solar cells and the like, and laminating semiconductor layers of hybrid solar cells. As a result, the inventors of the present invention have conducted intensive studies to solve various problems associated therewith, and as a result, have accomplished the present invention.
【０００８】[0008]
【課題を解決するための手段】本発明に係る半導体層の
積層方法の要旨とするところは、複数の製膜室を順に移
動させて基板上に所定構造の半導体層を積層する半導体
層の積層方法において、少なくとも１つの製膜室におい
て複数種の半導体層を所定順序で積層することを含むこ
とにある。SUMMARY OF THE INVENTION The gist of the method for laminating semiconductor layers according to the present invention is to move a plurality of film forming chambers in order to laminate a semiconductor layer having a predetermined structure on a substrate. The method comprises stacking a plurality of types of semiconductor layers in a predetermined order in at least one deposition chamber.
【０００９】以上を言い換えると、少なくとも２つ以上
の各製膜室で１種類の半導体層を積層していたのを１製
膜室で行い、前述の工程によって生じた空き製膜室を利
用して各空き製膜室で１種類の半導体層の積層を行なう
ことにある。In other words, one kind of semiconductor layer is laminated in at least two or more film-forming chambers in one film-forming chamber, and the empty film-forming chamber generated in the above-mentioned process is used. In each of the empty film forming chambers.
【００１０】なお、上記１つの製膜室において複数種の
半導体層を所定順序で積層する工程は、ｐｉｎ型のアモ
ルファスシリコン系半導体層のｎ層を積層した後にｐｉ
ｎ型のポリシリコン系半導体層のｐ層を積層する工程で
ある。The step of laminating a plurality of types of semiconductor layers in a predetermined film forming chamber in a predetermined order is performed after laminating n layers of a pin type amorphous silicon-based semiconductor layer,
This is a step of laminating a p-layer of an n-type polysilicon semiconductor layer.
【００１１】又、上記１つの製膜室において複数種の半
導体層を所定順序で積層する工程は、ｐｉｎ型のポリシ
リコン系半導体層のｐ層を積層した後にｐｉｎ型のポリ
シリコン半導体層のｉ層を積層する工程である。The step of laminating a plurality of types of semiconductor layers in a predetermined order in one of the film forming chambers may include the steps of laminating a p-type polysilicon-type semiconductor layer and then forming an i-type pin-type polysilicon semiconductor layer. This is a step of stacking layers.
【００１２】更に、上記１つの製膜室において複数種の
半導体層を所定順序で積層する工程は、ｐｉｎ型のアモ
ルファスシリコン系半導体層のｎ層を積層した後にｐｉ
ｎ型のポリシリコン系半導体層のｐ層を積層し、更にそ
の後、ｐｉｎ型のポリシリコン半導体層のｉ層を積層す
る工程である。Further, the step of laminating a plurality of types of semiconductor layers in a predetermined film forming chamber in a predetermined order is performed after laminating n layers of a pin type amorphous silicon-based semiconductor layer,
This is a step of laminating a p-layer of an n-type polysilicon semiconductor layer and then laminating an i-layer of a pin-type polysilicon semiconductor layer.
【００１３】なお、上記半導体層が、ｎｉｐ型のポリシ
リコン系半導体層である場合は、上記１つの製膜室にお
いて複数種の半導体層を所定順序で積層する工程は、ｎ
ｉｐ型のポリシリコン半導体層のｉ層を製膜した後にｎ
ｉｐ型のポリシリコン半導体層のｐ層を積層する工程で
ある。When the semiconductor layer is a nip-type polysilicon-based semiconductor layer, the step of laminating a plurality of types of semiconductor layers in a predetermined order in the one film forming chamber includes the step of:
After forming the i-layer of the ip type polysilicon semiconductor layer, n
This is a step of laminating a p-layer of an ip-type polysilicon semiconductor layer.
【００１４】更に、上記所定構造の半導体層を積層する
工程が、ｎｉｐ型のポリシリコン系半導体層を積層する
工程とｎｉｐ型のアモルファスシリコン系半導体層を積
層する工程を含む場合は、上記１つの製膜室において複
数種の半導体層を所定順序で積層する工程は、ｎｉｐ型
のポリシリコン系半導体層のｐ層を積層した後にｎｉｐ
型のアモルファスシリコン系半導体層のｎ層を積層する
工程である。Further, in the case where the step of laminating the semiconductor layer having the predetermined structure includes a step of laminating a nip type polysilicon-based semiconductor layer and a step of laminating a nip type amorphous silicon-based semiconductor layer, The step of laminating a plurality of types of semiconductor layers in a predetermined order in the film forming chamber is performed by laminating p layers of nip-type polysilicon-based semiconductor layers and then nip
This is a step of laminating an n-type amorphous silicon-based semiconductor layer.
【００１５】又、上記所定構造の半導体層を積層するの
に、ｐｉｎ型及びｎｉｐ型のポリシリコン系半導体層の
ｉ層の製膜速度は時速１μｍ以上である。Further, in stacking the semiconductor layers having the above-mentioned predetermined structure, the film forming speed of the i-layer of the pin-type and nip-type polysilicon-based semiconductor layers is 1 μm / hour or more.
【００１６】次に、本発明に係る半導体層の積層装置の
要旨とするところは、複数の製膜室を順に移動させて基
板上に所定構造の半導体層を積層する半導体層の積層装
置において、複数種の半導体層を所定順序で積層する製
膜室が少なくとも１つあることにある。又、他の本発明
に係る半導体層の積層装置の要旨とするところは、前記
複数種の半導体層を所定順序で積層する製膜室及び１種
類の半導体層を積層する製膜室から構成されることにあ
る。The gist of the semiconductor layer laminating apparatus according to the present invention is as follows. In a semiconductor layer laminating apparatus for laminating a semiconductor layer having a predetermined structure on a substrate by sequentially moving a plurality of film forming chambers, There is at least one film forming chamber in which a plurality of types of semiconductor layers are stacked in a predetermined order. The gist of another semiconductor layer laminating apparatus according to the present invention includes a film forming chamber for laminating the plurality of types of semiconductor layers in a predetermined order and a film forming chamber for laminating one type of semiconductor layer. It is to be.
【００１７】[0017]
【発明の実施の形態】次に、本発明に係る半導体層の積
層方法及び積層装置の実施の形態について、図面に基づ
いて詳しく説明する。なお、本明細書に添付する図面に
おける製膜室等の装置の詳細な図は省略している。又、
各図面における製膜室数は８室であるが、当然任意に変
更することが可能である。更に、各製膜室の製膜条件を
任意に変更して、製膜できる半導体の種類を変更するこ
とができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a method and apparatus for laminating semiconductor layers according to the present invention will now be described in detail with reference to the drawings. Detailed drawings of the apparatus such as a film forming chamber in the drawings attached to this specification are omitted. or,
The number of film forming chambers in each drawing is eight, but can be changed arbitrarily. Furthermore, the type of semiconductor that can be formed can be changed by arbitrarily changing the film forming conditions in each film forming chamber.
【００１８】図１に本発明の半導体層の積層装置を示
す。該半導体層の積層装置は、従来技術である半導体層
を積層する装置（図６，図８）の製膜室数と同数の製膜
室を有している。なお、図示していないが、各室は開閉
可能な扉（仕切弁）を備えている。そして、基板３２は
台車に載置固定される等して、自動的に各室に移送され
る。入口室２８に入った基板３２は、ここで急速に減圧
される。又、入口室内でクリーニングされても良い。そ
して、必要に応じて基板３２を予備加熱して所定温度に
まで昇温することが可能である。次に、入口室２８と第
１製膜室１２の圧力を測定して、仕切弁を開いてもよい
状態であることを確認の後、仕切弁を開き、基板３２は
第１製膜室１２に入る。基板３２が第１製膜室１２に搬
入後に、仕切弁を閉じ第１製膜室１２でプラズマＣＶＤ
法を用いてアモルファスシリコン半導体のｐ層が製膜さ
れる。なお、各製膜室には、高周波プラズマ放電を行な
う装置、シラン（ＳｉＨ4 ）ガス、ジボラン（Ｂ
2 Ｈ6 ）ガス、フォスフィン（ＰＨ 3 ）ガス、水素（Ｈ
2 ）ガス、メタン（ＣＨ4 ）ガスあるいはこれ以外のガ
スを供給する装置、製膜室内を真空又は減圧する装置が
必要に応じて設置されている。この間に、次の基板は入
口室２８に入り、同様のことが行なわれる。第１製膜室
１２での製膜が完了すると、基板３２は第２製膜室１４
に送られて、入口室２８に入っていた次の基板が第１製
膜室１２に送られる。このようにして第２製膜室１４以
降、次々と製膜が行なわれ、出口室３０で減圧から大気
圧に戻され、半導体層が積層された基板３２が取り出さ
れる。FIG. 1 shows an apparatus for stacking semiconductor layers according to the present invention.
You. The semiconductor layer laminating apparatus is a conventional semiconductor layer laminating apparatus.
As many as the number of film forming chambers of the equipment (Figs. 6 and 8)
Room. Although not shown, each room is opened and closed
Equipped with a possible door (gate valve). And the substrate 32
It is automatically transferred to each room by being fixed on a trolley, etc.
You. The substrate 32 entering the inlet chamber 28 is rapidly decompressed here.
Is done. Further, cleaning may be performed in the entrance chamber. So
Then, if necessary, the substrate 32 is pre-heated to a predetermined temperature.
It is possible to raise the temperature. Next, the entrance room 28 and the
1 Measure the pressure of the film forming chamber 12 and open the gate valve.
After confirming the state, the gate valve is opened and the substrate 32 is
It enters the first film forming chamber 12. The substrate 32 is transferred to the first film forming chamber 12
After the introduction, the gate valve is closed and plasma CVD is performed in the first film forming chamber 12.
P layer of amorphous silicon semiconductor is formed
It is. In addition, high-frequency plasma discharge was performed in each deposition chamber.
Equipment, silane (SiHFour) Gas, diborane (B
TwoH6) Gas, phosphine (PH Three) Gas, hydrogen (H
Two) Gas, methane (CHFour) Gas or other gas
Equipment to supply heat and equipment to vacuum or depressurize the film forming chamber.
Installed as needed. During this time, the next substrate is inserted.
Entering the mouth chamber 28, the same is done. First film forming room
When the film formation at 12 is completed, the substrate 32 is moved to the second film formation chamber 14.
The next substrate in the entrance chamber 28 is sent to the first
It is sent to the membrane chamber 12. In this way, the second film forming chamber 14
Film formation is performed one after another, and the pressure is reduced from the pressure in the outlet chamber 30 to the atmosphere.
And the substrate 32 on which the semiconductor layers are stacked is taken out.
It is.
【００１９】本発明においては、第３製膜室１６におい
てアモルファスシリコン半導体層のｎ層を製膜し、続け
てその第３製膜室１６内の製膜条件をポリシリコン半導
体層のｐ層を製膜するための製膜条件に換えて、ポリシ
リコン半導体層のｐ層を製膜する。次に、図８でポリシ
リコン半導体層のｐ層を製膜していた第４製膜室１８が
空くので、ポリシリコン半導体層のｉ層を製膜すること
ができる。よって、図８と比較すると、ポリシリコン半
導体層のｉ層を製膜する製膜室が１室増加したことにな
る。このことは、図８でのポリシリコン半導体のｉ層の
製膜速度よりも遅くすることができ、所望のポリシリコ
ン半導体のｉ層が得られる。又、同じ製膜速度では、装
置全体の製膜室数を減らすことができる。In the present invention, the n-layer of the amorphous silicon semiconductor layer is formed in the third film-forming chamber 16, and the film-forming conditions in the third film-forming chamber 16 are changed to the p-layer of the polysilicon semiconductor layer. The p-layer of the polysilicon semiconductor layer is formed in place of the film forming conditions for forming the film. Next, since the fourth film forming chamber 18 for forming the p-layer of the polysilicon semiconductor layer in FIG. 8 is vacant, the i-layer of the polysilicon semiconductor layer can be formed. Therefore, as compared with FIG. 8, the number of film forming chambers for forming the i-layer of the polysilicon semiconductor layer is increased by one. This can be made slower than the film formation speed of the polysilicon semiconductor i-layer in FIG. 8, and a desired polysilicon semiconductor i-layer can be obtained. At the same film forming speed, the number of film forming chambers in the entire apparatus can be reduced.
【００２０】以上説明したように、本実施形態に係る半
導体層の積層方法によれば、従来使用していたアモルフ
ァスシリコン半導体層の積層装置を使用してハイブリッ
ド太陽電池の半導体層を積層することができ、且つ、従
来方式のアモルファスシリコン半導体層の積層装置を使
用したハイブリッド太陽電池の半導体層の積層方法で製
作したポリシリコン半導体層のｉ層よりも良質のｉ層を
製造することができる。更に、従来使用していたアモル
ファスシリコン半導体層の積層装置を流用しているの
で、製造装置の拡張が必要でないので、製造装置の管理
費用を抑制できる。又、新規に製造設備を導入する場合
でも、コストの低減をはかることができる。As described above, according to the method of laminating semiconductor layers according to the present embodiment, it is possible to laminate semiconductor layers of a hybrid solar cell using a conventionally used apparatus for laminating amorphous silicon semiconductor layers. In addition, it is possible to manufacture an i-layer having a higher quality than an i-layer of a polysilicon semiconductor layer manufactured by a conventional method of stacking semiconductor layers of a hybrid solar cell using an amorphous silicon semiconductor layer stacking apparatus. Furthermore, since the conventional apparatus for stacking amorphous silicon semiconductor layers is diverted, it is not necessary to expand the manufacturing apparatus, so that the management cost of the manufacturing apparatus can be reduced. In addition, even when a new manufacturing facility is introduced, the cost can be reduced.
【００２１】以上、本発明に係る半導体層の積層装置と
その積層方法について１実施形態を説明したが、本発明
は上述の実施形態に限定されるものではない。As described above, one embodiment of the semiconductor layer laminating apparatus and the laminating method according to the present invention has been described. However, the present invention is not limited to the above embodiment.
【００２２】例えば、図２に示すようにポリシリコン半
導体層のｐ層とｉ層を１製膜室で積層することも可能で
ある。第３製膜室１６までは従来技術である図８と同じ
工程であるが、第４製膜室１８においてポリシリコン半
導体層のｐ層を製膜後、連続してポリシリコン半導体層
のｉ層を製膜している。よって、第４製膜室１８でポリ
シリコン半導体のｉ層を積層したことによって、第５製
膜室２０から第７製膜室２４で行なわれるポリシリコン
半導体層のｉ層の製膜は、製膜速度を遅くすることがで
きる。このことは、上記の実施形態と同様に、従来技術
に比べて製膜速度を遅くしたことによって良質の半導体
層が得られる。For example, as shown in FIG. 2, a p-layer and an i-layer of a polysilicon semiconductor layer can be stacked in one film forming chamber. The process up to the third film forming chamber 16 is the same as that of the prior art shown in FIG. 8, but after forming the p layer of the polysilicon semiconductor layer in the fourth film forming chamber 18, the i layer of the polysilicon semiconductor layer is continuously formed. Is formed. Therefore, by laminating the i-layer of the polysilicon semiconductor in the fourth deposition chamber 18, the i-layer deposition of the polysilicon semiconductor layer performed in the fifth to seventh deposition chambers 20 to 24 is performed. The film speed can be reduced. This means that, similarly to the above-described embodiment, a high-quality semiconductor layer can be obtained by lowering the film forming speed as compared with the conventional technique.
【００２３】更に他の実施形態としては、図３に示すよ
うに、図１の実施形態の第３製膜室１６で行なわれる、
アモルファスシリコン半導体層のｎ層とポリシリコン半
導体層のｐ層の製膜に、更にポリシリコン半導体層のｉ
層を製膜することもできる。即ち、この半導体層の積層
方法は、第３製膜室１６においてアモルファスシリコン
半導体層のｎ層とポリシリコン半導体層のｐ層の製膜が
終了した後、１製膜室当たりの製膜時間に余裕があれば
ポリシリコン半導体層のｉ層の製膜が可能になるからで
ある。図３の積層方法ならば図１の積層方法と比較し
て、ポリシリコン半導体層のｉ層の製膜速度をさらに遅
くすることができる。よって、図１の積層方法よりも更
に製膜速度を遅くしたい場合に図３の積層方法が有効で
ある。又、同じ製膜速度では、製膜装置全体の製膜室数
を減らすことができる。As still another embodiment, as shown in FIG. 3, the process is performed in the third film forming chamber 16 of the embodiment of FIG.
In forming the n-layer of the amorphous silicon semiconductor layer and the p-layer of the polysilicon semiconductor layer, the polysilicon semiconductor layer i
Layers can also be formed. That is, the method of laminating the semiconductor layers is such that after the film formation of the n-layer of the amorphous silicon semiconductor layer and the p-layer of the polysilicon semiconductor layer is completed in the third film-forming chamber 16, the film-forming time per film-forming chamber is reduced. This is because if there is room, the i-layer of the polysilicon semiconductor layer can be formed. With the lamination method of FIG. 3, the film formation speed of the i-layer of the polysilicon semiconductor layer can be further reduced as compared with the lamination method of FIG. Therefore, the laminating method shown in FIG. 3 is effective when it is desired to further lower the film forming speed than the laminating method shown in FIG. At the same film forming speed, the number of film forming chambers in the entire film forming apparatus can be reduced.
【００２４】以上説明したのは、ｐｉｎ型のアモルファ
スシリコン半導体層とポリシリコン半導体層の積層方法
であったが、ｎｉｐ型のアモルファスシリコン半導体層
とポリシリコン半導体層の場合も同様のことが考えられ
る。例えば、図１の積層装置を使用してｎｉｐ型のポリ
シリコン半導体層を積層する場合に、図４に示すように
第８製膜室２６でｉ層を製膜し、続けてｐ層を製膜する
ことができる。よって、第８製膜室２６でｉ層を製膜す
る分、第２製膜室１４から第７製膜室２４で行なわれる
ｉ層の製膜速度を遅くすることができる。Although the above description has been made on a method of laminating a pin type amorphous silicon semiconductor layer and a polysilicon semiconductor layer, the same can be considered for a nip type amorphous silicon semiconductor layer and a polysilicon semiconductor layer. . For example, when a nip-type polysilicon semiconductor layer is laminated using the laminating apparatus shown in FIG. 1, an i-layer is formed in an eighth film-forming chamber 26 as shown in FIG. Can be membrane. Therefore, the film forming speed of the i-layer performed from the second film forming chamber 14 to the seventh film forming chamber 24 can be reduced by the amount of forming the i-layer in the eighth film forming chamber 26.
【００２５】又、ｎｉｐ型のポリシリコン半導体層を積
層した後アモルファスシリコン半導体層を積層する場合
も、前述の積層方法が適用できる。例えば、図５に示す
ように第６製膜室２２でポリシリコン半導体層のｐ層を
積層して、続けてアモルファスシリコン半導体のｎ層を
積層すると、第５製膜室２０でｉ層の製膜ができるよう
になり、ｉ層を製膜する製膜室が１室増加するので、ｉ
層を製膜する製膜速度を遅くすることができる。又、同
じ製膜速度では、製膜装置全体の製膜室数を減らすこと
ができる。The above-described laminating method can also be applied to a case where an amorphous silicon semiconductor layer is laminated after laminating a nip type polysilicon semiconductor layer. For example, as shown in FIG. 5, when a p-layer of a polysilicon semiconductor layer is stacked in a sixth film-forming chamber 22 and an n-layer of an amorphous silicon semiconductor is subsequently stacked, an i-layer is formed in a fifth film-forming chamber 20. A film can be formed, and the number of film forming chambers for forming the i-layer increases by one.
The film forming speed for forming the layer can be reduced. At the same film forming speed, the number of film forming chambers in the entire film forming apparatus can be reduced.
【００２６】以上、本発明に係る半導体層の積層方法及
び積層装置の実施形態を図示して種々説明したが、本発
明は上述の実施形態に限定されるものではない。As described above, various embodiments of the method and apparatus for laminating semiconductor layers according to the present invention have been illustrated and described, but the present invention is not limited to the above embodiments.
【００２７】以上の説明で得られた半導体層は太陽電池
等に用いるために製造されたが、これに限定されるもの
ではない。その他、本発明はその趣旨を逸脱しない範囲
内で、当業者の知識に基づき種々なる改良、修正、変形
を加えた態様で実施し得るものである。The semiconductor layer obtained in the above description is manufactured for use in a solar cell or the like, but is not limited to this. In addition, the present invention can be carried out in various modified, modified, and modified embodiments based on the knowledge of those skilled in the art without departing from the spirit of the present invention.
【００２８】[0028]
【発明の効果】本発明に係る半導体層の積層方法及び積
層装置は、ｐｉｎ型アモルファスシリコン半導体層を積
層するインライン方式の装置を流用して、ｐｉｎ型アモ
ルファスシリコン半導体層を積層した後にポリシリコン
半導体層を積層しているが、１製膜室における製膜にお
いて複数種の半導体層を積層する製膜室を設けることに
よって、積層厚が厚く積層時間の掛かるポリシリコン半
導体層のｉ層の製膜速度を遅くすることができた。又、
製膜速度を上げることなく、生産タクトを縮めることが
できる。あるいは、製膜速度を同じにした場合では、装
置全体の製膜室数を少なくすることができる。The method and apparatus for laminating a semiconductor layer according to the present invention use an in-line type apparatus for laminating a pin type amorphous silicon semiconductor layer, stack a pin type amorphous silicon semiconductor layer, and then form a polysilicon semiconductor layer. Although the layers are stacked, by forming a film forming chamber in which a plurality of types of semiconductor layers are stacked in the film forming in one film forming chamber, the i-layer of the polysilicon semiconductor layer, which is thick and takes a long time, is formed. The speed could be reduced. or,
Production tact can be reduced without increasing the film forming speed. Alternatively, when the film forming speed is the same, the number of film forming chambers of the entire apparatus can be reduced.
【００２９】又、本発明に係る半導体層の積層方法及び
積層装置は、ｐｉｎ型アモルファスシリコン半導体層を
積層するインライン方式の装置を流用して、ｐｉｎ型ア
モルファスシリコン半導体層を積層した後にポリシリコ
ン半導体層を積層しているので、一般的に考えられるハ
イブリッド太陽電池の半導体層の積層装置と比較して、
設置面積が狭くなり製造ラインを短くすることができ
る。このことは、既存の製造設備を拡張せず、製造設備
の管理費用を抑えることができる。The semiconductor layer laminating method and the laminating apparatus according to the present invention use an in-line type apparatus for laminating a pin type amorphous silicon semiconductor layer, and after stacking a pin type amorphous silicon semiconductor layer, Since the layers are stacked, compared to the generally considered laminating device for semiconductor layers of hybrid solar cells,
The installation area is reduced, and the production line can be shortened. This does not extend the existing manufacturing equipment and can reduce the management cost of the manufacturing equipment.
【図１】本発明に係る半導体層の積層装置の１実施形態
を示す概念図。FIG. 1 is a conceptual diagram showing one embodiment of a semiconductor layer laminating apparatus according to the present invention.
【図２】本発明に係る半導体層の積層装置の他の実施形
態を示す概念図。FIG. 2 is a conceptual diagram showing another embodiment of the semiconductor layer stacking apparatus according to the present invention.
【図３】本発明に係る半導体層の積層装置の他の実施形
態を示す概念図。FIG. 3 is a conceptual diagram showing another embodiment of a semiconductor layer laminating apparatus according to the present invention.
【図４】本発明に係る半導体層の積層装置の他の実施形
態を示す概念図。FIG. 4 is a conceptual diagram showing another embodiment of the semiconductor layer laminating apparatus according to the present invention.
【図５】本発明に係る半導体層の積層装置の他の実施形
態を示す概念図。FIG. 5 is a conceptual diagram showing another embodiment of the semiconductor layer laminating apparatus according to the present invention.
【図６】従来技術のアモルファスシリコン半導体層の積
層方法を示す概念図。FIG. 6 is a conceptual diagram showing a conventional method for laminating an amorphous silicon semiconductor layer.
【図７】従来技術のハイブリッド太陽電池の半導体層の
積層方法を示す概念図。FIG. 7 is a conceptual diagram showing a method for laminating semiconductor layers of a hybrid solar cell according to the related art.
【図８】従来技術のアモルファスシリコン半導体層を積
層する装置を使用したハイブリッド太陽電池の半導体層
の積層方法を示す概念図。FIG. 8 is a conceptual diagram showing a method for laminating semiconductor layers of a hybrid solar cell using a conventional apparatus for laminating amorphous silicon semiconductor layers.
１０，９０：半導体層の積層装置 １２：第１製膜室 １４：第２製膜室 １６：第３製膜室 １８：第４製膜室 ２０：第５製膜室 ２２：第６製膜室 ２４：第７製膜室 ２６：第８製膜室 ２８：入口室 ３０：出口室 ３２：基板 ９２：第９製膜室 10, 90: semiconductor layer laminating apparatus 12: first film forming chamber 14: second film forming chamber 16: third film forming chamber 18: fourth film forming chamber 20: fifth film forming chamber 22: sixth film forming chamber Room 24: Seventh film forming room 26: Eighth film forming room 28: Inlet room 30: Outlet room 32: Substrate 92: Ninth film forming room
Claims (4)
装置を使用した積層方法であり、該製膜室を順に移動し
て基板上に所定構造の半導体層を積層する工程を有する
半導体層の積層方法において、 少なくとも１つの製膜室において複数種の半導体層を所
定順序で積層する工程を含むことを特徴とする半導体層
の積層方法。1. A laminating method using a laminating apparatus in which a plurality of film forming chambers are continuously formed, comprising a step of sequentially moving the film forming chambers and laminating a semiconductor layer having a predetermined structure on a substrate. A method for laminating semiconductor layers, comprising a step of laminating a plurality of types of semiconductor layers in a predetermined order in at least one film forming chamber.
が、ｐｉｎ型のアモルファスシリコン系半導体を積層す
る工程と、ｐｉｎ型のポリシリコン系半導体層を積層す
る工程とを含む請求項１記載の半導体層の積層方法。2. The method according to claim 1, wherein the step of laminating the semiconductor layer having a predetermined structure includes a step of laminating a pin-type amorphous silicon-based semiconductor and a step of laminating a pin-type polysilicon-based semiconductor layer. A method for stacking semiconductor layers.
が、ｎｉｐ型のポリシリコン系半導体層を積層する工程
とｎｉｐ型のアモルファスシリコン系半導体層を積層す
る工程とを含む請求項１記載の半導体層の積層方法。3. The method according to claim 1, wherein the step of laminating the semiconductor layer having a predetermined structure includes a step of laminating a nip-type polysilicon-based semiconductor layer and a step of laminating a nip-type amorphous silicon-based semiconductor layer. A method for stacking semiconductor layers.
所定構造の半導体層を積層する半導体層の積層装置にお
いて、 複数種の半導体層を所定順序で積層する製膜室が少なく
とも１つあることを特徴とする半導体層の積層装置。4. A laminating apparatus for laminating semiconductor layers having a predetermined structure on a substrate by sequentially moving a plurality of film forming chambers, wherein at least one film forming chamber for laminating a plurality of types of semiconductor layers in a predetermined order. An apparatus for stacking semiconductor layers, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31902399A JP2001135583A (en) | 1999-11-10 | 1999-11-10 | Method and apparatus for laminating semiconductor layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP31902399A JP2001135583A (en) | 1999-11-10 | 1999-11-10 | Method and apparatus for laminating semiconductor layers |
Publications (1)
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| JP (1) | JP2001135583A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010518622A (en) * | 2007-02-07 | 2010-05-27 | マイクロリンク デバイセズ， インク． | Integration of HBT and field effect transistor |
-
1999
- 1999-11-10 JP JP31902399A patent/JP2001135583A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010518622A (en) * | 2007-02-07 | 2010-05-27 | マイクロリンク デバイセズ， インク． | Integration of HBT and field effect transistor |
| US8450162B2 (en) | 2007-02-07 | 2013-05-28 | Microlink Devices, Inc. | HBT and field effect transistor integration |
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