JP2001128108A - Video processor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a method and a device for RAM interface which are improved. SOLUTION: The method includes a technique which accesses M words shorter than a prescribed fixed burst length of a RAM from the RAM. The method accesses a dynamic random access memory DRAM to store and retrieve data words relaxed to a two-dimensional picture, and processing is performed which provides a fixed width word which has a fixed number of bits to be used for addressing variable width data and has a width definition field and an address field. In an interface to connect a bus to the RAM, an independent address generator generates an address required for a RAM interface to address the RAM. The address generator communicates with the RAM interface through a two-wire interface.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】関連出願 本願は１９９４年７月２９日に英国特許出願Ｎｏ．９４
１５３６５．７として出願された”Ｒａｍをアクセスす
る方法(Method for Accessing Ram)”、１９９４年７月
２９日に英国特許出願Ｎｏ．９４１５３９１．３として
出願された”Ｄｒａｍのバンクをアクセスする方法(Met
hod for Accessing Banks of Dram)”、及び１９９４年
７月２９日に英国特許出願Ｎｏ．９４１５３８７．１と
して出願された”メモリをアドレスするための方法及び
装置(Method and Apparatus forAddressing Memory)”
に関連しており、これらの出願は全てDiscoVision Asso
ciatesに譲渡されている。RELATED APPLICATIONS This application is filed on July 29, 1994 with British Patent Application No. 94
“Method for Accessing Ram”, filed as British Patent Application No. 15365.7, filed July 29, 1994. No. 9415391.3, filed as “Method of Accessing Dram Bank (Met
and "Method and Apparatus for Addressing Memory" filed on July 29, 1994 as British Patent Application No. 9415387.1.
All of these applications are related to DiscoVision Asso
Assigned to ciates.

【産業上の利用分野】本発明はランダムアクセスメモリ
（ＲＡＭ）に関し、特にＲＡＭとのインターフェースを
行う装置及び方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a random access memory (RAM), and more particularly to an apparatus and method for interfacing with a random access memory (RAM).

【０００２】[0002]

【実施例】本発明の特徴の１つはＲＡＭをアクセスする
方法に関している。特にＲＡＭからそのＲＡＭの所定の
固定バースト長(fixed burst length)Ｎより少ないワー
ド数Ｍをアクセスする方法である。ＲＡＭはイネーブル
ラインを含み、このラインはＲＡＭからの読出し及びＲ
ＡＭへの書き込みを選択的に許可及び禁止する。この方
法では、最初のＮワードがＲＡＭに対してリード(read)
又はライト(write)されるように指示される。次に、Ｍ
ワードがＲＡＭにリード又はライトされたときが判断さ
れる。ここでＭはＮより小さい。最後に、ＭワードがＲ
ＡＭにリード又はライトされたことを判断した直後、Ｒ
ＡＭは禁止される。DETAILED DESCRIPTION One of the features of the present invention relates to a method for accessing a RAM. In particular, this is a method of accessing from a RAM a number of words M smaller than a predetermined fixed burst length N of the RAM. The RAM includes an enable line which reads from RAM and R
Selectively allow and prohibit writing to AM. In this method, the first N words are read from RAM.
Or, it is instructed to be written. Next, M
It is determined when a word has been read or written to the RAM. Here, M is smaller than N. Finally, the M word is R
Immediately after judging that the data has been read or written to the AM,
AM is prohibited.

【０００３】本発明の他の特徴によれば、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）をアクセスし、２
次元画像に関するデータワードを格納及び検索する方法
が開示される。ＤＲＡＭは分離した２つのバンク、即ち
第１のバンク及び第２のバンクを有する。各バンクはペ
ージモードで動作し、データワードをリードライトでき
る。２次元画像は２次元格子パターンのセルに組織化さ
れ、各セルはＭ×Ｎマトリクスの画素を含んでいる。特
定セルに関する全てのデータワードが特定バンクの特定
ページにリードライトされるように、各セルに関係する
ワードは１ページ又は１バンク以下の容量を占める。各
セルには２バンク中の一方のバンクが割り当てられる。
セルに対するバンクの割当は、各セルが同一行又は同一
列内に境界セルがないように、異なるバンクに関係する
ように行われる。According to another aspect of the present invention, a dynamic random access memory (DRAM) is accessed and
A method for storing and retrieving data words for a two-dimensional image is disclosed. A DRAM has two separate banks, a first bank and a second bank. Each bank operates in a page mode and can read and write data words. The two-dimensional image is organized into cells in a two-dimensional lattice pattern, each cell containing an M × N matrix of pixels. The words associated with each cell occupy less than one page or one bank so that all data words for a particular cell are read or written to a particular page in a particular bank. One of two banks is assigned to each cell.
The assignment of banks to cells is made so that each cell is associated with a different bank, such that there are no border cells in the same row or column.

【０００４】本発明の他の特徴によれば、非整列セル(u
naligned sell)に関するデータワードはＤＲＡＭの第１
バンクから最初の読出しでリードされ、格子パターン内
の１つのセルに関係するデータワードは非整列セルに関
係するデータワードとして認識される。そしてＤＲＡＭ
の第２バンクからリードがあり、格子パターン内の他の
セルに関係するデータワードは、非整列セルに関係する
データワードを含む。第１及び第２バンク管の相互のリ
ードは非整列セルに関係する全てのデータワードがリー
ドされるまで続く。According to another feature of the invention, the unaligned cells (u
The data word for naligned sell) is the first DRAM word.
The data word read on the first read from the bank and relating to one cell in the grid pattern is recognized as a data word relating to an unaligned cell. And DRAM
And data words associated with other cells in the grid pattern include data words associated with unaligned cells. The mutual reading of the first and second bank tubes continues until all data words associated with the non-aligned cells have been read.

【０００５】本発明の他の特徴によれば、非整列セルに
関係するデータワードは第１リーディングによりセルの
所定の順番でリードされ、格子パターン内の各セルに関
係するデータワードは、非整列セルに関係するデータワ
ードを含んでいる。前記所定の順番は連続する次のセル
からリードされたデータワードが相互バンクからリード
されるように選択される。According to another feature of the invention, the data words associated with the non-aligned cells are read in a predetermined order of the cells by a first reading, and the data words associated with each cell in the grid pattern are unaligned. Contains the data word associated with the cell. The predetermined order is selected such that data words read from the next successive cell are read from the mutual bank.

【０００６】本発明の他の特徴によれば、前記所定の順
番は非整列セルに関係するデータワードを含むものとし
て識別される格子パターン内のセルの時計回転方向であ
る。又は、前記所定の順番は非整列セルに関係するデー
タワードを含むものとして識別される格子パターン内の
セルの時計回り方向である。According to another feature of the invention, the predetermined order is a clockwise direction of cells in a grid pattern identified as containing data words relating to unaligned cells. Or, the predetermined order is a clockwise direction of the cells in the grid pattern identified as including data words associated with the non-aligned cells.

【０００７】この発明の他の特徴はメモリをアドレッシ
ングするための方法及び装置に関しており、特に可変幅
データをアドレッシングするため及びアドレスの置き換
えに使用される固定数のビットを有する固定幅ワードを
使用する。Another aspect of the present invention relates to a method and apparatus for addressing a memory, particularly using a fixed width word having a fixed number of bits used for addressing variable width data and replacing addresses. .

【０００８】本発明の他の特徴によれば、フレームの画
像番号を判断し、フレームの所望代表番号を判断し、画
面番号が所望代表番号或いはその後の場合に、バッファ
をレディ状態にするステップを含み、フレームとして組
織化されエンコードされたビデオデータをバッファリン
グするための方法が提供される。According to another feature of the invention, the step of determining the image number of the frame, determining the desired representative number of the frame, and placing the buffer in a ready state when the screen number is the desired representative number or thereafter. A method is provided for buffering encoded and encoded video data as frames.

【０００９】本発明の他の特徴によれば、バスをＲＡＭ
に接続するためのＲＡＭインターフェースが提供され、
このインターフェースは複数のデータワードに関係する
アドレスをバスから受信する手段、バッファされたデー
タワードがライトされるＲＡＭに、受信したアドレスか
ら得られる一連のアドレスを発生する手段、及びバッフ
ァされたデータワードをＲＡＭの前記発生したアドレス
にライトする手段を含む。データワード受信及びバッフ
ァリング手段はスイングバッファを含むことができる。
ＲＡＭはページアドレッシングモードで動作でき、アド
レス発生手段は受信したアドレスに基づいて行アドレス
を発生する手段及び列アドレスを発生する手段を含むこ
とができる。ＲＡＭは例えばＤＲＡＭで、バスは２線イ
ンターフェースを含むことができ、データワード受信及
びバッファリング手段は２線インターフェースを含むこ
とができ、及び複数のデータワード並びに受信したアド
レスは例えばtokenの形式である。ＲＡＭインターフェ
ースはデータワード受信手段が複数のデータワードを受
信及びバッファしたか否かを判断する手段を更に含むこ
とができる。According to another feature of the invention, the bus is a RAM
Provided a RAM interface for connecting to
The interface includes means for receiving an address associated with a plurality of data words from a bus, means for generating a series of addresses derived from the received address in a RAM to which the buffered data words are written, and buffered data words. To the generated address of the RAM. The data word receiving and buffering means may include a swing buffer.
The RAM can operate in a page addressing mode, and the address generating means can include means for generating a row address based on the received address and means for generating a column address. The RAM is, for example, a DRAM, the bus can include a two-wire interface, the data word receiving and buffering means can include a two-wire interface, and the plurality of data words and the received address are, for example, in the form of token. . The RAM interface may further include means for determining whether the data word receiving means has received and buffered a plurality of data words.

【００１０】又、本発明はバスをＲＡＭに接続するＲＡ
Ｍインターフェースを提供し、このインターフェースは
ＲＡＭの所定アドレスに格納された複数のデータワー
ド、前記複数のデータワードに関係するＲＡＭアドレス
を前記場塚ら受信する手段、ＲＡＭ内の複数のデータワ
ードをアドレッシングし受信したアドレスから得られる
一連のＲＡＭアドレスを発生する手段、ＲＡＭからリー
ドされたデータワードをバッファリングする手段、及び
前記アドレス発生手段により発生された一連のＲＡＭア
ドレスを使用して、複数のデータワードをＲＡＭからリ
ードし、前記データワードをバッファ手段にライトする
手段を具備する。ＲＡＭは例えばＤＲＡＭで、バスは２
線インターフェースを含むことができ、アドレス受信手
段は２線インターフェースを含むことができ、そして複
数のデータワード並びに受信したドレスはtokenの形式
でよい。ＲＡＭインターフェースは更にデータワード受
信手段が複数のデータワードを受信しバッファしたか否
かを判断する手段を含む。上記本発明の特徴は５つのカ
テゴリーに分類でき、以下にそのカテゴリーを説明す
る。The present invention also relates to an RA for connecting a bus to a RAM.
Providing an M interface, said interface receiving a plurality of data words stored at a predetermined address in RAM, a RAM address associated with said plurality of data words from said field, addressing a plurality of data words in RAM. Means for generating a series of RAM addresses derived from the received address, means for buffering data words read from the RAM, and using the series of RAM addresses generated by the address generating means to generate a plurality of data. Means for reading words from RAM and writing said data words to buffer means. The RAM is, for example, a DRAM, and the bus is 2
A line interface may be included, the address receiving means may include a two-line interface, and the plurality of data words as well as the received address may be in the form of a token. The RAM interface further includes means for determining whether the data word receiving means has received and buffered the plurality of data words. The features of the present invention can be classified into five categories, which are described below.

【００１１】ＪＥＤＥＣ同期ＤＲＡＭをアクセスする方
法； ＤＲＡＭのバンクをアクセスする方法； 可変はあデータをアドレスするための固定幅ワード； バッファマネージャ；及び ＲＡＭインターフェース 同期ＤＲＡＭをアクセスする方法 図１は本発明による方法を実施するシステム１０のブロ
ック図を示す。システム１０はステートマシン１２、イ
ンターリーバ１４、及び同期ＤＲＡＭ１６を含む。ＤＲ
ＡＭ１６は２つのブロック３２を含む。インターリーバ
１４はＤＲＡＭ１６に対するアクセス（リードライト）
を制御する。インターリーバ１４はカウンタ（図示され
ず）を含み、このカウンタはどりらのバンク３２が最近
アクセスされたかを示し、これによりインターリーバ１
はバンク３２間を容易にトグルできる。A method of accessing a JEDEC synchronous DRAM; a method of accessing a bank of DRAM; a variable width fixed width word for addressing data; a buffer manager; and a RAM interface. A method of accessing a synchronous DRAM. 1 shows a block diagram of a system 10 that implements the method. The system 10 includes a state machine 12, an interleaver 14, and a synchronous DRAM 16. DR
AM 16 includes two blocks 32. Interleaver 14 accesses DRAM 16 (read / write)
Control. Interleaver 14 includes a counter (not shown), which indicates which bank 32 has been accessed recently, whereby interleaver 1
Can easily toggle between banks 32.

【００１２】図１、２及び３において、ＤＲＡＭ１６の
同一バンクにアドレスしたハイレベルコマンド２２のス
トリング(string)１９を受信すると、ステージマシン１
２は同一バンク３２にアドレスされた最適化ローレベル
コマンド２０（即ちＪＥＤＥＣにより特定される７つの
コマンド、及び前述のリスト）のストリング２１を発生
する。ストリング２１を受信するとインターリーバ１４
は要求されたアクションを実行する。1, 2 and 3, when a string 19 of a high-level command 22 addressed to the same bank of the DRAM 16 is received, the stage machine 1
2 generates a string 21 of optimized low-level commands 20 (ie, the seven commands specified by JEDEC, and the list described above) addressed to the same bank 32. When the string 21 is received, the interleaver 14
Performs the requested action.

【００１３】ハイレベルコマンド２２はＲＥＡＤ２２−
１、ＷＲＩＴＥ２２−２、ＥＸＴＥＮＤ２２−３、ＩＮ
ＴＥＲＲＵＰＴ２２−４及びＲＥＦＲＥＳＨ２２−５で
ある。（コマンド２２はローレベルコマンド２０から明
確に区別できるように全て大文字で示されている。）簡
単にいうと、ＲＥＡＤ２２−１、ＷＲＩＴＥ２２−２、
及びＲＥＦＲＥＳＨ２２−５コマンドの動作はそれらと
同一名のローレベルコマンド２０と同一である。ＥＸＴ
ＥＮＤ２２−３は以前のＷＲＩＴＥ２２−２又はＲＥＡ
Ｄ２２−１コマンドのアクションを繰り返すように作用
する。ＩＮＴＥＲＲＵＰＴ２２−４は、後述されるよう
に、４ワード２４で固定されるバースト長の結果として
必要となるものである。一緒に用いると、コマンド２２
は強力なプログラミングツールを提供する。The high-level command 22 is READ22-
1, WRITE22-2, EXTEND22-3, IN
TERRUPT 22-4 and REFRESH 22-5. (Command 22 is all shown in uppercase to clearly distinguish it from low-level command 20.) Briefly, READ 22-1, WRITE 22-2,
The operation of the REFRESH 22-5 command is the same as that of the low-level command 20 having the same name. EXT
END22-3 is the previous WRITE22-2 or REA
Acts to repeat the action of the D22-1 command. The INTERRUPT 22-4 is required as a result of a burst length fixed by four words 24, as described later. When used together, command 22
Provides powerful programming tools.

【００１４】どのようにコマンド２２がＤＲＡＭ１６を
アクセスするタスク(task)を簡略化するかを示す例を説
明する前に、コマンド２２自体の説明を先に述べる。ハ
イレベルコマンド列１９の最初のハイレベルコマンド２
２はＲＥＡＤ２２−１又はＷＲＩＴＥ２２−２のどちら
かである。対応するローレベルコマンド列２１の第１ロ
ーレベルコマンド２０は常にアクティブコマンド２０で
ある。各ＲＥＡＤ又はＷＲＩＴＥコマンド２２は４つの
連続ワード２４がリード又はライトされるように指示し
ている。図２に示すように、各ＲＥＡＤ又はＷＲＩＴＥ
コマンド２２は４つの連続するワード２４の第１のワー
ド２４の（アクセスされる特定バンク３２内の）アドレ
ス２６を伴っている。（ここで、ＪＥＤＥＣスタンダー
ドではこの第１のワード２４は偶数でなければならな
い。） ＤＲＡＭ１６が”自動プリチャージモード(precharge m
ode)”のとき、ＲＥＡＤ又はＷＲＩＴＥコマンド２２が
ストリング１９の中で最後のコマンド２２の場合（即ち
ステートマシン１２に対する次のコマンドがＤＲＡＭ１
６の他のバンク３２にアドレスされる場合）、ステート
マシン１２はプリチャージコマンド２０と共にリード又
はライトを発し、次に適切な４つの連続ワード２４に不
可欠なアドレス２６が続く。又は、ステートマシン１２
はリード又はライトコマンド２０を発生し、次に不可欠
なアドレス２６が続く。例えば自動プリチャージモード
の場合、ストリング１９−２内の最後のコマンド２２は
１０のアドレス２６を伴うＲＥＡＤ２２−１で、対応す
るストリング２１−２はプリチャージコマンド２０によ
り読み込まれ、１０、１１、１２及び１３のアドレス２
６が続く。Before describing an example of how the command 22 simplifies the task of accessing the DRAM 16, a description of the command 22 itself will be provided first. First high level command 2 in high level command sequence 19
2 is either READ 22-1 or WRITE 22-2. The first low-level command 20 in the corresponding low-level command sequence 21 is always the active command 20. Each READ or WRITE command 22 indicates that four consecutive words 24 are to be read or written. As shown in FIG. 2, each READ or WRITE
Command 22 is accompanied by an address 26 (in a particular bank 32 to be accessed) of a first word 24 of four consecutive words 24. (Here, in the JEDEC standard, the first word 24 must be an even number.) The DRAM 16 operates in the "auto precharge mode (precharge m)".
ode) ", when the READ or WRITE command 22 is the last command 22 in the string 19 (that is, the next command to the state machine 12 is the DRAM 1
(If addressed to six other banks 32), the state machine 12 issues a read or write with the precharge command 20, followed by the appropriate four consecutive words 24 followed by the essential address 26. Or, the state machine 12
Generates a read or write command 20, followed by an essential address 26. For example, in the case of the automatic precharge mode, the last command 22 in the string 19-2 is a READ 22-1 with an address 26 of 10, and the corresponding string 21-2 is read by the precharge command 20, and 10, 11, 12 And address 2 of 13
6 follows.

【００１５】図２において、ＥＸＴＥＮＤ（伸張）２２
−３はストリング１９−３の終端に示され、ＲＥＡＤ
（ＷＲＩＴＥ）コマンド２２に続いている。ＲＥＡＤ及
びＷＲＩＴＥコマンドのように、ＥＸＴＥＮＤ２２−３
のフォーマットは連続する４ワード２４の最初のワード
２４のアドレス２６を含む。自動プリチャージモードで
は、ＥＸＴＥＮ２２−３がストリング１９−３における
ようにストリング１９の終端で発生したとき、プリチャ
ージを伴う追加のリードライトがストリング２１に追加
される。In FIG. 2, EXTEND (extension) 22
-3 is indicated at the end of the string 19-3, and READ
(WRITE) Command 22 follows. Like the READ and WRITE commands, EXTEND 22-3
Contains the address 26 of the first word 24 of the four words 24 in a row. In the automatic precharge mode, an extra read / write with precharge is added to string 21 when EXTEN 22-3 occurs at the end of string 19 as in string 19-3.

【００１６】本発明の他の特徴は、バースト長を４ワー
ドに固定することであり、これによりダイナミックに変
化するバースト長に適合するための複雑性が回避され
る。ＪＥＤＥＣスタンダードで要求される２ワード転送
を扱うために、ＩＮＴＥＲＲＵＰＴ２２−４が提供され
る。次に図１、２及び３において，ＩＮＴＥＲＲＵＰＴ
２２−３により、ステートマシン１２は４ワード長ロー
レベルコマンド２０のリード（又はライト）が開始す
る。しかし、２ワード２４がリード（ライト）された
後、ステートマシン１２により、バンク３２に対するイ
ネーブルライン３０はローになり、バンク３２をデセー
ブルにする。このようにして、ステートマシン１２は４
ワード２４に対するリード（又はライト）のローレベル
コマンドを発生するが、２ワード２４のみが実際にバン
ク３２に対してリード（又はライト）される。Another feature of the present invention is that the burst length is fixed at four words, thereby avoiding the complexity of adapting to dynamically changing burst lengths. INTERRUPT 22-4 is provided to handle the two word transfer required by the JEDEC standard. Next, in FIGS. 1, 2 and 3, INTERRUPT
By 22-3, the state machine 12 starts reading (or writing) the 4-word long low-level command 20. However, after the two words 24 have been read (written), the state machine 12 causes the enable line 30 for the bank 32 to go low, disabling the bank 32. In this way, the state machine 12
A read (or write) low level command for word 24 is generated, but only two words 24 are actually read (or written) to bank 32.

【００１７】勿論、イネーブルライン３０がローに落ち
た後、新たな無効リード（又はライト）コマンド２０を
完了するために、２クロック周期が必要である。しか
し、バースト長が４ワード２４に固定されるのを許容す
る一方で、この方法は望まれないデータの２ワード２４
を扱う必要がなくなる。Of course, after enable line 30 falls low, two clock cycles are required to complete a new invalid read (or write) command 20. However, while allowing the burst length to be fixed at four words 24, this method does not require two words 24 bits of unwanted data.
You do not need to deal with

【００１８】次に図１、２、３及び４を参照する。図４
はワード２４がどのようにしてバンク３２に格納される
かを示している。図４は２次元アレイのセル５０の部分
４８を示し、各セル５０はワード２４のＭ×Ｎマトリク
スを含んでおり、各ワードは参照符号５４で示され、こ
れはセル５０内のワード２４のアドレスとして機能す
る。特に、各セル５０はワード２４の８行×８列として
示されている。セル５０は格子パターン５６に従って配
置されている。Referring now to FIGS. FIG.
Indicates how word 24 is stored in bank 32. FIG. 4 shows a portion 48 of the cells 50 of the two-dimensional array, each cell 50 including an M × N matrix of words 24, each word indicated by reference numeral 54, which is Functions as an address. In particular, each cell 50 is shown as 8 rows by 8 columns of word 24. The cells 50 are arranged according to a grid pattern 56.

【００１９】セル５０にはセル６０が重なっており、セ
ル６０は（ＤＲＡＭ１６の他の部分に格納するために）
下のセル５０からのワードを読むことにより生成される
新たな所望セルを示す。セル６０はワード２４と整列し
ているが、格子パターン５６とは整列していない。セル
６０はセル５０−１、５０−２、５０−３、及び５０−
４に重なっている。セル５０−１及び５０−３は同一バ
ンク３２（例えばバンク０）内に格納されるワード２４
を含んでいるが、異なるページのことがある。同様に、
セル５０−２及び５０−４は他のバンク３２に格納され
るワード２４を含んでいるが、異なるページのことがあ
る。Cell 50 overlaps cell 60 and cell 60 (for storage elsewhere in DRAM 16).
Shows the new desired cell created by reading the word from cell 50 below. Cell 60 is aligned with word 24 but not with grid pattern 56. Cell 60 comprises cells 50-1, 50-2, 50-3, and 50-
It overlaps 4. Cells 50-1 and 50-3 store words 24 stored in the same bank 32 (eg, bank 0).
But may be on a different page. Similarly,
Cells 50-2 and 50-4 contain words 24 stored in other banks 32, but may be on different pages.

【００２０】セル５０−１から適切なワード２４を読む
ために、次に示すハイレベルコマンド２２のストリング
１９を用いることができる。即ち、ＲＥＡＤ（６２，
ｘ）、ＩＮＴＥＲＲＵＰＴ（６２，６２）。To read the appropriate word 24 from cell 50-1, the following string 19 of high level commands 22 can be used. That is, READ (62,
x), INTERRUPT (62, 62).

【００２１】ローレベルコマンド２０の対応するストリ
ング２１は、ａｃｔｉｖｅ（ｂａｎｋ０）、ｒｅａｄ
（６２，６３）、ｒｅａｄ ａｎｄ ｐｒｅｃｈａｒｇ
ｅ（６２，６３）である。The corresponding string 21 of the low-level command 20 is active (bank 0), read
(62, 63), read and precharg
e (62, 63).

【００２２】セル５０−４から適切なワード２４を読む
ために、次に示すハイレベルコマンド２２を用いること
ができる。即ち、ＲＥＡＤ（６，ｃ）、ＩＮＴＥＲＲＵ
ＰＴ（１４，２２）。To read the appropriate word 24 from cell 50-4, the following high level command 22 can be used. That is, READ (6, c), INTERRU
PT (14,22).

【００２３】ローレベルコマンド２０の対応するストリ
ング２１は、ａｃｔｉｖｅ（ｂａｎｋ１）、ｒｅａｄ
（６，７）、ｒｅａｄ（１４，１５，ｄｏｎ’ｔ ｃａ
ｒｅ，ｄｏｎ’ｔ ｃａｒｅ）ｒｅａｄ ａｎｄ ｐｒ
ｅｃｈａｒｇｅ（２２，２３，ｄｏｎ’ｔ ｃａｒｅ，
ｄｏｎ’ｔ ｃａｒｅ）。セル５０−３から適切なワー
ド２４を読むために、次のハイレベルコマンド２２を用
いることができる。即ち、ＲＥＡＤ（０，ｘ）、ＥＸＴ
ＥＮ（８，ｘ）、ＥＸＴＥＮ（１６，ｘ）、ＥＸＴＥＮ
（４，ｘ）、ＩＮＴＥＲＲＵＰＴ（１２，２０）。The corresponding string 21 of the low-level command 20 is active (bank1), read
(6, 7), read (14, 15, don't ca
re, don't care) read and pr
charge (22, 23, don't care,
don't care). The next high level command 22 can be used to read the appropriate word 24 from cell 50-3. That is, READ (0, x), EXT
EN (8, x), EXTEN (16, x), EXTEN
(4, x), INTERRUPT (12, 20).

【００２４】ローレベルコマンド２０の対応するストリ
ング２１は、ａｃｔｉｖｅ（ｂａｎｋ０）、ｒｅａｄ
（０，１，２，３）、ｒｅａｄ（８，９，１０，１
１）、ｒｅａｄ（１６，１７，１８，１９）、ｒｅａｄ
（４，５）、リード（１２，１３）、リード及びプリチ
ャージ（２０，２１，ｄｏｎ’ｔ ｃａｒｅ，ｄｏｎ’
ｔ ｃａｒｅ）。The corresponding string 21 of the low-level command 20 is active (bank 0), read
(0, 1, 2, 3), read (8, 9, 10, 1)
1), read (16, 17, 18, 19), read
(4, 5), read (12, 13), read and precharge (20, 21, don't care, don ')
t care).

【００２５】本発明は以上のような構造及び方法を参照
して開示されたが、本発明の範囲はこれらの説明に限定
されることなく、特許請求の範囲から考えられる修正及
び変更を含むものである。 ＤＲＡＭのバンクをアクセスする方法 図５、６、及び１１を参照する。図１１はデジタルビデ
オ信号２０４から得られる画像２０８を表示するために
適した表示画面２０６を有するビデオモニタ２０２を示
している。デジタルビデオ信号２０４のソースはビデオ
デコーダ２０５である。ビデオデコーダ２０５は適当な
デコード回路（図示されず）を含む。ビデオデコーダ２
０５はエンコードされたビデオ信号２０９をデコードす
る。エンコードされたビデオ信号２０９の代表的なソー
スはＣＤ又はレーザディスクプレーヤ２０７又はケーブ
ルテレビフックアップ(hook-up)２０８を含む。Although the present invention has been disclosed with reference to the structure and method as described above, the scope of the present invention is not limited to these descriptions, but includes modifications and changes that can be considered from the appended claims. . Method for Accessing a Bank of a DRAM Referring to FIGS. FIG. 11 shows a video monitor 202 having a display screen 206 suitable for displaying an image 208 obtained from the digital video signal 204. The source of the digital video signal 204 is a video decoder 205. Video decoder 205 includes appropriate decoding circuitry (not shown). Video decoder 2
05 decodes the encoded video signal 209. Typical sources of the encoded video signal 209 include a CD or laser disk player 207 or a cable television hook-up 208.

【００２６】図５には画像２０８を含む表示画面２０６
の一部分が示されている。画像２０８のような画像は画
素２１４から構成されている。一般に画素２１４はセル
２１２内にグループ分けされている。画素２１４をセル
２１２にグループ分けすることで、画像２０８を示すデ
ジタルビデオ信号２０４は（表示画面６の他の領域も同
様に）、より効果的に操作（例えば圧縮）することがで
きる。FIG. 5 shows a display screen 206 including an image 208.
Is shown. An image, such as image 208, is made up of pixels 214. Generally, pixels 214 are grouped into cells 212. By grouping the pixels 214 into cells 212, the digital video signal 204 representing the image 208 (as well as other areas of the display screen 6) can be manipulated (eg, compressed) more effectively.

【００２７】セル２１２はどのような反復パターンにも
配置できるが、一般にセル２１２は直線的な格子２０９
のパターン内に配置される。格子２０９のパターンは表
示画面２０６に交差して延長している。各セル２１２内
で、一般に画素２１４はＮ行×Ｎ列の正方形マトリクス
に配置される。例えば、図６で、セル２１２は画素２１
４の８行×８列のからなる。識別位置番号１３（０〜６
３）が各画素２１４に関係している。代替えの方法とし
て、画素２１４は非正方形マトリクス（即ちＭ行×Ｎ
列、ここでＭとＮは異なる数である）のグループにする
こともできる。The cells 212 can be arranged in any repeating pattern, but generally the cells 212
Are arranged in a pattern. The pattern of the grid 209 extends across the display screen 206. In each cell 212, pixels 214 are generally arranged in a square matrix of N rows × N columns. For example, in FIG.
4, 8 rows x 8 columns. Identification position number 13 (0 to 6
3) is related to each pixel 214. As an alternative, the pixel 214 may be a non-square matrix (ie, M rows × N
Column, where M and N are different numbers).

【００２８】図５、６及び７を参照すると、デジタルビ
デオ２０４は多数のデータワード２１５を含む。ＭＰＥ
Ｇデジタルビデオスタンダードでは、６データワード２
１５は４画素２１４の各領域を示す必要がある。１ワー
ド２１５はＣｂを示し、１ワード２１５はＣｒを示し、
４ワード２１５はＹ（明度）を示す。Referring to FIGS. 5, 6 and 7, digital video 204 includes a number of data words 215. MPE
In G digital video standard, 6 data words 2
Reference numeral 15 needs to indicate each area of the four pixels 214. One word 215 indicates Cb, one word 215 indicates Cr,
Four words 215 indicate Y (brightness).

【００２９】図５、７、１０及び１１を参照すると、ビ
デオデコーダ２０５はＲＡＭシステム２３０を含む。Ｒ
ＡＭシステム２３０はメモリビデオデコーダ２０５で、
データワード２１５を格納するために使用する。ビデオ
デコーダ２０５は画面２０６上の画像２０８を生成、表
示、及び操作中にＲＡＭシステム２３０からワード１２
５を読出す。ＲＡＭシステム２３０はインターリーバ２
３４及び２つのＲＡＭバンク２３２、即ちバンク０の２
３２−０及びバンク１の２３２−１を含む。インターリ
ーバ２３４はバンク２３２をビデオデコーダ２０５の一
部分（図示されず）に接続し、ビデオデコーダ２０５は
画像２０８を生成、表示、及び操作するために使用され
る。バンク２３２では、データワード２１５は重なる長
方形のようにして図１０に示されているページ２３３に
格納される。ページ２３３の代表的サイズは１０２４×
８ビットワードである。Referring to FIGS. 5, 7, 10 and 11, video decoder 205 includes a RAM system 230. R
The AM system 230 is a memory video decoder 205,
Used to store data word 215. Video decoder 205 generates word 208 from RAM system 230 during generation, display, and operation of image 208 on screen 206.
Read 5 out. RAM system 230 is interleaver 2
34 and two RAM banks 232, that is, 2 of bank 0
32-0 and 232-1 of bank 1. Interleaver 234 connects bank 232 to a portion (not shown) of video decoder 205, which is used to generate, display, and manipulate image 208. In bank 232, data words 215 are stored as overlapping rectangles on page 233 shown in FIG. The typical size of page 233 is 1024x
It is an 8-bit word.

【００３０】図５、６、及び８を参照する。ビデオデコ
ーダ２０５に必要なことは、存在するセル格子２０９に
整列されていない（以下、非例列と記載）セル２２２を
読む能力である。その代わり、セル２２２はセル２１２
内の画素２１４に整列されている。非整列セル２２２を
読む能力は画像２０８の特徴を検索、又は連続する画像
２０８間の動きを検出するために必要となる。Referring to FIGS. What is needed for video decoder 205 is the ability to read cells 222 that are not aligned with existing cell grid 209 (hereinafter referred to as non-example columns). Instead, cell 222 is replaced by cell 212
Are aligned with the pixel 214 in the inside. The ability to read non-aligned cells 222 is needed to search for features in image 208 or to detect movement between successive images 208.

【００３１】図５及び８を参照する。図５において、Ｒ
ＡＭシステム２３０から読み込まれたセル２２２−１が
示されている。セル２２２−１は格子２０９には整列し
ていないが、セル２１２の画素２１４に整列している。
セル２２２−１は点線で示され、４つのセル２１２，２
１２−５、２１２−６、２１２−７、及び２１２−８に
重なって見える。Referring to FIGS. In FIG. 5, R
The cell 222-1 read from the AM system 230 is shown. Cell 222-1 is not aligned with grid 209, but is aligned with pixel 214 of cell 212.
Cell 222-1 is indicated by a dotted line, and four cells 212, 2
It appears to overlap 12-5, 212-6, 212-7, and 212-8.

【００３２】図８は非整列リードセル２２２−１が下の
セル２１２−５、２１２−６、２１２−７、及び２１２
−８にどのように重なるかを詳細に示す。セル２２２−
１内の番号２６は、セル２２２−１と下の各セル２１２
の境界部での画素２４の数１３を示す。ここで、非整列
リードセル２２２−１は主に下の単一セル２１２−５か
ら描かれた画素２１４から構成されている。セル２１２
−６、２１２−８、及び２１２−７から示されている画
素２１４の数は各々７個、７個及び１個である。セル２
１２−５からは４９個の画素が示されている。FIG. 8 shows that the non-aligned lead cell 222-1 has cells 212-5, 212-6, 212-7, and 212 below it.
-8 shows how they overlap. Cell 222-
1 is a cell 222-1 and each cell 212 below.
Shows the number 13 of the pixels 24 at the boundary of. Here, the non-aligned lead cell 222-1 is mainly composed of the pixel 214 drawn from the lower single cell 212-5. Cell 212
The number of pixels 214 indicated by -6, 212-8, and 212-7 is 7, 7, and 1, respectively. Cell 2
From 12-5, 49 pixels are shown.

【００３３】図５及び８では、直線格子２０９は各セル
２１２を示すデータワード２１５を含むページ２３３が
どのように挿入されるかは示されていない。特定の非整
列リードセル２２２の下にあるセル２１２の全てに関係
する各ページ２３３はＲＡＭシステム２３０の同一バン
ク２３２内であると考えられる。そのようなとき、非整
列リードセル２２２の生成は最悪の場合、その同一バン
ク２３２から４ページをアクセスする処理と、バンク２
３２を３倍にプリチャージするための死に時間(dead ti
me)を必要とする処理を含む。画像８上の全非整列セル
２２２に関して最も悪い場合が必ず発生し、検索又は合
致は非整列セル２２２がどこにあるかを特定することは
なく、従って最悪のケースになることが常にある。In FIGS. 5 and 8, the straight grid 209 does not show how the page 233 containing the data word 215 indicating each cell 212 is inserted. Each page 233 relating to all of the cells 212 under a particular unaligned read cell 222 is considered to be in the same bank 232 of the RAM system 230. In such a case, in the worst case, the generation of the non-aligned read cells 222 may involve processing to access four pages from the same bank 232,
Dead time to precharge 32 to 3 times (dead ti
me). The worst case always occurs for all non-aligned cells 222 on the image 8, and a search or match does not specify where the non-aligned cells 222 are, and thus is always the worst case.

【００３４】同一バンク２３２から４ページ２３３をア
クセスするより、各バンク２３２から２ページをアクセ
ルする処理、即ちインターリーブ(interleaving)の可能
性を最大にする処理の方が遥かに良い。ここで問題は、
図８のようなケースをどのように扱うかである。図８で
非整列リードセル２２２−１の画素２１４の殆どは下の
単一セル２１２−５から示されており、他の下の３つの
セル２１２−６、２１２−７、２１２−８に関係するペ
ージ２３３からデータをリードするのに必要な比較的短
い時間の読出しを実行しているとき、プリチャージの時
間は殆どない。他の難しいケースは２つのセル２１２の
実質的な部分及び他の２つのセル２１２の非実質的部分
に重なる非整列リードセル２２２を含んでいる場合であ
る。It is much better to access two pages from each bank 232, ie to maximize the possibility of interleaving, than to access four pages 233 from the same bank 232. The problem here is
How to handle the case as shown in FIG. In FIG. 8, most of the pixels 214 of the non-aligned lead cell 222-1 are shown from the lower single cell 212-5 and are related to the other three lower cells 212-6, 212-7, 212-8. When performing the relatively short read required to read data from page 233, there is little precharge time. Another difficult case is when a non-aligned lead cell 222 overlaps a substantial portion of the two cells 212 and a non-virtual portion of the other two cells 212.

【００３５】本発明によれば、比較的短いリード時間の
問題は、セル２１２に関係しているページ２３３を特定
２次元画像２４０にインターリーブすることで軽減され
る。次に図９及び１０を参照する。図９はセル２１２の
半分をハッチング２３９により示し、セル２１２の半分
を間引きハッチング２３９で示している。セル２１２上
のハッチング２３９の意味は、特定セル２１２に関係す
るページ２３３がバンク０即ち２３２−０内にあること
を示す。セル２１２上のハッチング２３９のない部分
は、その特定セル２１２に関係するページ２３３がバン
ク１即ち２３２−１内にあることを示す。例えば、セル
２１２−６はハッチングで示され、従ってセル２１２−
６を示すデータワード２１５に関係するページ２３３は
バンク０即ち２３２−０内に格納され、それ故バンク０
即ち２３２−０からリードされなければならない。According to the present invention, the problem of relatively short read times is mitigated by interleaving pages 233 associated with cells 212 into specific two-dimensional images 240. Next, reference is made to FIGS. FIG. 9 shows half of the cell 212 by hatching 239 and half of the cell 212 by thinning hatching 239. The meaning of the hatching 239 on the cell 212 indicates that the page 233 related to the specific cell 212 is in bank 0, that is, 232-0. The portion without hatching 239 on cell 212 indicates that the page 233 associated with that particular cell 212 is in bank 1 or 232-1. For example, cell 212-6 is shown hatched, and thus cell 212-
The page 233 associated with the data word 215 indicating 6 is stored in bank 0, i.
That is, it must be read from 232-0.

【００３６】本発明によれば、リード時間が比較的短い
という問題は、ページ２３３に関係するセル２１２の特
定２次元パターン２４０に基づいて、ページ２３３をバ
ンク２３２内にインターリーブするインターリーバ２３
４により軽減される。図９に示すように、パターン２４
０はチェッカーボード(checkerboard)に酷似している。
即ち格子２０９の同一行内で、同一バンク２３２内の関
係ページ２３３を有する２つの連続するセル２１２はな
く、格子２０９の同一列内で、同一バンク２３２内に関
係ページ２３３を有する２つの連続するセル２１２はな
い。According to the present invention, the problem that the read time is relatively short is a problem that the interleaver 23 interleaves the page 233 into the bank 232 based on the specific two-dimensional pattern 240 of the cell 212 related to the page 233.
4 alleviated. As shown in FIG.
0 is very similar to a checkerboard.
That is, in the same row of the grid 209, there are no two consecutive cells 212 with the related page 233 in the same bank 232, but in the same column of the grid 209, two consecutive cells with the related page 233 in the same bank 232. There is no 212.

【００３７】チェッカーボードパターン２４０は、非整
列リードセル２２２が４つのセル２１２に重なったと
き、重ねられた２つのセル２１２が１つのバンク内に格
納される他方で、２つの他の重ねられたセル２１２に関
係するページ２３３が他のバンク２３２に確実に格納さ
れるようにすることにより、インターリーブの可能性を
最大にする。例えば図９において、セル２１２−５及び
２１２−７はバンク１即ち２３２−１内に格納された関
係ページ２３３を有し、他方、セル２２−６及び１２−
８はバンク０ ２３２−０に格納される関係ページ２３
３を有する。The checkerboard pattern 240 indicates that when an unaligned lead cell 222 overlaps four cells 212, the two stacked cells 212 are stored in one bank while the other two stacked cells 212 are stored in one bank. Maximizing the potential for interleaving by ensuring that the pages 233 associated with 212 are stored in other banks 232. For example, in FIG. 9, cells 212-5 and 212-7 have a related page 233 stored in bank 1 or 232-1 while cells 22-6 and 12-.
8 is the related page 23 stored in bank 0 232-0
3

【００３８】インターリーブの効率を最大にするため
に、ページ２３３は相互バンク２３２からリードするの
が望ましい。これは非整列リードセル２２２の下にある
４つのセル２１２から時計回り方向又は反時計回り方向
にリードすることで確実になる。時計回り方向にリード
する方法の一例として、図９のセル２２２−１の下にあ
る４つのセル２２を考える。先ず、セル２１２−５に関
係するページ２３３はインターリーバ２３４によりバン
ク１即ち２３２−１からリードされる。そしてセル２１
２−６に関係するページ２３３がリードされる。なぜな
ら、セル２１２−７はセル２１２−６と同一列内にあり
セル２１２−６の下にあるからである。最後にセル２１
２−８に関係するページ２３３がリードされる。なぜな
ら、セル２１２−８はセル２１２−７と同一行内にあ
り、セル２１２−７の左にあるからである。Preferably, pages 233 are read from interbank 232 to maximize the efficiency of interleaving. This is ensured by leading clockwise or counterclockwise from the four cells 212 below the unaligned lead cells 222. As an example of the method of reading in the clockwise direction, consider four cells 22 below cell 222-1 in FIG. First, the page 233 associated with the cell 212-5 is read from the bank 1 or 232-1 by the interleaver 234. And cell 21
The page 233 related to 2-6 is read. This is because cell 212-7 is in the same column as cell 212-6 and below cell 212-6. Finally cell 21
The page 233 related to 2-8 is read. This is because cell 212-8 is in the same row as cell 212-7 and to the left of cell 212-7.

【００３９】インターリーブバンク２３２のチェッカー
ボードパターン２４０が死に時間を減少するときのシミ
ュレーションを次に示す。チェッカーボードパターン２
４０のアスペクト比及びサイズは用途に応じて最適な値
に選択することができる。唯一必要なことは、非整列リ
ードセル２２２の下に少なくとも１つのセル２２がワー
ド２１５の１以上のページにより示されることである。
このようにして、下のセル２１２の４つの可能なリード
動作は各々自ら含まれることになり、前述のメカニズム
に対するインターリーブを制限している。更なる分解で
は更に複雑なインターリーブアルゴリズムが含まれ、死
に時間を長くするであろう。A simulation when the checkerboard pattern 240 of the interleave bank 232 reduces the time to death is shown below. Checkerboard pattern 2
The aspect ratio and size of 40 can be selected to optimal values according to the application. The only requirement is that at least one cell 22 beneath the non-aligned read cell 222 is indicated by one or more pages of word 215.
In this way, each of the four possible read operations of cell below 212 will be included by itself, limiting interleaving to the aforementioned mechanism. Further decomposition will involve more complex interleaving algorithms, which will increase the time to death.

【００４０】下のセル２１２の可能性のあるリードの各
ペアは同一ページ２３３内のワード２１５を含むことが
ある（例えば、非整列リードセル２２２−１の下にある
セル２１２−６及び２１２−８からのワード２１５は同
一ページ２３３に含むこともできる）。従って、ページ
２３３からのワード２１５のリードは更に最適にするこ
とができる。しかし、最悪のケースがまだ存在する。Each possible pair of reads of cell 212 below may include word 215 in the same page 233 (eg, cells 212-6 and 212-8 under unaligned read cell 222-1). From the same page 233). Therefore, reading word 215 from page 233 can be further optimized. But the worst case still exists.

【００４１】性能を劣化せずに本発明による方法を、単
一ページ２３３内に格納できる量よりも多くのデータワ
ード２１５が必要な（Ｍ×Ｎ）の大きさを有するセル２
１２に適用することもできる。図１０及び図１２を参照
すると、そのようなセル２１２は副格子(subgrid)２５
２により除算して副セル(subcell)２５０にされる。副
セル２５０の大きさは、各副セル２５０に関係するワー
ド２５１の数が単一のページ２３３に格納できるように
選択される。図１２に示すように、同一のチェッカーボ
ードパターン２４０を副セル５０（例えば、同一バンク
２３２に格納された副セル２５０−１及び２５０−３、
及び同一バンク２３２内に格納された副セル５０−２及
び５０−４）に適用でき、それにより各”オーバーサイ
ズ”セル２１２がセル２１２自身で管理できるように同
様な効率的方法で管理できる。The method according to the invention without degrading the performance of the method according to the invention can be applied to cells (M × N) of size (M × N) requiring more data words 215 than can be stored in a single page 233.
12 can also be applied. Referring to FIGS. 10 and 12, such a cell 212 has a subgrid 25.
The result is divided by two to form a subcell 250. The size of the subcells 250 is selected such that the number of words 251 associated with each subcell 250 can be stored in a single page 233. As shown in FIG. 12, the same checkerboard pattern 240 is used for subcells 50 (for example, subcells 250-1 and 250-3 stored in the same bank 232,
And the sub-cells 50-2 and 50-4) stored in the same bank 232, so that each "oversized" cell 212 can be managed in a similar efficient manner so that the cell 212 itself can be managed.

【００４２】本発明の構造及び方法が開示されたが、本
発明の範囲は前述の説明に限定されるものではなく、特
許請求の範囲に基づく修正や変更を含む。 可変幅データをアドレスする固定幅ワード メモリをアドレスするための方法及び装置を次に説明す
る。特にこの処理は、固定幅ワードを使用して可変幅デ
ータをアドレスすることが要求される。実施例の様々の
形式において、固定幅ワードは幅定義フィールド、アド
レスフィールド、又は置換フィールドを含む。固定幅ワ
ードの長さはアドレスされるメモリ容量により予め設定
される。本発明の装置形式は、演算コア(arithmetic co
re)を有するマイクロコーダブルステートマシン(microc
odable state machine)を含む。マイクロコーダブルス
テートマシンは広範な及び（又は）複雑な計算を行うた
めの設計に関する問題を解決するために使用する。この
ような設計の例としては、アドレス生成、ストリーム解
剖（変化）、及びデコーディング又はフィルタタップ係
数計算(filter tap cofficient calculations)がある。
アドレッシングは２つの異なった特徴に対処しなければ
ならない。この特徴とは複数ワードの変化する幅部分を
アクセスするための可変長アドレス及びアドレスの置換
である。本発明では、６４×３２ビット構成のＲＡＭは
６４×３２ビット、１２８×１６ビット、２５６×８ビ
ット、５１２×４ビット、１０２４×１ビット形式を有
する部分的ワードでアドレスできる。Although the structure and method of the present invention have been disclosed, the scope of the present invention is not limited to the above description, but includes modifications and alterations based on the claims. A method and apparatus for addressing a fixed width word memory addressing variable width data will now be described. In particular, this process requires that variable width data be addressed using fixed width words. In various forms of embodiments, the fixed width word includes a width definition field, an address field, or a replacement field. The length of the fixed width word is preset by the memory capacity to be addressed. The device type of the present invention has an arithmetic core (arithmetic co
microcable state machine (microc
odable state machine). Microcodeable state machines are used to solve problems with designs for performing extensive and / or complex calculations. Examples of such designs include address generation, stream dissection (change), and decoding or filter tap cofficient calculations.
Addressing must address two different features. This feature is a variable length address and address replacement for accessing a varying width portion of a plurality of words. In the present invention, a 64 × 32 bit RAM can be addressed with partial words having a format of 64 × 32 bits, 128 × 16 bits, 256 × 8 bits, 512 × 4 bits, 1024 × 1 bits.

【００４３】１９９４年７月２９日出願のDiscoVision
Associatesによる英国特許出願 ”ビデオ信号を伸張す
る方法及び装置(Method and Apparatus for Video Deco
mpression)”は参考として本明細書に組み込まれてい
る。DiscoVision filed on July 29, 1994
UK Patent Application by Associates "Method and Apparatus for Video Deco
mpression) "is incorporated herein by reference.

【００４４】多くの用途で、ワードの変化部分（フィー
ルドとして知られている）を、置換、可変幅データアド
レッシング、又はワードの他の部分の制限などのアクシ
ョンのために定義することは有用である。これに関する
一般的な方法は、そのワード以内でフィールド（又は複
数フィールド）の幅を特定するための追加ワード（又は
複数ワード）を持つことである。以下に、ワード自体の
中のこの情報をエンコードする方法を説明する。この方
法では、ワードを全体的に定義するためのビット数の低
減、エンコードされたワードの簡素化されたデコーディ
ング、及びいずれがエンコードされたかを直ちに見るこ
とができるという効果がある。可変幅フィールドがその
ワード内の最上位ビット(most significant bit)又は最
下位ビット(least signigicant bit)に調整されている
場合、このエンコード法が利用できる。In many applications, it is useful to define the changing parts of a word (known as fields) for actions such as replacement, variable width data addressing, or restricting other parts of the word. . A common method in this regard is to have an additional word (or words) to specify the width of the field (or fields) within that word. The following describes how to encode this information in the word itself. This method has the advantage of reducing the number of bits to define the word as a whole, simplifying the decoding of the encoded word, and immediately seeing which was encoded. This encoding method can be used when the variable width field is adjusted to the most significant bit or the least significant bit in the word.

【００４５】表１−１は可変幅フィールド（”Ｆ”とし
て記されている）の２つの例で、ＬＳＢは８ビットワー
ド内に定義及び調整され、”ｗ”はこれらワードの他の
有力なフィールドを示す。Table 1-1 shows two examples of variable width fields (denoted as "F"), where the LSB is defined and adjusted in 8-bit words, and "w" is the other dominant word in these words. Indicates a field.

【００４６】[0046]

【表１】 表１−２は表１−１に示されたフィールドを十分な追加
ビットによりエンコードし、フィールドの最大幅を二進
法で特定する一般的な方法を示す。（”ｘ”で記される
ビットは”無視(don't care)”を示す）この方法では膨
大な空間が必要となる。[Table 1] Table 1-2 shows a general method of encoding the fields shown in Table 1-1 with enough additional bits and specifying the maximum width of the field in binary. (Bits denoted by "x" indicate "don't care.") This method requires an enormous amount of space.

【００４７】[0047]

【表２】 表１−３は新たな方法を使用した表１−１のフィールド
のエンコード例を示す。この方法は連続マーカ及び終結
マーカを使用してフィールドを定義している。この場
合、連続マーカは”１”で、終結マーカは”０”であ
る。フィールドはフィールド調整された終端部（この場
合はＬＳＢ）から終結マーカまでの（終結マーカを含
む）全ての連続マーカとして定義されている。表１−３
には終結マーカにより取られた空間のエンコードは、フ
ィールドの開始点で固定幅ワードに追加されねばならな
いことが示されており、これにより終結マーカを含む追
加空間による０長フィールドの定義が可能となる。[Table 2] Table 1-3 shows an example of encoding the fields of Table 1-1 using the new method. The method uses a continuous marker and an end marker to define a field. In this case, the continuous marker is “1” and the end marker is “0”. A field is defined as all consecutive markers from the field-adjusted end (in this case, LSB) to the end marker (including the end marker). Table 1-3
States that the encoding of the space taken by the end marker must be added to the fixed-width word at the start of the field, which allows a zero-length field to be defined by the additional space containing the end marker. Become.

【００４８】[0048]

【表３】 以上から分かるこのエンコード法の利点を以下に示す。 １．エンコーディングに必要なビット数の減少。 ２．要求されるデコーディングの簡素化。これは 表１
−２に示される通常必要となる”フィールド定義”の”
× ｔｏ １ ｏｆ ２x”のデコードは”１ ｏｆ２x”形
式に既にあるエンコーディングに本来備わっているから
である。 ３．エンコーディングは更に直感的な形式で、容易に認
識できる定義フィールドが可能となる。[Table 3] The advantages of this encoding method, which can be seen from the above, are as follows. 1. Reduced number of bits required for encoding. 2. Simplified decoding required. This is Table 1.
"-2" of "Field definition" which is usually required
This is because the decoding of "x to 1 of 2x" is inherent in the encoding already in the "1 of 2x" format 3. The encoding is more intuitive and allows for easily recognizable definition fields.

【００４９】このエンコーディングの用途を広げること
ができる。即ち終結マーカ及び連続マーカを確保して、
表−３のエンコーディングを表１−４に類似させること
ができる。更に、”１”又は”０”の使用はこの出願を
通して相互に交換できる。The use of this encoding can be expanded. That is, secure the end marker and the continuous marker,
The encodings in Table-3 can be similar to Tables 1-4. Further, the use of "1" or "0" is interchangeable throughout this application.

【００５０】[0050]

【表４】 フィールドは表１−５に示すように最上位ビット調整す
ることもできる。これらは同様な方法で最下位ビット調
整フィールドに単にエンコードされる。そのフィールド
はＬＳＢに向かうＭＳＢから、最初の終結マーカ（終結
マーカを含む）まで達する。表１−５に示すフィールド
のエンコーディングを表１−６に示す。[Table 4] The field can also be adjusted for the most significant bit as shown in Table 1-5. These are simply encoded in the least significant bit adjustment field in a similar manner. The field extends from the MSB towards the LSB to the first end marker (including the end marker). Table 1-6 shows the encoding of the fields shown in Table 1-5.

【００５１】[0051]

【表５】 [Table 5]

【００５２】[0052]

【表６】 最終的にフィールドはワードの最下位桁及び最上位桁の
両端から同時にエンコードできる。例えば表１−７に示
される２つのフィールドは表１−８のようにエンコード
でき、前述した理由により各フィールドに１ビットのみ
の追加が伴う。[Table 6] Finally, the field can be encoded simultaneously from both ends of the least significant and most significant digits of the word. For example, the two fields shown in Tables 1-7 can be encoded as in Tables 1-8, with only one bit added to each field for the reasons described above.

【００５３】[0053]

【表７】 [Table 7]

【００５４】[0054]

【表８】 図２１は前述した内容を一般化したものを示す。データ
をアドレスするために必ずしも必要ではないアドレスフ
ィールドは終結マーカ及び連続マーカを有するフィール
ドを含んでいる。この場合、フィールドは調整された最
下位ビットである。[Table 8] FIG. 21 shows a generalized version of the above. Address fields that are not necessary to address data include fields with end markers and contiguous markers. In this case, the field is the adjusted least significant bit.

【００５５】メモリアドレス部分を他の値で置き換える
と都合のよう場合がある。この方法では、データの従属
アドレスを構成することが可能である。このエンコーデ
ィング法はメモリのアドレスに適用して、アドレスのど
の部分が置き換えられるかを特定する。最下位ビット調
整された可変長フィールドがこのアドレスに使用される
場合、置き換えフィールドを定義できる。例えば１２ビ
ットアドレス Obaaaaaaaaaaaa を、５つの最下位ビット
を１２ビット値 Obcccccccccccc によって置き換えてエ
ンコードすると、 Obaaaaaaa011111 で、アドレスObaaa
aaaaccccc を発生する。表１−９は１２ビットアドレス
への置き換えのためのエンコーディングを示す。It may be convenient to replace the memory address portion with another value. In this way, it is possible to configure the subordinate address of the data. This encoding method is applied to addresses in memory to determine which parts of the address are replaced. If a least significant bit adjusted variable length field is used for this address, a replacement field can be defined. For example, if the 12-bit address Obaaaaaaaaaaaa is encoded by replacing the five least significant bits with a 12-bit value Obcccccccccccc, the address Obaaa will be Obaaaaaaa011111.
Generate aaaaccccc. Table 1-9 shows the encoding for replacement with a 12-bit address.

【００５６】[0056]

【表９】 図１９において、アドレッシング用の固定幅ワードはオ
プションの置き換えインジケータ(indicator)を伴うア
ドレスフィールドを有している。前述したように置き換
えフィールドは可変サイズを有し、外側アドレッシング
ソースをアドレスビット”ａ”の可変量に置き換える機
能を有する。置き換えは終結マーカビット”ｙ”及び連
続マーカ”ｘ”の場所で発生する。[Table 9] In FIG. 19, the fixed-width word for addressing has an address field with an optional replacement indicator. As described above, the replacement field has a variable size, and has a function of replacing the outer addressing source with a variable amount of the address bit “a”. The replacement occurs at the location of the termination marker bit "y" and the continuous marker "x".

【００５７】終結マーカは置き換えが停止したアドレス
デコーディング回路を知らせる機能を有する。The end marker has a function of notifying the address decoding circuit whose replacement has stopped.

【００５８】置き換えが常に使用される場合、インジケ
ータの必要はない。しかし、置き換えインジケータによ
り置き換えを最適に使用できる。If replacement is always used, there is no need for an indicator. However, the replacement indicator allows the replacement to be used optimally.

【００５９】本発明の一実施例は、メモリをその全幅又
はその全幅までの２n幅（これら短いワードは部分ワー
ドと呼ばれる）でアクセスできる。どのようにして可変
フィールドエンコーディングを、このメモリをアドレス
するために使用できるか、及びそれらアドレスをメモリ
に示すために使用できるかを次に示す。One embodiment of the present invention allows the memory to be accessed at its full width or 2n widths up to its full width (these short words are called partial words). The following shows how variable field encoding can be used to address this memory and how those addresses can be indicated to the memory.

【００６０】３２、１６、８、４、２及び１ビットの幅
で６４×３２ビットレジスタファイルをアクセスために
は、異なる長さのアドレスが必要である。最大で１６ビ
ットの２倍で３２ビット位置、及び３２ビット位置より
多い３２倍と１ビット位置がある。更にこのアドレスの
８ビットまでインデックスレジスタにより置き換えるこ
とができる。従って、情報の可変量は必ず固定数のマイ
クロコードビットにコード化される。１つの方法はその
幅に対して及び置き換えられるＬＳＢの数に対して３ビ
ットフィールドを有し、そのアドレスに対して１２ビッ
トを有することで、これにより１８ビットのマイクロコ
ードワードを与える。しかし、より良い方法は、最上位
桁調整された可変長フィールドを使用して、アドレスを
定義できる幅に制限することで、従ってアクセスの幅が
定義できる。例えば、６ビットアドレスは３２ビットア
クセスを示し、一方１２ビットアドレスは１ビットアク
セスを示す。（これは表１−１０に示されており、連続
マーカは”０”；終結マーカ”１”。）どのように可変
幅フィールドがアドレス”ａ…ａ”を制限してその幅及
びアクセス幅を定義するかが分かる。アドレッシングの
ための固定幅ワードの一般的な例を図１８に示す。Accessing a 64 × 32 bit register file with 32, 16, 8, 4, 2 and 1 bit widths requires different length addresses. There are 32 bit positions, up to twice 16 bits, and 32 times and 1 bit positions more than 32 bit positions. Further, up to 8 bits of this address can be replaced by an index register. Therefore, the variable amount of information is always coded into a fixed number of microcode bits. One method has a 3-bit field for its width and for the number of LSBs to be replaced, and has 12 bits for its address, thereby giving an 18-bit microcodeword. However, a better approach is to use a variable length field with the most significant digit adjusted to limit the address to a definable width, thus defining the width of the access. For example, a 6-bit address indicates a 32-bit access, while a 12-bit address indicates a 1-bit access. (This is shown in Table 1-10, where the continuous marker is "0"; the end marker "1".) How the variable width field limits the address "a ... a" to reduce its width and access width You know what to define. A general example of a fixed width word for addressing is shown in FIG.

【００６１】[0061]

【表１０】 アドレス位置のインデックスを可能とするために、アド
レス”ａ…ａ”の部分は代替えの値で置換することがで
きる。アドレスの置換部分（又はフィールド）は最下位
桁ビット調整された可変長フィールドにより定義するこ
とができ（連続マーカ”１”；終結マーカ”０”）、そ
のフィールドは表１−１０に示されるそれらの最上部に
重畳されている。８ビットワードのアドレスを使用し
て、表１−１１の例は、置換できる最下位ビットの数を
どのように定義するかを示している。追加された最下位
ビットは置き換えインジケータ（”ｗ”として示す）で
ある。置換の為の固定幅ワードの一般的なケースを図２
０に示す。[Table 10] To allow indexing of the address location, the portion of the address "a ... a" can be replaced with alternative values. The replacement part (or field) of the address can be defined by a variable length field in which the least significant bit is adjusted (continuous marker "1"; end marker "0"), and the fields are those shown in Table 1-10. Is superimposed on the uppermost part. Using the address of an 8-bit word, the examples in Table 1-11 show how to define the number of least significant bits that can be replaced. The least significant bit added is a replacement indicator (denoted as "w"). Figure 2 shows the general case of fixed width words for replacement
0 is shown.

【００６２】[0062]

【表１１】 実際、置き換えコードは既にコード化されたアドレスの
最上部に重ねられる。[Table 11] In fact, the replacement code is superimposed on top of the already coded address.

【００６３】このコーディングから異常アドレス、例え
ば０×００００及び０×３ｆｆがあるのが分かる。この
場合、”０”は８ビットを越えて置き換わるのを防ぐた
めに下部９ビット以内でなければならず、上位６ビット
内の”１”は許容できるアクセス幅を特定する。これら
エラーの１つが発見されて場合、アクセスは定義されな
いがレジスタファイルの内容は影響されない。It can be seen from this coding that there are abnormal addresses, for example, 0x0000 and 0x3ff. In this case, "0" must be within the lower 9 bits in order to prevent replacement beyond 8 bits, and "1" in the upper 6 bits specifies an allowable access width. If one of these errors is found, the access is undefined but the contents of the register file are not affected.

【００６４】レジスタファイル内の部分ワードをアドレ
ッシングするための装置及びアクセスするための方法を
次に説明する。従来のメモリ回路ではメモリは常にその
全ビットでアクセスしなければならない。可変幅アクセ
スを達成するために、全幅（３２ビット）ワードがリー
ドされる。この全ワードはアクセスされた部分ワードが
ＬＳＢで調整されるまで回転される。ワードの上部は全
幅まで伸張され、それから出力される。多くの取り囲む
パッド(padding)を０又は１で伸張すると、新たなＭＳ
Ｂとしてサイン(sign)の大きさを示す数に対応するサイ
ンビット又は同様な従来の方法を使用してサインを伸張
する。伸張は動作モードに依存している。部分ワードが
入力されメモリに書き戻されれる場合、それは回転した
全ワードに多重帰還(multiplexed back)され、それは後
方に回転しアレイに書き込まれる。図１５は３２ビット
ワードの第４の４ビットワード内の４ビット部分ワード
のアクセスに関するこれらのステップを示す。The apparatus for addressing the partial words in the register file and the method for accessing them will now be described. In conventional memory circuits, the memory must always be accessed with all its bits. To achieve variable width access, a full width (32 bit) word is read. This full word is rotated until the accessed partial word is adjusted in LSB. The top of the word is stretched to full width and then output. Extending many surrounding paddings by 0 or 1 will give you a new MS
The sign is decompressed using a sign bit corresponding to a number indicating the magnitude of the sign as B or a similar conventional method. Decompression depends on the mode of operation. When a partial word is entered and written back to memory, it is multiplexed back to the full rotated word, which is rotated backward and written to the array. FIG. 15 illustrates these steps for accessing a 4-bit subword within a fourth 4-bit word of a 32-bit word.

【００６５】図１５の行”１”内の強調された４ビット
ワードのような部分ワードをアクセス又はリードするた
めに、全幅ワードは部分ワードを行”２”に示すように
ＬＳＢに配置するために回転しなければならない。行”
３”に示すように、４ビットワードは伸張され、生成全
(create full)３２ビットワードを生成する。このワー
ドを次にアクセスできる。To access or read a partial word, such as the highlighted 4-bit word in row "1" in FIG. 15, the full width word is used to place the partial word in the LSB as shown in row "2". Must be turned. line"
As shown at 3 ", the 4-bit word is decompressed and
(create full) Generate a 32-bit word. This word can then be accessed.

【００６６】書き戻されるように選択された全幅ワード
はオリジナルの部分ワードの幅に短縮され、それはＬＳ
Ｂでの行”２”内に示されるワード内に多重送信され
る。これを行”４”内に示す。その結果生じるワードは
リードワード内のそのオリジナルの桁内に回転して戻さ
れる。これを行”５”に示す。この全ワードは次にレジ
スタファイルに書き戻すことができる。The full-width word selected to be written back is reduced to the width of the original partial word, which is LS
Multiplexed in the word shown in row "2" at B. This is shown in row "4". The resulting word is rotated back into its original digit in the read word. This is shown in row "5". This entire word can then be written back to the register file.

【００６７】図１５内の番号で示されるステップの概略
を以下に示す。 １．メモリから全ワードをリードし、 ２．１２ビット右回転は部分ワードをＬＳＢに設定し、 ３．全ワードまで伸張し、出力に送信し、 ４．入力した部分ワードは（２）からの回転された全ワ
ードに多重送信し、 ５．１２ビット左回転は全ワードを、書き込まれるオリ
ジナル内へ設定する。 上記アクセスは図１６に示すメモリのデータフロー構造
を示唆する。この構造内の番号は上記テキスト及び図１
５に対応する。The outline of the steps indicated by the numbers in FIG. 15 is shown below. 1. 2. Read full word from memory, 2.12 bit clockwise set partial word to LSB, 3. Expand to all words and send to output; The incoming partial word is multiplexed into the rotated full word from (2), and 5.12 bit left rotation sets the whole word into the original to be written. The above access suggests the data flow structure of the memory shown in FIG. The numbers in this structure are in the text above and in FIG.
Corresponding to 5.

【００６８】メモリアドレスはデコードされて上記構造
を制御しなければならない。ここで、如何なる幅のアド
レスのＭＳＢもメモリに関して同一桁位置である。デコ
ードされたアドレスの上位６ビットは３２ビットワード
アドレスで、残りはビットアドレスである。従ってデコ
ーディング部（置換と並列）は、最上位終結マーカの位
置を検出することにより、アドレス幅定義可変フィール
ドをデコードする。これにより、アドレスをＭＳＢ調整
（ＬＳＢで０をシフト）できる。上位６ビットはメモリ
をアドレスする３２ビットワード行アドレスとして直接
使用できる。下位６ビットは両方のバレルシフター(bar
rel shifters)を直接制御するために使用できる（図１
６参照）。なぜなら、例えばオリジナル３２ビットアド
レスは0b00000（これらはアドレスがＭＳＢ調整された
場合にシフトされている）のシフトを有するからであ
り、同様に１６ビットアドレスは0bx0000、即ち６ビッ
トシフトを有することができ、ビットアドレスは0bxxxx
x、即ち０〜３１ビットシフトを有することができる。
伸張器(extender)及び入力マルチプレクサはアクセス幅
デコードにより制御され、出力ワードをマスクし、入力
ワードを適切な桁に各々多重送信する。デコードのブロ
ック図を図１７に示す。この図から幅と置換に関する可
変幅フィールドのデコードは並列及び別々に行うことが
できるのが分かる。The memory address must be decoded to control the above structure. Here, the MSBs of addresses of any width are at the same digit position with respect to the memory. The upper 6 bits of the decoded address are a 32-bit word address, and the rest are bit addresses. Therefore, the decoding unit (in parallel with the replacement) decodes the address width definition variable field by detecting the position of the top end marker. As a result, the address can be adjusted with the MSB (shifting 0 by LSB). The upper 6 bits can be used directly as a 32-bit word row address to address the memory. The lower 6 bits are both barrel shifters (bar
rel shifters) (Figure 1)
6). This is because, for example, the original 32-bit address has a shift of 0b00000 (these are shifted if the address is MSB adjusted), and similarly a 16-bit address can have 0bx0000, ie a 6-bit shift. , Bit address is 0bxxxx
x, that is, 0-31 bit shift.
The extender and input multiplexer are controlled by access width decoding to mask the output word and multiplex the input word to the appropriate digit, respectively. FIG. 17 shows a decoding block diagram. From this figure, it can be seen that decoding of the variable width fields for width and permutation can be performed in parallel and separately.

【００６９】図２０は可変幅データをアドレスするため
の１３ビット長の固定幅ワード、及び図に示される下部
２行の一例を示す。これらの例で、８ビットワードは位
置0b1101ssssでアドレスされたであろう。ここで”sss
s”は他のアドレスソースから置き換えられている。メ
モリアドレスへの置換及びメモリの可変幅アクセスは、
マイクロコード化できるステートマシンの導入とと共に
導入でき、このマシンの構造を図１３に示す。この構造
はマイクロコード命令と呼ばれる制御信号の幅ワードを
用いて演算コアを制御する状態マシンの１つである。演
算コアはステータスフラグ及び幾つかのデータをステー
トマシンに送る。FIG. 20 shows an example of a fixed width word of 13 bits for addressing variable width data, and the lower two rows shown in the figure. In these examples, the 8-bit word would have been addressed at location 0b1101ssss. Here "sss
s "has been replaced from another address source. Replacement to memory addresses and variable width access of memory
It can be introduced with the introduction of a state machine that can be microcoded, and the structure of this machine is shown in FIG. This structure is one of the state machines that controls the arithmetic core using a width word of a control signal called a microcode instruction. The compute core sends status flags and some data to the state machine.

【００７０】ステートマシンはマイクロコード命令のリ
ストを含むメモリからなる。従来のマイクロコードでき
るステートマシンのように、マイクロコード命令のリス
トを連続的に処理できるか、又はあらゆる命令を他のも
のにジャンプできる。ジャンプアドレスは図１９の形式
である。置換された値は図１３及び１４に示すように演
算コアから来る。これにより、”ジャンプテーブル”を
マイクロコードプログラム内に構成できる。従ってジャ
ンプが例えば置き換えられた３ビットによりなされた場
合、演算コアからの値に依存してジャンプすることのあ
る８つの接触している位置が有り得、従ってそれはプロ
グラマブルジャンプとなる。The state machine consists of a memory containing a list of microcode instructions. Like a conventional microcode capable state machine, a list of microcode instructions can be processed sequentially, or every instruction can jump to another. The jump address has the format shown in FIG. The replaced values come from the compute core as shown in FIGS. This allows a "jump table" to be constructed in the microcode program. Thus, if a jump is made, for example, with three bits replaced, there may be eight touching locations that may jump depending on the value from the computing core, thus making it a programmable jump.

【００７１】図１４に示す演算コアはレジスタファイル
と呼ばれるメモリ、演算論理ユニット（Arithmetic and
Logic Unit:ALU)、入力ポート及び出力ポートから構成
される。これらの構成要素はバス及びマルチプレクサに
よって接続されている。前述したようにそれらの接続を
定義しているマルチプレクサなどはステートマシンによ
り発せられたマイクロコード命令によって全て制御され
ている。ＡＬＵ及びポートは一般的なものであるが、レ
ジスタファイルはそれに対する可変幅インデックスアク
セスを可能とするメモリである。The arithmetic core shown in FIG. 14 includes a memory called a register file and an arithmetic logic unit (Arithmetic and
Logic Unit (ALU), input port, and output port. These components are connected by a bus and a multiplexer. As described above, the multiplexers and the like defining these connections are all controlled by microcode instructions issued by the state machine. ALUs and ports are common, but register files are memories that allow variable width index access to them.

【００７２】レジスタファイルにアドレッシングするこ
の方法を使用する利点は第１に、アプリケーション内の
多くの位置がメモリ（ここでは３２ビット）の全幅であ
る必要がないことである。全幅ロケーションを使用する
ことは装置の動作に何の影響も与えないが、これはメモ
リロケーションの浪費である。使用されるメモリロケー
ションの数を最小に抑えることはそのメモリによって使
用される空間を極小にし、従ってレジスタファイル内の
容量負荷を極小にし、その結果レジスタファイルの動作
速度を最大にする。第２に、メモリアクセスの可変幅と
組み合わされるインデックスにより、可変幅のロケーシ
ョンを介したステッピングが可能となる。１ビットの場
合、長い分割及び多重送信の好適な実施が可能となる。The advantage of using this method of addressing the register file is firstly that many locations in the application do not need to be the full width of memory (here 32 bits). Using full width locations has no effect on device operation, but this is a waste of memory locations. Minimizing the number of memory locations used minimizes the space used by the memory, thus minimizing the capacitive load in the register file, and thus maximizing the operating speed of the register file. Second, the index combined with the variable width of the memory access allows for stepping through the variable width locations. In the case of one bit, long division and multiplex transmission can be suitably performed.

【００７３】前述の概要では、以下のステップを有する
メモリをアドレッシングする方法が開示される。即ち、
可変幅データをアドレッシングするために使用される所
定の固定数ビットを有する固定幅ワードを提供し、終結
マーカとして機能する少なくとも１ビットを有する前記
幅定義フィールドを提供するアドレスフィールドと幅定
義フィールドとを有する固定幅ワードを定義し、データ
のアドレスを定義する複数のビットを有するアドレスフ
ィールドを定義し、アドレスフィールド内のビットのサ
イズを可変幅データのサイズに対して逆比例で変更し、
幅定義フィールド内のビット数を可変幅データのサイズ
に対して正比例で変更し、幅定義フィールド及びアドレ
スフィールドの幅を変化させると共に可変幅データをア
ドレッシングするための固定幅を維持する。更に、次の
ステップを有するメモリのアドレッシング方法が開示さ
れる。即ち、データをアドレッシングするために用いら
れる所定の固定数ビットを有する固定幅ワードを提供
し、アドレスフィールド及び置換フィールドを有する固
定幅ワードを定義し、データのアドレスを定義するため
の複数のビットを有するアドレスフィールドを定義し、
少なくとも置換の１ビットを有する可変幅置換フィール
ドを定義し（ここで置換フィールドはアドレスフィール
ドと置換フィールド間の終結マーカとして機能する少な
くとも１ビットを有する）、前記置き換えフィールドを
使用して分離アドレッシングソースからの置き換えられ
たビットを指し示し、アドレスフィールドの幅及び置換
フィールドの幅を逆比例で変化すると共に可変幅データ
をアドレッシングするための固定幅ワードを維持する。
更に、メモリ内の可変幅データをアドレッシングするた
めの次のステップを有する処理が提供される。即ち、部
分ワードからなり所定幅のワードを有するメモリを提供
し、アクセスされる部分ワードを回転して最下位ビット
調整し、アクセスされたワードが部分ワードとして認識
されるようにワードの残りの部分を伸張し、ワードの前
記残りの部分を復元し、部分ワードがその本来の位置に
復帰するまでワードを回転する。 バッファマネージャ 図２４は画像フォーマッタを示し、書き込み４１０用及
び読出し用４２０の２つのアドレス発生器、前記２つの
アドレス発生器４１０及び４２０を管理し、フレーム率
変換を提供するバッファマネージャ、垂直及び水平アッ
プサンプラーを含むデータ処理パイプライン、カラー・
空間変換及びガンマ補正、及び前記処理パイプラインの
出力を制御する最終制御ブロックにより構成されてい
る。In the foregoing summary, a method for addressing a memory having the following steps is disclosed. That is,
An address field and a width definition field that provide a fixed width word having a predetermined fixed number of bits used to address variable width data and provide the width definition field having at least one bit that functions as a termination marker. Defining a fixed width word having an address field having a plurality of bits defining the address of the data, changing the size of the bits in the address field in inverse proportion to the size of the variable width data,
The number of bits in the width definition field is changed in direct proportion to the size of the variable width data to change the width of the width definition field and the address field and maintain a fixed width for addressing the variable width data. Further disclosed is a method of addressing a memory having the following steps. That is, a fixed width word having a predetermined fixed number of bits used for addressing data is provided, a fixed width word having an address field and a replacement field is defined, and a plurality of bits for defining an address of data are provided. Defining an address field having
A variable width replacement field having at least one bit of replacement is defined (where the replacement field has at least one bit serving as a terminating marker between the address field and the replacement field), and using the replacement field from a separate addressing source. , Changing the width of the address field and the width of the replacement field in inverse proportion, while maintaining a fixed width word for addressing variable width data.
Further, a process is provided having the following steps for addressing variable width data in memory. That is, providing a memory consisting of partial words and having a word of a predetermined width, rotating the accessed partial word to adjust the least significant bit, and restoring the remainder of the word so that the accessed word is recognized as a partial word. To restore the remaining portion of the word and rotate the word until the partial word returns to its original position. Buffer Manager FIG. 24 shows an image formatter, two address generators for write 410 and read 420, a buffer manager for managing the two address generators 410 and 420 and providing frame rate conversion, vertical and horizontal up Data processing pipeline including sampler, color
It comprises spatial control and gamma correction, and a final control block for controlling the output of the processing pipeline.

【００７４】画像フォーマッタの入力に到達するトーク
ン(token)はＦＩＦＯ４４０内にバッファされ、バッフ
ァマネージャ４３０に転送される。このブロックは新た
な画面の到達を検出し、それぞれを格納するバッファの
利用可能性を判断する。利用できるバッファがある場
合、それは到達した画面に割り当てられ、そのインデッ
クスはライトアドレス発生器４１０に転送される。利用
できるバッファがない場合、入力ピクチャは１つのバッ
ファが解放されるまで立ち往生する。全てのトークンは
書き込みアドレス発生器４１０に送られる。この動作は
１９９４年３月２４日出願の英国特許出願Ｎｏ．９４０
５９１４．４に詳細が説明されており、参考として本出
願に組み込まれている。The token arriving at the input of the image formatter is buffered in FIFO 440 and forwarded to buffer manager 430. This block detects the arrival of new screens and determines the availability of buffers to store each. If there is a buffer available, it is assigned to the screen reached and its index is forwarded to the write address generator 410. If no buffers are available, the input picture will stall until one buffer is freed. All tokens are sent to the write address generator 410. This operation is described in UK patent application no. 940
Details are described in US Pat. No. 5,911,4.4, which is incorporated herein by reference.

【００７５】アドレス発生器４２０がＶＳＹＮＣ信号を
ディスプレイシステムから受信する度に、バッファマネ
ージャ４３０に対して新たな表示バッファインデックス
に関する要求が発生する。完全なピクチャデータを含む
バッファがあり、そのピクチャが直ちに表示できるとも
のである場合、バッファのインデックスは表示アドレス
発生器に送られる。そうでない場合、バッファマネージ
ャは表示される最後のバッファのインデックスを送る。
動作を開始するとき、インデックスとして０が第１バッ
ファが一杯になるまで送られる。その番号（各ピクチャ
が入力される毎に計算される）が、与えられたフレーム
率でそのディスプレイに予想されるピクチャ数（提出
数）以上の場合、ピクチャは表示可能と判断される。予
想されるピクチャ数はピクチャクロックパルスを計数す
ることにより判断される。ここでピクチャクロックは、
クロックドライバによってローカルに発生するか、又は
外部から入力してもよい。この技術により、フレーム率
変換（例えば２−３プルダウン）が可能となる。Each time the address generator 420 receives a VSYNC signal from the display system, a request is made to the buffer manager 430 for a new display buffer index. If there is a buffer containing the complete picture data and the picture is ready to be displayed, the buffer's index is sent to the display address generator. Otherwise, the buffer manager sends the index of the last buffer displayed.
When starting the operation, an index of 0 is sent until the first buffer is full. If the number (calculated every time each picture is input) is equal to or greater than the number of pictures (number of submissions) expected on the display at a given frame rate, the picture is determined to be displayable. The expected number of pictures is determined by counting picture clock pulses. Where the picture clock is
It may be generated locally by a clock driver or input externally. This technique enables frame rate conversion (for example, 2-3 pull-down).

【００７６】外部ＤＲＡＭをバッファに使用でき、その
数は２つ又は３つである。An external DRAM can be used for the buffer, and the number is two or three.

【００７７】バッファマネージャ４３０の目的は、ピク
チャデータのリードライトに用いる２つ又は３つの外部
バッファを示すインデックスをアドレス発生器に供給す
ることである。これらインデックスの割当は３つの主要
要因に影響される。各要因は動作のタイミングレジメ(t
iming regimes)の１つに影響を示している。即ち、画像
フォーマッタの入力にピクチャデータが到達する速度
（コード化データ速度）、データが表示される速度（表
示データ速度）、及びエンコードされたビデオシーケン
スのフレーム速度（提出速度）である。The purpose of the buffer manager 430 is to supply an index indicating two or three external buffers used for reading and writing picture data to the address generator. The assignment of these indices is affected by three main factors. Each factor is based on the operation timing regime (t
implication regimes). That is, the rate at which picture data arrives at the input of the image formatter (coded data rate), the rate at which data is displayed (display data rate), and the frame rate of the encoded video sequence (submission rate).

【００７８】３バッファシステムにより、与えられたシ
ステムのタイミング条件の下で、フレームの最も適切な
シーケンスを達成するためにフレームが反復又はスキッ
プするように、提出速度と表示速度を互いに異なる値に
することができる。デコーディングが幾分難しいピクチ
ャも又、ピクチャがデコードするために利用できる時間
より多くの時間を取る場合、他のもの全てが遅れを取り
戻している間に以前のピクチャが反復されるように同様
に対応できる。With a three-buffer system, under a given system timing condition, the submission rate and the display rate are different from each other so that the frames are repeated or skipped in order to achieve the most appropriate sequence of frames. be able to. If a picture that is somewhat difficult to decode also takes more time than the picture has available to decode, the previous picture is repeated as well while everything else is catching up. Can respond.

【００７９】バッファマネージャは各外部バッファに関
係するステータス情報を維持することにより動作する。
この情報はバッファが使用中か、データで満杯か、又は
表示可能か否か、及びバッファに現在格納されているピ
クチャのシーケンス以内のピクチャ数を示すフラグを含
む。提出数も又記録され、この数はピクチャクロックパ
ルスが受信される度に増加される数で、エンコードされ
たシーケンスのフレーム速度に基づいて表示のために現
在予想されるピクチャ数を示す。The buffer manager operates by maintaining status information associated with each external buffer.
This information includes a flag indicating whether the buffer is busy, full of data, or displayable, and the number of pictures in the sequence of pictures currently stored in the buffer. The number of submissions is also recorded, the number being incremented each time a picture clock pulse is received, indicating the currently expected number of pictures for display based on the frame rate of the encoded sequence.

【００８０】到着バッファ（入力データが書き込まれる
バッファ）は入力にＰＩＣＴＵＲＥＳＴＡＲＴトークン
が検出される度に割り当てられ、このバッファはＩＮ
ＵＳＥのフラグで示される。ＰＩＣＴＵＲＥ ＥＮＤの
とき、到着バッファは割当解除（０にリセット）され、
ピクチャ数と提出数の間の関係に依存してＦＵＬＬ又は
ＲＥＡＤＹフラグで示される。An arrival buffer (a buffer to which input data is written) is allocated every time a PICTURESTART token is detected at the input, and this buffer is
It is indicated by a USE flag. At PICTURE END, the arrival buffer is deallocated (reset to 0),
Indicated by a FULL or READY flag depending on the relationship between the number of pictures and the number of submissions.

【００８１】表示アドレス発生器はｖｓｙｎｃ毎に、２
線インターフェースを介して新たな表示バッファを要求
する。ＲＥＡＤＹのフラグで示されるバッファがある場
合、それはバッファマネージャによって表示に割り当て
られる。ＲＥＡＤＹのフラグで示されるバッファがない
場合、以前に表示されたバッファが反復される。The display address generator generates 2 for every vsync.
Request a new display buffer via the line interface. If there is a buffer indicated by the READY flag, it is assigned to the display by the buffer manager. If there is no buffer indicated by the READY flag, the previously displayed buffer is repeated.

【００８２】提出数が変化する毎にこれは検出され、完
全なピクチャを含むバッファはそのピクチャ数と提出数
の間の関係を調べることによって、そのレディネス(REA
DY-ness)がテストされる。次にバッファが考慮され、何
れか１つがレディと判断された場合、それは以前にＲＥ
ＡＹフラグで示された全てのレディネスを自動的にキャ
ンセルする。そしてそれはＥＭＰＴＹフラグで示され
る。Each time the number of submissions changes, this is detected, and the buffer containing the complete picture, by examining the relationship between that number of pictures and the number of submissions,
DY-ness) is tested. The buffer is then considered, and if one is determined to be ready, it has previously been
All readiness indicated by the AY flag is automatically canceled. And it is indicated by the EMPTY flag.

【００８３】Ｈ２６１でのＴＥＭＰＯＲＡＬ ＲＥＦＥ
ＲＥＮＣＥトークンにより、入力ストリーム内にスキッ
プされたピクチャがあることが検出された場合、バッフ
ァのピクチャ数は修正される。ＭＰＥＧ内のＴＥＭＰＯ
ＲＡＬ ＲＥＦＥＲＥＮＣＥトークンには影響されな
い。TEMPORAL REFE at H261
If the RANCE token detects that there are skipped pictures in the input stream, the number of pictures in the buffer is modified. TEMPO in MPEG
It is not affected by RAL REFERENCE tokens.

【００８４】ＦＬＵＳＨトークンにより、入力は全ての
バッファがＥＭＰＴＹ又は表示バッファとして割り当て
られるまで立ち往生する。そして提出数及びピクチャ数
はリセットされ、新たなシーケンスが開始可能となる。With the FLUSH token, the input stalls until all buffers are allocated as EMPTY or display buffers. Then, the number of submissions and the number of pictures are reset, and a new sequence can be started.

【００８５】全てのデータは入力ｆｉｆｏ、ｂｍ ｆｒ
ｏｎｔからバッファマネージャへ入力される。この転送
は２線インターフェースを介して行われ、データ幅は８
ビット幅と伸張ビットを足した値である。バッファマネ
ージャに到着する全てのデータは完全なトークンとして
保証されており、提出数及び表示バッファを継続して処
理する必要性が、データアップストリーム内に著しいギ
ャップが発生した場合に発生する。All data are input fifo, bm fr
Input from ont to buffer manager. This transfer is performed via a two-wire interface and the data width is 8
This is the value obtained by adding the bit width and the expansion bit. All data arriving at the buffer manager is guaranteed as a complete token, and the need to continuously process submissions and display buffers occurs when significant gaps occur in the data upstream.

【００８６】トークン（８ビットデータ、１ビット伸
張）は２線インターフェースを介してライトアドレス発
生器に転送される。到着バッファインデックスも又、Ｐ
ＩＣＴＵＲＥ ＳＴＡＲＴトークンがｗａｄｄｒｇｅｎ
に到着したときと同時に正しいインデックスがアドレス
発生用に利用できるように、同一インターフェースで転
送される。The token (8-bit data, 1-bit extension) is transferred to the write address generator via the 2-wire interface. The arrival buffer index is also P
ICTURE START token is waddrgen
Are transmitted on the same interface so that the correct index is available for address generation as soon as it arrives.

【００８７】リードアドレス発生器へのインターフェー
スは２つの分離２線インターフェースからなり、これら
は’リクエスト’及び’アクノリッジ(acknowledge)’
信号と各々考えることができる。しかし、２つの２線に
基づくステートマシンがどちらかの終端にある場合、単
一線形式は適当ではない。The interface to the read address generator consists of two separate two-wire interfaces, which are 'request' and 'acknowledge'.
Each can be thought of as a signal. However, if two two-wire based state machines are at either end, the single-wire format is not appropriate.

【００８８】ｄｉｓｐａｄｄｒインターフェースに通常
関係する場合のシーケンスは次のようになる。ｄｉｓｐ
ａｄｄｒは表示装置からのｖｓｙｎｃに応じて、バッフ
ァマネージャにｄｒｑ ｖａｌｉｄ入力を主張し要求を
待ち；ｄｉｓｐ ｖａｌｉｄ線が主張されバッファイン
デックスが転送され；通常このバッファインデックスは
ｄｉｓｐａｄｄｒにより即座に受け付けられる。この最
後の２線インターフェースに関係する追加の線（ｒｓｔ
ｆｌｄ）があり、これは現在のインデックスに関係す
るフィールド数は以前のフィールド数によらずリセット
されなければならない。The sequence when it normally involves the dispaddr interface is as follows. disp
The addr asserts a drq valid input to the buffer manager in response to a vsync from the display device and waits for a request; a disp valid line is asserted and the buffer index is transferred; normally this buffer index is immediately accepted by the dispaddr. Additional lines associated with this last two-wire interface (rst
fld), which means that the number of fields associated with the current index must be reset regardless of the number of previous fields.

【００８９】バッファマネージャブロックは４ビットの
マイクロプロセッサアドレス空間を８ビットデータバス
及びリードライトストローブと共に使用する。２つの選
択信号があり、一方はユーザがアクセスできるロケーシ
ョンを示し、他方は通常動作条件の下でアクセスの必要
がないテストロケーションを示す。The buffer manager block uses a 4-bit microprocessor address space with an 8-bit data bus and read / write strobe. There are two select signals, one indicating a location accessible to the user and the other indicating a test location that does not require access under normal operating conditions.

【００９０】バッファマネージャは２つの異なるイベン
ト、即ち発見されたインデックスと遅延到着を生成する
ことができる。これらの中で最初のものは、そのＰＩＣ
ＴＵＲＥ ＳＴＡＲＴ伸張バイト（ピクチャインデック
ス）が始動時にＢＵ ＢＭＴＡＲＧＥＴ ＩＸレジスタ
に一致するピクチャが到着したときに主張される。第２
のイベントは、ピクチャ数が現在の提出数より少ない、
即ちバッファマネージャまでのシステムパイプライン内
の処理が提出要求と歩調を合わせるように管理されなか
った表示バッファが割り当てられたときに発生する。ピ
クチャクロックは提出数カウンタに対するクロック信号
で、チップ上で発生するか又は外部（通常は表示システ
ム）から入力される。バッファマネージャはこれら両方
の信号を受け入れ、ｐｃｌｋ ｅｘｔ（バッファマネー
ジャの制御レジスタ内の１ビット）に基づいて、どちか
らの信号を選択する。この信号は又、画像フォーマッタ
ーが自分の画像クロックを発生しているとき、この信号
がチップからの出力として利用できるように、パッド
（抜き取りパッド）用のイネーブルとしても機能する。The buffer manager can generate two different events: discovered index and delayed arrival. The first of these is the PIC
The TURE START decompression byte (picture index) is asserted at start up when a picture arrives that matches the BU BMTARGET IX register. Second
Event has fewer pictures than current submissions,
That is, it occurs when a display buffer that is not managed so that the processing in the system pipeline up to the buffer manager keeps pace with the submission request is allocated. The picture clock is a clock signal for the submission counter, generated on chip or input externally (usually from a display system). The buffer manager accepts both of these signals and selects either signal based on pclk ext (one bit in the buffer manager's control register). This signal also serves as an enable for a pad (extraction pad) so that this signal is available as an output from the chip when the image formatter is generating its own image clock.

【００９１】バッファマネージャのステートマシン内に
は１９のステートがある。これらは図２５に示すように
相互に作用する。リセットステートはＰＲＥＳＯで、メ
インループが初期状態で循環するようにフラグは０にセ
ットされる。There are 19 states in the buffer manager state machine. These interact as shown in FIG. The reset state is PRESO, and the flag is set to 0 so that the main loop circulates in the initial state.

【００９２】ステートマシンのメインループは図２６
（図２５の主要部分）に示す状態からなる。状態ＰＲＥ
Ｓ０及びＰＲＥＳ１は信号ｐｒｅｓｆｌｇを介したピク
チャクロックの検出に関している。関係するテストには
２サイクルが許容される。なぜなら、それらは全てｒｄ
ｙｔｓｔの値に依存しているからである。提出フラグが
検出された場合、全てのバッファは可能な’レディネ
ス’について試験される。そうでなければステートマシ
ンはステートＤＲＱに対して進むだけである。ＰＲＥＳ
０〜ＰＲＥＳ１ループ周りの各サイクルでは、フル及び
レディ条件をチェックして異なるバッファが調べられ
る。もしそれらが合致した場合、以前のレディバッファ
（１つ存在している場合）はクリアされ、新たなレディ
バッファが割り当てられ、そのステータスは更新され
る。この処理はバッファが調べられ（ｉｎｄｅｘ＝＝ｍ
ａｘ ｂｕｆ）、ステートが進むまで繰り返される。バ
ッファは次に示す条件が真実のときレディと考えられ
る。 （ｐｉｃ ｎｕｍ＞ｐｒｅｓ ｎｕｍ）＆＆（（ｐｉｃ
ｎｕｍ−ｐｒｅｓｎｕｍ）＞＝１２８） 又は （ｐｉｃ ｎｕｍ＜ｐｒｅｓ ｎｕｍ）＆＆（（ｐｒｅ
ｓ ｎｕｍ−ｐｉｃｎｕｍ）＜＝１２８） 又は ｐｉｃ ｎｕｍ＝＝ｐｒｅｓ ｎｕｍ ステートＤＲＱは表示バッファに対するリクエストをチ
ェックする（ｄｒｑ ｖａｌｉｄ ｒｅｑ ＆＆ ｄｉ
ｓｐ ａｃｃ ｒｅｇ）。リクエストがない場合、ステ
ートは（通常、このレター以上のステートＴＯＫＥＮ
へ）進む。そうでない場合、表示バッファインデックス
が次のように発せられる。即ち、レディバッファがない
場合、以前のインデックスが再び発せられ、または以前
の表示バッファがない場合、ヌル(null)インデックスが
発せられる。バッファが表示レディの場合、そのインデ
ックスが発せられ、そのステートが更新される必要があ
れば以前の表示バッファはクリアされる。そしてステー
トマシンは前のように進む。The main loop of the state machine is shown in FIG.
(Main part of FIG. 25). State PRE
S0 and PRES1 relate to the detection of the picture clock via the signal presflg. Two cycles are allowed for the tests involved. Because they are all rd
This is because it depends on the value of ytst. If a submit flag is detected, all buffers are tested for possible 'readiness'. Otherwise, the state machine only proceeds for state DRQ. PRES
In each cycle around the 0-0 PRES1 loop, different buffers are examined by checking for full and ready conditions. If they match, the previous ready buffer (if one exists) is cleared, a new ready buffer is allocated, and its status is updated. In this process, the buffer is examined (index == m
ax buf), until the state advances. A buffer is considered ready when the following conditions are true: (Pic num> pres num) && ((pic
num-presnum)> = 128) or (pic num <pres num) && ((pre
s num-picnum) <= 128) or pic num == pres num state DRQ checks requests for display buffer (drq valid req && di)
sp acc reg). If there is no request, the state (usually the state TOKEN above this letter
Go to). Otherwise, the display buffer index is emitted as follows: That is, if there is no ready buffer, the previous index is issued again, or if there is no previous display buffer, a null index is issued. If the buffer is display ready, its index is issued and the previous display buffer is cleared if its state needs to be updated. Then the state machine proceeds as before.

【００９３】ステートＴＯＫＥＮはメインループを完了
するための通常のオプションである。即ち、有効入力が
あり、出力が立ち往生していない場合、ｔｏｋｅｎｓが
有利な値（後述される）に関して調べられる。そうでな
い場合、制御はステートＰＲＥＳ０に戻る。State TOKEN is a normal option for completing the main loop. That is, if there is a valid input and the output is not stuck, tokens is checked for an advantageous value (described below). Otherwise, control returns to state PRES0.

【００９４】制御は或条件が合致したときメインループ
から分岐する。Control branches from the main loop when certain conditions are met.

【００９５】ＰＲＥＳ０−ＰＲＥＳ１ループの間、バッ
ファがレディであるか判断され、以前のレディバッファ
は空きになる必要がある。なぜなら、１つのバッファの
みを常にレディに指定できるからである。ステートＶＡ
ＣＡＴＥ ＲＤＹは旧いバッファをそのステートをＶＡ
ＣＡＮＴに設定することによりクリアし、そして制御が
ＰＲＥＳ０ステートに戻るときに、全てのバッファがレ
ディネスにつてテストされるように、バッファインデッ
クスは１にリセットされる。この理由は、インデックス
は現在までに以前のレディバッファを（それをクリアす
る目的で）指し示しているからであり、我々の意図する
新たなレディバッファインデックスの記録がないからで
ある。従ってこれは全てのバッファをリセットするため
に必要である。During the PRES0-PRES1 loop, it is determined whether the buffer is ready and the previous ready buffer needs to be free. This is because only one buffer can always be designated as ready. State VA
CATE RDY restores old buffer to its state VA
When cleared by setting CANT, and when control returns to the PRES0 state, the buffer index is reset to 1 so that all buffers are tested for readiness. The reason for this is that the index has so far pointed to the old ready buffer (to clear it), and there is no record of a new ready buffer index we intend. This is therefore necessary to reset all buffers.

【００９６】表示バッファインデックスの割当は、ステ
ートＤＲＱ（ステートＵＳＥ ＲＤＹ）から直接、或い
は旧い表示バッファステートをクリアするステートＶＡ
ＣＡＴＥ ＤＩＳＰを介して行われる。選ばれた表示バ
ッファはＩＮ ＵＳＥのフラグで示され、ｒｄｙ ｂｕ
ｆは０に設定され、インデックスは１にリセットされ、
ステートＤＲＱへ戻る。ｄｉｓｐ ｂｕｆには必要なイ
ンデックスが与えられ、２線インターフェース配線は
（ｄｉｓｐ ｖａｌｉｄ 及び ｄｒｑ ａｃｃ）がそ
れに従って制御される。ステートＴＯＫＥＮ、ＦＬＵＳ
Ｈ 及びＡＬＬＯＣ間の判断はステートＵＳＥ ＲＤＹ
では行う必要がないようにするためだけの目的で制御は
ステートＤＲＱに戻る。The display buffer index is assigned directly from the state DRQ (state USE RDY) or the state VA for clearing the old display buffer state.
This is performed via the CATE DISP. The selected display buffer is indicated by the IN USE flag, and rdy bu
f is set to 0, the index is reset to 1,
Return to state DRQ. The necessary index is given to the disp buf, and the 2-wire interface wiring (disp valid and drq acc) is controlled accordingly. State TOKEN, FLUS
The determination between H and ALLOC is state USE RDY
Control then returns to state DRQ for the sole purpose of not having to do so.

【００９７】ＰＩＣＴＵＲＥ ＥＮＤトークンを受信す
ると、制御はステートＴＯＫＥＮからステートＰＩＣＴ
ＵＲＥ ＥＮＤに移行する。ここでインデックスが現在
到着したバッファをまだ指し示していない場合、そのス
テータスを更新できるようにインデックスはそのバッフ
ァを指し示すようにセットされる。ｏｕｔ ａｃｃｒｅ
ｇ及びｅｎ ｆｕｌｌの両方が真実の場合を仮定する
と、ステータスは後述するように更新される。真実でな
い場合、制御はそれらが両方共に真実になるまでステー
トＰＩＣＴＵＲＥ ＥＮＤに留まる。ｅｎ ｆｕｌｌ信
号はライトアドレスス発生器によって供給され、その信
号はスウィングバッファが振られた（例えば最後のブロ
ックが正常に書き込まれ、バッファステータスを安全に
更新した）ことを示す。When the PICTURE END token is received, control is transferred from the state TOKEN to the state PICT
Move to URE END. If the index has not yet pointed to the currently arriving buffer, the index is set to point to that buffer so that its status can be updated. out accre
Assuming that both g and en full are true, the status is updated as described below. If not, control remains in the state PICTURE END until they are both true. The en full signal is provided by the write address generator, which indicates that the swing buffer has been shaken (eg, the last block was successfully written and the buffer status has been safely updated).

【００９８】完了したばかりのバッファはレディネスが
テストされ、ＦＵＬＬ又はＲＥＡＤＹステータスがその
テストの結果に応じて与えられる。レディの場合、ｒｄ
ｙｂｕｆにはそのインデックスの値が与えられ、ｓｅｔ
ｌａ ｅｖ信号（後に到着したこと）はハイ（期待さ
れるディスプレイがデコーディングの間に前進したこと
を示す）にセットされる。ａｒｒ ｂｕｆの新たな値は
０であり、以前のレディバッファがそのステータスのク
リアを必要とする場合、インデックスはそこを指し示す
ように設定され、制御はステートＶＡＣＡＴＥ ＲＤＹ
に移る。そうでない場合、インデックスは１にリセット
され、制御はメインループの開始点に戻る。The just completed buffer is tested for readiness, and a FULL or READY status is provided depending on the result of the test. If ready, rd
ybuf is given the value of the index, and set
The la ev signal (later arriving) is set high (indicating that the expected display has advanced during decoding). The new value of arr_buf is 0, and if the previous ready buffer needed to clear its status, the index is set to point there and control is in the state VACATE RDY.
Move on to If not, the index is reset to 1 and control returns to the start of the main loop.

【００９９】ＰＩＣＴＵＲＥ ＳＴＡＲＴトークンがス
テートＴＯＫＥＮの間に到着したとき、フラグｆｒｏｍ
ｐｓがセットされ、これにより、基本ステートマシン
ループは、ステートＡＬＬＯＣがステートＴＯＫＥＮの
代わりに訪れるように変化する。ステートＡＬＬＯＣは
到着バッファ（到着したピクチャデータをこのバッファ
に書き込むことができる）の割当、及びステータスがＶ
ＡＣＡＮＴであるものをそれが発見するまでのバッファ
を介したサイクルに関係している。バッファはｏｕｔ
ａｃｃ ｒｅｇがハイのときに割り当てられるだけであ
る。なぜなら、それはデータ２線インターフェース上に
出力され、それでループ周りの動作はこれがその場合に
なるまで継続することになるからである。適当な到着バ
ッファが発見されると、インデックスがａｒｒ ｂｕｆ
に割り当てられ、そのステータスはＩＮ ＵＳＥとして
フラグ表示される。インデックスは１にセットされ、フ
ラグｆｒｏｍ ｐｓはリセットされ、ステートはＮＥＷ
ＥＸＰ ＴＲに進むようにセットされる。チェックが
ピクチャのインデックス（ＰＩＣＴＵＲＥ ＳＴＡＲＴ
の次のワード内に含まれる）に対して行われ、それがｔ
ａｒｇ ｉｘ（セットアップのときに特定される目的イ
ンデックス）と同一かどうか判断され、同一の場合、ｓ
ｅｔ ｉｆ ｅｖ（インデックスの発見されたイベン
ト）はハイにセットされる。When the PICTURE START token arrives during the state TOKEN, the flag from
ps is set, which causes the basic state machine loop to change so that state ALLOC comes instead of state TOKEN. State ALLOC is the allocation of the arrival buffer (the arriving picture data can be written to this buffer), and the status is V
It involves a cycle through the buffer until it finds what is an ACANT. The buffer is out
It is only assigned when acc reg is high. Because it is output on the data 2-wire interface, the operation around the loop will continue until this is the case. If a suitable arrival buffer is found, the index is arr buf
And its status is flagged as IN USE. The index is set to 1, the flag from ps is reset, and the state is NEW.
Set to go to EXP TR. If the check is a picture index (PICTURE START)
Contained in the next word of
arg ix (object index specified at the time of setup) is determined to be the same.
et if ev (indexed event) is set high.

【０１００】３つのステートＮＥＷ ＥＸＰ ＴＲ、Ｓ
ＥＴ ＡＲＲ ＩＸ及びＮＥＷ ＰＩＣ ＮＵＭは新た
に期待される一次的参照及び入力データに関するピクチ
ャ数を設定する。ここで、中間ステートは正しいピクチ
ャ数レジスタが更新されるように（ｔｈｉｓ ｐｎｕｍ
も又更新される）、インデックスをａｒｒ ｂｕｆにセ
ットする。そして制御はステートＯＵＴＰＵＴ ＴＡＩ
Ｌに進む。このステートはローの伸張に遭遇するまで
（この点でメインループが再スタートする）、データ
（好適な２線インターフェース信号と仮定する）を出力
する。これはデータブロック（６４項目）全体が出力さ
れることを意味し、その中で提出フラグまたは表示リク
エストに関するテストはない。The three states NEW EXP TR, S
ET ARR IX and NEW PIC NUM set the newly expected primary reference and number of pictures for the input data. Here, the intermediate state is set so that the correct picture number register is updated (this pnum).
Is also updated), set the index to arr buf. And control is in the state OUTPUT TAI
Go to L. This state outputs data (assuming a suitable two-wire interface signal) until a low stretch is encountered (at which point the main loop restarts). This means that the entire data block (64 items) is output, with no test on submission flags or display requests.

【０１０１】データストリーム内のＦＬＵＳＨトークン
は、シーケンス情報（提出数、ピクチャ数、ｒｓｔ ｆ
ｌｄ）をリセットすべきことを示す。次第にＦＬＵＳＨ
に近づく全てのデータが正しく処理され、従って、全て
のフレームがディスプレイに送られたことが確認される
まで全てのバッファのステータスをモニタするために、
即ち、殆どバッファの中の１つがステータスＥＭＰＴＹ
を有し、他のバッファがＩＮ ＵＳＥ（表示バッファの
ように）であることをモニタするために、ＦＬＵＳＨが
受信されていることが必要である。この時点で、’新た
なシーケンス’が安全にスタートできる。The FLUSH token in the data stream contains sequence information (number of submissions, number of pictures, rst f
ld) should be reset. Gradually FLUSH
To monitor the status of all buffers until it is confirmed that all data approaching is correctly processed and therefore all frames have been sent to the display.
That is, almost one of the buffers has the status EMPTY
To monitor that the other buffer is IN USE (like a display buffer), it is necessary that a FLUSH be received. At this point, the 'new sequence' can safely start.

【０１０２】ＦＬＵＳＨトークンがステートＴＯＫＥＮ
で検出された場合、フラグｆｒｏｍｆｌがセットされ、
これにより基本的ステートマシンループは、ステートＦ
ＬＵＳＨがステートＴＯＫＥＮの代わりに訪れるように
変化する。ステートＦＬＵＳＨは各バッファのステータ
スを順番に調べ、バッファがディスプレイのようにＶＡ
ＣＡＮＴまたはＩＮ ＵＳＥになるのを待つ。ステート
マシンは条件が真実になるまで単位ループの周りを巡回
するだけであり、そのインデックスをインクリメント
し、全てのバッファが訪れられるまでその処理を繰り返
す。最後のバッファがその条件を満たしたとき、提出
数、ピクチャ数、及び全ての一次的参照レジスタはそれ
らのリセット値を仮定する。即ちｒｓｔ ｆｌｄは１に
セットされる。フラグｆｒｏｍ ｆｌはリセットされ、
通常のメインループ動作が再開される。When the FLUSH token is in the state TOKEN
Is detected, the flag fromfl is set,
This makes the basic state machine loop state F
LUSH changes to visit instead of state TOKEN. State FLUSH examines the status of each buffer in order, and the buffer
Wait for CANT or IN USE. The state machine simply wraps around the unit loop until the condition is true, increments its index, and repeats the process until all buffers have been visited. When the last buffer satisfies that condition, the submission number, picture number, and all primary reference registers assume their reset values. That is, rst fld is set to 1. The flag from fl is reset,
Normal main loop operation is resumed.

【０１０３】ＴＥＭＰＯＲＡＬ ＲＥＦＥＲＥＮＣＥト
ークンが遭遇したとき、チェックがＨ２６１ビットにつ
いて行われ、セットされていれば、４ステートＴＥＭＰ
ＲＥＦ０〜ＴＥＭＰ ＲＥＦ３が訪れられる。これら
は次のように動作する。 ＴＥＭＰ ＲＥＦ０：ｔｅｍｐ ｒｅｆ＝ｉｎ ｄａｔａ ｒｅｆ； ＴＥＭＰ ＲＥＦ１：ｄｅｌｔａ＝ｔｅｍｐ ｒｅｆ−ｅｘｐ ｔｒ；ｉｎ ｄｅｘ＝ａｒｒ ｂｕｆ； ＴＥＭＰ ＲＥＦ２：ｅｘｐ ｔｒ＝ｄｅｌｔａ＋ｅｘｐ ｔｒ； ＴＥＭＰ ＲＥＦ３：ｐｉｃ ｎｕｍ［ｉ］＝ｔｈｉｓ ｐｎｕｍ＋ｄｅｌ ｔａ；ｉｎｄｅｘ＝１； ステートＴＯＫＥＮは制御を、前述した場合を除く全て
の場合で、ステートＯＵＴＰＵＴ ＴＡＩＬへ渡す。制
御はトークンの最後のワードに遭遇するまで（ｉｎ ｅ
ｘｔｎ ｒｅｆがロー）そこに留まり、メインループは
再入力される。表示バッファリクエスト及びピクチャク
ロックの’非同期’タイミングイベントの反復チェック
に関する要求、及びこれらのチェックの間にバッファマ
ネージャ入力を立ち往生させる必要性は、バッファマネ
ージャの入力に連続的なデータ供給がある場合、バッフ
ァマネージャを介したデータ速度に関する制限があるこ
とを意味する。ステートの代表的順番は例えば、ＰＲＥ
Ｓ０、ＰＲＥＳ１、ＤＲＱ、ＴＯＫＥＮ、ＯＵＴＰＵＴ
ＴＡＩＬであり、ＯＵＴＰＵＴ ＴＡＩＬを除き各々
１サイクル持続する。これは、６４データ項目の各ブロ
ックについて、３サイクルのオーバヘッドがあり、その
間入力は立ち往生し（ステートＰＲＥＳ０、ＰＲＥＳ１
及びＤＲＱの間）、それにより３／６４倍、即ち５％の
書き込み速度が示される。ステートマシンの予備ブラン
チが最悪の条件で実行されたとき、この数は場合により
１３サイクルのオーバヘッドまで増加できる。尚、この
ような大きなオーバヘッドは１フレーム１度(once-per-
frame)を基にする場合にのみ適用される。When a TEMPORAL REFERENCE token is encountered, a check is made on the H261 bit and, if set, the 4-state TEMP
REF0 to TEMP REF3 are visited. These operate as follows. TEMP REF0: temp ref = in data ref; TEMP REF1: delta = temp ref-exp tr; in dex = arr buf; TEMP REF2: exp tr = delta + exp tr; = 1; state TOKEN passes control to state OUTPUT TAIL in all cases except those described above. Control continues until the last word of the token is encountered (in e
xtn ref remains low) and the main loop is re-entered. The requirements for repeated checks for display buffer requests and picture clock 'asynchronous' timing events, and the need to stall the buffer manager input during these checks, is due to the buffer This implies that there is a limit on the data rate through the manager. The typical order of states is, for example, PRE
S0, PRES1, DRQ, TOKEN, OUTPUT
TAIL, each lasting one cycle except OUTPUT TAIL. This means that for each block of 64 data items, there is a 3-cycle overhead during which the inputs are stuck (state PRES0, PRES1).
And DRQ), which indicates a writing speed of 3/64 times, ie 5%. When the spare branch of the state machine is executed under worst-case conditions, this number can possibly increase to 13 cycles of overhead. Note that such a large overhead is once-per-frame (once-per-
frame) only applies.

【０１０４】提出数はｕｐｉアクセスの間、自由に走
る。即ち、提出数はアクセスが得られたときのように、
アクセスが止まったときと同一である必要がある場合、
これはアクセスが許可された後の提出数を読むことによ
り、及びアクセスが止まる直前にそれを書き込むことに
よって行うことができる。尚、これは非同期であるか
ら、アクセスを数回繰り返しそれらが有効であることを
確認する必要がある。The number of submissions runs freely during up access. In other words, the number of submissions is the same as when access was obtained,
If access needs to be the same as when access stopped,
This can be done by reading the number of submissions after access has been granted and by writing it just before access stops. Since this is asynchronous, it is necessary to repeat the access several times to confirm that they are valid.

【０１０５】ライトアドレス発生器４１０はバッファマ
ネージャ４３０からトークンを受信し、新たな各ＤＡＴ
Ａトークンの到着を検出する。それぞれが到着したと
き、それはＤＲＡＭインターフェース４５０に関する新
たなアドレスを計算し、ＤＲＡＭでは到着したブロック
を格納する。行データはＤＲＡＭインターフェース４５
０に送られ、そこでスウィングバッファに書き込まれ
る。ここでＤＲＡＭアドレスはブロックアドレスであ
り、ＤＲＡＭ内のピクチャはブロックのラスターとして
組織化される。しかし入力ピクチャデータはマクロブロ
ックのシーケンスとして組織化されるので、アドレス発
生アルゴリズムはこれを考慮しなければならない。 ＲＡＭインターフェース 単一の高性能構成可能ＤＲＡＭインターフェース５００
を図２２に示す。このインターフェースは標準独立ブロ
ックで、例えば空間デコーダ(spatial decoder)、一時
的デコーダ(temporal decoder)、及びビデオフォーマッ
タ(video formatter)に必要なＤＲＡＭを直接駆動でき
るように設計されている。このＤＲＡＭインターフェー
スをこれらシステム内のＤＲＡＭに接続するための外部
ロジック、バッファ又は他の構成要素は必要ない。The write address generator 410 receives the token from the buffer manager 430, and
Detect the arrival of the A token. As each arrives, it computes a new address for the DRAM interface 450 and stores the arriving block in the DRAM. Row data is stored in the DRAM interface 45
0, where it is written to the swing buffer. Here, the DRAM address is a block address, and the pictures in the DRAM are organized as a block raster. However, since the input picture data is organized as a sequence of macroblocks, the address generation algorithm must take this into account. RAM Interface Single High Performance Configurable DRAM Interface 500
Is shown in FIG. This interface is a standard independent block and is designed to directly drive, for example, a DRAM required for a spatial decoder, a temporal decoder, and a video formatter. No external logic, buffers or other components are required to connect this DRAM interface to the DRAMs in these systems.

【０１０６】これら及び他の構成要素の動作は、１９４
４年３月２４日に出願された英国特許出願Ｎｏ．９４０
５９１４．４に詳細に説明されており、又、参考として
本願に組み込まれている。The operation of these and other components is described in 194
UK Patent Application No. 940
No. 5114.4, and is incorporated herein by reference.

【０１０７】インターフェースは２つの方法で構成でき
る。第１に、インターフェースの詳細タイミングはＤＲ
ＡＭの様々なタイプに適応するように構成できる。第２
に、ＤＲＡＭへのデータインターフェースの幅は、異な
る用途において適当なコスト／パフォーマンスを提供す
るように構成できる。The interface can be configured in two ways. First, the detailed timing of the interface is DR
It can be configured to accommodate various types of AM. Second
In addition, the width of the data interface to the DRAM can be configured to provide reasonable cost / performance in different applications.

【０１０８】各チップ上でＤＲＡＭインターフェースは
チップを外部ＤＲＡＭに接続する。このように外部ＤＲ
ＡＭが使用される。なぜなら、現在のところ、チップ上
に比較的大規模なＤＲＡＭを製作することは実際的では
ないからである。しかし、このようにチップ上に比較的
大規模なＤＲＡＭを製作することは可能である。The DRAM interface on each chip connects the chip to an external DRAM. In this way, external DR
AM is used. This is because at present it is not practical to fabricate a relatively large DRAM on a chip. However, it is possible to fabricate a relatively large-scale DRAM on a chip in this way.

【０１０９】ＤＲＡＭインターフェースは標準独立形式
であるが、Ｈ２６１、ＪＰＥＧ、及びＭＰＥＧの複数の
スタンダード各々を実施できるように構成する必要があ
る。ＤＲＡＭインターフェースが複数のスタンダード動
作をいかにして可能とするかを以下に説明する。Although the DRAM interface is of a standard-independent type, it needs to be configured so as to be able to implement each of a plurality of standards of H261, JPEG, and MPEG. The following describes how the DRAM interface enables multiple standard operations.

【０１１０】ＤＲＡＭインターフェース５００の動作を
理解するために重要なことは、ＤＲＡＭインターフェー
ス５００とアドレス発生器５１０との関係、及びこの２
つが２線インターフェースを使用していかに通信するか
を理解することである。２つのアドレス発生器があり、
一方は書き込み５２０で、他方は読出し５３０である。
バッファマネージャ５４０は本願の各所で詳細に説明さ
れている。What is important for understanding the operation of the DRAM interface 500 is the relationship between the DRAM interface 500 and the address generator 510, and these two.
One is to understand how to communicate using a two-wire interface. There are two address generators,
One is write 520 and the other is read 530.
Buffer manager 540 is described in detail elsewhere in this application.

【０１１１】簡単に述べると、名前が示唆するように、
アドレス発生器はＤＲＡＭインターフェースがＤＲＡＭ
をアドレスする（例えばＤＲＡＭの特定アドレスにリー
ドライトする）ために必要なアドレスを発生する。２線
インターフェースにより、読出し及び書き込みは、ＤＲ
ＡＭインターフェースが（パイプライン内の前段のステ
ージからの）データと（アドレス発生器からの）有効ア
ドレスの両方を有するときにのみに行われる。別々のア
ドレス発生器を使用することにより、後述するようにア
ドレス発生器とＤＲＡＭインターフェースの両方が簡単
な構造となる。ＤＲＡＭインターフェースはアドレス発
生器と、データが出入りするブロックのクロックの両方
に対して非同期なクロックで動作する。このように非同
期な動作を採用するために、特別な技術が用いられる。In a nutshell, as the name suggests,
Address generator is DRAM interface
(For example, read / write to a specific address of the DRAM). With a two-wire interface, reading and writing is DR
This happens only when the AM interface has both data (from the previous stage in the pipeline) and a valid address (from the address generator). The use of separate address generators simplifies both the address generator and the DRAM interface, as described below. The DRAM interface operates with a clock that is asynchronous with respect to both the address generator and the clocks of the blocks into and out of which data. Special techniques are used to employ such asynchronous operation.

【０１１２】データは通常、ＤＲＡＭインターフェース
とチップの他の部分との間で６４バイトのブロック単位
で転送される。転送は”スウィングバッファ(swing buf
fer)”として知られる装置を用いて行われる。これは本
質的にダブルバッファ構成で動作する一対のＲＡＭであ
り、ＤＲＡＭインターフェースは一方のＲＡＭをデータ
で充填又は空にし、そのチップの他の部分が他方のＲＡ
Ｍをデータで充填又は空にする。アドレス発生器から１
つのアドレスを運ぶ分離バスが各スウィングバッファに
接続されている。Data is typically transferred between the DRAM interface and the rest of the chip in 64-byte blocks. Transfer is "swing buf
This is done using a device known as "fer)". This is essentially a pair of RAMs operating in a double-buffered configuration, with the DRAM interface filling or emptying one RAM with data and the other part of the chip. Is the other RA
Fill or empty M with data. 1 from address generator
A separate bus carrying two addresses is connected to each swing buffer.

【０１１３】各チップは４つのスウィングバッファを有
するが、これらスウィングバッファの機能は各々の場合
で異なっている。空間デコーダでは、コード化されたデ
ータをＤＲＡＭに転送するために１つのスウィングバッ
ファが使用され、もう１つはＤＲＡＭからコード化デー
タをリードするために使用され、第３のスウィングバッ
ファはトークン化(tokenised)されたデータの転送に使
用され、第４のものはトークン化されたデータをＤＲＡ
Ｍからリードするために使用される。一時的デコーダで
は、１つのスウィングバッファがｉｎｔｒａ即ち予想さ
れたピクチャデータをＤＲＡＭにライトするために使用
され、第２のスウィングバッファはｉｎｔｒａ即ち予想
されたピクチャデータをＤＲＡＭからリードするために
用いられ、他の２つは前方及び後方の予想データをリー
ドするために用いられる。ビデオフォーマッタでは、１
つのスウィングバッファがＤＲＡＭにデータを転送する
ために使用され、他の３つはＤＲＡＭからデータをリー
ドするために使用される。その３つのスウィングバッフ
ァは明度（Ｙ）、及び赤と青の色差データ（Ｃｒ及びＣ
ｂ）をリードするために各々使用される。Each chip has four swing buffers, but the function of these swing buffers is different in each case. In the spatial decoder, one swing buffer is used to transfer the coded data to the DRAM, another is used to read the coded data from the DRAM, and the third swing buffer is tokenized ( The fourth one is used to transfer the tokenized data to the DRA
Used to read from M. In the temporary decoder, one swing buffer is used to write intra, ie, expected picture data, to the DRAM, a second swing buffer is used to read intra, ie, expected picture data, from the DRAM, The other two are used to read forward and backward forecast data. For video formatters, 1
One swing buffer is used to transfer data to DRAM and the other three are used to read data from DRAM. The three swing buffers store lightness (Y) and red and blue color difference data (Cr and C).
b) are each used to lead.

【０１１４】次にＤＲＡＭインターフェースの動作を説
明する。このＤＲＡＭインターフェースは例として、１
つのライトスウィングバッファ５０２及び１つのリード
スウィングバッファ５０４を有している。Next, the operation of the DRAM interface will be described. This DRAM interface is, for example, 1
It has one write swing buffer 502 and one read swing buffer 504.

【０１１５】アドレス発生器５１０、ＤＲＡＭインター
フェース５００、及びデータを供給及び獲得するチップ
の他のブロック間の制御５０６によるインターフェース
は、全て２線インターフェースである。アドレス発生器
５１０は制御トークンの受信の結果としてアドレスを発
生するか、又は単なるアドレスの固定シーケンスを発生
する。ＤＲＡＭインターフェース５００はアドレス発生
器５１０を用いて２線インターフェースを特殊な方法で
処理する。受信及び出力可能となったときに受付ライン
をハイに保つ代わりに、インターフェース５００はアド
レス発生器が有効アドレスを供給するのを待ち、そのア
ドレスを処理し、そして受付ラインを１クロック周期の
間ハイにセットする。従ってインターフェース５００は
リクエスト／アクノリッジ（ＲＥＱ／ＡＣＫ）プロトコ
ルを実施する。The interface by the control 506 between the address generator 510, the DRAM interface 500, and the other blocks of the chip for supplying and acquiring data are all two-wire interfaces. The address generator 510 generates an address as a result of receiving the control token, or simply generates a fixed sequence of addresses. The DRAM interface 500 uses the address generator 510 to handle the 2-wire interface in a special way. Instead of keeping the accept line high when ready to receive and output, the interface 500 waits for the address generator to provide a valid address, processes that address, and raises the accept line high for one clock period. Set to. Accordingly, interface 500 implements a request / acknowledge (REQ / ACK) protocol.

【０１１６】ＤＲＡＭインターフェース５００固有の特
徴は、アドレス発生器５１０及びデータを提供又は受信
するブロックと別々に通信できる能力である。例えばア
ドレス発生器５１０はライトスウィングバッファ５０２
内のデータに関係するアドレスを発生できるが、ライト
スウィングバッファ５０２が外部ＤＲＡＭに書き込み準
備完了データブロックがあることを知らせるまで、何の
動作も取らない。同様に、ライトスウィングバッファ５
０２は外部ＤＲＡＭに書き込み準備完了のデータブロッ
クを含むことができるが、アドレス発生器５１０からの
適切なバス上にアドレスが供給されるまで何の動作も取
らない。更に、ライトスウィングバッファ５０２内のＲ
ＡＭの１つがデータで満杯になると、データ入力が立ち
往生する前に（２線インターフェースはローにセットさ
れた信号を受ける）、他のＲＡＭを完全に満たしＤＲＡ
Ｍインターフェース側に”振る(swung)”ことができ
る。A unique feature of the DRAM interface 500 is the ability to communicate separately with the address generator 510 and the blocks that provide or receive data. For example, the address generator 510 includes the write swing buffer 502
However, no action is taken until the write swing buffer 502 indicates to the external DRAM that there is a data block ready for writing. Similarly, the light swing buffer 5
02 may contain data blocks ready to be written to the external DRAM, but take no action until the address is provided on the appropriate bus from address generator 510. Further, R in the write swing buffer 502
When one of the AMs is full of data, the other RAM is completely filled before the data input stalls (the 2-wire interface receives the signal set low) and the DRA
You can "swung" to the M interface side.

【０１１７】ＤＲＡＭインターフェース５００の動作を
理解する上で、適切に構成されたシステムにおいて、Ｄ
ＲＡＭインターフェース５００はスウィングバッファ５
０２及び５０４、及びチップの他の部分間での平均デー
タ転送速度の合計と少なくとも同じ速度で、スウィング
バッファ５０２及び５０４、及び外部ＤＲＡＭ間でデー
タを転送できる。To understand the operation of the DRAM interface 500, in a properly configured system,
RAM interface 500 is swing buffer 5
02 and 504, and at least as fast as the sum of the average data transfer rates between the other parts of the chip.

【０１１８】各ＤＲＡＭインターフェース５００は、ど
のスウィングバッファに次にサービスを提供するかを判
断する方法を含んでいる。一般に、これは”ラウンドロ
ビン(round robin)”（即ち、サービスされているスウ
ィングバッファが最も以前の順番であったスウィングバ
ッファで、次に利用できるスウィングバッファとなる）
か、又は優先度エンコーダ（即ち、幾つかのスウィング
バッファが他のものより高い優先度を有する）である。
両方の場合で、他の全てのリクエストより高い優先度を
有する追加のリクエストがリフレッシュリクエスト発生
器から来る。リフレッシュリクエストはマイクロプロセ
ッサインターフェースを介してプログラムできるリフレ
ッシュカウンタから発せられる。Each DRAM interface 500 includes a method for determining which swing buffer is to be serviced next. In general, this is the "round robin" (ie, the one where the serving swing buffer was the earliest in order, and the next available swing buffer).
Or a priority encoder (ie, some swing buffers have higher priority than others).
In both cases, an additional request having a higher priority than all other requests comes from the refresh request generator. The refresh request originates from a refresh counter that can be programmed via the microprocessor interface.

【０１１９】ライトスウィングバッファは２ブロックの
ＲＡＭ、即ちＲＡＭ１及びＲＡＭ２とインターフェース
を行う。ここで更に検討されるように、データはライト
アドレス及び制御の下で、前段のブロック又はステージ
からＲＡＭ１及びＲＡＭ２へ書き込まれる。ＲＡＭ１及
びＲＡＭ２からデータはＤＲＡＭに書き込まれる。後述
するように、ＤＲＡＭへデータを書き込むときは、アド
レス発生器により行アドレスが提供され、列アドレスは
ライトアドレス及び制御により提供される。動作中、有
効データが入力（データ入力）に提供される。データは
前段のステージから受信される。各データがＤＲＡＭイ
ンターフェース５００により受信されるとき、データは
ＲＡＭ１に書き込まれ、ライトアドレス制御はＲＡＭア
ドレスをインクリメント(increment)し、これにより次
のデータをＲＡＭ１に書き込むことができる。入力デー
タがなくなるか、又はＲＡＭ１が満杯になるまで、ＲＡ
Ｍ１へのデータ書き込みは継続する。ＲＡＭ１が満杯に
なると、入力側は制御をあきらめ、ＲＡＭ１が読出し準
備完了したことを読出し側へ知られる。このときの信号
は２つの非同期クロックレジメ(asynchronous clock re
gimes)間を通過し、そして３つの同期フリップフロップ
を介して送られる。The write swing buffer interfaces with two blocks of RAM, RAM1 and RAM2. As discussed further herein, data is written to RAM1 and RAM2 from a previous block or stage under write address and control. Data from RAM1 and RAM2 is written to DRAM. As described below, when writing data to a DRAM, a row address is provided by an address generator, and a column address is provided by a write address and control. In operation, valid data is provided at the input (data input). Data is received from the previous stage. As each data is received by the DRAM interface 500, the data is written to the RAM1, and the write address control increments the RAM address so that the next data can be written to the RAM1. RA until input data is exhausted or RAM1 is full.
Data writing to M1 continues. When RAM1 is full, the input side gives up control and informs the read side that RAM1 is ready for reading. The signal at this time is composed of two asynchronous clock regimes.
gimes) and sent through three synchronous flip-flops.

【０１２０】ＲＡＭ２が空の場合、入力側に到達する次
のデータはＲＡＭ２に書き込まれる。そうでない場合、
この処理はＲＡＭ２が空になってから行われる。ラウン
ドロビン又は優先度エンコーダ（これは使用される特定
チップによりどちらかが決まる）がそのスウィングバッ
ファが読まれる番であることを示すとき、ＤＲＡＭイン
ターフェースはそのＲＡＭ１の内容を読出し、それを外
部ＤＲＡＭに書き込む。信号は非同期インターフェース
を介して戻され、現在、ＲＡＭ１を再び充填可能である
ことが示される。When the RAM 2 is empty, the next data reaching the input side is written to the RAM 2. If not,
This process is performed after the RAM 2 becomes empty. When the round robin or priority encoder (which depends on the particular chip used) indicates that its swing buffer is to be read, the DRAM interface reads the contents of its RAM1 and places it in the external DRAM. Write. The signal is returned via the asynchronous interface, indicating that RAM1 can now be refilled.

【０１２１】ＤＲＡＭインターフェースがＲＡＭ１を空
にし、それを入力側がＲＡＭ２を満たす前に”振った”
場合、データはそのスウィングバッファにより連続的に
受信できる。そうではなくＲＡＭ２が満たされた場合、
スウィングバッファは（ＲＡＭ１が入力側で使用される
ように）ＲＡＭ１が入力側に”振られる”まで、その受
付信号をローに設定する。リードスウィングバッファの
動作も同様であるが、入出力データバスが逆になってい
る。The DRAM interface emptied RAM1 and "shook" it before the input side filled RAM2.
In that case, data can be continuously received by the swing buffer. Otherwise, if RAM2 is full,
The swing buffer sets its accept signal low until RAM1 is "swung" to the input (as RAM1 is used on the input). The operation of the read swing buffer is similar, but the input and output data buses are reversed.

【０１２２】ＤＲＡＭインターフェース５００はメモリ
のバンド幅を最大にするように設計されている。データ
の各８×８ブロックは同一ＤＲＡＭページに格納され
る。このようにして、１つの行アドレスが多数の列アド
レスに続いて供給されるＤＲＡＭの高速ページアクセス
モードをフルに利用できる。以下に示すように、特に行
アドレスがアドレス発生器５１０により供給される一方
で、列アドレスがＤＲＡＭインターフェース５００によ
り供給される。The DRAM interface 500 is designed to maximize the memory bandwidth. Each 8x8 block of data is stored in the same DRAM page. In this manner, the high speed page access mode of the DRAM in which one row address is supplied following a number of column addresses can be fully utilized. As shown below, in particular, the row address is provided by the address generator 510, while the column address is provided by the DRAM interface 500.

【０１２３】更に、使用されるＤＲＡＭの容量が特定用
途に関するサイズ及びバンド幅に適合するように、外部
ＤＲＡＭへのデータバスを８、１６、又は３２ビット幅
にできる機能が提供される。In addition, the ability is provided to allow the data bus to the external DRAM to be 8, 16 or 32 bits wide so that the capacity of the DRAM used matches the size and bandwidth for the particular application.

【０１２４】この例では、アドレス発生器５１０はＤＲ
ＡＭインターフェース５００に対して、リード及びライ
トスウィングバッファ５０５及び５０２の各々にブロッ
クアドレスを提供している。このブロックアドレスはＤ
ＲＡＭの行アドレスとして使用される。列アドレスの６
ビットはＤＲＡＭインターフェース自身から供給され、
これらのビットは又、スウィングバッファＲＡＭのアド
レスとしても使用される。スウィングバッファへのデー
タバスは３２ビット幅であるから、外部ＤＲＡＭへのバ
スが３２ビットより少ないと、２回又は４回の外部ＤＲ
ＡＭアクセスを、次のワードがライトスウィングバッフ
ァから読出される前に、又は次のワードがリードスウィ
ングバッファに書き込まれる前に行わねばならない。
（読出し及び書き込みは外部ＤＲＡＭに対する転送方向
を参照している）。In this example, the address generator 510 has the DR
For the AM interface 500, a block address is provided to each of the read and write swing buffers 505 and 502. This block address is D
Used as the row address of the RAM. Column address 6
The bits are supplied from the DRAM interface itself,
These bits are also used as the address of the swing buffer RAM. Since the data bus to the swing buffer is 32 bits wide, if the bus to the external DRAM is less than 32 bits, two or four external DR
The AM access must be performed before the next word is read from the write swing buffer or before the next word is written to the read swing buffer.
(Reading and writing refer to the transfer direction to the external DRAM).

【０１２５】尚、ＤＲＡＭインターフェース５００は２
つのスウィングバッファに限られるものではない。Note that the DRAM interface 500 is 2
It is not limited to one swing buffer.

【０１２６】当業者は本発明に構造的変更を施すことが
できる。以上の詳細な説明は図面を参照して行われた
が、本発明の範囲は特許請求の範囲により定義されるも
のである。One skilled in the art can make structural changes to the present invention. Although the above detailed description has been made with reference to the drawings, the scope of the present invention is defined by the appended claims.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は同期ＤＲＡＭをアクセスするための本発
明による方法を実施する装置のシステムブロック図。FIG. 1 is a system block diagram of an apparatus for implementing a method according to the present invention for accessing a synchronous DRAM.

【図２】図２は図１のステートマシンにより受信された
ハイレベルコマンドと、ステートマシンが発生したロー
レベルコマンドとの相関関係を示す図。FIG. 2 is a diagram illustrating a correlation between a high-level command received by the state machine of FIG. 1 and a low-level command generated by the state machine;

【図３】図３は図１のＤＲＡＭの構成を描いた図。FIG. 3 is a diagram illustrating a configuration of a DRAM of FIG. 1;

【図４】図４は図１のＤＲＡＭ内のセルに格納されたワ
ードの構成を描いた図。FIG. 4 is a diagram illustrating a configuration of a word stored in a cell in the DRAM of FIG. 1;

【図５】図５はテレビ又はモニタ画面に表示された画像
を示し、この画像は長方形格子内に整列された複数セル
及び前記整列されたセルに重なる１つの非整列セルから
構成されている。FIG. 5 shows an image displayed on a television or monitor screen, the image being composed of a plurality of cells aligned in a rectangular grid and one non-aligned cell overlapping the aligned cells.

【図６】図６は図５の各セル内の画素の配置を示し、こ
の例で各セルは８×８画素ブロックである。FIG. 6 shows an arrangement of pixels in each cell of FIG. 5, and in this example, each cell is an 8 × 8 pixel block.

【図７】図７は図６の各セルを示すデータワード。FIG. 7 is a data word showing each cell of FIG. 6;

【図８】図８は下敷きの整列セル内の非整列セルとその
画素との関係を示す。FIG. 8 shows the relationship between a non-aligned cell in an underlying aligned cell and its pixel.

【図９】図９は図５又は図８のセルを図６のＲＡＭバン
クにマッピングした場合を描いた図。FIG. 9 is a diagram illustrating a case where the cell of FIG. 5 or 8 is mapped to the RAM bank of FIG. 6;

【図１０】図１０は２バンクのＲＡＭを有し図７のデー
タワードを格納するために使用されるＲＡＭシステムの
ブロック図。FIG. 10 is a block diagram of a RAM system having two banks of RAM and used to store the data words of FIG. 7;

【図１１】図１１は図１０のＲＡＭシステムを含み、図
５の画面にデジタルビデオ信号を提供するビデオデコー
ダを描いた図。FIG. 11 is a diagram illustrating a video decoder including the RAM system of FIG. 10 and providing a digital video signal to the screen of FIG. 5;

【図１２】図１２は複数の副セルに更に分解される図５
又は図８のセル、及び副セルと図１０のＲＡＭバンクと
の関係を示す。FIG. 12 shows FIG. 5 further broken down into a plurality of sub-cells.
10 shows the relationship between the cells and sub-cells in FIG. 8 and the RAM banks in FIG.

【図１３】図１３はマイクロコードできるステートマシ
ンのブロック図。FIG. 13 is a block diagram of a state machine capable of microcode.

【図１４】図１４は演算コアのブロック図。FIG. 14 is a block diagram of an arithmetic core.

【図１５】図１５はレジスタファイルの機能図。FIG. 15 is a functional diagram of a register file.

【図１６】図１６はレジスタファイル内のデータフロー
を示すブロック図。FIG. 16 is a block diagram showing a data flow in a register file.

【図１７】図１７はレジスタファイルアドレスデコーデ
ィングのブロック図。FIG. 17 is a block diagram of register file address decoding.

【図１８】図１８はアドレッシングに使用され、幅定義
フィールド及びアドレスフィールドを有する固定幅ワー
ドを示す図。FIG. 18 shows a fixed width word having a width definition field and an address field used for addressing.

【図１９】図１９はアドレッシングに使用され、アドレ
スフィールド、置き換えフィールド、及び置き換えイン
ジケータを有する固定幅ワードを示す図。FIG. 19 illustrates a fixed-width word used for addressing and having an address field, a replacement field, and a replacement indicator.

【図２０】図２０は６４×３２ＲＡＭ内の８ビットデー
タをアドレスする場合に使用される１３ビットワードの
例。FIG. 20 is an example of a 13-bit word used to address 8-bit data in a 64 × 32 RAM.

【図２１】図２１は複数フィールドを有する固定幅わー
その一例。FIG. 21 is an example of a fixed width having a plurality of fields.

【図２２】図２２は本発明によるＤＲＡＭインターフェ
ースのブロック図。FIG. 22 is a block diagram of a DRAM interface according to the present invention.

【図２３】図２３は１ライト・スイング・バッファ及び
１リード・スイングバッファを有するＤＲＡＭインター
フェースのブロック図。FIG. 23 is a block diagram of a DRAM interface having one write swing buffer and one read swing buffer.

【図２４】図２４は画像フォーマッタのブロック図。FIG. 24 is a block diagram of an image formatter.

【図２５】図２５はバッファマネージャステートマシン
を示す図。FIG. 25 is a diagram showing a buffer manager state machine.

【図２６】図２６は図２５のステートマシンのメインル
ープを示す図。FIG. 26 is a diagram showing a main loop of the state machine in FIG. 25;

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ９４１５３８７．１ (32)優先日 平成６年７月29日(1994．7．29) (33)優先権主張国 イギリス（ＧＢ） (31)優先権主張番号 ９５０３９６４．０ (32)優先日 平成７年２月28日(1995．2．28) (33)優先権主張国 イギリス（ＧＢ） (72)発明者 ドナルド ウイリアム ウォーカー パタ ーソン イギリス国、ビーエス６ ７ジェイダブリ ュー、ブリストル、レッドランド、ブレン ハイム ロード 12 (72)発明者 ウィリアム フィリップ ロビンス イギリス国、ジーエル11 ５ピーイー、グ ローセスターシアー、カム、スプリングヒ ル 19 (72)発明者 エイドリアン フィリップ ワイズ イギリス国、ビーエス16 １エヌエー、ブ リストル、フレンチェイ、ウエストボーン コテージズ 10 (72)発明者 ヘレン ローズマリー フィンチ イギリス国、ジーエル12 ７エヌディー、 グローセスターシアー、ウットン・アンダ ー・エッジ、クーム、タイレイ（番地な し) (72)発明者 マルティン ウィリアム ソザラン イギリス国、ジーエル11 ６ビーディー、 グローセスターシアー、ダーズレイ、ステ ィンチコーム、ウィク レーン、ザ ライ ディングス（番地なし) ──────────────────────────────────────────────────続 き Continued on the front page (31) Priority claim number 9415387.1 (32) Priority date July 29, 1994 (July 29, 1994) (33) Priority claim country United Kingdom (GB) (31) Priority number 9503964.0 (32) Priority date February 28, 1995 (Feb. 28, 1995) (33) Country of priority claim United Kingdom (GB) (72) Inventor Donald William Walker Patterson United Kingdom, BBs 67 Jada Brew, Bristol, Redland, Brenheim Road 12 (72) Inventor William Philip Robbins UK, GL 115 Pee, Grossester Shear, Kam, Springhill 19 (72) Inventor Adrian Philipp Wise England, BS 16 1 Nue , Bristol, Franceche, Westbourne Cottages 10 (72) Inventor Helen Rosemary Finch UK, GL 127 N, Gloucester Shear, Wootton Under Edge, Combe, Tyleigh (72) Inventor Martin William Sotheran UK, GL116 BDD, Gloucester Shear, Darsley, Stinchcomb, Wick Lane, The Ridings (no address)

Claims (16)

【特許請求の範囲】[Claims] 【請求項１】第１バンク及び第２バンクを有するＲＡＭ
を含むビデオ処理装置において、 前記ＲＡＭは、２次元画像を格納し、当該２次元画像
は、セル境界部を有する隣接する２次元セルを含み、当
該隣接するセルの各対は、異なるバンクに格納され、 前記ＲＡＭから２次元画像の部分を読み取るように構成
されたＲＡＭアクセス装置を含み、前記部分は、セル境
界部に整列しない部分境界部を有し、画像のセルは、Ｒ
ＡＭの第１バンク及び第２バンクから交互に読み取られ
るビデオ処理装置。1. A RAM having a first bank and a second bank.
Wherein the RAM stores a two-dimensional image, the two-dimensional image includes adjacent two-dimensional cells having cell boundaries, and each pair of adjacent cells is stored in a different bank. A RAM access device configured to read a portion of a two-dimensional image from the RAM, wherein the portion has a partial boundary that is not aligned with a cell boundary, and wherein a cell of the image includes:
A video processing device that is alternately read from a first bank and a second bank of the AM. 【請求項２】請求項１記載のビデオ処理装置において、
前記ＲＡＭは、個々のページを有するＤＲＡＭを含み、
セルの少なくとも１つは、ＤＲＡＭの単一ページから読
み取られるビデオ処理装置。2. The video processing apparatus according to claim 1, wherein
The RAM includes a DRAM having individual pages,
A video processing device wherein at least one of the cells is read from a single page of DRAM. 【請求項３】請求項１記載のビデオ処理装置において、
前記ＲＡＭは、ＤＲＡＭを含み、ＲＡＭアクセス装置が
ＤＲＡＭの第１バンクから読み取っているとき、ＤＲＡ
Ｍの第２バンクがプリチャージされるビデオ処理装置。3. The video processing apparatus according to claim 1, wherein
The RAM includes a DRAM, and when the RAM access device is reading from the first bank of the DRAM, the DRA
A video processing device in which the second bank of M is precharged. 【請求項４】請求項１記載のビデオ処理装置において、
格納されたビデオ画像は、ケーブルテレビジョン伝達媒
体から受け取られるビデオ処理装置。4. The video processing apparatus according to claim 1, wherein
A video processing device in which the stored video images are received from a cable television transmission medium. 【請求項５】請求項１記載のビデオ処理装置において、
格納されたビデオ画像は、レーザディスクプレーヤから
受け取られるビデオ処理装置。5. The video processing apparatus according to claim 1, wherein:
A video processing device in which the stored video images are received from a laser disk player. 【請求項６】請求項１記載のビデオ処理装置において、
前記セルは、画素を示すデータワードを含むビデオ処理
装置。6. The video processing apparatus according to claim 1, wherein:
The video processing device, wherein the cell includes a data word indicating a pixel. 【請求項７】請求項６記載のビデオ処理装置において、
前記セルは、Ｍ×Ｎ画素の格子を含むビデオ処理装置。7. The video processing apparatus according to claim 6, wherein:
The video processing device, wherein the cell includes a grid of M × N pixels. 【請求項８】請求項７記載のビデオ処理装置において、
前記ＭはＮに等しくないビデオ処理装置。8. The video processing device according to claim 7, wherein:
The video processing device wherein M is not equal to N. 【請求項９】請求項１記載のビデオ処理装置において、
前記ＲＡＭアクセス装置は、次のセルに進む前に、各セ
ルの全体を読み取るビデオ処理装置。9. The video processing apparatus according to claim 1, wherein
A video processing device for reading the entirety of each cell before proceeding to the next cell; 【請求項１０】請求項１記載のビデオ処理装置におい
て、前記セルは、行及び列にて配置され、ＲＡＭの第１
バンク及び第２バンクにチェッカーボードパターンにて
分配されるビデオ処理装置。10. The video processing apparatus according to claim 1, wherein said cells are arranged in rows and columns, and said first cells of said RAM are arranged in rows and columns.
A video processing device distributed in a checkerboard pattern to a bank and a second bank. 【請求項１１】請求項１記載のビデオ処理装置におい
て、前記ＲＡＭアクセス装置に結合された動き検出器を
更に含み、当該動き検出器は、第２画像のセルの境界部
を制御するビデオ処理装置。11. The video processing device according to claim 1, further comprising a motion detector coupled to said RAM access device, said motion detector controlling a cell boundary of the second image. . 【請求項１２】請求項１記載のビデオ処理装置におい
て、ＭＰＥＧ符号化ビデオを受け取る入力と、ＲＡＭア
クセス装置に結合されたＭＰＥＧ復号器と、テレビジョ
ンコンパティブルビデオ信号を発生する出力と、を更に
含むビデオ処理装置。12. The video processing apparatus according to claim 1, further comprising an input for receiving the MPEG encoded video, an MPEG decoder coupled to the RAM access device, and an output for generating a television compatible video signal. A video processing device further including: 【請求項１３】ＤＲＡＭの第１バンク及び第２バンクを
含むビデオ処理装置において、前記第１バンク及び第２
バンクのそれぞれは、ＤＲＡＭのページを含み、各バン
クは、２次元セルを有する２次元画像の部分を格納し、
ＤＲＡＭの単一ページより大きいセルのそれぞれは、２
次元サブセルにサブ分割され、隣接するサブセルの各対
は、ＤＲＡＭの異なるバンクに格納されるビデオ処理装
置。13. A video processing device including a first bank and a second bank of a DRAM, wherein the first bank and the second bank are provided.
Each of the banks includes a page of the DRAM, each bank stores a portion of a two-dimensional image having two-dimensional cells,
Each of the cells larger than a single page of DRAM is 2
A video processing device that is subdivided into dimensional subcells and each pair of adjacent subcells is stored in a different bank of the DRAM. 【請求項１４】請求項１３記載のビデオ処理装置におい
て、前記ＤＲＡＭから２次元画像の部分を読み取るよう
に構成されたＤＲＡＭアクセス装置を更に含み、連続す
る個々のＤＲＡＭページへのアクセスは、第１バンク及
び第２バンクに交互に行われるビデオ処理装置。14. The video processing apparatus according to claim 13, further comprising a DRAM access device configured to read a portion of a two-dimensional image from said DRAM, wherein access to successive individual DRAM pages comprises A video processing device that alternates between the bank and the second bank. 【請求項１５】請求項１４記載のビデオ処理装置におい
て、前記２次元画像の部分は、セルに整合していないビ
デオ処理装置。15. The video processing device according to claim 14, wherein the part of the two-dimensional image is not aligned with a cell. 【請求項１６】請求項１４記載のビデオ処理装置におい
て、前記ＤＲＡＭアクセス装置によりＤＲＡＭの第１バ
ンクが読み取られているとき、ＤＲＡＭの第２バンクが
プリチャージされるビデオ処理装置。16. The video processing device according to claim 14, wherein a second bank of the DRAM is precharged when the first bank of the DRAM is read by the DRAM access device.