JP2001127630A - Ｐｌｌ周波数シンセサイザ回路 - Google Patents

Abstract

(57)【要約】 【課題】 間欠動作時および電源オン時に於けるロック
アップタイムの短縮化を図ることができるＰＬＬ周波数
シンセサイザ回路を提供すること。 【解決手段】 基準分周器１または比較分周器２の何れ
か一方の分周器よりの出力信号の１周期期間中に、他方
の分周器よりの出力信号が２個出力されたことを検出し
て検出信号ｆｕ２、ｆｄ２を出力するＤＦＦ４，６と、
該信号に基づいて、分周器１、２およびＤＦＦ３、…、
６のリセット信号ｒｓｔを出力するリセット制御回路１
１とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話、コード
レス電話等の通信機器、或いは映像機器等で利用される
ＰＬＬ周波数シンセサイザ回路に係るものであり、特
に、間欠動作時、及び電源オン後のロックアップタイム
（同期引き込み時間）の短縮化（高速化）を図ったＰＬ
Ｌ周波数シンセサイザ回路に関するものである。

【０００２】

【従来の技術】近年、通信機器、映像機器等で利用され
るＰＬＬ周波数シンセサイザ回路に対し、ロックアップ
タイムの短縮化が求められており、その要求には、チャ
ネル間移動時のロックアップタイムだけでなく、間欠動
作時及び電源オン後のロックアップタイムの短縮化も含
まれている。なお、ＰＬＬ周波数シンセサイザ回路と
は、或る基準周波数から、複数の所望する出力周波数を
作り出すシステムであるが、そのロックアップタイム
は、位相比較器への入力信号が大きく関係しており、種
々の工夫がなされている。

【０００３】ここで、間欠動作とは、低消費電力化が要
求される携帯電話等の携帯機器に利用されているもので
あり、通話時には、回路の全機能を動作させ、待機時に
は、基地局から発信される制御信号を受信するのみとい
うものである。このとき、携帯機器側は、定期的に受信
動作を行う必要があるため、例えば、１００ｍ秒幅の時
間だけ受信動作を１秒間隔で行うことになる。したがっ
て、低消費電力化のためには、待機時間の長さが長い方
が効果的であり、そのためには、待機時からの復帰時間
が短い方が有利である。すなわち、待機時からの復帰に
要する時間の短縮は、それだけ、待機時間の長さを長く
取ることを可能とするため、有効な省電力化の手段と言
えるものである。

【０００４】また、待機時、すなわち、ＰＬＬの開ルー
プ状態に於いては、チャージポンプ回路の出力がハイイ
ンピーダンス状態であるため、低域通過フィルタ内の電
荷の放電が少量とすれば、電圧制御発振器の発振周波数
は殆ど変化しないことになる。したがって、受信時、す
なわち、閉ループ状態に遷移後も、基準分周器の出力信
号と比較分周器の出力信号との間の周波数差は殆ど無い
と言える。しかしながら、上記各分周器の出力信号同士
の位相差は不定であり、位相比較器に於いて、閉ループ
での初期位相差信号には、基準分周器の出力信号を基準
として、位相進み信号または位相遅れ信号の何れかが出
力されることになる。このような条件下における従来技
術を以下に説明する。

【０００５】かかる従来技術として、例えば、特開平１
０−３０８６６７号公報に示されているＰＬＬ周波数シ
ンセサイザ回路があり、該回路について、図５から図７
に従って説明する。

【０００６】図５に於いて、１は基準分周器（分周比固
定の固定分周器）、２は比較分周器（分周比可変の可変
分周器）、２０は基準周波数の信号源となる基準発振
器、２１は位相比較器（ＰＤ回路）、２２は位相比較器
２１の出力をマスクする濾波器、２３はチャージポンプ
回路、２４は濾波器２２と基準分周器１と比較分周器２
とを制御する制御回路、２５はチャージポンプ回路２３
と低域通過フィルタ（ＬＰＦ）２６との間に設けられた
スイッチ（ＳＷ）、２７は電圧制御発振器（ＶＣＯ）、
２８はバッファ回路、２９はインバータ回路である。電
圧制御発振器２７の出力信号が、このＰＬＬ周波数シン
セサイザ回路の出力周波数信号（ｆｏｕｔ）となる。

【０００７】次に、図５のＰＬＬ周波数シンセサイザ回
路の動作を、図６及び図７に従って説明する。図６は、
位相進み信号ｄｎが出力された場合、図７は、位相遅れ
信号ｕｐが出力された場合の、各部信号のタイムチャー
トである。

【０００８】まず、図６を参照して、信号ｄｎの出力の
場合であるが、間欠動作制御信号がＬｏｗ（以下、単に
「Ｌ」）から、Ｈｉｇｈ（以下、単に「Ｈ」）に遷移
後、すなわち、待機状態から受信状態に遷移後、比較分
周器２の出力信号ｆｎが先にＬからＨに立ち上がった時
点で、位相進み信号ｄｎと比較分周器２のリセット入力
信号ＲｅｓｅｔＮが、Ｈ→Ｌとなる。次に、基準分周器
１の出力信号ｆｍがＬからＨに立ち上がることで、位相
進み信号ｄｎがＬ→Ｈとなり、信号ＲｅｓｅｔＮがＬ→
Ｈとなる。したがって、比較分周器２のリセットが解除
され、比較分周器２は、再び、基準分周器１との位相が
近い状態で分周動作を開始する。さらに、制御回路２４
の出力信号である信号ｍａｓｋがＬ→Ｈとなるため、濾
波器２２は、その入力信号ｕｐ２、ｄｎ２を通過させ、
信号ｕｐ３、ｄｎ３を出力する。すなわち、最初の位相
進み信号ｄｎ（図６中の、'）は、濾波器２２によ
り、後段、すなわち、チャージポンプ回路２３には伝搬
されず、２回目以降の位相進み信号が有効となる。

【０００９】次に、図７は、信号ｕｐの出力の場合であ
り、間欠動作制御信号がＬから、Ｈに遷移後、すなわ
ち、待機状態から受信状態に遷移後、基準分周器１の出
力信号ｆｍが先にＬからＨに立ち上がった時点で、位相
遅れ信号ｕｐと基準分周器１のリセット入力信号Ｒｅｓ
ｅｔＭが、Ｈ→Ｌとなる。次に、比較分周器２の出力信
号ｆｎがＬからＨに立ち上がることで、位相遅れ信号ｕ
ｐがＬ→Ｈとなり、信号ＲｅｓｅｔＭがＬ→Ｈとなる。
したがって、基準分周器１のリセットが解除され、基準
分周器１は、再び、比較分周器２との位相が近い状態で
分周動作を開始する。さらに、制御回路２４の出力信号
である信号ｍａｓｋがＬ→Ｈとなるため、濾波器２２
は、その入力信号ｕｐ２、ｄｎ２を通過させ、信号ｕｐ
３、ｄｎ３を出力する。すなわち、最初の位相遅れ信号
ｕｐは、濾波器２２により、後段、すなわち、チャージ
ポンプ回路２３には伝搬されず、２回目以降の位相遅れ
信号が有効となる。

【００１０】上記したように、図５内の実線で囲まれた
回路ブロック３０は、待機状態から受信状態に遷移した
後、基準分周器または比較分周器の何れか一方の出力信
号の立ち上がりを検出し、さらに、その分周器をリセッ
トし、他方の分周器の立ち上がりを検出後、リセットさ
れている方の分周器のリセットを解除することにより、
基準分周器および比較分周器の出力信号の位相を合わせ
るものである。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来技術のＰＬＬ周波数シンセサイザ回路に於いては、待
機時に於いて、チャージポンプ回路２３の出力がハイイ
ンピーダンス状態であるため、低域通過フィルタ２６内
の電荷の放電が少量であるということが、前提となって
いる。しかしながら、実際の回路では、チャージポンプ
回路２３の出力が完全なハイインピーダンス状態になる
ことはなく、特に、周囲温度が上昇した時など、チャー
ジポンプ回路の出力段にリーク電流が流れ、電圧制御発
振器２７の発振周波数が大きく変わる可能性がある。ま
た、間欠動作時ではなく、完全に電源供給がない状態か
ら電源オンした場合は、電圧制御発振器２７の発振周波
数が、通常、電圧制御発振器２７の入力となる制御電圧
ダイナミックレンジの最小値、すなわち、最小周波数と
なるため、上記従来技術では、対応できないという問題
がある。

【００１２】例えば、図８に、比較分周器の出力周波数
が、基準分周器の出力周波数（比較周波数）に対し、か
なり小さい場合を示す。図８に示す通り、比較分周器に
リセットがかかるため、基準分周器と比較分周器の出力
信号の立ち上がりが揃った状態で比較が開始されるが、
電圧制御発振器の発振周波数が比較周波数に対してかな
り小さいため、周期Ｎ１＞周期Ｍ１の関係になる。この
ように、電圧制御発振器の発振周波数が比較周波数と大
きく異なる場合は、図８中、、、に示すように、
基準分周器出力信号ｆｍのの立ち上がりと、比較分周
器出力信号ｆｎの立ち上がりとを比較する間に、基準
分周器出力信号ｆｍのの立ち上がりが存在するという
ことが生じる。すなわち、数回の比較動作によって、比
較分周器の出力信号ｆｎの周期Ｎ２と、基準分周器の出
力信号ｆｍの周期Ｍ３とが近い値になったにもかかわら
ず、前記との位相差を比較せず、前記との位相
差を比較しているため、比較分周器出力信号ｆｎの周波
数を必要以上に上げることになり、その結果、比較分周
器出力信号ｆｎの立ち上がりと、基準分周器出力信号
ｆｍの立ち上がり１０との比較に於いて、位相関係は、
比較分周器出力信号ｆｎが、基準分周器出力信号ｆｍに
対して遅れているが、周期の関係については、比較分周
器出力信号ｆｎの周期Ｎ６＜基準分周器出力信号ｆｍの
周期Ｍ７となり、それぞれの周波数の関係が逆転するこ
とになる。このように、比較分周器の出力周波数と比較
周波数が大きく異なる場合、比較分周器の出力周波数が
比較周波数に近くなったにもかかわらず、互いの位相が
大きく異なるため、ロックするまでの時間が大きくな
る。

【００１３】本発明は、上記従来の問題点に鑑みなされ
たものであり、間欠動作時及び電源オン時のロックアッ
プの高速化を可能としたＰＬＬ周波数シンセサイザ回路
を提供するものである。

【００１４】

【課題を解決するための手段】本発明（第１発明）のＰ
ＬＬ周波数シンセサイザ回路は、基準発振器の出力信号
を分周する固定分周器と、電圧制御発振器の出力信号を
分周する可変分周器と、上記固定分周器よりの出力信号
と上記可変分周器よりの出力信号との位相関係を検出し
て、位相関係検出信号を出力する位相比較器と、該位相
比較器よりの位相関係検出信号に応じて、上記電圧制御
発振器の制御電圧を、上記両分周器よりの出力信号の位
相差が減少する方向に増減するチャージポンプ回路とを
備え、上記電圧制御発振器の出力信号を、その出力信号
とするＰＬＬ周波数シンセサイザ回路に於いて、上記固
定分周器または可変分周器の何れか一方の分周器よりの
出力信号の１周期期間内に、他方の分周器よりの出力信
号が複数個出力されたことを検出して検出信号を出力す
る検出回路と、該検出回路よりの上記検出信号に応じ
て、上記固定分周器および可変分周器を、一旦リセット
し、その後、再び、分周動作を開始させるリセット回路
とを設けて成ることを特徴とするものである。

【００１５】また、本発明（第２発明）のＰＬＬ周波数
シンセサイザ回路は、上記第１発明のＰＬＬ周波数シン
セサイザ回路に於いて、上記固定分周器に代えて可変分
周器を用い、上記可変分周器に代えて固定分周器を用い
て成ることを特徴とするものである。

【００１６】更に、本発明（第３発明）のＰＬＬ周波数
シンセサイザ回路は、上記第１発明または第２発明のＰ
ＬＬ周波数シンセサイザ回路に於いて、間欠動作時に於
ける動作開始指示信号、または電源オン信号に基づい
て、上記固定分周器および可変分周器を、一旦リセット
し、その後、再び、分周動作を開始させる上記リセット
回路を設けて成ることを特徴とするものである。

【００１７】更に、本発明（第４発明）のＰＬＬ周波数
シンセサイザ回路は、上記第１発明、第２発明、または
第３発明のＰＬＬ周波数シンセサイザ回路に於いて、上
記固定分周器よりの出力信号に応じて第１状態に設定さ
れ、該第１の状態設定時に於ける上記可変分周器よりの
出力信号に応じて第２の状態に設定される第１のデータ
保持回路と、上記可変分周器よりの出力信号に応じて第
１の状態に設定され、該第１の状態設定時に於ける上記
固定分周器よりの出力信号に応じて第２の状態に設定さ
れる第２のデータ保持回路とを有し、上記第１および第
２のデータ保持回路の出力信号に応じて、上記位相関係
検出信号を出力する上記位相比較器と、上記第１のデー
タ保持回路の上記第１状態設定時に於ける上記固定分周
器よりの出力信号の出力、または上記第２のデータ保持
回路の上記第１状態設定時に於ける上記可変分周器より
の出力信号の出力を検出して上記検出信号を出力する上
記検出回路と、該検出回路よりの上記検出信号に応じ
て、上記固定分周器および可変分周器をリセットすると
ともに、上記第１のデータ保持回路および第２のデータ
保持回路を上記第２状態に設定する上記リセット回路と
を設けて成ることを特徴とするものである。

【００１８】更に、本発明（第５発明）のＰＬＬ周波数
シンセサイザ回路は、上記第４発明のＰＬＬ周波数シン
セサイザ回路において、上記固定分周器よりの出力信号
に応じて、上記第１のデータ保持回路の出力信号を取り
こみ、保持する第３のデータ保持回路と、上記可変分周
器よりの出力信号に応じて、上記第２のデータ保持回路
の出力信号を取りこみ、保持する第４のデータ保持回路
とを設け、該第３および第４のデータ保持回路の出力信
号を、上記検出信号とする上記検出回路と、該検出回路
よりの上記検出信号に応じて、上記固定分周器および可
変分周器をリセットするとともに、上記第１のデータ保
持回路および第２のデータ保持回路、並びに、上記第３
のデータ保持回路および第４のデータ保持回路を上記第
２状態に設定する上記リセット回路とを設けて成ること
を特徴とするものである。

【００１９】かかる本発明のＰＬＬ周波数シンセサイザ
回路によれば、間欠動作時、または電源オン時に、前記
それぞれの分周器出力信号の位相差が大きい場合で、一
方の分周器出力信号の１周期期間内に、他方の分周器出
力信号が複数個存在した場合は、両方の分周器及び位相
比較器内のデータ保持回路を再リセットすることによ
り、本来の周波数だけの関係になるため、真の位相関係
に戻り、ロックアップタイムの短縮化が可能となるもの
である。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態に基づ
いて、本発明を詳細に説明する。

【００２１】図１乃至図４は、本発明の第１の実施形態
であるＰＬＬ周波数シンセサイザ回路の構成、及び動作
説明に供する回路構成図及びタイムチャートである。

【００２２】すなわち、図１は、同実施形態における位
相比較器の構成を示す回路構成図、図２は、同位相比較
器を構成するリセット制御回路の構成を示す回路構成図
であり、図３は、位相遅れ時の、各部信号波形を示すタ
イムチャート、図４は、位相進み時の、各部信号波形を
示すタイムチャートである。

【００２３】図１に於いて、１は基準分周器（分周比が
固定の固定分周器）、２は比較分周器（分周比が可変の
可変分周器）、２０は基準発振器であり、１２が、本発
明に於ける特徴部分である位相比較器である。位相比較
器１２は、Ｄ型フリップフロップ（ＤＦＦ）３，４，５
および６、２入力オア回路７、２入力アンド回路８、イ
ンバータ回路９、バッファ回路１０とリセット制御回路
１１とから構成されている。インバータ回路９の出力信
号である位相遅れ信号ＵＰ、及びバッファ回路１０の出
力信号である位相進み信号ＤＯＷＮは、チャージポンプ
回路に与えられる。なお、各ＤＦＦは、そのＤ入力のデ
ータをＣＫ入力のタイミングで取り込み、Ｑ出力に出力
するものであるが、ＤＦＦ３および５のＤ入力には、電
源電圧が固定的に供給されている。また、各ＤＦＦは、
それぞれ、Ｒ（リセット）入力に応じて、強制リセット
される構成となっている。

【００２４】前記リセット制御回路１２は、図２に示す
ように、ＤＦＦ１３、１４、１７および１８と、２入力
アンド回路１５および１９、３入力オア回路１７とから
構成されている。なお、ＤＦＦ１４および１８のＱＢ出
力は、Ｑ出力の反転信号を出力するものである。

【００２５】本実施形態のＰＬＬ周波数シンセサイザ回
路の構成において、図５に示す、従来のＰＬＬ周波数シ
ンセサイザ回路との相違点は、位相比較器（リセット制
御回路）の部分のみであり、図１に示した部分以外の構
成は、同一となっている。すなわち、図５に示したのと
同様の、チャージポンプ回路２３、スイッチ２５、低域
通過フィルタ２６および電圧制御発振器２７を有してい
る。

【００２６】次に、本実施形態のＰＬＬ周波数シンセサ
イザ回路の動作について、図３及び図４を参照して説明
する。

【００２７】図３は、基準分周器１の出力信号ｆｍの周
波数に対して、比較分周器２の出力信号ｆｎの周波数が
かなり低い場合を示している。

【００２８】間欠動作制御信号の立ち上がり信号がリセ
ット制御回路１１に入力されると、ＤＦＦ１３、１４
と、２入力アンド回路１５が立ち上がりエッジ検出回路
を構成しているため、基準発振器出力信号の１周期期間
の間Ｈレベルとなるパルス信号が、アンド回路１５より
出力される。この信号は、３入力オア回路１６を介し
て、ＤＦＦ１７のＤ入力に入力される。ＤＦＦ１７、１
８と、２入力アンド回路１９も、同様に、立ち上がりエ
ッジ検出回路を構成しているため、次の基準発振器出力
信号の立ち上がり時から、同信号の１周期期間の間Ｈレ
ベルとなるパルス信号が、リセット制御回路１１の出力
信号ｒｓｔとして出力される。

【００２９】このリセット制御回路１１の出力信号ｒｓ
ｔは、基準分周器１及び比較分周器２のリセット信号と
して与えられるとともに、オア回路７の１入力に与えら
れているので、基準分周器１および比較分周器２が、共
に、リセットされるとともに、各ＤＦＦ３、４、５およ
び６も、全て、リセットされる。図３に於いて、が基
準分周器１と比較分周器２が、一度リセットされたこと
を示しており、信号ｆｎと信号ｆｍの立ち上がりが揃っ
た状態となる。

【００３０】なお、電源オン時に於いても、同様に、基
準分周器１および比較分周器２が、共に、リセットされ
るとともに、各ＤＦＦ３、４、５および６も、全て、リ
セットされるものである。

【００３１】以上のようにして、電源オン時および間欠
動作の開始時に於いては、の、両信号ｆｎおよびｆｍ
の位相が揃った状態から、信号ｆｍと信号ｆｎの位相比
較が開始され、信号ｆｎの周期が、Ｎ０＞Ｎ１＞Ｎ２…
の関係で変化していくのだが、例えば、で示すよう
に、信号ｆｍの立ち上がり後、信号ｆｎが立ち上がる前
に、再度、信号ｆｍの立ち上がりが存在する可能性があ
る。すなわち、信号ｆｎの周期中に信号ｆｍの立ち上が
りが２回存在することがある。本実施形態に於いては、
一方の分周器出力信号の１周期中に、他方の分周器出力
信号が２個存在した場合、両方の分周器、及び位相比較
器内のＤＦＦを再リセットする構成となっている。これ
は、位相差が１周期以上離れた場合、再リセットするこ
とにより、本来の周波数だけの関係になるため、真の位
相関係に戻るからである。すなわち、本実施形態に於い
ては、従来の位相比較器に、ＤＦＦ４、６及びリセット
制御回路１１、２入力オア回路７を付加することによ
り、一方の分周器出力信号の周期中に、他方の分周器出
力信号が２回存在した場合、双方の分周器及び位相比較
器内のＤＦＦの再リセットを実現している。すなわち、
図３ので信号ｆｎの１周期中に、２回目の信号ｆｍの
立ち上がりが来たとき、ＤＦＦ４の出力信号ｆｕ２が、
ＬからＨとなり、この信号ｆｕ２が、リセット制御回路
１１の３入力オア回路１６の入力に与えられているた
め、前述の間欠動作制御信号の立ち上がり時と同様に、
基準発振器出力信号の１周期期間Ｈレベルとなる信号
が、ｒｓｔ信号として、リセット制御回路１１より出力
され、これにより、基準分周器１、比較分周器２、およ
び各ＤＦＦ３、…、６が全てリセットされる。よって、
ｒｓｔ信号が、再び、Ｌレベルとなり、リセットが解除
された後に、出力が再開される２つの分周器出力信号の
位相差は、正確に双方の周波数差となり、ロックアップ
タイムが短縮されるものである。

【００３２】図３では、周期Ｍ０後に信号ｆｍがＬレベ
ルからＨレベルとなり、このことにより、ＤＦＦ３を介
して信号ｆｕがＬレベルからＨレベルとなる。この信号
ｆｕのＨレベルは、周期Ｎ０後に、信号ｆｎがＨレベル
となるまで、維持されるが、信号ｆｎがＨレベルとなる
ことで、ＤＦＦ５を介して、信号ｆｄがＨレベルとな
る。信号ｆｕ、ｆｄのＨレベルは、アンド回路８に入力
され、オア回路７から出力されるＨレベルはＤＦＦ３、
…、６のリセット入力に与えられ、各ＤＦＦはリセット
される。信号ｆｄがＨレベルに遷移してから、ＤＦＦ
３、…、６がリセットされるまでの期間は一瞬であるた
め、図３では、信号ｆｄのＨレベルへの遷移は示してい
ない。なお、周期Ｎ７後は、信号ｆｎがＨレベルとなる
方が、周期Ｍ８後、信号ｆｍがＨレベルとなるよりも早
いため、信号ｆｍがＨレベルとなるまで、信号ｆｄがＨ
レベルとなる。

【００３３】同様に、図４は、基準分周器１の出力信号
ｆｍの周波数に対して、比較分周器２の出力信号ｆｎの
周波数がかなり大きい場合を示しているものである。

【００３４】間欠動作制御信号の立ち上がり信号がリセ
ット制御回路１１に入力されると、ＤＦＦ１３、１４
と、２入力アンド回路１５が立ち上がりエッジ検出回路
を構成しているため、基準発振器出力信号の１周期期間
の間Ｈレベルとなるパルス信号が、アンド回路１５より
出力される。この信号は、３入力オア回路１６を介し
て、ＤＦＦ１７のＤ入力に入力される。ＤＦＦ１７、１
８と、２入力アンド回路１９も、同様に、立ち上がりエ
ッジ検出回路を構成しているため、次の基準発振器出力
信号の立ち上がり時から、同信号の１周期期間の間Ｈレ
ベルとなるパルス信号が、リセット制御回路１１の出力
信号ｒｓｔとして出力される。

【００３５】このリセット制御回路１１の出力信号ｒｓ
ｔは、基準分周器１及び比較分周器２のリセット信号と
して与えられるとともに、オア回路７の１入力に与えら
れているので、基準分周器１および比較分周器２が、共
に、リセットされるとともに、各ＤＦＦ３、４、５およ
び６も、全て、リセットされる。図４に於いて、が基
準分周器１と比較分周器２が、一度リセットされたこと
を示しており、信号ｆｎと信号ｆｍの立ち上がりが揃っ
た状態となる。このように、から信号ｆｍと信号ｆｎ
の位相比較が開始され、信号ｆｎの周期が、Ｎ０＜Ｎ１
＜Ｎ２…の関係で変化していくのだが、例えば、で示
すように、信号ｆｎの立ち上がり後、信号ｆｍが立ち上
がる前に、再度、信号ｆｎの立ち上がりが存在する可能
性がある。すなわち、信号ｆｍの周期中に信号ｆｎの立
ち上がりが２回存在することがある。図４ので信号ｆ
ｍの１周期中に、２回目の信号ｆｎの立ち上がりが来た
とき、ＤＦＦ６の出力信号ｆｄ２が、ＬからＨとなり、
この信号ｆｄ２が、リセット制御回路１１の３入力オア
回路１６の入力に与えられているため、前述の間欠動作
制御信号の立ち上がり時と同様に、基準発振器出力信号
の１周期期間Ｈレベルとなる信号が、ｒｓｔ信号とし
て、リセット制御回路１１より出力され、これにより、
基準分周器１、比較分周器２、および各ＤＦＦ３、…、
６が全てリセットされる。よって、リセット解除後に、
出力が再開される２つの分周器出力信号の位相差は、正
確に双方の周波数差となり、ロックアップタイムが短縮
されるものである。

【００３６】図４では、周期Ｎ０後に信号ｆｎがＬレベ
ルからＨレベルとなり、このことにより、ＤＦＦ５を介
して信号ｆｄがＬレベルからＨレベルとなる。この信号
ｆｄのＨレベルは、周期Ｍ０後に、信号ｆｍがＨレベル
となるまで、維持されるが、信号ｆｍがＨレベルとなる
ことで、ＤＦＦ３を介して、信号ｆｕがＨレベルとな
る。信号ｆｕ、ｆｄのＨレベルは、アンド回路８に入力
され、オア回路７から出力されるＨレベルはＤＦＦ３、
…、６のリセット入力に与えられ、各ＤＦＦはリセット
される。信号ｆｕがＨレベルに遷移してから、ＤＦＦ
３、…、６がリセットされるまでの期間は一瞬であるた
め、図４では、信号ｆｕのＨレベルへの遷移は示してい
ない。なお、周期Ｍ６後は、信号ｆｍがＨレベルとなる
方が、周期Ｎ７後、信号ｆｎがＨレベルとなるよりも早
いため、信号ｆｎがＨレベルとなるまで、信号ｆｕがＨ
レベルとなる。

【００３７】上記実施形態に於いては、ＤＦＦを用いて
位相比較器を構成しているが、ナンドラッチ等、データ
保持機能を有する他のデータ保持回路を用いて位相比較
器を構成しても良いことは言うまでもない。

【００３８】また、上記実施形態に於いては、基準分周
器を固定分周器とし、比較分周器を可変分周器として構
成しているが、これとは逆に、基準分周器を可変分周器
で構成し、比較分周器を固定分周器で構成する構成とし
てもよいものである。

【００３９】更に、上記実施形態に於いては、一方の分
周器出力信号の１周期期間中に、他方の分周器出力信号
が２個出力された場合に、再リセットを実行する構成と
しているが、一方の分周器出力信号の１周期期間中に、
他方の分周器出力信号が３個以上出力された場合に、再
リセットを実行する構成としてもよいものである。

【００４０】

【発明の効果】以上、詳細に説明したように、本発明の
ＰＬＬ周波数シンセサイザ回路によれば、一方の分周器
出力信号の１周期期間中に、他方の分周器出力信号が複
数個存在した場合は、双方の分周器、及び位相比較器内
のデータ保持回路を再リセットする構成としているた
め、双方の分周器出力信号の位相差が正確な周波数差に
戻り、間欠動作および電源オン後のロックアップタイム
の短縮化を実現することができるものである。

【図面の簡単な説明】

【図１】本発明の一実施形態のＰＬＬ周波数シンセサイ
ザ回路に於ける位相比較器の構成を示す回路構成図であ
る。

【図２】図１に示される位相比較器を構成するリセット
制御回路の興亜栄を示す回路構成図である。

【図３】本発明の一実施形態のＰＬＬ周波数シンセサイ
ザ回路の動作説明に供するタイムチャートであり、周波
数遅れ時の場合に於ける各部の信号波形を示すタイムチ
ャートである。

【図４】本発明の一実施形態のＰＬＬ周波数シンセサイ
ザ回路の動作説明に供するタイムチャートであり、周波
数進み時の場合に於ける各部の信号波形を示すタイムチ
ャートである。

【図５】従来のＰＬＬ周波数シンセサイザ回路の構成を
示す回路構成図である。

【図６】従来のＰＬＬ周波数シンセサイザ回路の動作説
明に供するタイムチャートであり、位相進み時に於ける
各部の信号波形を示すタイムチャートである。

【図７】従来のＰＬＬ周波数シンセサイザ回路の動作説
明に供するタイムチャートであり、位相遅れ時に於ける
各部の信号波形を示すタイムチャートである。

【図８】従来のＰＬＬ周波数シンセサイザ回路に於ける
問題点の説明に供するタイムチャートである。

【符号の説明】

１ 基準分周器 ２ 比較分周器 ３，４，５，６ Ｄ型フリップフロップ ７ オア回路 ８ アンド回路 １１ リセット制御回路 １２ 位相比較器 ２０ 基準発振器 ２３ チャージポンプ回路 ２７ 電圧制御発振器

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基準発振器の出力信号を分周する固定分
   周器と、電圧制御発振器の出力信号を分周する可変分周
   器と、上記固定分周器よりの出力信号と上記可変分周器
   よりの出力信号との位相関係を検出して、位相関係検出
   信号を出力する位相比較器と、該位相比較器よりの位相
   関係検出信号に応じて、上記電圧制御発振器の制御電圧
   を、上記両分周器よりの出力信号の位相差が減少する方
   向に増減するチャージポンプ回路とを備え、上記電圧制
   御発振器の出力信号を、その出力信号とするＰＬＬ周波
   数シンセサイザ回路に於いて、 上記固定分周器または可変分周器の何れか一方の分周器
   よりの出力信号の１周期期間内に、他方の分周器よりの
   出力信号が複数個出力されたことを検出して検出信号を
   出力する検出回路と、該検出回路よりの上記検出信号に
   応じて、上記固定分周器および可変分周器を、一旦リセ
   ットし、その後、再び、分周動作を開始させるリセット
   回路とを設けて成ることを特徴とするＰＬＬ周波数シン
   セサイザ回路。
2. 【請求項２】 上記固定分周器に代えて可変分周器を用
   い、上記可変分周器に代えて固定分周器を用いて成るこ
   とを特徴とする、請求項１に記載のＰＬＬ周波数シンセ
   サイザ回路。
3. 【請求項３】 間欠動作時に於ける動作開始指示信号、
   または電源オン信号に基づいて、上記固定分周器および
   可変分周器を、一旦リセットし、その後、再び、分周動
   作を開始させる上記リセット回路を設けて成ることを特
   徴とする、請求項１または２に記載のＰＬＬ周波数シン
   セサイザ回路。
4. 【請求項４】 上記固定分周器よりの出力信号に応じて
   第１状態に設定され、該第１の状態設定時に於ける上記
   可変分周器よりの出力信号に応じて第２の状態に設定さ
   れる第１のデータ保持回路と、上記可変分周器よりの出
   力信号に応じて第１の状態に設定され、該第１の状態設
   定時に於ける上記固定分周器よりの出力信号に応じて第
   ２の状態に設定される第２のデータ保持回路とを有し、
   上記第１および第２のデータ保持回路の出力信号に応じ
   て、上記位相関係検出信号を出力する上記位相比較器
   と、 上記第１のデータ保持回路の上記第１状態設定時に於け
   る上記固定分周器よりの出力信号の出力、または上記第
   ２のデータ保持回路の上記第１状態設定時に於ける上記
   可変分周器よりの出力信号の出力を検出して上記検出信
   号を出力する上記検出回路と、 該検出回路よりの上記検出信号に応じて、上記固定分周
   器および可変分周器をリセットするとともに、上記第１
   のデータ保持回路および第２のデータ保持回路を上記第
   ２状態に設定する上記リセット回路とを設けて成ること
   を特徴とする、請求項１、２または３に記載のＰＬＬ周
   波数シンセサイザ回路。
5. 【請求項５】 上記固定分周器よりの出力信号に応じ
   て、上記第１のデータ保持回路の出力信号を取りこみ、
   保持する第３のデータ保持回路と、上記可変分周器より
   の出力信号に応じて、上記第２のデータ保持回路の出力
   信号を取りこみ、保持する第４のデータ保持回路とを設
   け、該第３および第４のデータ保持回路の出力信号を、
   上記検出信号とする上記検出回路と、 該検出回路よりの上記検出信号に応じて、上記固定分周
   器および可変分周器をリセットするとともに、上記第１
   のデータ保持回路および第２のデータ保持回路、並び
   に、上記第３のデータ保持回路および第４のデータ保持
   回路を上記第２状態に設定する上記リセット回路とを設
   けて成ることを特徴とする、請求項４に記載のＰＬＬ周
   波数シンセサイザ回路。