JP2001127630A - Pll周波数シンセサイザ回路 - Google Patents
Pll周波数シンセサイザ回路Info
- Publication number
- JP2001127630A JP2001127630A JP30367399A JP30367399A JP2001127630A JP 2001127630 A JP2001127630 A JP 2001127630A JP 30367399 A JP30367399 A JP 30367399A JP 30367399 A JP30367399 A JP 30367399A JP 2001127630 A JP2001127630 A JP 2001127630A
- Authority
- JP
- Japan
- Prior art keywords
- frequency divider
- circuit
- signal
- output signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 間欠動作時および電源オン時に於けるロック
アップタイムの短縮化を図ることができるPLL周波数
シンセサイザ回路を提供すること。 【解決手段】 基準分周器1または比較分周器2の何れ
か一方の分周器よりの出力信号の1周期期間中に、他方
の分周器よりの出力信号が2個出力されたことを検出し
て検出信号fu2、fd2を出力するDFF4,6と、
該信号に基づいて、分周器1、2およびDFF3、…、
6のリセット信号rstを出力するリセット制御回路1
1とを設ける。
アップタイムの短縮化を図ることができるPLL周波数
シンセサイザ回路を提供すること。 【解決手段】 基準分周器1または比較分周器2の何れ
か一方の分周器よりの出力信号の1周期期間中に、他方
の分周器よりの出力信号が2個出力されたことを検出し
て検出信号fu2、fd2を出力するDFF4,6と、
該信号に基づいて、分周器1、2およびDFF3、…、
6のリセット信号rstを出力するリセット制御回路1
1とを設ける。
Description
【0001】
【発明の属する技術分野】本発明は、携帯電話、コード
レス電話等の通信機器、或いは映像機器等で利用される
PLL周波数シンセサイザ回路に係るものであり、特
に、間欠動作時、及び電源オン後のロックアップタイム
(同期引き込み時間)の短縮化(高速化)を図ったPL
L周波数シンセサイザ回路に関するものである。
レス電話等の通信機器、或いは映像機器等で利用される
PLL周波数シンセサイザ回路に係るものであり、特
に、間欠動作時、及び電源オン後のロックアップタイム
(同期引き込み時間)の短縮化(高速化)を図ったPL
L周波数シンセサイザ回路に関するものである。
【0002】
【従来の技術】近年、通信機器、映像機器等で利用され
るPLL周波数シンセサイザ回路に対し、ロックアップ
タイムの短縮化が求められており、その要求には、チャ
ネル間移動時のロックアップタイムだけでなく、間欠動
作時及び電源オン後のロックアップタイムの短縮化も含
まれている。なお、PLL周波数シンセサイザ回路と
は、或る基準周波数から、複数の所望する出力周波数を
作り出すシステムであるが、そのロックアップタイム
は、位相比較器への入力信号が大きく関係しており、種
々の工夫がなされている。
るPLL周波数シンセサイザ回路に対し、ロックアップ
タイムの短縮化が求められており、その要求には、チャ
ネル間移動時のロックアップタイムだけでなく、間欠動
作時及び電源オン後のロックアップタイムの短縮化も含
まれている。なお、PLL周波数シンセサイザ回路と
は、或る基準周波数から、複数の所望する出力周波数を
作り出すシステムであるが、そのロックアップタイム
は、位相比較器への入力信号が大きく関係しており、種
々の工夫がなされている。
【0003】ここで、間欠動作とは、低消費電力化が要
求される携帯電話等の携帯機器に利用されているもので
あり、通話時には、回路の全機能を動作させ、待機時に
は、基地局から発信される制御信号を受信するのみとい
うものである。このとき、携帯機器側は、定期的に受信
動作を行う必要があるため、例えば、100m秒幅の時
間だけ受信動作を1秒間隔で行うことになる。したがっ
て、低消費電力化のためには、待機時間の長さが長い方
が効果的であり、そのためには、待機時からの復帰時間
が短い方が有利である。すなわち、待機時からの復帰に
要する時間の短縮は、それだけ、待機時間の長さを長く
取ることを可能とするため、有効な省電力化の手段と言
えるものである。
求される携帯電話等の携帯機器に利用されているもので
あり、通話時には、回路の全機能を動作させ、待機時に
は、基地局から発信される制御信号を受信するのみとい
うものである。このとき、携帯機器側は、定期的に受信
動作を行う必要があるため、例えば、100m秒幅の時
間だけ受信動作を1秒間隔で行うことになる。したがっ
て、低消費電力化のためには、待機時間の長さが長い方
が効果的であり、そのためには、待機時からの復帰時間
が短い方が有利である。すなわち、待機時からの復帰に
要する時間の短縮は、それだけ、待機時間の長さを長く
取ることを可能とするため、有効な省電力化の手段と言
えるものである。
【0004】また、待機時、すなわち、PLLの開ルー
プ状態に於いては、チャージポンプ回路の出力がハイイ
ンピーダンス状態であるため、低域通過フィルタ内の電
荷の放電が少量とすれば、電圧制御発振器の発振周波数
は殆ど変化しないことになる。したがって、受信時、す
なわち、閉ループ状態に遷移後も、基準分周器の出力信
号と比較分周器の出力信号との間の周波数差は殆ど無い
と言える。しかしながら、上記各分周器の出力信号同士
の位相差は不定であり、位相比較器に於いて、閉ループ
での初期位相差信号には、基準分周器の出力信号を基準
として、位相進み信号または位相遅れ信号の何れかが出
力されることになる。このような条件下における従来技
術を以下に説明する。
プ状態に於いては、チャージポンプ回路の出力がハイイ
ンピーダンス状態であるため、低域通過フィルタ内の電
荷の放電が少量とすれば、電圧制御発振器の発振周波数
は殆ど変化しないことになる。したがって、受信時、す
なわち、閉ループ状態に遷移後も、基準分周器の出力信
号と比較分周器の出力信号との間の周波数差は殆ど無い
と言える。しかしながら、上記各分周器の出力信号同士
の位相差は不定であり、位相比較器に於いて、閉ループ
での初期位相差信号には、基準分周器の出力信号を基準
として、位相進み信号または位相遅れ信号の何れかが出
力されることになる。このような条件下における従来技
術を以下に説明する。
【0005】かかる従来技術として、例えば、特開平1
0−308667号公報に示されているPLL周波数シ
ンセサイザ回路があり、該回路について、図5から図7
に従って説明する。
0−308667号公報に示されているPLL周波数シ
ンセサイザ回路があり、該回路について、図5から図7
に従って説明する。
【0006】図5に於いて、1は基準分周器(分周比固
定の固定分周器)、2は比較分周器(分周比可変の可変
分周器)、20は基準周波数の信号源となる基準発振
器、21は位相比較器(PD回路)、22は位相比較器
21の出力をマスクする濾波器、23はチャージポンプ
回路、24は濾波器22と基準分周器1と比較分周器2
とを制御する制御回路、25はチャージポンプ回路23
と低域通過フィルタ(LPF)26との間に設けられた
スイッチ(SW)、27は電圧制御発振器(VCO)、
28はバッファ回路、29はインバータ回路である。電
圧制御発振器27の出力信号が、このPLL周波数シン
セサイザ回路の出力周波数信号(fout)となる。
定の固定分周器)、2は比較分周器(分周比可変の可変
分周器)、20は基準周波数の信号源となる基準発振
器、21は位相比較器(PD回路)、22は位相比較器
21の出力をマスクする濾波器、23はチャージポンプ
回路、24は濾波器22と基準分周器1と比較分周器2
とを制御する制御回路、25はチャージポンプ回路23
と低域通過フィルタ(LPF)26との間に設けられた
スイッチ(SW)、27は電圧制御発振器(VCO)、
28はバッファ回路、29はインバータ回路である。電
圧制御発振器27の出力信号が、このPLL周波数シン
セサイザ回路の出力周波数信号(fout)となる。
【0007】次に、図5のPLL周波数シンセサイザ回
路の動作を、図6及び図7に従って説明する。図6は、
位相進み信号dnが出力された場合、図7は、位相遅れ
信号upが出力された場合の、各部信号のタイムチャー
トである。
路の動作を、図6及び図7に従って説明する。図6は、
位相進み信号dnが出力された場合、図7は、位相遅れ
信号upが出力された場合の、各部信号のタイムチャー
トである。
【0008】まず、図6を参照して、信号dnの出力の
場合であるが、間欠動作制御信号がLow(以下、単に
「L」)から、High(以下、単に「H」)に遷移
後、すなわち、待機状態から受信状態に遷移後、比較分
周器2の出力信号fnが先にLからHに立ち上がった時
点で、位相進み信号dnと比較分周器2のリセット入力
信号ResetNが、H→Lとなる。次に、基準分周器
1の出力信号fmがLからHに立ち上がることで、位相
進み信号dnがL→Hとなり、信号ResetNがL→
Hとなる。したがって、比較分周器2のリセットが解除
され、比較分周器2は、再び、基準分周器1との位相が
近い状態で分周動作を開始する。さらに、制御回路24
の出力信号である信号maskがL→Hとなるため、濾
波器22は、その入力信号up2、dn2を通過させ、
信号up3、dn3を出力する。すなわち、最初の位相
進み信号dn(図6中の、')は、濾波器22によ
り、後段、すなわち、チャージポンプ回路23には伝搬
されず、2回目以降の位相進み信号が有効となる。
場合であるが、間欠動作制御信号がLow(以下、単に
「L」)から、High(以下、単に「H」)に遷移
後、すなわち、待機状態から受信状態に遷移後、比較分
周器2の出力信号fnが先にLからHに立ち上がった時
点で、位相進み信号dnと比較分周器2のリセット入力
信号ResetNが、H→Lとなる。次に、基準分周器
1の出力信号fmがLからHに立ち上がることで、位相
進み信号dnがL→Hとなり、信号ResetNがL→
Hとなる。したがって、比較分周器2のリセットが解除
され、比較分周器2は、再び、基準分周器1との位相が
近い状態で分周動作を開始する。さらに、制御回路24
の出力信号である信号maskがL→Hとなるため、濾
波器22は、その入力信号up2、dn2を通過させ、
信号up3、dn3を出力する。すなわち、最初の位相
進み信号dn(図6中の、')は、濾波器22によ
り、後段、すなわち、チャージポンプ回路23には伝搬
されず、2回目以降の位相進み信号が有効となる。
【0009】次に、図7は、信号upの出力の場合であ
り、間欠動作制御信号がLから、Hに遷移後、すなわ
ち、待機状態から受信状態に遷移後、基準分周器1の出
力信号fmが先にLからHに立ち上がった時点で、位相
遅れ信号upと基準分周器1のリセット入力信号Res
etMが、H→Lとなる。次に、比較分周器2の出力信
号fnがLからHに立ち上がることで、位相遅れ信号u
pがL→Hとなり、信号ResetMがL→Hとなる。
したがって、基準分周器1のリセットが解除され、基準
分周器1は、再び、比較分周器2との位相が近い状態で
分周動作を開始する。さらに、制御回路24の出力信号
である信号maskがL→Hとなるため、濾波器22
は、その入力信号up2、dn2を通過させ、信号up
3、dn3を出力する。すなわち、最初の位相遅れ信号
upは、濾波器22により、後段、すなわち、チャージ
ポンプ回路23には伝搬されず、2回目以降の位相遅れ
信号が有効となる。
り、間欠動作制御信号がLから、Hに遷移後、すなわ
ち、待機状態から受信状態に遷移後、基準分周器1の出
力信号fmが先にLからHに立ち上がった時点で、位相
遅れ信号upと基準分周器1のリセット入力信号Res
etMが、H→Lとなる。次に、比較分周器2の出力信
号fnがLからHに立ち上がることで、位相遅れ信号u
pがL→Hとなり、信号ResetMがL→Hとなる。
したがって、基準分周器1のリセットが解除され、基準
分周器1は、再び、比較分周器2との位相が近い状態で
分周動作を開始する。さらに、制御回路24の出力信号
である信号maskがL→Hとなるため、濾波器22
は、その入力信号up2、dn2を通過させ、信号up
3、dn3を出力する。すなわち、最初の位相遅れ信号
upは、濾波器22により、後段、すなわち、チャージ
ポンプ回路23には伝搬されず、2回目以降の位相遅れ
信号が有効となる。
【0010】上記したように、図5内の実線で囲まれた
回路ブロック30は、待機状態から受信状態に遷移した
後、基準分周器または比較分周器の何れか一方の出力信
号の立ち上がりを検出し、さらに、その分周器をリセッ
トし、他方の分周器の立ち上がりを検出後、リセットさ
れている方の分周器のリセットを解除することにより、
基準分周器および比較分周器の出力信号の位相を合わせ
るものである。
回路ブロック30は、待機状態から受信状態に遷移した
後、基準分周器または比較分周器の何れか一方の出力信
号の立ち上がりを検出し、さらに、その分周器をリセッ
トし、他方の分周器の立ち上がりを検出後、リセットさ
れている方の分周器のリセットを解除することにより、
基準分周器および比較分周器の出力信号の位相を合わせ
るものである。
【0011】
【発明が解決しようとする課題】しかしながら、上記従
来技術のPLL周波数シンセサイザ回路に於いては、待
機時に於いて、チャージポンプ回路23の出力がハイイ
ンピーダンス状態であるため、低域通過フィルタ26内
の電荷の放電が少量であるということが、前提となって
いる。しかしながら、実際の回路では、チャージポンプ
回路23の出力が完全なハイインピーダンス状態になる
ことはなく、特に、周囲温度が上昇した時など、チャー
ジポンプ回路の出力段にリーク電流が流れ、電圧制御発
振器27の発振周波数が大きく変わる可能性がある。ま
た、間欠動作時ではなく、完全に電源供給がない状態か
ら電源オンした場合は、電圧制御発振器27の発振周波
数が、通常、電圧制御発振器27の入力となる制御電圧
ダイナミックレンジの最小値、すなわち、最小周波数と
なるため、上記従来技術では、対応できないという問題
がある。
来技術のPLL周波数シンセサイザ回路に於いては、待
機時に於いて、チャージポンプ回路23の出力がハイイ
ンピーダンス状態であるため、低域通過フィルタ26内
の電荷の放電が少量であるということが、前提となって
いる。しかしながら、実際の回路では、チャージポンプ
回路23の出力が完全なハイインピーダンス状態になる
ことはなく、特に、周囲温度が上昇した時など、チャー
ジポンプ回路の出力段にリーク電流が流れ、電圧制御発
振器27の発振周波数が大きく変わる可能性がある。ま
た、間欠動作時ではなく、完全に電源供給がない状態か
ら電源オンした場合は、電圧制御発振器27の発振周波
数が、通常、電圧制御発振器27の入力となる制御電圧
ダイナミックレンジの最小値、すなわち、最小周波数と
なるため、上記従来技術では、対応できないという問題
がある。
【0012】例えば、図8に、比較分周器の出力周波数
が、基準分周器の出力周波数(比較周波数)に対し、か
なり小さい場合を示す。図8に示す通り、比較分周器に
リセットがかかるため、基準分周器と比較分周器の出力
信号の立ち上がりが揃った状態で比較が開始されるが、
電圧制御発振器の発振周波数が比較周波数に対してかな
り小さいため、周期N1>周期M1の関係になる。この
ように、電圧制御発振器の発振周波数が比較周波数と大
きく異なる場合は、図8中、、、に示すように、
基準分周器出力信号fmのの立ち上がりと、比較分周
器出力信号fnの立ち上がりとを比較する間に、基準
分周器出力信号fmのの立ち上がりが存在するという
ことが生じる。すなわち、数回の比較動作によって、比
較分周器の出力信号fnの周期N2と、基準分周器の出
力信号fmの周期M3とが近い値になったにもかかわら
ず、前記との位相差を比較せず、前記との位相
差を比較しているため、比較分周器出力信号fnの周波
数を必要以上に上げることになり、その結果、比較分周
器出力信号fnの立ち上がりと、基準分周器出力信号
fmの立ち上がり10との比較に於いて、位相関係は、
比較分周器出力信号fnが、基準分周器出力信号fmに
対して遅れているが、周期の関係については、比較分周
器出力信号fnの周期N6<基準分周器出力信号fmの
周期M7となり、それぞれの周波数の関係が逆転するこ
とになる。このように、比較分周器の出力周波数と比較
周波数が大きく異なる場合、比較分周器の出力周波数が
比較周波数に近くなったにもかかわらず、互いの位相が
大きく異なるため、ロックするまでの時間が大きくな
る。
が、基準分周器の出力周波数(比較周波数)に対し、か
なり小さい場合を示す。図8に示す通り、比較分周器に
リセットがかかるため、基準分周器と比較分周器の出力
信号の立ち上がりが揃った状態で比較が開始されるが、
電圧制御発振器の発振周波数が比較周波数に対してかな
り小さいため、周期N1>周期M1の関係になる。この
ように、電圧制御発振器の発振周波数が比較周波数と大
きく異なる場合は、図8中、、、に示すように、
基準分周器出力信号fmのの立ち上がりと、比較分周
器出力信号fnの立ち上がりとを比較する間に、基準
分周器出力信号fmのの立ち上がりが存在するという
ことが生じる。すなわち、数回の比較動作によって、比
較分周器の出力信号fnの周期N2と、基準分周器の出
力信号fmの周期M3とが近い値になったにもかかわら
ず、前記との位相差を比較せず、前記との位相
差を比較しているため、比較分周器出力信号fnの周波
数を必要以上に上げることになり、その結果、比較分周
器出力信号fnの立ち上がりと、基準分周器出力信号
fmの立ち上がり10との比較に於いて、位相関係は、
比較分周器出力信号fnが、基準分周器出力信号fmに
対して遅れているが、周期の関係については、比較分周
器出力信号fnの周期N6<基準分周器出力信号fmの
周期M7となり、それぞれの周波数の関係が逆転するこ
とになる。このように、比較分周器の出力周波数と比較
周波数が大きく異なる場合、比較分周器の出力周波数が
比較周波数に近くなったにもかかわらず、互いの位相が
大きく異なるため、ロックするまでの時間が大きくな
る。
【0013】本発明は、上記従来の問題点に鑑みなされ
たものであり、間欠動作時及び電源オン時のロックアッ
プの高速化を可能としたPLL周波数シンセサイザ回路
を提供するものである。
たものであり、間欠動作時及び電源オン時のロックアッ
プの高速化を可能としたPLL周波数シンセサイザ回路
を提供するものである。
【0014】
【課題を解決するための手段】本発明(第1発明)のP
LL周波数シンセサイザ回路は、基準発振器の出力信号
を分周する固定分周器と、電圧制御発振器の出力信号を
分周する可変分周器と、上記固定分周器よりの出力信号
と上記可変分周器よりの出力信号との位相関係を検出し
て、位相関係検出信号を出力する位相比較器と、該位相
比較器よりの位相関係検出信号に応じて、上記電圧制御
発振器の制御電圧を、上記両分周器よりの出力信号の位
相差が減少する方向に増減するチャージポンプ回路とを
備え、上記電圧制御発振器の出力信号を、その出力信号
とするPLL周波数シンセサイザ回路に於いて、上記固
定分周器または可変分周器の何れか一方の分周器よりの
出力信号の1周期期間内に、他方の分周器よりの出力信
号が複数個出力されたことを検出して検出信号を出力す
る検出回路と、該検出回路よりの上記検出信号に応じ
て、上記固定分周器および可変分周器を、一旦リセット
し、その後、再び、分周動作を開始させるリセット回路
とを設けて成ることを特徴とするものである。
LL周波数シンセサイザ回路は、基準発振器の出力信号
を分周する固定分周器と、電圧制御発振器の出力信号を
分周する可変分周器と、上記固定分周器よりの出力信号
と上記可変分周器よりの出力信号との位相関係を検出し
て、位相関係検出信号を出力する位相比較器と、該位相
比較器よりの位相関係検出信号に応じて、上記電圧制御
発振器の制御電圧を、上記両分周器よりの出力信号の位
相差が減少する方向に増減するチャージポンプ回路とを
備え、上記電圧制御発振器の出力信号を、その出力信号
とするPLL周波数シンセサイザ回路に於いて、上記固
定分周器または可変分周器の何れか一方の分周器よりの
出力信号の1周期期間内に、他方の分周器よりの出力信
号が複数個出力されたことを検出して検出信号を出力す
る検出回路と、該検出回路よりの上記検出信号に応じ
て、上記固定分周器および可変分周器を、一旦リセット
し、その後、再び、分周動作を開始させるリセット回路
とを設けて成ることを特徴とするものである。
【0015】また、本発明(第2発明)のPLL周波数
シンセサイザ回路は、上記第1発明のPLL周波数シン
セサイザ回路に於いて、上記固定分周器に代えて可変分
周器を用い、上記可変分周器に代えて固定分周器を用い
て成ることを特徴とするものである。
シンセサイザ回路は、上記第1発明のPLL周波数シン
セサイザ回路に於いて、上記固定分周器に代えて可変分
周器を用い、上記可変分周器に代えて固定分周器を用い
て成ることを特徴とするものである。
【0016】更に、本発明(第3発明)のPLL周波数
シンセサイザ回路は、上記第1発明または第2発明のP
LL周波数シンセサイザ回路に於いて、間欠動作時に於
ける動作開始指示信号、または電源オン信号に基づい
て、上記固定分周器および可変分周器を、一旦リセット
し、その後、再び、分周動作を開始させる上記リセット
回路を設けて成ることを特徴とするものである。
シンセサイザ回路は、上記第1発明または第2発明のP
LL周波数シンセサイザ回路に於いて、間欠動作時に於
ける動作開始指示信号、または電源オン信号に基づい
て、上記固定分周器および可変分周器を、一旦リセット
し、その後、再び、分周動作を開始させる上記リセット
回路を設けて成ることを特徴とするものである。
【0017】更に、本発明(第4発明)のPLL周波数
シンセサイザ回路は、上記第1発明、第2発明、または
第3発明のPLL周波数シンセサイザ回路に於いて、上
記固定分周器よりの出力信号に応じて第1状態に設定さ
れ、該第1の状態設定時に於ける上記可変分周器よりの
出力信号に応じて第2の状態に設定される第1のデータ
保持回路と、上記可変分周器よりの出力信号に応じて第
1の状態に設定され、該第1の状態設定時に於ける上記
固定分周器よりの出力信号に応じて第2の状態に設定さ
れる第2のデータ保持回路とを有し、上記第1および第
2のデータ保持回路の出力信号に応じて、上記位相関係
検出信号を出力する上記位相比較器と、上記第1のデー
タ保持回路の上記第1状態設定時に於ける上記固定分周
器よりの出力信号の出力、または上記第2のデータ保持
回路の上記第1状態設定時に於ける上記可変分周器より
の出力信号の出力を検出して上記検出信号を出力する上
記検出回路と、該検出回路よりの上記検出信号に応じ
て、上記固定分周器および可変分周器をリセットすると
ともに、上記第1のデータ保持回路および第2のデータ
保持回路を上記第2状態に設定する上記リセット回路と
を設けて成ることを特徴とするものである。
シンセサイザ回路は、上記第1発明、第2発明、または
第3発明のPLL周波数シンセサイザ回路に於いて、上
記固定分周器よりの出力信号に応じて第1状態に設定さ
れ、該第1の状態設定時に於ける上記可変分周器よりの
出力信号に応じて第2の状態に設定される第1のデータ
保持回路と、上記可変分周器よりの出力信号に応じて第
1の状態に設定され、該第1の状態設定時に於ける上記
固定分周器よりの出力信号に応じて第2の状態に設定さ
れる第2のデータ保持回路とを有し、上記第1および第
2のデータ保持回路の出力信号に応じて、上記位相関係
検出信号を出力する上記位相比較器と、上記第1のデー
タ保持回路の上記第1状態設定時に於ける上記固定分周
器よりの出力信号の出力、または上記第2のデータ保持
回路の上記第1状態設定時に於ける上記可変分周器より
の出力信号の出力を検出して上記検出信号を出力する上
記検出回路と、該検出回路よりの上記検出信号に応じ
て、上記固定分周器および可変分周器をリセットすると
ともに、上記第1のデータ保持回路および第2のデータ
保持回路を上記第2状態に設定する上記リセット回路と
を設けて成ることを特徴とするものである。
【0018】更に、本発明(第5発明)のPLL周波数
シンセサイザ回路は、上記第4発明のPLL周波数シン
セサイザ回路において、上記固定分周器よりの出力信号
に応じて、上記第1のデータ保持回路の出力信号を取り
こみ、保持する第3のデータ保持回路と、上記可変分周
器よりの出力信号に応じて、上記第2のデータ保持回路
の出力信号を取りこみ、保持する第4のデータ保持回路
とを設け、該第3および第4のデータ保持回路の出力信
号を、上記検出信号とする上記検出回路と、該検出回路
よりの上記検出信号に応じて、上記固定分周器および可
変分周器をリセットするとともに、上記第1のデータ保
持回路および第2のデータ保持回路、並びに、上記第3
のデータ保持回路および第4のデータ保持回路を上記第
2状態に設定する上記リセット回路とを設けて成ること
を特徴とするものである。
シンセサイザ回路は、上記第4発明のPLL周波数シン
セサイザ回路において、上記固定分周器よりの出力信号
に応じて、上記第1のデータ保持回路の出力信号を取り
こみ、保持する第3のデータ保持回路と、上記可変分周
器よりの出力信号に応じて、上記第2のデータ保持回路
の出力信号を取りこみ、保持する第4のデータ保持回路
とを設け、該第3および第4のデータ保持回路の出力信
号を、上記検出信号とする上記検出回路と、該検出回路
よりの上記検出信号に応じて、上記固定分周器および可
変分周器をリセットするとともに、上記第1のデータ保
持回路および第2のデータ保持回路、並びに、上記第3
のデータ保持回路および第4のデータ保持回路を上記第
2状態に設定する上記リセット回路とを設けて成ること
を特徴とするものである。
【0019】かかる本発明のPLL周波数シンセサイザ
回路によれば、間欠動作時、または電源オン時に、前記
それぞれの分周器出力信号の位相差が大きい場合で、一
方の分周器出力信号の1周期期間内に、他方の分周器出
力信号が複数個存在した場合は、両方の分周器及び位相
比較器内のデータ保持回路を再リセットすることによ
り、本来の周波数だけの関係になるため、真の位相関係
に戻り、ロックアップタイムの短縮化が可能となるもの
である。
回路によれば、間欠動作時、または電源オン時に、前記
それぞれの分周器出力信号の位相差が大きい場合で、一
方の分周器出力信号の1周期期間内に、他方の分周器出
力信号が複数個存在した場合は、両方の分周器及び位相
比較器内のデータ保持回路を再リセットすることによ
り、本来の周波数だけの関係になるため、真の位相関係
に戻り、ロックアップタイムの短縮化が可能となるもの
である。
【0020】
【発明の実施の形態】以下、本発明の実施の形態に基づ
いて、本発明を詳細に説明する。
いて、本発明を詳細に説明する。
【0021】図1乃至図4は、本発明の第1の実施形態
であるPLL周波数シンセサイザ回路の構成、及び動作
説明に供する回路構成図及びタイムチャートである。
であるPLL周波数シンセサイザ回路の構成、及び動作
説明に供する回路構成図及びタイムチャートである。
【0022】すなわち、図1は、同実施形態における位
相比較器の構成を示す回路構成図、図2は、同位相比較
器を構成するリセット制御回路の構成を示す回路構成図
であり、図3は、位相遅れ時の、各部信号波形を示すタ
イムチャート、図4は、位相進み時の、各部信号波形を
示すタイムチャートである。
相比較器の構成を示す回路構成図、図2は、同位相比較
器を構成するリセット制御回路の構成を示す回路構成図
であり、図3は、位相遅れ時の、各部信号波形を示すタ
イムチャート、図4は、位相進み時の、各部信号波形を
示すタイムチャートである。
【0023】図1に於いて、1は基準分周器(分周比が
固定の固定分周器)、2は比較分周器(分周比が可変の
可変分周器)、20は基準発振器であり、12が、本発
明に於ける特徴部分である位相比較器である。位相比較
器12は、D型フリップフロップ(DFF)3,4,5
および6、2入力オア回路7、2入力アンド回路8、イ
ンバータ回路9、バッファ回路10とリセット制御回路
11とから構成されている。インバータ回路9の出力信
号である位相遅れ信号UP、及びバッファ回路10の出
力信号である位相進み信号DOWNは、チャージポンプ
回路に与えられる。なお、各DFFは、そのD入力のデ
ータをCK入力のタイミングで取り込み、Q出力に出力
するものであるが、DFF3および5のD入力には、電
源電圧が固定的に供給されている。また、各DFFは、
それぞれ、R(リセット)入力に応じて、強制リセット
される構成となっている。
固定の固定分周器)、2は比較分周器(分周比が可変の
可変分周器)、20は基準発振器であり、12が、本発
明に於ける特徴部分である位相比較器である。位相比較
器12は、D型フリップフロップ(DFF)3,4,5
および6、2入力オア回路7、2入力アンド回路8、イ
ンバータ回路9、バッファ回路10とリセット制御回路
11とから構成されている。インバータ回路9の出力信
号である位相遅れ信号UP、及びバッファ回路10の出
力信号である位相進み信号DOWNは、チャージポンプ
回路に与えられる。なお、各DFFは、そのD入力のデ
ータをCK入力のタイミングで取り込み、Q出力に出力
するものであるが、DFF3および5のD入力には、電
源電圧が固定的に供給されている。また、各DFFは、
それぞれ、R(リセット)入力に応じて、強制リセット
される構成となっている。
【0024】前記リセット制御回路12は、図2に示す
ように、DFF13、14、17および18と、2入力
アンド回路15および19、3入力オア回路17とから
構成されている。なお、DFF14および18のQB出
力は、Q出力の反転信号を出力するものである。
ように、DFF13、14、17および18と、2入力
アンド回路15および19、3入力オア回路17とから
構成されている。なお、DFF14および18のQB出
力は、Q出力の反転信号を出力するものである。
【0025】本実施形態のPLL周波数シンセサイザ回
路の構成において、図5に示す、従来のPLL周波数シ
ンセサイザ回路との相違点は、位相比較器(リセット制
御回路)の部分のみであり、図1に示した部分以外の構
成は、同一となっている。すなわち、図5に示したのと
同様の、チャージポンプ回路23、スイッチ25、低域
通過フィルタ26および電圧制御発振器27を有してい
る。
路の構成において、図5に示す、従来のPLL周波数シ
ンセサイザ回路との相違点は、位相比較器(リセット制
御回路)の部分のみであり、図1に示した部分以外の構
成は、同一となっている。すなわち、図5に示したのと
同様の、チャージポンプ回路23、スイッチ25、低域
通過フィルタ26および電圧制御発振器27を有してい
る。
【0026】次に、本実施形態のPLL周波数シンセサ
イザ回路の動作について、図3及び図4を参照して説明
する。
イザ回路の動作について、図3及び図4を参照して説明
する。
【0027】図3は、基準分周器1の出力信号fmの周
波数に対して、比較分周器2の出力信号fnの周波数が
かなり低い場合を示している。
波数に対して、比較分周器2の出力信号fnの周波数が
かなり低い場合を示している。
【0028】間欠動作制御信号の立ち上がり信号がリセ
ット制御回路11に入力されると、DFF13、14
と、2入力アンド回路15が立ち上がりエッジ検出回路
を構成しているため、基準発振器出力信号の1周期期間
の間Hレベルとなるパルス信号が、アンド回路15より
出力される。この信号は、3入力オア回路16を介し
て、DFF17のD入力に入力される。DFF17、1
8と、2入力アンド回路19も、同様に、立ち上がりエ
ッジ検出回路を構成しているため、次の基準発振器出力
信号の立ち上がり時から、同信号の1周期期間の間Hレ
ベルとなるパルス信号が、リセット制御回路11の出力
信号rstとして出力される。
ット制御回路11に入力されると、DFF13、14
と、2入力アンド回路15が立ち上がりエッジ検出回路
を構成しているため、基準発振器出力信号の1周期期間
の間Hレベルとなるパルス信号が、アンド回路15より
出力される。この信号は、3入力オア回路16を介し
て、DFF17のD入力に入力される。DFF17、1
8と、2入力アンド回路19も、同様に、立ち上がりエ
ッジ検出回路を構成しているため、次の基準発振器出力
信号の立ち上がり時から、同信号の1周期期間の間Hレ
ベルとなるパルス信号が、リセット制御回路11の出力
信号rstとして出力される。
【0029】このリセット制御回路11の出力信号rs
tは、基準分周器1及び比較分周器2のリセット信号と
して与えられるとともに、オア回路7の1入力に与えら
れているので、基準分周器1および比較分周器2が、共
に、リセットされるとともに、各DFF3、4、5およ
び6も、全て、リセットされる。図3に於いて、が基
準分周器1と比較分周器2が、一度リセットされたこと
を示しており、信号fnと信号fmの立ち上がりが揃っ
た状態となる。
tは、基準分周器1及び比較分周器2のリセット信号と
して与えられるとともに、オア回路7の1入力に与えら
れているので、基準分周器1および比較分周器2が、共
に、リセットされるとともに、各DFF3、4、5およ
び6も、全て、リセットされる。図3に於いて、が基
準分周器1と比較分周器2が、一度リセットされたこと
を示しており、信号fnと信号fmの立ち上がりが揃っ
た状態となる。
【0030】なお、電源オン時に於いても、同様に、基
準分周器1および比較分周器2が、共に、リセットされ
るとともに、各DFF3、4、5および6も、全て、リ
セットされるものである。
準分周器1および比較分周器2が、共に、リセットされ
るとともに、各DFF3、4、5および6も、全て、リ
セットされるものである。
【0031】以上のようにして、電源オン時および間欠
動作の開始時に於いては、の、両信号fnおよびfm
の位相が揃った状態から、信号fmと信号fnの位相比
較が開始され、信号fnの周期が、N0>N1>N2…
の関係で変化していくのだが、例えば、で示すよう
に、信号fmの立ち上がり後、信号fnが立ち上がる前
に、再度、信号fmの立ち上がりが存在する可能性があ
る。すなわち、信号fnの周期中に信号fmの立ち上が
りが2回存在することがある。本実施形態に於いては、
一方の分周器出力信号の1周期中に、他方の分周器出力
信号が2個存在した場合、両方の分周器、及び位相比較
器内のDFFを再リセットする構成となっている。これ
は、位相差が1周期以上離れた場合、再リセットするこ
とにより、本来の周波数だけの関係になるため、真の位
相関係に戻るからである。すなわち、本実施形態に於い
ては、従来の位相比較器に、DFF4、6及びリセット
制御回路11、2入力オア回路7を付加することによ
り、一方の分周器出力信号の周期中に、他方の分周器出
力信号が2回存在した場合、双方の分周器及び位相比較
器内のDFFの再リセットを実現している。すなわち、
図3ので信号fnの1周期中に、2回目の信号fmの
立ち上がりが来たとき、DFF4の出力信号fu2が、
LからHとなり、この信号fu2が、リセット制御回路
11の3入力オア回路16の入力に与えられているた
め、前述の間欠動作制御信号の立ち上がり時と同様に、
基準発振器出力信号の1周期期間Hレベルとなる信号
が、rst信号として、リセット制御回路11より出力
され、これにより、基準分周器1、比較分周器2、およ
び各DFF3、…、6が全てリセットされる。よって、
rst信号が、再び、Lレベルとなり、リセットが解除
された後に、出力が再開される2つの分周器出力信号の
位相差は、正確に双方の周波数差となり、ロックアップ
タイムが短縮されるものである。
動作の開始時に於いては、の、両信号fnおよびfm
の位相が揃った状態から、信号fmと信号fnの位相比
較が開始され、信号fnの周期が、N0>N1>N2…
の関係で変化していくのだが、例えば、で示すよう
に、信号fmの立ち上がり後、信号fnが立ち上がる前
に、再度、信号fmの立ち上がりが存在する可能性があ
る。すなわち、信号fnの周期中に信号fmの立ち上が
りが2回存在することがある。本実施形態に於いては、
一方の分周器出力信号の1周期中に、他方の分周器出力
信号が2個存在した場合、両方の分周器、及び位相比較
器内のDFFを再リセットする構成となっている。これ
は、位相差が1周期以上離れた場合、再リセットするこ
とにより、本来の周波数だけの関係になるため、真の位
相関係に戻るからである。すなわち、本実施形態に於い
ては、従来の位相比較器に、DFF4、6及びリセット
制御回路11、2入力オア回路7を付加することによ
り、一方の分周器出力信号の周期中に、他方の分周器出
力信号が2回存在した場合、双方の分周器及び位相比較
器内のDFFの再リセットを実現している。すなわち、
図3ので信号fnの1周期中に、2回目の信号fmの
立ち上がりが来たとき、DFF4の出力信号fu2が、
LからHとなり、この信号fu2が、リセット制御回路
11の3入力オア回路16の入力に与えられているた
め、前述の間欠動作制御信号の立ち上がり時と同様に、
基準発振器出力信号の1周期期間Hレベルとなる信号
が、rst信号として、リセット制御回路11より出力
され、これにより、基準分周器1、比較分周器2、およ
び各DFF3、…、6が全てリセットされる。よって、
rst信号が、再び、Lレベルとなり、リセットが解除
された後に、出力が再開される2つの分周器出力信号の
位相差は、正確に双方の周波数差となり、ロックアップ
タイムが短縮されるものである。
【0032】図3では、周期M0後に信号fmがLレベ
ルからHレベルとなり、このことにより、DFF3を介
して信号fuがLレベルからHレベルとなる。この信号
fuのHレベルは、周期N0後に、信号fnがHレベル
となるまで、維持されるが、信号fnがHレベルとなる
ことで、DFF5を介して、信号fdがHレベルとな
る。信号fu、fdのHレベルは、アンド回路8に入力
され、オア回路7から出力されるHレベルはDFF3、
…、6のリセット入力に与えられ、各DFFはリセット
される。信号fdがHレベルに遷移してから、DFF
3、…、6がリセットされるまでの期間は一瞬であるた
め、図3では、信号fdのHレベルへの遷移は示してい
ない。なお、周期N7後は、信号fnがHレベルとなる
方が、周期M8後、信号fmがHレベルとなるよりも早
いため、信号fmがHレベルとなるまで、信号fdがH
レベルとなる。
ルからHレベルとなり、このことにより、DFF3を介
して信号fuがLレベルからHレベルとなる。この信号
fuのHレベルは、周期N0後に、信号fnがHレベル
となるまで、維持されるが、信号fnがHレベルとなる
ことで、DFF5を介して、信号fdがHレベルとな
る。信号fu、fdのHレベルは、アンド回路8に入力
され、オア回路7から出力されるHレベルはDFF3、
…、6のリセット入力に与えられ、各DFFはリセット
される。信号fdがHレベルに遷移してから、DFF
3、…、6がリセットされるまでの期間は一瞬であるた
め、図3では、信号fdのHレベルへの遷移は示してい
ない。なお、周期N7後は、信号fnがHレベルとなる
方が、周期M8後、信号fmがHレベルとなるよりも早
いため、信号fmがHレベルとなるまで、信号fdがH
レベルとなる。
【0033】同様に、図4は、基準分周器1の出力信号
fmの周波数に対して、比較分周器2の出力信号fnの
周波数がかなり大きい場合を示しているものである。
fmの周波数に対して、比較分周器2の出力信号fnの
周波数がかなり大きい場合を示しているものである。
【0034】間欠動作制御信号の立ち上がり信号がリセ
ット制御回路11に入力されると、DFF13、14
と、2入力アンド回路15が立ち上がりエッジ検出回路
を構成しているため、基準発振器出力信号の1周期期間
の間Hレベルとなるパルス信号が、アンド回路15より
出力される。この信号は、3入力オア回路16を介し
て、DFF17のD入力に入力される。DFF17、1
8と、2入力アンド回路19も、同様に、立ち上がりエ
ッジ検出回路を構成しているため、次の基準発振器出力
信号の立ち上がり時から、同信号の1周期期間の間Hレ
ベルとなるパルス信号が、リセット制御回路11の出力
信号rstとして出力される。
ット制御回路11に入力されると、DFF13、14
と、2入力アンド回路15が立ち上がりエッジ検出回路
を構成しているため、基準発振器出力信号の1周期期間
の間Hレベルとなるパルス信号が、アンド回路15より
出力される。この信号は、3入力オア回路16を介し
て、DFF17のD入力に入力される。DFF17、1
8と、2入力アンド回路19も、同様に、立ち上がりエ
ッジ検出回路を構成しているため、次の基準発振器出力
信号の立ち上がり時から、同信号の1周期期間の間Hレ
ベルとなるパルス信号が、リセット制御回路11の出力
信号rstとして出力される。
【0035】このリセット制御回路11の出力信号rs
tは、基準分周器1及び比較分周器2のリセット信号と
して与えられるとともに、オア回路7の1入力に与えら
れているので、基準分周器1および比較分周器2が、共
に、リセットされるとともに、各DFF3、4、5およ
び6も、全て、リセットされる。図4に於いて、が基
準分周器1と比較分周器2が、一度リセットされたこと
を示しており、信号fnと信号fmの立ち上がりが揃っ
た状態となる。このように、から信号fmと信号fn
の位相比較が開始され、信号fnの周期が、N0<N1
<N2…の関係で変化していくのだが、例えば、で示
すように、信号fnの立ち上がり後、信号fmが立ち上
がる前に、再度、信号fnの立ち上がりが存在する可能
性がある。すなわち、信号fmの周期中に信号fnの立
ち上がりが2回存在することがある。図4ので信号f
mの1周期中に、2回目の信号fnの立ち上がりが来た
とき、DFF6の出力信号fd2が、LからHとなり、
この信号fd2が、リセット制御回路11の3入力オア
回路16の入力に与えられているため、前述の間欠動作
制御信号の立ち上がり時と同様に、基準発振器出力信号
の1周期期間Hレベルとなる信号が、rst信号とし
て、リセット制御回路11より出力され、これにより、
基準分周器1、比較分周器2、および各DFF3、…、
6が全てリセットされる。よって、リセット解除後に、
出力が再開される2つの分周器出力信号の位相差は、正
確に双方の周波数差となり、ロックアップタイムが短縮
されるものである。
tは、基準分周器1及び比較分周器2のリセット信号と
して与えられるとともに、オア回路7の1入力に与えら
れているので、基準分周器1および比較分周器2が、共
に、リセットされるとともに、各DFF3、4、5およ
び6も、全て、リセットされる。図4に於いて、が基
準分周器1と比較分周器2が、一度リセットされたこと
を示しており、信号fnと信号fmの立ち上がりが揃っ
た状態となる。このように、から信号fmと信号fn
の位相比較が開始され、信号fnの周期が、N0<N1
<N2…の関係で変化していくのだが、例えば、で示
すように、信号fnの立ち上がり後、信号fmが立ち上
がる前に、再度、信号fnの立ち上がりが存在する可能
性がある。すなわち、信号fmの周期中に信号fnの立
ち上がりが2回存在することがある。図4ので信号f
mの1周期中に、2回目の信号fnの立ち上がりが来た
とき、DFF6の出力信号fd2が、LからHとなり、
この信号fd2が、リセット制御回路11の3入力オア
回路16の入力に与えられているため、前述の間欠動作
制御信号の立ち上がり時と同様に、基準発振器出力信号
の1周期期間Hレベルとなる信号が、rst信号とし
て、リセット制御回路11より出力され、これにより、
基準分周器1、比較分周器2、および各DFF3、…、
6が全てリセットされる。よって、リセット解除後に、
出力が再開される2つの分周器出力信号の位相差は、正
確に双方の周波数差となり、ロックアップタイムが短縮
されるものである。
【0036】図4では、周期N0後に信号fnがLレベ
ルからHレベルとなり、このことにより、DFF5を介
して信号fdがLレベルからHレベルとなる。この信号
fdのHレベルは、周期M0後に、信号fmがHレベル
となるまで、維持されるが、信号fmがHレベルとなる
ことで、DFF3を介して、信号fuがHレベルとな
る。信号fu、fdのHレベルは、アンド回路8に入力
され、オア回路7から出力されるHレベルはDFF3、
…、6のリセット入力に与えられ、各DFFはリセット
される。信号fuがHレベルに遷移してから、DFF
3、…、6がリセットされるまでの期間は一瞬であるた
め、図4では、信号fuのHレベルへの遷移は示してい
ない。なお、周期M6後は、信号fmがHレベルとなる
方が、周期N7後、信号fnがHレベルとなるよりも早
いため、信号fnがHレベルとなるまで、信号fuがH
レベルとなる。
ルからHレベルとなり、このことにより、DFF5を介
して信号fdがLレベルからHレベルとなる。この信号
fdのHレベルは、周期M0後に、信号fmがHレベル
となるまで、維持されるが、信号fmがHレベルとなる
ことで、DFF3を介して、信号fuがHレベルとな
る。信号fu、fdのHレベルは、アンド回路8に入力
され、オア回路7から出力されるHレベルはDFF3、
…、6のリセット入力に与えられ、各DFFはリセット
される。信号fuがHレベルに遷移してから、DFF
3、…、6がリセットされるまでの期間は一瞬であるた
め、図4では、信号fuのHレベルへの遷移は示してい
ない。なお、周期M6後は、信号fmがHレベルとなる
方が、周期N7後、信号fnがHレベルとなるよりも早
いため、信号fnがHレベルとなるまで、信号fuがH
レベルとなる。
【0037】上記実施形態に於いては、DFFを用いて
位相比較器を構成しているが、ナンドラッチ等、データ
保持機能を有する他のデータ保持回路を用いて位相比較
器を構成しても良いことは言うまでもない。
位相比較器を構成しているが、ナンドラッチ等、データ
保持機能を有する他のデータ保持回路を用いて位相比較
器を構成しても良いことは言うまでもない。
【0038】また、上記実施形態に於いては、基準分周
器を固定分周器とし、比較分周器を可変分周器として構
成しているが、これとは逆に、基準分周器を可変分周器
で構成し、比較分周器を固定分周器で構成する構成とし
てもよいものである。
器を固定分周器とし、比較分周器を可変分周器として構
成しているが、これとは逆に、基準分周器を可変分周器
で構成し、比較分周器を固定分周器で構成する構成とし
てもよいものである。
【0039】更に、上記実施形態に於いては、一方の分
周器出力信号の1周期期間中に、他方の分周器出力信号
が2個出力された場合に、再リセットを実行する構成と
しているが、一方の分周器出力信号の1周期期間中に、
他方の分周器出力信号が3個以上出力された場合に、再
リセットを実行する構成としてもよいものである。
周器出力信号の1周期期間中に、他方の分周器出力信号
が2個出力された場合に、再リセットを実行する構成と
しているが、一方の分周器出力信号の1周期期間中に、
他方の分周器出力信号が3個以上出力された場合に、再
リセットを実行する構成としてもよいものである。
【0040】
【発明の効果】以上、詳細に説明したように、本発明の
PLL周波数シンセサイザ回路によれば、一方の分周器
出力信号の1周期期間中に、他方の分周器出力信号が複
数個存在した場合は、双方の分周器、及び位相比較器内
のデータ保持回路を再リセットする構成としているた
め、双方の分周器出力信号の位相差が正確な周波数差に
戻り、間欠動作および電源オン後のロックアップタイム
の短縮化を実現することができるものである。
PLL周波数シンセサイザ回路によれば、一方の分周器
出力信号の1周期期間中に、他方の分周器出力信号が複
数個存在した場合は、双方の分周器、及び位相比較器内
のデータ保持回路を再リセットする構成としているた
め、双方の分周器出力信号の位相差が正確な周波数差に
戻り、間欠動作および電源オン後のロックアップタイム
の短縮化を実現することができるものである。
【図1】本発明の一実施形態のPLL周波数シンセサイ
ザ回路に於ける位相比較器の構成を示す回路構成図であ
る。
ザ回路に於ける位相比較器の構成を示す回路構成図であ
る。
【図2】図1に示される位相比較器を構成するリセット
制御回路の興亜栄を示す回路構成図である。
制御回路の興亜栄を示す回路構成図である。
【図3】本発明の一実施形態のPLL周波数シンセサイ
ザ回路の動作説明に供するタイムチャートであり、周波
数遅れ時の場合に於ける各部の信号波形を示すタイムチ
ャートである。
ザ回路の動作説明に供するタイムチャートであり、周波
数遅れ時の場合に於ける各部の信号波形を示すタイムチ
ャートである。
【図4】本発明の一実施形態のPLL周波数シンセサイ
ザ回路の動作説明に供するタイムチャートであり、周波
数進み時の場合に於ける各部の信号波形を示すタイムチ
ャートである。
ザ回路の動作説明に供するタイムチャートであり、周波
数進み時の場合に於ける各部の信号波形を示すタイムチ
ャートである。
【図5】従来のPLL周波数シンセサイザ回路の構成を
示す回路構成図である。
示す回路構成図である。
【図6】従来のPLL周波数シンセサイザ回路の動作説
明に供するタイムチャートであり、位相進み時に於ける
各部の信号波形を示すタイムチャートである。
明に供するタイムチャートであり、位相進み時に於ける
各部の信号波形を示すタイムチャートである。
【図7】従来のPLL周波数シンセサイザ回路の動作説
明に供するタイムチャートであり、位相遅れ時に於ける
各部の信号波形を示すタイムチャートである。
明に供するタイムチャートであり、位相遅れ時に於ける
各部の信号波形を示すタイムチャートである。
【図8】従来のPLL周波数シンセサイザ回路に於ける
問題点の説明に供するタイムチャートである。
問題点の説明に供するタイムチャートである。
1 基準分周器 2 比較分周器 3,4,5,6 D型フリップフロップ 7 オア回路 8 アンド回路 11 リセット制御回路 12 位相比較器 20 基準発振器 23 チャージポンプ回路 27 電圧制御発振器
Claims (5)
- 【請求項1】 基準発振器の出力信号を分周する固定分
周器と、電圧制御発振器の出力信号を分周する可変分周
器と、上記固定分周器よりの出力信号と上記可変分周器
よりの出力信号との位相関係を検出して、位相関係検出
信号を出力する位相比較器と、該位相比較器よりの位相
関係検出信号に応じて、上記電圧制御発振器の制御電圧
を、上記両分周器よりの出力信号の位相差が減少する方
向に増減するチャージポンプ回路とを備え、上記電圧制
御発振器の出力信号を、その出力信号とするPLL周波
数シンセサイザ回路に於いて、 上記固定分周器または可変分周器の何れか一方の分周器
よりの出力信号の1周期期間内に、他方の分周器よりの
出力信号が複数個出力されたことを検出して検出信号を
出力する検出回路と、該検出回路よりの上記検出信号に
応じて、上記固定分周器および可変分周器を、一旦リセ
ットし、その後、再び、分周動作を開始させるリセット
回路とを設けて成ることを特徴とするPLL周波数シン
セサイザ回路。 - 【請求項2】 上記固定分周器に代えて可変分周器を用
い、上記可変分周器に代えて固定分周器を用いて成るこ
とを特徴とする、請求項1に記載のPLL周波数シンセ
サイザ回路。 - 【請求項3】 間欠動作時に於ける動作開始指示信号、
または電源オン信号に基づいて、上記固定分周器および
可変分周器を、一旦リセットし、その後、再び、分周動
作を開始させる上記リセット回路を設けて成ることを特
徴とする、請求項1または2に記載のPLL周波数シン
セサイザ回路。 - 【請求項4】 上記固定分周器よりの出力信号に応じて
第1状態に設定され、該第1の状態設定時に於ける上記
可変分周器よりの出力信号に応じて第2の状態に設定さ
れる第1のデータ保持回路と、上記可変分周器よりの出
力信号に応じて第1の状態に設定され、該第1の状態設
定時に於ける上記固定分周器よりの出力信号に応じて第
2の状態に設定される第2のデータ保持回路とを有し、
上記第1および第2のデータ保持回路の出力信号に応じ
て、上記位相関係検出信号を出力する上記位相比較器
と、 上記第1のデータ保持回路の上記第1状態設定時に於け
る上記固定分周器よりの出力信号の出力、または上記第
2のデータ保持回路の上記第1状態設定時に於ける上記
可変分周器よりの出力信号の出力を検出して上記検出信
号を出力する上記検出回路と、 該検出回路よりの上記検出信号に応じて、上記固定分周
器および可変分周器をリセットするとともに、上記第1
のデータ保持回路および第2のデータ保持回路を上記第
2状態に設定する上記リセット回路とを設けて成ること
を特徴とする、請求項1、2または3に記載のPLL周
波数シンセサイザ回路。 - 【請求項5】 上記固定分周器よりの出力信号に応じ
て、上記第1のデータ保持回路の出力信号を取りこみ、
保持する第3のデータ保持回路と、上記可変分周器より
の出力信号に応じて、上記第2のデータ保持回路の出力
信号を取りこみ、保持する第4のデータ保持回路とを設
け、該第3および第4のデータ保持回路の出力信号を、
上記検出信号とする上記検出回路と、 該検出回路よりの上記検出信号に応じて、上記固定分周
器および可変分周器をリセットするとともに、上記第1
のデータ保持回路および第2のデータ保持回路、並び
に、上記第3のデータ保持回路および第4のデータ保持
回路を上記第2状態に設定する上記リセット回路とを設
けて成ることを特徴とする、請求項4に記載のPLL周
波数シンセサイザ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30367399A JP2001127630A (ja) | 1999-10-26 | 1999-10-26 | Pll周波数シンセサイザ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30367399A JP2001127630A (ja) | 1999-10-26 | 1999-10-26 | Pll周波数シンセサイザ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001127630A true JP2001127630A (ja) | 2001-05-11 |
Family
ID=17923863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30367399A Pending JP2001127630A (ja) | 1999-10-26 | 1999-10-26 | Pll周波数シンセサイザ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001127630A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
CN100353673C (zh) * | 2002-08-14 | 2007-12-05 | 联发科技股份有限公司 | 锁相环频率合成器 |
-
1999
- 1999-10-26 JP JP30367399A patent/JP2001127630A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100353673C (zh) * | 2002-08-14 | 2007-12-05 | 联发科技股份有限公司 | 锁相环频率合成器 |
JP2007274081A (ja) * | 2006-03-30 | 2007-10-18 | Mitsubishi Electric Corp | 位相同期ループ形周波数シンセサイザ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR940005934B1 (ko) | 위상차 검출회로 | |
US5180992A (en) | Pll frequency synthesizer having a power saving circuit | |
JP2000174616A (ja) | 半導体集積回路 | |
EP1246369A2 (en) | Mode switching method for PLL circuit and mode control circuit for PLL circuit | |
JPH0327125B2 (ja) | ||
US8760202B1 (en) | System for generating clock signal | |
US7606343B2 (en) | Phase-locked-loop with reduced clock jitter | |
US20110133795A1 (en) | Digital phase-locked loop with reduced loop delay | |
KR100510523B1 (ko) | 데드존을 제거하는 지연 구간에서 발생한 클럭 트랜지션을차지 펌프 제어에 반영하는 위상/주파수 검출기 및 그위상/주파수 검출 방법 | |
JP2008060895A (ja) | 位相同期回路 | |
JP2001127630A (ja) | Pll周波数シンセサイザ回路 | |
US7103132B1 (en) | Phase comparator and method of controlling power saving operation of the same, and semiconductor integrated circuit | |
JP2008118522A (ja) | Fm受信機 | |
JPH0758636A (ja) | 周波数シンセサイザ | |
WO2023027078A1 (ja) | Pll回路および送信システム | |
JPH06132817A (ja) | 比較回路及びこれを用いたpll回路 | |
JP2001111420A (ja) | Pllシンセサイザの間欠動作制御回路 | |
JP2000286704A (ja) | 周波数シンセサイザ装置とそれを用いた移動無線機 | |
JPH09172371A (ja) | Pll回路に設けたチャージポンプの制御方法及びpll回路 | |
JPH06338784A (ja) | 位相同期回路 | |
JPH08265150A (ja) | 位相同期発振回路 | |
JP2655043B2 (ja) | Pll回路 | |
JP3006542B2 (ja) | Pll回路 | |
CN118138039A (zh) | 用于锁相环的参考时钟切换方法及锁相环 | |
JP3077723B2 (ja) | 周波数位相比較回路 |