JP2001119281A - Selection circuit and logic circuit using it - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＳＯＩ（silicon
on insulator）形式のＣＭＯＳ回路で構成した選択回路
と、これを用いた論理回路とに関する。[0001] The present invention relates to SOI (silicon).
and a logic circuit using the same.
【０００２】[0002]
【従来の技術】従来のバルク形式のＣＭＯＳ回路技術に
おいて、ＭＯＳＦＥＴのゲート電極と、ソースまたはド
レイン電極との負荷容量に有意な差はない。2. Description of the Related Art In a conventional bulk type CMOS circuit technology, there is no significant difference in load capacitance between a gate electrode of a MOSFET and a source or drain electrode.
【０００３】このため、論理ゲートの入力に関して、ゲ
ート電極に入力するものと、ソース電極またはドレイン
電極に入力するものとが併存する場合、これらの入力を
経由する信号伝搬経路の遅延時間が、互いにほぼ同じで
あると考えられ、区別されて扱われることはない。For this reason, with respect to the inputs of the logic gate, when there are inputs to the gate electrode and inputs to the source electrode or the drain electrode, the delay times of the signal propagation paths passing through these inputs are mutually different. They are considered almost the same and are not treated differently.
【０００４】ＳＯＩ形式において、ＭＯＳＦＥＴのソー
ス電極、ドレイン電極の負荷容量は、ゲート電極の負荷
容量よりも著しく小さい。このため、上記の論理ゲート
において、駆動すべき負荷が、主にソース電極またはド
レイン電極に接続されている場合における遅延時間は、
駆動すべき負荷が、主にゲート電極に接続されている場
合における遅延時間よりも短い。In the SOI type, the load capacitance of a source electrode and a drain electrode of a MOSFET is significantly smaller than the load capacitance of a gate electrode. Therefore, in the above logic gate, the delay time when the load to be driven is mainly connected to the source electrode or the drain electrode is:
The load to be driven is shorter than the delay time when the load is mainly connected to the gate electrode.
【０００５】図１８は、２つの入力信号のうちの一方を
選択して出力する従来の２−１選択回路１００を示す図
である。FIG. 18 shows a conventional 2-1 selection circuit 100 for selecting and outputting one of two input signals.
【０００６】図１９は、従来の２−１選択回路１００を
ブロックで示した図である。FIG. 19 is a block diagram showing a conventional 2-1 selection circuit 100. As shown in FIG.
【０００７】図２０は、従来の２−１選択回路１００に
おける遅延時間と電源電圧との関係を示す図である。FIG. 20 is a diagram showing the relationship between the delay time and the power supply voltage in the conventional 2-1 selection circuit 100.
【０００８】図１８における選択信号ＣＣから出力信号
Ｙに至る経路は、主にゲート電極からなる負荷を駆動す
る信号経路であり、被選択信号Ａ１から出力信号Ｙに至
る経路は、主にソース電極またはドレイン電極からなる
負荷を駆動する信号経路である。The path from the selection signal CC to the output signal Y in FIG. 18 is a signal path for driving a load mainly composed of a gate electrode, and the path from the selected signal A1 to the output signal Y is mainly a source electrode. Alternatively, it is a signal path for driving a load composed of a drain electrode.
【０００９】従来のバルク形式のＣＭＯＳ回路によっ
て、従来の２−１選択回路１００を構成した場合、両経
路における遅延時間に差が生じていなかったが、ＳＯＩ
形式のＣＭＯＳ回路で上記選択回路を構成した場合、両
経路での遅延時間に差が生じ、図１８に示すように、ソ
ース電極またはドレイン電極を駆動する被選択信号Ａ１
から出力信号Ｙに至る経路の遅延時間が小さい。When the conventional 2-1 selection circuit 100 is constituted by the conventional bulk CMOS circuit, there is no difference in delay time between the two paths.
When the selection circuit is configured by a CMOS circuit of a type, a difference occurs in the delay time between the two paths, and as shown in FIG. 18, the selected signal A1 for driving the source electrode or the drain electrode is generated.
The delay time of the path from the signal to the output signal Y is small.
【００１０】選択回路を含む論理回路では、上記選択回
路がクリティカルパスに含まれることが多く、しかもそ
の経路は、選択信号から出力信号に至る経路であること
が多い。これは、選択信号が、回路の動作を方向づける
信号であり、また、選択回路１００に入力する信号の中
で、最も遅く到着する信号となる可能性が高いからであ
る。In a logic circuit including a selection circuit, the selection circuit is often included in a critical path, and the path is often a path from a selection signal to an output signal. This is because the selection signal is a signal that directs the operation of the circuit, and is likely to be the latest signal among the signals input to the selection circuit 100.
【００１１】[0011]
【発明が解決しようとする課題】上記のような回路内
で、図１８に示すＳＯＩ形式の選択回路１００を用いた
場合、選択信号から出力信号に至る経路が、選択回路内
で最も遅い信号経路になるので、全体のクリティカルパ
スの遅延時間が長くなるという問題がある。When the SOI type selection circuit 100 shown in FIG. 18 is used in the above circuit, the path from the selection signal to the output signal is the slowest signal path in the selection circuit. Therefore, there is a problem that the delay time of the entire critical path becomes long.
【００１２】また、上記従来例では、ソース電極または
ドレイン電極の負荷容量が小さいというＳＯＩの特徴
を、回路性能の向上に生かしきれないという問題があ
る。Further, in the above conventional example, there is a problem that the SOI feature that the load capacitance of the source electrode or the drain electrode is small cannot be fully utilized for improving the circuit performance.
【００１３】本発明は、選択回路の選択信号から出力信
号に至る信号伝搬を高速化することができ、上記選択回
路を用いた論理回路の動作を高速化することができる選
択回路およびそれを用いた論理回路を提供することを目
的とするものである。According to the present invention, a selection circuit which can speed up signal propagation from a selection signal of a selection circuit to an output signal, and can speed up the operation of a logic circuit using the selection circuit, and the use thereof. It is an object of the present invention to provide a logic circuit.
【００１４】[0014]
【課題を解決するための手段】本発明は、選択回路の選
択信号を、従来のようにＭＯＳＦＥＴのゲート電極に入
力するのではなく、ソース電極またはドレイン電極に入
力する選択回路である。According to the present invention, there is provided a selection circuit for inputting a selection signal of a selection circuit to a source electrode or a drain electrode, instead of inputting the selection signal to a gate electrode of a MOSFET as in the related art.
【００１５】[0015]
【発明の実施の形態および実施例】［第１の実施例］図
１は、本発明の第１の実施例である２−１選択回路１０
１を示す図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS [First Embodiment] FIG. 1 shows a 2-1 selection circuit 10 according to a first embodiment of the present invention.
FIG.
【００１６】図１（１）は、ＳＯＩ形式のＣＭＯＳ回路
によって実現した２−１選択回路１０１を示す図であ
り、図１（２）は、図１（１）に示す２−１選択回路１
０１をブロックで示した図である。FIG. 1A is a diagram showing a 2-1 selection circuit 101 realized by an SOI type CMOS circuit, and FIG. 1B is a diagram showing a 2-1 selection circuit 1 shown in FIG.
It is the figure which showed 01 in the block.
【００１７】２−１選択回路１０１は、ＳＯＩ形式のＣ
ＭＯＳ回路によって構成され、２つの入力信号のうちの
一方を選択する選択回路において、上記ＣＭＯＳ回路を
構成するＭＯＳＦＥＴのソース電極またはドレイン電極
に、選択信号を入力する選択回路である。The 2-1 selection circuit 101 is an SOI type C
A selection circuit which is constituted by a MOS circuit and selects one of two input signals, in which a selection signal is input to a source electrode or a drain electrode of a MOSFET constituting the CMOS circuit.
【００１８】２−１選択回路１０１は、論理ゲートＸ１
〜Ｘ７とＭＯＳＦＥＴ Ｍ１〜Ｍ８とによって構成され
ている。選択信号ＣＣ、その相補信号！（ＣＣ）（！
は、その後のカッコ内の信号が反転されているという意
味であり、図面において相補信号をバーによって表示し
ているが、この表示とは異なる表示を明細書では行な
う）の論理値がそれぞれ１、０である場合、被選択信号
Ａ１の値が出力Ｙに出力され、選択信号ＣＣ、相補信号
！（ＣＣ）の論理値がそれぞれ０、１である場合、被選
択信号Ａ２の値が出力端子Ｙに出力される。The 2-1 selection circuit 101 includes a logic gate X1
To X7 and MOSFETs M1 to M8. Select signal CC and its complement! (CC) (!
Means that the signal in parentheses thereafter is inverted, and the complementary signal is indicated by a bar in the drawing, but a display different from this display is performed in the specification). When it is 0, the value of the selected signal A1 is output to the output Y, and the selection signal CC and the complementary signal! When the logic values of (CC) are 0 and 1, respectively, the value of the selected signal A2 is output to the output terminal Y.
【００１９】次に、図１に示す２−１選択回路１０１の
動作について説明する。Next, the operation of the 2-1 selection circuit 101 shown in FIG. 1 will be described.
【００２０】変数Ａ１とＡ２とが共に論理値１であると
きに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、共に論理値
１になる。このときに、トランジスタＭ６のゲートには
論理値１が入力され、トランジスタＭ４のゲートには論
理値０が入力されるので、トランジスタＭ６とＭ４とに
よって構成されているトランスミッションゲートは非導
通になる。上記と同様に、トランジスタＭ５とＭ１とに
よって構成されているトランスミッションゲートも非導
通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ２
とのゲートには、論理値０が入力されるので、トランジ
スタＭ８とＭ７が導通状態となり、トランジスタＭ３と
Ｍ２とが非導通になる。この結果、出力端子Ｙには、論
理値１が出力される。When both the variables A1 and A2 have the logical value 1, the outputs of the NAND gates X1 and X2 both have the logical value 1. At this time, a logical value of 1 is input to the gate of the transistor M6, and a logical value of 0 is input to the gate of the transistor M4, so that the transmission gate formed by the transistors M6 and M4 is turned off. As described above, the transmission gate formed by the transistors M5 and M1 also becomes non-conductive. On the other hand, transistors M8, M7, M3 and M2
Since the logical value 0 is input to the gate of the transistor, the transistors M8 and M7 are turned on, and the transistors M3 and M2 are turned off. As a result, a logical value 1 is output to the output terminal Y.
【００２１】上記とは逆に、変数Ａ１とＡ２とが共に論
理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力
は共に論理値１になる。このときに、トランジスタＭ６
のゲートには論理値１が入力され、トランジスタＭ４の
ゲートには論理値０が入力されるので、トランジスタＭ
６とＭ４とによって構成されているトランスミッション
ゲートは、非導通になる。上記と同様に、トランジスタ
Ｍ５とＭ１とによって構成されているトランスミッショ
ンゲートも非導通になる。一方、トランジスタＭ８とＭ
７とＭ３とＭ２とのゲートには、論理値１が入力される
ので、トランジスタＭ８とＭ７とが非導通になり、トラ
ンジスタＭ３とＭ２とが導通状態となる。この結果、出
力端子Ｙには論理値０が出力される。Contrary to the above, when the variables A1 and A2 are both logical 0, the outputs of the NAND gates X1 and X2 both become logical 1. At this time, the transistor M6
, The logical value 1 is input to the gate of the transistor M4, and the logical value 0 is input to the gate of the transistor M4.
The transmission gate constituted by 6 and M4 becomes non-conductive. As described above, the transmission gate formed by the transistors M5 and M1 also becomes non-conductive. On the other hand, transistors M8 and M8
Since the logical value 1 is input to the gates of M7, M3, and M2, the transistors M8 and M7 are turned off, and the transistors M3 and M2 are turned on. As a result, a logical value 0 is output to the output terminal Y.
【００２２】変数Ａ１が論理値１であり、変数Ａ２が論
理値０であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力
は、それぞれ論理値１、０になる。このときに、トラン
ジスタＭ６のゲートには論理値０が入力され、トランジ
スタＭ４のゲートには論理値１が入力されるので、トラ
ンジスタＭ６とＭ４とによって構成されているトランス
ミッションゲートは導通状態になる。一方、トランジス
タＭ５のゲートには論理値１が入力され、トランジスタ
Ｍ１のゲートには論理値０が入力されるので、トランジ
スタＭ５とＭ１とによって構成されているトランスミッ
ションゲートは非導通となる。一方、トランジスタＭ８
とＭ７とＭ３とＭ２とのゲートにはそれぞれ、論理値
１、０、０、１が入力されるので、トランジスタＭ７と
Ｍ２とが導通状態になり、トランジスタＭ８とＭ３とが
非導通になる。この結果、出力端子Ｙには、トランジス
タＭ６とＭ４とによって構成されているトランスミッシ
ョンゲートを通じて、ＣＣの論理値が出力される。When the variable A1 has the logical value 1 and the variable A2 has the logical value 0, the outputs of the NAND gates X1 and X2 have the logical values 1 and 0, respectively. At this time, a logical value of 0 is input to the gate of the transistor M6 and a logical value of 1 is input to the gate of the transistor M4, so that the transmission gate formed by the transistors M6 and M4 is turned on. On the other hand, the logical value 1 is input to the gate of the transistor M5, and the logical value 0 is input to the gate of the transistor M1, so that the transmission gate formed by the transistors M5 and M1 is turned off. On the other hand, transistor M8
, M7, M3, and M2 are input with logic values 1, 0, 0, and 1, respectively, so that the transistors M7 and M2 are turned on, and the transistors M8 and M3 are turned off. As a result, the logic value of CC is output to the output terminal Y through the transmission gate formed by the transistors M6 and M4.
【００２３】変数Ａ１が論理値０、Ａ２が論理値１であ
るときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それぞ
れ論理値０、１になる。このときに、トランジスタＭ６
のゲートには論理値１が入力され、トランジスタＭ４の
ゲートには論理値０が入力されるので、トランジスタＭ
６とＭ４とによって構成されているトランスミッション
ゲートは非導通になる。一方、トランジスタＭ５のゲー
トには論理値０が入力され、トランジスタＭ１のゲート
には論理値１が入力されるので、トランジスタＭ５とＭ
１とによって構成されているトランスミッションゲート
は導通状態になる。また、トランジスタＭ８とＭ７とＭ
３とＭ２とのゲートには、それぞれ、論理値０、１、
１、０が入力される、トランジスタＭ８とＭ３とが導通
状態になり、トランジスタＭ７とＭ２とが非導通にな
る。この結果、出力端子Ｙには、トランジスタＭ５とＭ
１とによって構成されているトランスミッションゲート
を通じて、ＣＣの相補信号が出力される。When the variable A1 has a logical value of 0 and A2 has a logical value of 1, the outputs of the NAND gates X1 and X2 have logical values of 0 and 1, respectively. At this time, the transistor M6
, The logical value 1 is input to the gate of the transistor M4, and the logical value 0 is input to the gate of the transistor M4.
The transmission gate constituted by 6 and M4 becomes non-conductive. On the other hand, the logical value 0 is input to the gate of the transistor M5, and the logical value 1 is input to the gate of the transistor M1, so that the transistors M5 and M5
1 make the transmission gate conductive. Also, transistors M8, M7 and M
The gates of 3 and M2 have logical values 0, 1,
When 1 and 0 are input, the transistors M8 and M3 are turned on, and the transistors M7 and M2 are turned off. As a result, the transistors M5 and M5 are connected to the output terminal Y.
The complementary signal of CC is output through the transmission gate constituted by 1 and CC.
【００２４】以上から、出力端子Ｙに現れる論理関数Ｙ
は、Ｙ＝ＣＣ＊Ａ１＋！（ＣＣ）＊Ａ２となる。これ
は、ＣＣを選択信号とする２−１選択回路を表してい
る。なお、！（ＣＣ）は、ＣＣの反転信号である。From the above, the logical function Y appearing at the output terminal Y
Is Y = CC * A1 +! (CC) * A2. This represents a 2-1 selection circuit that uses CC as a selection signal. In addition,! (CC) is an inverted signal of CC.
【００２５】２−１選択回路１０１は、ＳＯＩ形式の選
択回路であり、トランジスタＭ６は、所定の変数Ａｉが
ソースに入力され、上記変数Ａｉを論理値１に固定した
ときにおける任意の論理関数Ｆの値Ｇの反転信号と、上
記変数Ａｉを論理値０に固定したときにおける上記論理
関数Ｆの値Ｋとの論理和がゲートに入力され、出力信号
Ｙがドレインに入力されている第１のＳＯＩ形式のｐＭ
ＯＳトランジスタの例である。The 2-1 selection circuit 101 is an SOI type selection circuit. The transistor M6 has an arbitrary logic function F when a predetermined variable Ai is input to the source and the variable Ai is fixed to a logic value 1. Of the value G of the logic function F when the variable Ai is fixed to the logic value 0 and the inverted signal of the value G is input to the gate, and the output signal Y is input to the drain. PI in SOI format
This is an example of an OS transistor.
【００２６】トランジスタＭ５は、上記選択信号Ａｉが
ソースに入力され、上記論理関数Ｇと上記論理関数Ｋの
反転信号との論理積がゲートに入力され、上記出力信号
Ｙがドレインに接続されている第１のＳＯＩ形式のｎＭ
ＯＳトランジスタの例である。In the transistor M5, the selection signal Ai is input to the source, the logical product of the logical function G and the inverted signal of the logical function K is input to the gate, and the output signal Y is connected to the drain. NM in the first SOI format
This is an example of an OS transistor.
【００２７】トランジスタＭ４は、上記選択信号Ａｉの
反転信号がソースに入力され、上記論理関数Ｇと上記論
理関数Ｋの反転信号との論理和がゲートに入力され、上
記出力信号Ｙがドレインに入力されている第２のＳＯＩ
形式のｐＭＯＳトランジスタの例である。In the transistor M4, the inverted signal of the selection signal Ai is input to the source, the logical sum of the logical function G and the inverted signal of the logical function K is input to the gate, and the output signal Y is input to the drain. Second SOI
1 is an example of a type pMOS transistor.
【００２８】トランジスタＭ１は、上記選択信号Ａｉの
反転信号がソースに入力され、上記論理関数Ｇの反転信
号と上記論理関数Ｋとの論理積がゲートに入力され、上
記出力信号Ｙがドレインに接続されている第２のＳＯＩ
形式のｎＭＯＳトランジスタの例である。In the transistor M1, the inverted signal of the selection signal Ai is input to the source, the logical product of the inverted signal of the logical function G and the logical function K is input to the gate, and the output signal Y is connected to the drain. Second SOI
1 is an example of a type nMOS transistor.
【００２９】トランジスタＭ７は、第４のＳＯＩ形式の
ｐＭＯＳトランジスタＭ８のドレインがソースに接続さ
れ、上記論理関数Ｋの反転信号がゲートに接続され、上
記出力信号Ｙがドレインに接続された第３のＳＯＩ形式
のｐＭＯＳトランジスタと；トランジスタＭ３は、第４
のＳＯＩ形式のｎＭＯＳトランジスタＭ２のドレインが
ソースに接続され、上記論理関数Ｋの反転信号がゲート
に接続され、上記出力信号Ｙがドレインに接続された第
３のＳＯＩ形式のｎＭＯＳトランジスタの例である。The transistor M7 has a third SOI type pMOS transistor M8 having a drain connected to the source, an inverted signal of the logic function K connected to the gate, and an output signal Y connected to the drain. A pMOS transistor of SOI type;
Is an example of a third SOI type nMOS transistor in which the drain of the SOI type nMOS transistor M2 is connected to the source, the inverted signal of the logical function K is connected to the gate, and the output signal Y is connected to the drain. .
【００３０】トランジスタＭ８は、電源端子がソースに
接続され、上記論理関数Ｇの反転信号がゲートに接続さ
れ、上記第３のＳＯＩ形式のｐＭＯＳトランジスタのソ
ースがドレインに接続されている第４のＳＯＩ形式のｐ
ＭＯＳトランジスタの例である。The transistor M8 has a power supply terminal connected to the source, an inverted signal of the logic function G connected to the gate, and a source connected to the drain of the third SOI type pMOS transistor. Form p
This is an example of a MOS transistor.
【００３１】トランジスタＭ２は、接地端子にソースが
接続され、上記論理関数Ｇの反転信号がゲートに接続さ
れ、上記第３のＳＯＩ形式のｎＭＯＳトランジスタのソ
ースがドレインに接続されている第４のＳＯＩ形式のｎ
ＭＯＳトランジスタの例である。The transistor M2 has a source connected to the ground terminal, an inverted signal of the logic function G connected to the gate, and a source connected to the drain of the third SOI type nMOS transistor. N of the form
This is an example of a MOS transistor.
【００３２】図２は、２−１選択回路１０１の遅延時間
を、０．２５μｍＳＯＩ ＣＭＯＳ技術に基づき、回路
シミュレーションで計算した結果を示す図である。FIG. 2 is a diagram showing the result of calculating the delay time of the 2-1 selection circuit 101 by circuit simulation based on the 0.25 μm SOI CMOS technology.
【００３３】選択信号ＣＣから出力信号Ｙに至る経路の
遅延時間が、優先的に小さくなっていることがわかる。
また、この経路の遅延時間は、電源電圧１Ｖにおいて、
図１７に示す従来型２−１選択回路１００における遅延
時間よりも約６０％削減されていることがわかる。した
がって、選択信号ＣＣから出力信号Ｙに至る経路が、回
路全体のクリテイカルパスに含まれる場合、このパスの
伝搬遅延時間を短縮することができる。It can be seen that the delay time of the path from the selection signal CC to the output signal Y is preferentially reduced.
Also, the delay time of this path is
It can be seen that the delay time is reduced by about 60% from the delay time in the conventional 2-1 selection circuit 100 shown in FIG. Therefore, when the path from the selection signal CC to the output signal Y is included in the critical path of the entire circuit, the propagation delay time of this path can be reduced.
【００３４】［第１の実施例の変形例］図２１は、本発
明における第１の実施例の変形例である２−１選択回路
１０１ａを示す図である。[Modification of First Embodiment] FIG. 21 is a diagram showing a 2-1 selection circuit 101a which is a modification of the first embodiment of the present invention.
【００３５】この２−１選択回路１０１ａは、任意の論
理関数Ｆを所定の入力変数Ａｉに着目してＳＯＩ形式の
ＭＯＳトランジスタを用いて実現した回路を示す図であ
る。The 2-1 selection circuit 101a is a diagram showing a circuit in which an arbitrary logic function F is realized by using a SOI type MOS transistor focusing on a predetermined input variable Ai.
【００３６】変数Ａｉ＝１であるときにおける論理関数
Ｆの値をＧとし、Ａｉ＝０であるときにおける論理関数
Ｆの値をＫにする。変数Ａｉを、できる限りＭＯＳトラ
ンジスタのソース、またはドレインに入力するようにし
ている。The value of the logic function F when the variable Ai = 1 is set to G, and the value of the logic function F when Ai = 0 is set to K. The variable Ai is input to the source or drain of the MOS transistor as much as possible.
【００３７】ＳＯＩ形式のＭＯＳトランジスタではソー
ス、またはドレインの負荷容量は、ゲートの負荷容量に
比べて小さいので、図２１に示す回路構成にすることに
よって、変数Ａｉの入力負荷容量を削減することがで
き、変数Ａｉを経由する信号伝播を高速化することがで
きる。In the SOI type MOS transistor, the load capacitance of the source or the drain is smaller than the load capacitance of the gate. Therefore, by using the circuit configuration shown in FIG. 21, the input load capacitance of the variable Ai can be reduced. Thus, the speed of signal propagation via the variable Ai can be increased.
【００３８】［第２の実施例］図３〜図１４は、本発明
の第２の実施例である１０８ビットキャリーセレクト型
加算器１０２の各回路ブロックを示す図である。[Second Embodiment] FIGS. 3 to 14 are diagrams showing circuit blocks of a 108-bit carry-select adder 102 according to a second embodiment of the present invention.
【００３９】図３は、本発明の第２の実施例である１０
８ビットキャリーセレクト型加算器１０２の全体を示す
ブロック図である。FIG. 3 shows a second embodiment of the present invention.
FIG. 3 is a block diagram showing the entirety of an 8-bit carry select adder 102.
【００４０】１０８ビットキャリーセレクト型加算器１
０２は、下位ビットから順に、１６ビットの加算器ブロ
ックＸ１〜Ｘ６と、１２ビットの加算器ブロックＸ７と
によって構成されている。108-bit carry select adder 1
02 is composed of 16-bit adder blocks X1 to X6 and a 12-bit adder block X7 in order from the lower bit.
【００４１】なお、加算器Ｘ１〜Ｘ７のそれぞれに、２
−１選択回路１０１が含まれている。Each of the adders X1 to X7 has 2
-1 selection circuit 101 is included.
【００４２】加算器ブロックＸ１を除く各加算器ブロッ
ク（加算器ブロックＸ２〜Ｘ７）では、加算入力Ａ１６
〜Ａ１０７、Ｂ１６〜Ｂ１０７が与えられると同時に、
下位ブロックからの桁上げ信号がある場合と無い場合と
の両方の場合について、仮の桁上げ信号と仮の和信号と
を生成する。In each adder block (adder blocks X2 to X7) except for the adder block X1, the addition input A16
~ A107 and B16 ~ B107 are given,
A provisional carry signal and a provisional sum signal are generated for both cases with and without carry signals from the lower block.
【００４３】また、加算器ブロックＸ１でも、加算入力
Ａ０−１５、Ｂ０−１５に基づいて桁上げ信号、和信号
を生成する。最下位ブロックＸ１からの桁上げ信号Ｃ１
６が確定すると、次の１６ビットブロックＸ２におい
て、予め生成してある仮の桁上げ信号の一方が選択さ
れ、桁上げ信号Ｃ３２として出力される。順次、上記手
続きを踏み、最終的にオーバーフロー信号ＯＶＦに達す
る。The adder block X1 also generates a carry signal and a sum signal based on the addition inputs A0-15 and B0-15. Carry signal C1 from the lowest block X1
When 6 is determined, in the next 16-bit block X2, one of the provisional carry signals generated in advance is selected and output as the carry signal C32. The above procedure is sequentially performed, and finally reaches the overflow signal OVF.
【００４４】一方、和信号は、それぞれのブロックに対
する桁上げ信号が確定すると同時に、仮の和信号のどち
らかが選択され、出力される。桁上げ信号は、１６ビッ
ト毎にスキップするので、加算演算のクリティカルパス
である桁上げ信号の伝搬を高速化することができる。On the other hand, as for the sum signal, one of the provisional sum signals is selected and output at the same time when the carry signal for each block is determined. Since the carry signal is skipped every 16 bits, the propagation of the carry signal, which is a critical path of the addition operation, can be accelerated.
【００４５】図４は、１０８ビットキャリーセレクト型
加算器内の１６ビットの加算器ブロックＡＤ１６ＨＥＡ
Ｄを示すブロック図である。FIG. 4 shows a 16-bit adder block AD16HEA in a 108-bit carry select type adder.
It is a block diagram which shows D.
【００４６】１６ビットの加算器ブロックＡＤ１６ＨＥ
ＡＤは、２−１選択回路Ｘ１〜Ｘ５と、インバータＸ６
〜Ｘ１８と、４ビットの回路ブロックＸ１９〜Ｘ２２と
によって構成されている。AD16HE, a 16-bit adder block
AD includes a 2-1 selection circuit X1 to X5 and an inverter X6.
To X18 and 4-bit circuit blocks X19 to X22.
【００４７】４ビットブロックＸ１９は、４ビットの桁
上げ伝搬加算器であり、入力Ａ０〜Ａ３、Ｂ０〜Ｂ３と
桁上げ入力ＣＩＮとに基づいて、和信号Ｓ０〜Ｓ３と４
ビット目の桁上げ信号とを生成する。The 4-bit block X19 is a 4-bit carry propagation adder, and based on the inputs A0 to A3 and B0 to B3 and the carry input CIN, sum signals S0 to S3 and 4
And a carry signal of the bit.
【００４８】もう一方の４ビット回路ブロックＸ２０〜
Ｘ２２は、それぞれの下位ビットからの桁上げがある場
合と無い場合との両方の場合について、仮の桁上げ信号
と仮和信号とを生成する。The other 4-bit circuit blocks X20 to X20
X22 generates a provisional carry signal and a provisional sum signal both in the case where there is a carry from each lower bit and in the case where there is no carry.
【００４９】２−１選択回路Ｘ１〜Ｘ５とインバータＸ
６〜Ｘ１８とによって構成されている論理回路は、これ
ら仮の桁上げ信号と、４ビットの回路ブロックＸ１９か
らの桁上げ信号とに基づいて、１６ビット目の桁上げ信
号の相補信号Ｃ１６Ｂを生成する。2-1 Selection circuits X1 to X5 and inverter X
The logic circuit composed of X6 to X18 generates a complementary signal C16B of the carry signal of the 16th bit based on the provisional carry signal and the carry signal from the 4-bit circuit block X19. I do.
【００５０】図５は、第２の実施例中の４ビットの単位
ブロックＳＵＭＵＮＩＴ１（図４に示す４ビット加算器
Ｘ１９）を示すブロック図である。FIG. 5 is a block diagram showing a 4-bit unit block SUMUNIT1 (4-bit adder X19 shown in FIG. 4) in the second embodiment.
【００５１】図６は、第２の実施例中の４ビットの単位
ブロックＳＵＭＵＮＩＴ（図４に示す４ビット回路ブロ
ックＸ２０〜Ｘ２２）を示すブロック図である。FIG. 6 is a block diagram showing a 4-bit unit block SUMUNIT (4-bit circuit blocks X20 to X22 shown in FIG. 4) in the second embodiment.
【００５２】単位ブロックＳＵＭＵＮＩＴ１は、第１の
全加算器ＧＳＦＬＡＤＬＬを直列接続したリップルアダ
ーである。The unit block SUMUNIT1 is a ripple adder in which first full adders GSFLADLL are connected in series.
【００５３】単位ブロックＳＵＭＵＮＩＴ１は、桁上げ
入力がある場合と無い場合との２通りの場合について、
桁上げ信号を発生できる半加算器ＧＳＡＤＤＩＬＬを１
つと、２通りの桁上げ入力を伝搬できる全加算器ＧＳＡ
ＤＤＬＬＬを３つ直列接続したリップルアダーとであ
る。The unit block SUMUNIT1 has two cases, one with and without carry input.
The half adder GSADDILL capable of generating a carry signal is set to 1
And a full adder GSA that can propagate two types of carry inputs
And a ripple adder in which three DDLLLs are connected in series.
【００５４】図７は、本発明の第２の実施例における第
１の全加算器ＧＳＦＬＡＤＬＬを示す回路図である。FIG. 7 is a circuit diagram showing a first full adder GSFLDLL in the second embodiment of the present invention.
【００５５】第１の全加算器ＧＳＦＬＡＤＬＬは、論理
ゲートＸ１〜Ｘ９と、ＭＯＳＦＥＴＭ１〜Ｍ４とによっ
て構成されている。加算入力Ａ、Ｂと、桁上げ入力ＣＩ
とに基づいて、和Ｓと桁上げ信号ＣＯとを生成する。Ｍ
ＯＳＦＥＴ Ｍ１とＭ３とは、ＣＭＯＳトランスミッシ
ョンゲートを構成し、下位ビットからの桁上げ信号ＣＩ
を上位へ伝達する役割を果たす。The first full adder GSFLADLL is constituted by logic gates X1 to X9 and MOSFETs M1 to M4. Addition inputs A and B and carry input CI
, The sum S and the carry signal CO are generated. M
OSFETs M1 and M3 form a CMOS transmission gate and carry signal CI from the lower bit.
The role of transmitting to the higher rank.
【００５６】図８は、第２の実施例における第１の半加
算器ＧＳＡＤＩＬＬを示す回路図である。FIG. 8 is a circuit diagram showing a first half adder GSADILL in the second embodiment.
【００５７】第１の半加算器ＧＳＡＤＩＬＬは、論理ゲ
ートＸ１〜Ｘ６と、ＭＯＳＦＥＴＭ１〜Ｍ８とによって
構成されている。The first half adder GSADILL is composed of logic gates X1 to X6 and MOSFETs M1 to M8.
【００５８】加算入力Ａ、Ｂに基づいて、仮の桁上げ信
号ＣＯＬ、ＣＯＨを生成し、真の桁上げ入力ＣＣを確定
すると、和Ｓを出力する。Based on the addition inputs A and B, temporary carry signals COL and COH are generated, and when the true carry input CC is determined, the sum S is output.
【００５９】図９は、第２の全加算器ＧＳＡＤＤＬＬＬ
を示す回路図である。FIG. 9 shows a second full adder GSADDDLL.
FIG.
【００６０】第２の全加算器ＧＳＡＤＤＬＬＬは、論理
ゲートＸ１〜Ｘ８と、ＭＯＳＦＥＴＭ１〜Ｍ８とによっ
て構成されている。The second full adder GSADDDLL comprises logic gates X1 to X8 and MOSFETs M1 to M8.
【００６１】論理ゲートＸ４は、２−１選択回路を表
し、図１８、１９に示す回路構成である。論理ゲートＸ
４は、２通りの仮の桁上げ入力ＣＩＬ、ＣＩＨとに基づ
いて、２通りの仮の桁上げ出力ＣＯＬ、ＣＯＨを生成す
る。真の桁上げ入力ＣＣが確定すると、和Ｓを出力す
る。The logic gate X4 represents a 2-1 selection circuit and has a circuit configuration shown in FIGS. Logic gate X
4 generates two provisional carry outputs COL and COH based on the two provisional carry inputs CIL and CIH. When the true carry input CC is determined, the sum S is output.
【００６２】図１０は、図３に示す１０８ビットキャリ
ーセレクト型加算器１０２内の１６ビットの加算器ブロ
ックＡＤ１６ＭＩＤを示すブロック図である。FIG. 10 is a block diagram showing a 16-bit adder block AD16MID in the 108-bit carry-select adder 102 shown in FIG.
【００６３】１６ビットの加算器ブロックＡＤ１６ＭＩ
Ｄは、２−１選択回路Ｘ１〜Ｘ１２と、インバータＸ１
３〜Ｘ３８と、４ビットの回路ブロックＸ３９〜Ｘ４２
とによって構成されている。A 16-bit adder block AD16MI
D denotes a 2-1 selection circuit X1 to X12 and an inverter X1.
3-X38 and 4-bit circuit blocks X39-X42
And is constituted by.
【００６４】４ビットの回路ブロックＸ３９〜Ｘ４２
は、下位ビットからの桁上げ信号がある場合と無い場合
との両方の場合について、２通りの仮の桁上げ信号を生
成する。4-bit circuit blocks X39 to X42
Generates two types of temporary carry signals both in the case where there is a carry signal from the lower bit and in the case where there is no carry signal.
【００６５】２−１選択回路Ｘ１〜Ｘ１２とインバータ
Ｘ１３〜Ｘ３８とによって構成されている論理回路は、
これら仮の桁上げ信号と、下段の１６ビットの加算器ブ
ロックＡＤ１６ＭＩＤからの桁上げ信号の相補信号ＣＩ
ＮＢとに基づいて、次段の１６ビットブロックへの桁上
げ信号ＣＯ１５を生成する。2-1 The logic circuit constituted by the selection circuits X1 to X12 and the inverters X13 to X38 is as follows:
Complementary signal CI of these provisional carry signal and carry signal from lower 16-bit adder block AD16MID
Based on the NB, a carry signal CO15 for the next 16-bit block is generated.
【００６６】図１０に示す１６ビットの加算器ブロック
ＡＤ１６ＭＩＤの中で、２−１選択回路Ｘ１〜Ｘ４、Ｘ
７〜Ｘ１２は、図１８、図１９に示す従来の２−１選択
回路１００の回路構成を有し、２−１選択回路Ｘ５、Ｘ
６は、図１（１）、（２）に示す実施例の２−１選択回
路１０１の回路構成を有する。In the 16-bit adder block AD16MID shown in FIG. 10, 2-1 selection circuits X1 to X4, X
7 to X12 have the circuit configuration of the conventional 2-1 selection circuit 100 shown in FIGS.
6 has a circuit configuration of the 2-1 selection circuit 101 of the embodiment shown in FIGS. 1 (1) and (2).
【００６７】２−１選択回路Ｘ５、Ｘ６は、選択信号か
ら出力信号に至る経路が、１０８ビット加算器全体のク
リティカルパス上に含まれるので、このパスの遅延時間
が優先的に短い図１（１）、（２）に示す２−１選択回
路１０１の回路構成を用いる。In the 2-1 selection circuits X5 and X6, since the path from the selection signal to the output signal is included in the critical path of the entire 108-bit adder, FIG. The circuit configuration of the 2-1 selection circuit 101 shown in 1) and 2) is used.
【００６８】図１１は、ＡＤ１６ＭＩＤ内の４ビット加
算器ブロックＳＵＭＵＮＩＴ２を示すブロック図であ
る。FIG. 11 is a block diagram showing a 4-bit adder block SUMUNIT2 in the AD16MID.
【００６９】４ビット加算器ブロックＳＵＭＵＮＩＴ２
は、桁上げ入力がある場合と無い場合との２通りの場合
について、仮の桁上げ信号を発生できる半加算器ＧＳＡ
ＤＤＩＬＬを１つと、２通りの仮の桁上げ入力を伝搬で
きる全加算器ＧＳＡＤＤＬＬＬ２を３つとが直列接続さ
れているリップルアダーである。4-bit adder block SUMUNIT2
Is a half adder GSA that can generate a provisional carry signal in two cases, one with and without carry input.
This is a ripple adder in which one DDILL and three full adders GSADDDLL2 that can propagate two types of temporary carry inputs are connected in series.
【００７０】図１２は、全加算器ＧＳＡＤＤＬＬＬ２を
示す回路図である。FIG. 12 is a circuit diagram showing the full adder GSADDDLL2.
【００７１】全加算器ＧＳＡＤＤＬＬＬ２は、論理ゲー
トＸ１〜Ｘ１０と、ＭＯＳＦＥＴＭ１〜Ｍ８とによって
構成されている。The full adder GSADDDLL2 is composed of logic gates X1 to X10 and MOSFETs M1 to M8.
【００７２】全加算器ＧＳＡＤＤＬＬＬ２が使用される
場所では、仮の桁上げ信号ＣＩＬ、ＣＩＨの確定後に、
真の桁上げ入力ＣＣとその相補信号ＣＣＢとが確定す
る。このために、２−１選択回路Ｘ４上のクリティカル
パスは、選択信号から出力信号に至る経路となる。そこ
で、２−１選択回路Ｘ４として、２−１選択回路１０１
を用い、回路動作の高速化をはかっている。At the place where the full adder GSADDDLL2 is used, after the provisional carry signals CIL and CIH are determined,
The true carry input CC and its complementary signal CCB are determined. Therefore, the critical path on the 2-1 selection circuit X4 is a path from the selection signal to the output signal. Therefore, as the 2-1 selection circuit X4, the 2-1 selection circuit 101
To speed up the circuit operation.
【００７３】図１３は、図３に示す１０８ビットキャリ
ーセレクト型加算器内の１６ビットの加算器ブロックＡ
Ｄ１６ＭＩＤ２を示すブロック図である。FIG. 13 shows a 16-bit adder block A in the 108-bit carry select type adder shown in FIG.
It is a block diagram which shows D16MID2.
【００７４】加算器ブロックＡＤ１６ＭＩＤ２は、２−
１選択回路Ｘ１〜Ｘ１２と、インバータＸ１３〜Ｘ４２
と、４ビットの回路ブロックＸ４３〜Ｘ４６とによって
構成されている。４ビットの回路ブロックＸ４３〜Ｘ４
６は、図１１に示すＳＵＭＵＮＩＴ２であり、下位ビッ
トからの桁上げ信号がある場合と無い場合との両方の場
合について、２通りの仮の桁上げ信号を生成する。The adder block AD16MID2 is composed of
1 selection circuits X1 to X12 and inverters X13 to X42
And 4-bit circuit blocks X43 to X46. 4-bit circuit blocks X43 to X4
Reference numeral 6 denotes a SUMUNIT2 shown in FIG. 11, which generates two types of temporary carry signals in both cases where there is a carry signal from the lower bits and when there is no carry signal.
【００７５】２−１選択回路Ｘ１〜Ｘ１２とインバータ
Ｘ１３〜Ｘ４２とによて構成されている論理回路は、こ
れら仮の桁上げ信号と、下位の１６ビットブロックから
の桁上げ信号ＣＩＮに基づいて、次段の１６ビットブロ
ックへの桁上げ信号ＣＯ１５を生成する。The logic circuit composed of the 2-1 selection circuits X1 to X12 and the inverters X13 to X42 is based on these provisional carry signals and the carry signal CIN from the lower 16-bit block. , A carry signal CO15 for the next 16-bit block is generated.
【００７６】２−１選択回路Ｘ１とＸ４とＸ５とＸ１２
とは、１０８ビットキャリーセレクト型加算器のクリテ
ィカルパス上にあり、しかも、そのパスは、それぞれの
２−１選択回路の選択信号から出力信号に至る経路を含
んでいる。2-1 Selection circuits X1, X4, X5 and X12
Is on the critical path of the 108-bit carry-select adder, and the path includes a path from the selection signal of each 2-1 selection circuit to the output signal.
【００７７】このために、これら２−１選択回路とし
て、図１（１）、（２）に示す実施例の２−１選択回路
１０１を用い、回路動作の高速化を図っている。For this purpose, the 2-1 selection circuit 101 of the embodiment shown in FIGS. 1A and 1B is used as the 2-1 selection circuit to speed up the circuit operation.
【００７８】ＡＤ１６ＭＩＤ２は、図１０に示すＡＤ１
６ＭＩＤとほぼ同じ回路構成であるが、内部の２−１選
択回路のより多くが、図１（１）、（２）に示す実施例
の２−１選択回路１０１を採用している。これは、ＡＤ
１６ＭＩＤ２が、１０８ビット加算器内で、ＡＤ１６Ｍ
ＩＤよりも高ビット側に位置しているためである。AD16MID2 corresponds to AD1 shown in FIG.
The circuit configuration is almost the same as that of the 6MID, but more of the internal 2-1 selection circuits employ the 2-1 selection circuit 101 of the embodiment shown in FIGS. 1A and 1B. This is AD
16MID2 is AD16M in a 108-bit adder
This is because it is located on the higher bit side than the ID.
【００７９】２−１選択回路Ｘ１〜Ｘ１２とインバータ
Ｘ１３〜Ｘ４２とによって構成されている桁上げ信号処
理部の２−１選択回路において、選択信号が被選択信号
よりも、さらに遅く到着するからである。In the 2-1 selection circuit of the carry signal processing section constituted by the 2-1 selection circuits X1 to X12 and the inverters X13 to X42, the selection signal arrives later than the selected signal. is there.
【００８０】図１４は、図３に示す１０８ビットキャリ
ーセレクト型加算器（第２の実施例）内の１２ビットの
加算器ブロックＡＤ１６ＭＩＤ３を示すブロック図であ
る。FIG. 14 is a block diagram showing a 12-bit adder block AD16MID3 in the 108-bit carry select adder (second embodiment) shown in FIG.
【００８１】１２ビットの加算器ブロックＡＤ１６ＭＩ
Ｄ３は、２−１選択回路Ｘ１〜Ｘ７と、インバータＸ８
〜Ｘ２９と、４ビットの回路ブロックＸ３０〜Ｘ３２と
によって構成されている。４ビット回路ブロックＸ３０
〜Ｘ３２は、図１１に示すＳＵＭＵＮＩＴ２であり、下
位ビットからの桁上げ信号がある場合と無い場合との両
方の場合について、２通りの仮の桁上げ信号を生成す
る。12-bit adder block AD16MI
D3 is a 2-1 selection circuit X1 to X7 and an inverter X8
To X29 and 4-bit circuit blocks X30 to X32. 4-bit circuit block X30
X32 is a SUMUNIT2 shown in FIG. 11, and generates two types of temporary carry signals both in the case where there is a carry signal from the lower bit and in the case where there is no carry signal.
【００８２】２−１選択回路Ｘ１〜Ｘ７と、インバータ
Ｘ８〜Ｘ２９とによって構成されている論理回路は、こ
れらの仮の桁上げ信号と、１２ビットの加算器ブロック
ＡＤ１６ＭＩＤ３よりも下位の１６ビットブロックから
の桁上げ信号ＣＩＮに基づいて、次段のブロックへの桁
上げ信号ＣＯ１１を生成する。The logic circuit constituted by the 2-1 selection circuits X1 to X7 and the inverters X8 to X29 is provided with a temporary carry signal and a 16-bit block lower than the 12-bit adder block AD16MID3. , A carry signal CO11 for the next block is generated based on the carry signal CIN.
【００８３】２−１選択回路Ｘ１〜Ｘ７の中で、その選
択信号から出力信号に至る経路が、１０８ビット加算器
のクリティカルパスに含まれる２−１選択回路Ｘ１とＸ
２とＸ７には、図１（１）、（２）に示す実施例の２−
１選択回路１０１と、この変形である後述の図１５、図
１６に示す２−１選択回路１０３を用い、回路動作の高
速化を図っている。Among the 2-1 selection circuits X1 to X7, the path from the selection signal to the output signal is the 2-1 selection circuits X1 and X included in the critical path of the 108-bit adder.
2 and X7 are the same as those in the embodiment shown in FIGS. 1 (1) and (2).
The circuit operation is speeded up by using the 1-selection circuit 101 and the 2-1 selection circuit 103 shown in FIGS.
【００８４】［第３の実施例］図１５は、本発明の第３
の実施例である２−１選択回路１０３を示すの回路図で
ある。[Third Embodiment] FIG. 15 shows a third embodiment of the present invention.
FIG. 3 is a circuit diagram showing a 2-1 selection circuit 103 according to the embodiment of FIG.
【００８５】図１６は、図１５に示す２−１選択回路１
０３をブロックで示す図である。FIG. 16 shows the 2-1 selection circuit 1 shown in FIG.
It is a figure which shows 03 by a block.
【００８６】２−１選択回路１０３は、図１に示す２−
１選択回路１０１の変形である。The 2-1 selection circuit 103 is provided in the 2-selection circuit shown in FIG.
This is a modification of the one-selection circuit 101.
【００８７】２−１選択回路１０３は、選択した出力の
相補信号を出力し、かつ選択信号としてＣＣとその相補
信号ＣＣＢとを共に入力する回路である。実現される論
理関数はＹ＝ＣＣ＊！（Ａ１）＋ＣＣＢ＊！（Ａ２）で
ある。なお、！（Ａ１）は、変数Ａ１の反転信号であ
り、！（Ａ２）は、変数Ａ２の変転信号である。The 2-1 selection circuit 103 is a circuit that outputs a complementary signal of the selected output and inputs both the CC and the complementary signal CCB as the selection signal. The realized logic function is Y = CC *! (A1) + CCB *! (A2). In addition,! (A1) is an inverted signal of the variable A1, and! (A2) is a change signal of the variable A2.
【００８８】次に、２−１選択回路１０３の動作につい
て説明する。Next, the operation of the 2-1 selection circuit 103 will be described.
【００８９】まず、変数Ａ１とＡ２が共に論理値１であ
るときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は共に論理
値１もなる。このときに、トランジスタＭ６のゲートに
は論理値１が入力され、トランジスタＭ４のゲートには
論理値０が入力されるので、トランジスタＭ６とＭ４と
によって構成されているトランスミッションゲートは非
導通になる。上記と同様に、トランジスタＭ５とＭ１と
によって構成されているトランスミッションゲートも非
導通になる。一方、トランジスタＭ８とＭ７とＭ３とＭ
２とのゲートには論理値１が入力されるので、トランジ
スタＭ３とＭ２とが導通状態になり、トランジスタＭ８
とＭ７とが非導通になる。この結果、出力端子Ｙには論
理値０が出力される。First, when both the variables A1 and A2 have the logical value 1, the outputs of the NAND gates X1 and X2 also have the logical value 1. At this time, a logical value of 1 is input to the gate of the transistor M6, and a logical value of 0 is input to the gate of the transistor M4, so that the transmission gate formed by the transistors M6 and M4 is turned off. As described above, the transmission gate formed by the transistors M5 and M1 also becomes non-conductive. On the other hand, transistors M8, M7, M3 and M
Since the logical value 1 is input to the gate of the transistor M2, the transistors M3 and M2 are turned on, and the transistor M8 is turned on.
And M7 become non-conductive. As a result, a logical value 0 is output to the output terminal Y.
【００９０】変数Ａ１とＡ２とが共に論理値０であると
きに、ＮＡＮＤゲートＸ１、Ｘ２の出力は共に論理値１
になる。このときに、トランジスタＭ６のゲートには論
理値１が入力され、トランジスタＭ４のゲートには論理
値０が入力されるので、トランジスタＭ６とＭ４とによ
って構成されているトランスミッションゲートは非導通
になる。同様に、トランジスタＭ５とＭ１とによって構
成されているトランスミッションゲートも非導通にな
る。一方、トランジスタＭ８とＭ７とＭ３とＭ２とのゲ
ートには論理値０が入力されるので、トランジスタＭ３
とＭ２とが非導通になり、トランジスタＭ８とＭ７とが
導通状態になる。この結果、出力端子Ｙには論理値１が
出力される。When the variables A1 and A2 are both logical 0, the outputs of the NAND gates X1 and X2 are both logical 1
become. At this time, a logical value of 1 is input to the gate of the transistor M6, and a logical value of 0 is input to the gate of the transistor M4, so that the transmission gate formed by the transistors M6 and M4 is turned off. Similarly, the transmission gate formed by the transistors M5 and M1 also becomes non-conductive. On the other hand, the logic value 0 is input to the gates of the transistors M8, M7, M3, and M2.
And M2 are turned off, and transistors M8 and M7 are turned on. As a result, a logical value 1 is output to the output terminal Y.
【００９１】Ａ１が論理値１であり、Ａ２が論理値０で
あるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力は、それ
ぞれ論理値１、０になる。このときに、トランジスタＭ
６のゲートには論理値０が入力され、トランジスタＭ４
のゲートには論理値１が入力されるので、トランジスタ
Ｍ６とＭ４とによって構成されているトランスミッショ
ンゲートは導通状態になる。一方、トランジスタＭ５の
ゲートには論理値１が入力され、トランジスタＭ１のゲ
ートには論理値０が入力されるので、トランジスタＭ５
とＭ１とによって構成されているトランスミッションゲ
ートは非導通になる。一方、トランジスタＭ８とＭ７と
Ｍ３とＭ２とのゲートには、それぞれ、論理値０、１、
１、０が入力されるので、トランジスタＭ８とＭ３とが
導通状態になり、トランジスタＭ７とＭ２とが非導通に
なる。この結果、出力端子Ｙには、トランジスタＭ６と
Ｍ４とによって構成されているトランスミッションゲー
トを通じて、選択信号ＣＣの相補信号であるＣＣＢが出
力される。When A1 has a logical value of 1 and A2 has a logical value of 0, the outputs of the NAND gates X1 and X2 have the logical values of 1 and 0, respectively. At this time, the transistor M
The logic value 0 is inputted to the gate of the transistor M6, and the transistor M4
, A logical value 1 is input to the gate of the transmission gate, so that the transmission gate formed by the transistors M6 and M4 is turned on. On the other hand, the logical value 1 is input to the gate of the transistor M5, and the logical value 0 is input to the gate of the transistor M1.
And the transmission gate constituted by M1 becomes non-conductive. On the other hand, the gates of the transistors M8, M7, M3, and M2 have logical values 0, 1,
Since 1 and 0 are input, the transistors M8 and M3 are turned on, and the transistors M7 and M2 are turned off. As a result, CCB, which is a complementary signal of the selection signal CC, is output to the output terminal Y through the transmission gate formed by the transistors M6 and M4.
【００９２】変数Ａ１が論理値０であり、変数Ａ２が論
理値１であるときに、ＮＡＮＤゲートＸ１、Ｘ２の出力
は、それぞれ論理値０、１になる。このときに、トラン
ジスタＭ６のゲートには論理値１が入力され、トランジ
スタＭ４のゲートには論理値０が入力されるので、トラ
ンジスタＭ６とＭ４とによって構成されるトランスミッ
ションゲートは非導通になる。一方、トランジスタＭ５
のゲートには論理値０が入力され、トランジスタＭ１の
ゲートには論理値１が入力されるので、トランジスタＭ
５とＭ１とによって構成されているトランスミッション
ゲートは導通状態となる。また、トランジスタＭ８とＭ
７とＭ３とＭ２とのゲートにはそれぞれ、論理値１、
０、０、１が入力されるので、トランジスタＭ７とＭ２
とが導通状態になり、トランジスタＭ８とＭ３とが非導
通になる。この結果、出力端子Ｙには、トランジスタＭ
５とＭ１とによって構成されているトランスミッション
ゲートを通じて、ＣＣが出力される。When the variable A1 has the logical value 0 and the variable A2 has the logical value 1, the outputs of the NAND gates X1 and X2 have the logical values 0 and 1, respectively. At this time, a logical value of 1 is input to the gate of the transistor M6, and a logical value of 0 is input to the gate of the transistor M4. Therefore, the transmission gate formed by the transistors M6 and M4 is turned off. On the other hand, the transistor M5
, A logical value 0 is input to the gate of the transistor M1, and a logical value 1 is input to the gate of the transistor M1.
The transmission gate constituted by 5 and M1 becomes conductive. Also, transistors M8 and M
7 and the gates of M3 and M2 have a logical value of 1,
Since 0, 0, and 1 are input, the transistors M7 and M2
Are turned on, and the transistors M8 and M3 are turned off. As a result, the transistor M is connected to the output terminal Y.
CC is output through a transmission gate constituted by 5 and M1.
【００９３】以上から、出力端子Ｙに現れる論理関数
は、Ｙ＝ＣＣ＊！（Ａ１）＋ＣＣＢ＊！（Ａ２）とな
る。これは、ＣＣを選択信号とし、ＣＣＢを相補信号と
し、入力信号の一方を選択し、その反転信号を出力する
２−１選択回路を表している。なお、！（Ａ１）は変数
Ａ１の反転信号であり、！（Ａ２）は、変数Ａ２の反転
信号である。From the above, the logical function appearing at the output terminal Y is Y = CC *! (A1) + CCB *! (A2). This shows a 2-1 selection circuit that selects CC as a selection signal, CCB as a complementary signal, selects one of the input signals, and outputs an inverted signal thereof. In addition,! (A1) is an inverted signal of the variable A1, and! (A2) is an inverted signal of the variable A2.
【００９４】ところで、桁上げ信号を生成する部分で
は、選択回路の出力が次段の選択回路の選択信号に入力
される。こうした信号経路では、選択信号の極性を調整
するために、適宜インバータが挿入される。この場合、
図１５に示す２−１選択回路１０３のように、予め反転
されている信号を出力する２−１選択回路を用いること
によって、冗長なインバータを削除することができ、よ
り高速に桁上げ信号を生成することができる。In the part for generating the carry signal, the output of the selection circuit is input to the selection signal of the next selection circuit. In such a signal path, an inverter is appropriately inserted to adjust the polarity of the selection signal. in this case,
By using a 2-1 selection circuit that outputs a signal that has been inverted in advance, such as a 2-1 selection circuit 103 shown in FIG. 15, a redundant inverter can be eliminated, and a carry signal can be output more quickly. Can be generated.
【００９５】［第４の実施例］図１７は、本発明の第４
の実施例である５４×５４ビットの乗算器１０４を示す
図である。[Fourth Embodiment] FIG. 17 shows a fourth embodiment of the present invention.
FIG. 3 is a diagram illustrating a 54 × 54 bit multiplier 104 according to an embodiment of the present invention.
【００９６】５４×５４ビットの乗算器１０４は、第２
の実施例である１０８ビットキャリーセレクト型加算器
１０２を内蔵する乗算器である。The 54 × 54-bit multiplier 104 outputs the second
Is a multiplier incorporating the 108-bit carry-select adder 102 according to the embodiment.
【００９７】部分積の生成には、２次のブースアルゴリ
ズムを用い、部分積の加算には、ウォレスツリーを用い
ている。A secondary Booth algorithm is used for generating partial products, and a Wallace tree is used for adding partial products.
【００９８】ウォレスツリーを経て生成される１０８ビ
ット長の２変数に対し、第２の実施例である１０８ビッ
トキャリーセレクト型加算器１０２を用いて加算演算を
施し、最終的な乗算結果を得る。An addition operation is performed on two 108-bit variables generated through the Wallace tree using the 108-bit carry-select adder 102 according to the second embodiment to obtain a final multiplication result.
【００９９】上記各実施例によれば、選択回路内部の選
択信号から出力信号に至る経路の遅延時間を、優先的に
短縮することができる。これによって、上記信号経路を
クリティカルパス上に含む論理回路の動作を高速化する
ことができる。According to each of the above embodiments, the delay time of the path from the selection signal in the selection circuit to the output signal can be preferentially reduced. This makes it possible to speed up the operation of the logic circuit including the signal path on the critical path.
【０１００】[0100]
【発明の効果】本発明によれば、選択回路の選択信号か
ら出力に至る信号伝搬を高速化することができ、上記選
択回路を用いた論理回路の動作を高速化することができ
るという効果を奏する。According to the present invention, the signal propagation from the selection signal of the selection circuit to the output can be speeded up, and the operation of the logic circuit using the selection circuit can be speeded up. Play.
【図１】本発明の第１の実施例である２−１選択回路１
０１を示す図であり、ＳＯＩ形式のＣＭＯＳ回路で実現
した２−１選択回路を示す図である。FIG. 1 shows a 2-1 selection circuit 1 according to a first embodiment of the present invention.
FIG. 1 is a diagram showing a 2-1 selection circuit realized by an SOI type CMOS circuit.
【図２】２−１選択回路１０１の遅延時間を、０．２５
μｍＳＯＩ ＣＭＯＳ技術に基づき、回路シミュレーシ
ョンで計算した結果を示す図である。FIG. 2 shows a delay time of a 2-1 selection circuit 101 of 0.25.
FIG. 14 is a diagram illustrating a result calculated by circuit simulation based on the μm SOI CMOS technology.
【図３】本発明の第２の実施例である１０８ビットキャ
リーセレクト型加算器１０２の全体を示すブロック図で
ある。FIG. 3 is a block diagram showing an entire 108-bit carry-select adder 102 according to a second embodiment of the present invention.
【図４】１０８ビットキャリーセレクト型加算器内の１
６ビットの加算器ブロックＡＤ１６ＨＥＡＤを示すブロ
ック図である。FIG. 4 shows 1 in a 108-bit carry select adder
It is a block diagram which shows the adder block AD16HEAD of 6 bits.
【図５】第２の実施例中の４ビットの単位ブロックＳＵ
ＭＵＮＩＴ１（図４に示す４ビット加算器Ｘ１９）を示
すブロック図である。FIG. 5 shows a 4-bit unit block SU in the second embodiment.
FIG. 5 is a block diagram showing MUNIT1 (4-bit adder X19 shown in FIG. 4).
【図６】第２の実施例中の４ビットの単位ブロックＳＵ
ＭＵＮＩＴ（図４に示す４ビット回路ブロックＸ２０〜
Ｘ２２）を示すブロック図である。FIG. 6 shows a 4-bit unit block SU in the second embodiment.
MUNIT (4-bit circuit blocks X20 to X20 shown in FIG. 4)
X22).
【図７】本発明の第２の実施例における第１の全加算器
ＧＳＦＬＡＤＬＬを示す回路図である。FIG. 7 is a circuit diagram showing a first full adder GSFLADLL in a second embodiment of the present invention.
【図８】第２の実施例における第１の半加算器ＧＳＡＤ
ＩＬＬを示す回路図である。FIG. 8 shows a first half adder GSAD in the second embodiment.
It is a circuit diagram showing ILL.
【図９】第２の全加算器ＧＳＡＤＤＬＬＬを示す回路図
である。FIG. 9 is a circuit diagram showing a second full adder GSADDDLL.
【図１０】図３に示す１０８ビットキャリーセレクト型
加算器１０２内の１６ビットの加算器ブロックＡＤ１６
ＭＩＤを示すブロック図である。10 is a 16-bit adder block AD16 in the 108-bit carry-select adder 102 shown in FIG. 3;
It is a block diagram which shows MID.
【図１１】ＡＤ１６ＭＩＤ内の４ビット加算器ブロック
ＳＵＭＵＮＩＴ２を示すブロック図である。FIG. 11 is a block diagram showing a 4-bit adder block SUMUNIT2 in the AD16MID.
【図１２】全加算器ＧＳＡＤＤＬＬＬ２を示す回路図で
ある。FIG. 12 is a circuit diagram showing a full adder GSADDDLL2.
【図１３】図３に示す１０８ビットキャリーセレクト型
加算器内の１６ビットの加算器ブロックＡＤ１６ＭＩＤ
２を示すブロック図である。FIG. 13 shows a 16-bit adder block AD16MID in the 108-bit carry-select adder shown in FIG.
FIG. 2 is a block diagram showing a second example.
【図１４】図３に示す１０８ビットキャリーセレクト型
加算器（第２の実施例）内の１２ビットの加算器ブロッ
クＡＤ１６ＭＩＤ３を示すブロック図である。FIG. 14 is a block diagram showing a 12-bit adder block AD16MID3 in the 108-bit carry-select adder (the second embodiment) shown in FIG. 3;
【図１５】本発明の第３の実施例である２−１選択回路
１０３を示す回路図である。FIG. 15 is a circuit diagram showing a 2-1 selection circuit 103 according to a third embodiment of the present invention.
【図１６】２−１選択回路１０３をブロックで示す図で
ある。FIG. 16 is a diagram illustrating a 2-1 selection circuit 103 by blocks;
【図１７】本発明の第４の実施例である５４×５４ビッ
トの乗算器１０４を示す図である。FIG. 17 is a diagram illustrating a 54 × 54 bit multiplier 104 according to a fourth embodiment of the present invention.
【図１８】２つの入力信号のうちの一方を選択して出力
する従来の２−１選択回路１００を示す図である。FIG. 18 is a diagram showing a conventional 2-1 selection circuit 100 for selecting and outputting one of two input signals.
【図１９】従来の２−１選択回路１８をブロックで示す
図である。FIG. 19 is a block diagram showing a conventional 2-1 selection circuit 18;
【図２０】従来の２−１選択回路１００における遅延時
間と電源電圧との関係を示す図である。FIG. 20 is a diagram showing a relationship between a delay time and a power supply voltage in a conventional 2-1 selection circuit 100.
【図２１】本発明における第１の実施例の変形例である
２−１選択回路１０１ａを示す図である。FIG. 21 is a diagram showing a 2-1 selection circuit 101a which is a modification of the first embodiment of the present invention.
【符号の説明】 １０１、１０３、１０４…２−１選択回路、 １０２…１０８ビットキャリーセレクト型加算器、 Ｘ１〜Ｘ７…論理ゲート、 Ｍ１〜Ｍ８…ＭＯＳＦＥＴ、 ＣＣ…選択信号、 ＣＣＢ…選択信号の相補信号、 Ａ１、Ａ２…被選択信号、 Ｙ…出力信号。[Description of Signs] 101, 103, 104... 2-1 selection circuit, 102... 108-bit carry-select adder, X1 to X7... Logic gates, M1 to M8. Complementary signals, A1, A2 ... selected signals, Y ... output signals.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX02 AX55 AX56 AX62 BX03 CX01 CX05 CX27 DX19 DX22 DX82 DX83 DX85 EX07 EX14 EY21 EZ13 EZ25 EZ37 EZ40 FX18 FX20 GX01 GX02 GX06 5J056 BB02 DD13 DD29 EE03 EE12 EE15 FF07 FF09 GG09 GG14 KK03 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference) 5J055 AX02 AX55 AX56 AX62 BX03 CX01 CX05 CX27 DX19 DX22 DX82 DX83 DX85 EX07 EX14 EY21 EZ13 EZ25 EZ37 EZ40 FX18 FX20 GX01 GX02 GX06 5J056 BB02 DD13 EE12 FF03
Claims (3)
理値１に固定したときにおける任意の論理関数Ｆの値Ｇ
の反転信号と、上記変数Ａｉを論理値０に固定したとき
における上記論理関数Ｆの値Ｋとの論理和がゲートに入
力され、出力信号Ｙがドレインに入力されている第１の
ＳＯＩ形式のｐＭＯＳトランジスタと；上記変数Ａｉが
ソースに入力され、上記論理関数Ｇと上記論理関数Ｋの
反転信号との論理積がゲートに入力され、上記出力信号
Ｙがドレインに接続されている第１のＳＯＩ形式のｎＭ
ＯＳトランジスタと；上記変数Ａｉの反転信号がソース
に入力され、上記論理関数Ｇと上記論理関数Ｋの反転信
号との論理和がゲートに入力され、上記出力信号Ｙがド
レインに入力されている第２のＳＯＩ形式のｐＭＯＳト
ランジスタと；上記変数Ａｉの反転信号がソースに入力
され、上記論理関数Ｇの反転信号と上記論理関数Ｋとの
論理積がゲートに入力され、上記出力信号Ｙがドレイン
に入力されている第２のＳＯＩ形式のｎＭＯＳトランジ
スタと；第４のＳＯＩ形式のｐＭＯＳトランジスタのド
レインがソースに接続され、上記論理関数Ｋの反転信号
がゲートに入力され、上記出力信号Ｙがドレインに接続
された第３のＳＯＩ形式のｐＭＯＳトランジスタと；第
４のＳＯＩ形式のｎＭＯＳトランジスタのドレインがソ
ースに接続され、上記論理関数Ｋの反転信号がゲートに
入力され、上記出力信号Ｙがドレインに接続された第３
のＳＯＩ形式のｎＭＯＳトランジスタと；電源端子にソ
ースが接続され、上記論理関数Ｇの反転信号がゲートに
入力され、上記第３のＳＯＩ形式のｐＭＯＳトランジス
タのソースがドレインに接続されている第４のＳＯＩ形
式のｐＭＯＳトランジスタと；接地端子にソースが接続
され、上記論理関数Ｇの反転信号がゲートに接続され、
上記第３のＳＯＩ形式のｎＭＯＳトランジスタのソース
がドレインに接続されている第４のＳＯＩ形式のｎＭＯ
Ｓトランジスタと；によって、上記論理関数が実現され
ることを特徴とするＳＯＩ形式のＣＭＯＳ論理回路。In a combinational logic function F, a value G of a given logic function F when a predetermined variable Ai is input to a source and the variable Ai is fixed to a logic value 1
Of the first SOI format in which the OR of the inverted signal of the above and the value K of the logical function F when the variable Ai is fixed to the logical value 0 is input to the gate, and the output signal Y is input to the drain. a first SOI in which the variable Ai is input to the source, the logical product of the logical function G and the inverted signal of the logical function K is input to the gate, and the output signal Y is connected to the drain; NM of the form
An OS transistor; an inverted signal of the variable Ai is input to a source, a logical sum of the logical function G and an inverted signal of the logical function K is input to a gate, and the output signal Y is input to a drain. 2 a pMOS transistor of SOI format; an inverted signal of the variable Ai is input to the source; a logical product of the inverted signal of the logical function G and the logical function K is input to the gate; and the output signal Y is input to the drain. A second SOI type nMOS transistor being input; a fourth SOI type pMOS transistor having a drain connected to the source, an inverted signal of the logic function K input to the gate, and the output signal Y connected to the drain A third SOI type pMOS transistor connected; a fourth SOI type nMOS transistor having a drain connected to the source; Serial logic inversion signal of the function K is input to a gate, a third of the output signal Y is connected to the drain
A source connected to the power supply terminal, an inverted signal of the logic function G input to the gate, and a source connected to the drain of the third SOI type pMOS transistor. An SOI type pMOS transistor; a source connected to the ground terminal, an inverted signal of the logic function G connected to the gate,
The source of the third SOI type nMOS transistor is connected to the drain of the fourth SOI type nMO transistor.
An SOI type CMOS logic circuit, wherein the logic function is realized by an S transistor.
論理値１であるときに出力される被選択信号をＧとし、
上記選択信号Ａｉが論理値０であるときに出力される被
選択信号をＫとし、上記被選択信号Ｇの反転信号と、上
記被選択信号Ｋとの論理和がゲートに入力され、出力信
号Ｙがドレインに入力されている第１のＳＯＩ形式のｐ
ＭＯＳトランジスタと；上記選択信号Ａｉがソースに入
力され、上記被選択信号Ｇと上記被選択信号Ｋの反転信
号との論理積がゲートに入力され、上記出力信号Ｙがド
レインに接続されている第１のＳＯＩ形式のｎＭＯＳト
ランジスタと；上記選択信号Ａｉの反転信号がソースに
入力され、上記被選択信号Ｇと上記被選択信号Ｋの反転
信号との論理和がゲートに入力され、上記出力信号Ｙが
ドレインに入力されている第２のＳＯＩ形式のｐＭＯＳ
トランジスタと；上記選択信号Ａｉの反転信号がソース
に入力され、上記被選択信号Ｇの反転信号と上記被選択
信号Ｋとの論理積がゲートに入力され、上記出力信号Ｙ
がドレインに入力されている第２のＳＯＩ形式のｎＭＯ
Ｓトランジスタと；第４のＳＯＩ形式のｐＭＯＳトラン
ジスタのドレインがソースに接続され、上記被選択信号
Ｋの反転信号がゲートに入力され、上記出力信号Ｙがド
レインに接続された第３のＳＯＩ形式のｐＭＯＳトラン
ジスタと；第４のＳＯＩ形式のｎＭＯＳトランジスタの
ドレインがソースに接続され、上記被選択信号Ｋの反転
信号がゲートに入力され、上記出力信号Ｙがドレインに
接続された第３のＳＯＩ形式のｎＭＯＳトランジスタ
と；電源端子にソースが接続され、上記被選択信号Ｇの
反転信号がゲートに入力され、上記第３のＳＯＩ形式の
ｐＭＯＳトランジスタのソースがドレインに接続されて
いる第４のＳＯＩ形式のｐＭＯＳトランジスタと；接地
端子にソースが接続され、上記被選択信号Ｇの反転信号
がゲートに接続され、上記第３のＳＯＩ形式のｎＭＯＳ
トランジスタのソースがドレインに接続されている第４
のＳＯＩ形式のｎＭＯＳトランジスタと；を有すること
を特徴とするＳＯＩ形式の選択回路。2. An SOI format selection circuit, wherein a selection signal Ai is input to a source, and a selection signal output when the selection signal Ai has a logical value 1 is G,
The selected signal output when the selection signal Ai has the logical value 0 is K, and the logical sum of the inverted signal of the selected signal G and the selected signal K is input to the gate, and the output signal Y Of the first SOI type in which is input to the drain
A MOS transistor; the selection signal Ai is input to the source, the logical product of the selected signal G and the inverted signal of the selected signal K is input to the gate, and the output signal Y is connected to the drain. 1; an nMOS transistor of SOI format; an inverted signal of the selection signal Ai is input to a source; a logical sum of the selected signal G and an inverted signal of the selected signal K is input to a gate; Of the second SOI type in which is input to the drain
A transistor; an inverted signal of the selection signal Ai is input to a source; a logical product of the inverted signal of the selected signal G and the selected signal K is input to a gate;
Of the second SOI type with the input to the drain
An S transistor; a third SOI type pMOS transistor in which the drain of the fourth SOI type pMOS transistor is connected to the source, the inverted signal of the selected signal K is input to the gate, and the output signal Y is connected to the drain a pMOS transistor; a third SOI type NMOS transistor having a drain connected to the source of the fourth SOI type nMOS transistor, an inverted signal of the selected signal K input to the gate, and the output signal Y connected to the drain; an nMOS transistor; a source connected to the power supply terminal, an inverted signal of the selected signal G input to the gate, and a source of the third SOI type pMOS transistor connected to the drain of the fourth SOI type. a source connected to the pMOS transistor; a ground terminal, and an inverted signal of the selected signal G connected to the gate. nMOS of the first 3 SOI format
A fourth transistor in which the source of the transistor is connected to the drain
And a SOI type nMOS transistor.
ィカルパスが、上記選択回路の選択信号から出力信号に
至る信号伝搬経路を含む場合に、上記選択回路として、
ＳＯＩ形式のＣＭＯＳ回路によって構成され、２つの入
力信号のうちの一方を選択する選択回路において、 選択信号Ａｉがソースに入力され、上記選択信号Ａｉが
論理値１であるときに出力される被選択信号をＧとし、
上記選択信号Ａｉが論理値０であるときに出力される被
選択信号をＫとし、上記被選択信号Ｇの反転信号と、上
記被選択信号Ｋとの論理和がゲートに入力され、出力信
号Ｙがドレインに入力されている第１のＳＯＩ形式のｐ
ＭＯＳトランジスタと；上記選択信号Ａｉがソースに入
力され、上記被選択信号Ｇと上記被選択信号Ｋの反転信
号との論理積がゲートに入力され、上記出力信号Ｙがド
レインに接続されている第１のＳＯＩ形式のｎＭＯＳト
ランジスタと；上記選択信号Ａｉの反転信号がソースに
入力され、上記被選択信号Ｇと上記被選択信号Ｋの反転
信号との論理和がゲートに入力され、上記出力信号Ｙが
ドレインに入力されている第２のＳＯＩ形式のｐＭＯＳ
トランジスタと；上記選択信号Ａｉの反転信号がソース
に入力され、上記被選択信号Ｇの反転信号と上記被選択
信号Ｋとの論理積がゲートに入力され、上記出力信号Ｙ
がドレインに入力されている第２のＳＯＩ形式のｎＭＯ
Ｓトランジスタと；第４のＳＯＩ形式のｐＭＯＳトラン
ジスタのドレインがソースに接続され、上記被選択信号
Ｋの反転信号がゲートに入力され、上記出力信号Ｙがド
レインに接続された第３のＳＯＩ形式のｐＭＯＳトラン
ジスタと；第４のＳＯＩ形式のｎＭＯＳトランジスタの
ドレインがソースに接続され、上記被選択信号Ｋの反転
信号がゲートに入力され、上記出力信号Ｙがドレインに
接続された第３のＳＯＩ形式のｎＭＯＳトランジスタ
と；電源端子にソースが接続され、上記被選択信号Ｇの
反転信号がゲートに入力され、上記第３のＳＯＩ形式の
ｐＭＯＳトランジスタのソースがドレインに接続されて
いる第４のＳＯＩ形式のｐＭＯＳトランジスタと；接地
端子にソースが接続され、上記被選択信号Ｇの反転信号
がゲートに接続され、上記第３のＳＯＩ形式のｎＭＯＳ
トランジスタのソースがドレインに接続されている第４
のＳＯＩ形式のｎＭＯＳトランジスタと；を有するＳＯ
Ｉ形式の選択回路が使用されていることを特徴とする論
理回路。3. When the critical path of an SOI type CMOS logic circuit includes a signal propagation path from a selection signal of the selection circuit to an output signal, the selection circuit includes:
In a selection circuit configured by an SOI type CMOS circuit and selecting one of two input signals, a selection signal Ai is input to a source, and a selection signal output when the selection signal Ai is a logical value 1 Let the signal be G,
The selected signal output when the selection signal Ai has the logical value 0 is K, and the logical sum of the inverted signal of the selected signal G and the selected signal K is input to the gate, and the output signal Y Of the first SOI type in which is input to the drain
A MOS transistor; the selection signal Ai is input to the source, the logical product of the selected signal G and the inverted signal of the selected signal K is input to the gate, and the output signal Y is connected to the drain. 1; an nMOS transistor of SOI format; an inverted signal of the selection signal Ai is input to a source; a logical sum of the selected signal G and an inverted signal of the selected signal K is input to a gate; Of the second SOI type in which is input to the drain
A transistor; an inverted signal of the selection signal Ai is input to a source; a logical product of the inverted signal of the selected signal G and the selected signal K is input to a gate;
Of the second SOI type with the input to the drain
An S transistor and a third SOI type pMOS transistor in which the drain of the fourth SOI type pMOS transistor is connected to the source, the inverted signal of the selected signal K is input to the gate, and the output signal Y is connected to the drain a pMOS transistor; a third SOI-type nMOS transistor in which the drain of the fourth SOI-type nMOS transistor is connected to the source, the inverted signal of the selected signal K is input to the gate, and the output signal Y is connected to the drain an nMOS transistor; a source connected to the power supply terminal, an inverted signal of the selected signal G input to the gate, and a source of the third SOI type pMOS transistor connected to the drain of the fourth SOI type. a source connected to the pMOS transistor; a ground terminal, and an inverted signal of the selected signal G connected to the gate. nMOS of the first 3 SOI format
A fourth transistor in which the source of the transistor is connected to the drain
SOI type nMOS transistor;
A logic circuit using an I-type selection circuit.
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