JP2001111410A - Input buffer circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置に用いられるＣＭＯＳシュミット入力バッファ回路に
関するものである。The present invention relates to a CMOS Schmitt input buffer circuit used for a semiconductor integrated circuit device.
【０００２】近年、半導体集積回路装置には、入力信号
に乗るノイズの影響を無くすためにＣＭＯＳシュミット
入力バッファ回路が用いられている。そして、半導体集
積回路装置は、消費電力の低減が求められていることか
ら、入力バッファ回路においても消費電力の低減が要求
されている。In recent years, a CMOS Schmitt input buffer circuit has been used in a semiconductor integrated circuit device in order to eliminate the influence of noise on an input signal. Since the power consumption of the semiconductor integrated circuit device is required to be reduced, the power consumption of the input buffer circuit is also required to be reduced.
【０００３】[0003]
【従来の技術】図８は、従来のシュミット入力バッファ
回路５０の回路図である。入力バッファ回路５０は、Ｐ
チャネルＭＯＳトランジスタＭＰ５１及びＭＰ５２又Ｎ
チャネルＭＯＳトランジスタＭＮ５１及びＭＮ５２によ
って構成されるインバータ回路５１、その出力を入力す
るインバータ回路５２及びヒステリシス特性を得るため
の回路を構成するＰチャネルＭＯＳトランジスタＭＰ５
３及びＮチャネルＭＯＳトランジスタＭＮ５３とを備え
ている。2. Description of the Related Art FIG. 8 is a circuit diagram of a conventional Schmitt input buffer circuit 50. The input buffer circuit 50
Channel MOS transistors MP51 and MP52 or N
Inverter circuit 51 composed of channel MOS transistors MN51 and MN52, inverter circuit 52 for inputting its output, and P-channel MOS transistor MP5 constituting a circuit for obtaining hysteresis characteristics
3 and an N-channel MOS transistor MN53.
【０００４】トランジスタＭＰ５１，ＭＰ５２及びトラ
ンジスタＭＮ５１，ＭＮ５２のゲートは入力端子ＥＡに
接続され、入力信号ＶＩＮが印加される。インバータ回
路５１の出力端子となるトランジスタＭＰ５１及びＭＮ
５１のドレインが接続されたノードＮ５１は後段のイン
バータ回路５２の入力端子に接続され、そのインバータ
回路５２から出力端子Ｘに出力信号ＶＯＵＴが出力され
る。The gates of the transistors MP51 and MP52 and the transistors MN51 and MN52 are connected to an input terminal EA, and an input signal VIN is applied. Transistors MP51 and MN serving as output terminals of inverter circuit 51
The node N51 to which the drain of the node 51 is connected is connected to the input terminal of the subsequent inverter circuit 52, and the output signal VOUT is output from the inverter circuit 52 to the output terminal X.
【０００５】フィードバックトランジスタＭＰ５３のド
レインはトランジスタＭＰ５１，ＭＰ５２間のノードＮ
５２に接続され、ソースには低電位電源ＶSSが印加され
る。同じくフィードバックトランジスタＭＮ５３のドレ
インがＭＮ５１，ＭＮ５２のソース（ノードＮ５３）に
接続され、ソースには高電位電源ＶDDが印加される。ト
ランジスタＭＰ５３，ＭＮ５３のゲートはトランジスタ
ＭＰ５１，ＭＮ５１のドレイン、つまり初段のインバー
タ回路５１の出力端子（ノードＮ５１）に接続されてい
る。The drain of the feedback transistor MP53 is connected to a node N between the transistors MP51 and MP52.
The low potential power supply VSS is applied to the source. Similarly, the drain of the feedback transistor MN53 is connected to the sources (nodes N53) of MN51 and MN52, and the high potential power supply VDD is applied to the sources. The gates of the transistors MP53 and MN53 are connected to the drains of the transistors MP51 and MN51, that is, the output terminal (node N51) of the first-stage inverter circuit 51.
【０００６】次に、上記の入力バッファ回路５０の動作
について説明する。 （１）入力信号ＶＩＮがＬ（ＶSS）レベルの時は、トラ
ンジスタＭＰ５１，ＭＰ５２がオン、トランジスタＭＮ
５１，ＭＮ５２がオフし、ノードＮ５１はＨレベル（Ｖ
DD）となり、出力信号ＶＯＵＴはＬレベルとなる。この
時、トランジスタＭＮ５３はゲートにＨレベルが印加さ
れるため、オン状態となっている。Next, the operation of the input buffer circuit 50 will be described. (1) When the input signal VIN is at the L (VSS) level, the transistors MP51 and MP52 are turned on and the transistor MN
51 and MN52 are turned off, and the node N51 is at H level (V
DD), and the output signal VOUT becomes L level. At this time, the transistor MN53 is turned on because the H level is applied to the gate.
【０００７】（２）入力信号ＶＩＮがＬレベルからＨレ
ベルへ遷移する時、トランジスタＭＰ５１，ＭＰ５２及
びＭＮ５１，ＭＮ５２のオン／オフ切り替えが発生す
る。この時、トランジスタＭＮ５３は、そのオン抵抗に
よりノードＮ５３のレベルを下げないように働く。これ
により、入力バッファ回路５０のスレッショルド電圧Ｖ
ＩＨは、トランジスタＭＮ５３が無い場合のレベル（Ｖ
DD／２程度）に比べて高くなる。(2) When the input signal VIN changes from the L level to the H level, on / off switching of the transistors MP51 and MP52 and MN51 and MN52 occurs. At this time, the transistor MN53 works so as not to lower the level of the node N53 due to its on-resistance. As a result, the threshold voltage V of the input buffer circuit 50 is
IH is the level (V) when the transistor MN53 is not provided.
DD / 2).
【０００８】（３）入力信号ＶＩＮがＨ（ＶDD）レベル
の時は、トランジスタＭＰ５２，ＭＰ５１がオフ、トラ
ンジスタＭＮ５１，ＭＮ５２がオンし、ノードＮ５２は
Ｌレベル（ＶSS）となり、出力信号ＶＯＵＴはＨレベル
となる。この時、トランジスタＭＰ５３はゲートにＬレ
ベルが印加されるため、オン状態となっている。(3) When the input signal VIN is at H (VDD) level, the transistors MP52 and MP51 are turned off, the transistors MN51 and MN52 are turned on, the node N52 is at L level (VSS), and the output signal VOUT is at H level. Becomes At this time, the transistor MP53 is in the ON state because the L level is applied to the gate.
【０００９】（４）入力信号ＶＩＮがＨレベルからＬレ
ベルへ遷移する時、トランジスタＭＰ５１，ＭＰ５２及
びＭＮ５１，ＭＮ５２のオン／オフ切り替えが発生す
る。この時、ＬからＨへの遷移時と同様に、トランジス
タＭＰ５３がオフするまでの間ノードＮ５２のレベルを
あげないように働く。これにより、入力バッファ回路５
０のスレッショルド電圧ＶＩＬは、トランジスタＭＰ５
３が無い場合のレベル（ＶDD／２程度）に比べて低くな
る。(4) When the input signal VIN changes from the H level to the L level, on / off switching of the transistors MP51 and MP52 and MN51 and MN52 occurs. At this time, as in the transition from L to H, the level of the node N52 does not increase until the transistor MP53 is turned off. Thereby, the input buffer circuit 5
The threshold voltage VIL of 0 is applied to the transistor MP5
3 is lower than the level when there is no 3 (about VDD / 2).
【００１０】以上のように、フィードバックトランジス
タＭＰ５３，ＭＮ５３の働きにより、図９に示すように
スレッショルド電圧ＶＩＨ，ＶＩＬに相違が生じ、入力
バッファ回路５０はヒステリシスを持つ伝達特性を得
る。As described above, due to the operation of the feedback transistors MP53 and MN53, the threshold voltages VIH and VIL differ as shown in FIG. 9, and the input buffer circuit 50 obtains a transfer characteristic having hysteresis.
【００１１】[0011]
【発明が解決しようとする課題】しかし、従来回路の場
合、以下のような問題を含んでいる。 （１）入力信号ＶＩＮのＬ→Ｈ遷移時において、オン状
態のトランジスタＭＮ５３−ＭＮ５２を介して電源ＶD
D，ＶSS間に電流経路が形成される。同様に、入力信号
ＶＩＮのＨ→Ｌ遷移時において、オン状態のトランジス
タＭＰ５２−ＭＰ５３を介して電流経路が形成される。
その結果、スイッチング時の消費電流が増大し、半導体
回路の高集積化に伴い求められる低消費電力化に大きな
さまたげとなる。However, the conventional circuit has the following problems. (1) When the input signal VIN transitions from L to H, the power supply VD is supplied via the transistors MN53 to MN52 in the on state.
A current path is formed between D and VSS. Similarly, when the input signal VIN transitions from H to L, a current path is formed via the transistors MP52 to MP53 in the ON state.
As a result, the current consumption at the time of switching increases, greatly hindering the reduction in power consumption required with the high integration of semiconductor circuits.
【００１２】（２）入力バッファ回路５０は、ヒステリ
シス幅Ｗ１が１．０Ｖ弱と比較的大きいため、インタフ
ェース条件によっては入力規格を満足できない場合があ
る。このため、図１０に示すように、入力規格に合わせ
て別の入力バッファ回路を用意する必要がある。その回
路を図１０に示す。この入力バッファ回路６０は、図８
のフィードバックトランジスタＭＮ５３が省略されると
ともに、初段のインバータ回路６１がＰＭＯＳトランジ
スタＭＰ５１，ＭＰ５２及びＮＭＯＳトランジスタＭＮ
５１にて構成されている。これにより、入力バッファ回
路６０は、図１１に示すように、入力信号ＶＩＮのＬ→
Ｈ遷移時のスレッショルド電圧ＶＩＨを低くしてヒステ
リシス幅を小さく（０．５Ｖ以下）した特性を持つ。し
かし、この入力バッファ回路６０においても、入力信号
ＶＩＮのＨ→Ｌ遷移時における消費電流の増大を防ぐこ
とができない。(2) Since the hysteresis width W1 of the input buffer circuit 50 is relatively large at a little less than 1.0 V, the input buffer circuit 50 may not satisfy the input standard depending on interface conditions. Therefore, as shown in FIG. 10, it is necessary to prepare another input buffer circuit according to the input standard. The circuit is shown in FIG. This input buffer circuit 60 is configured as shown in FIG.
Is omitted, and the first-stage inverter circuit 61 includes the PMOS transistors MP51 and MP52 and the NMOS transistor MN53.
51. As a result, the input buffer circuit 60, as shown in FIG.
It has the characteristic that the threshold voltage VIH at the time of H transition is lowered to reduce the hysteresis width (0.5 V or less). However, even in this input buffer circuit 60, it is not possible to prevent an increase in current consumption when the input signal VIN transitions from H to L.
【００１３】また、この入力バッファ回路６０のヒステ
リシス幅Ｗ２は、図８の入力バッファ回路５０が持つヒ
ステリシス幅Ｗ１の１／２よりも小さくなってしまう、
即ち、スレッショルド電圧ＶＩＨが予定レベルよりも低
くなってしまう。このため、所望のヒステリシス幅、つ
まり所望のスレッショルド電圧ＶＩＨ，ＶＩＬになるよ
う設計したい場合に、微調整が効かない。The hysteresis width W2 of the input buffer circuit 60 is smaller than half the hysteresis width W1 of the input buffer circuit 50 of FIG.
That is, the threshold voltage VIH becomes lower than a predetermined level. Therefore, when it is desired to design the hysteresis width to have a desired hysteresis width, that is, desired threshold voltages VIH and VIL, fine adjustment is not effective.
【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的はスイッチング時における
消費電流の増大を抑えることのできるシュミット入力バ
ッファ回路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problem, and an object of the present invention is to provide a Schmitt input buffer circuit capable of suppressing an increase in current consumption during switching.
【００１５】[0015]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、互いに異なる導電型の第
１及び第２のＭＯＳ型トランジスタよりなる第１のイン
バータ回路を備え、該インバータ回路の出力変化に基づ
いて前記第１及び第２のトランジスタのソース電位を制
御することによりヒステリシス特性を持つ入力バッファ
回路において、入力信号の変化に応答して、前記第１及
び第２のトランジスタのソース電位の制御を遮断する。
このように、第１又は第２のトランジスタへの帰還を遮
断することで、電源間に電流経路を作らない。According to a first aspect of the present invention, there is provided a first inverter circuit comprising first and second MOS transistors of different conductivity types. In an input buffer circuit having a hysteresis characteristic by controlling the source potential of the first and second transistors based on a change in output of an inverter circuit, the first and second transistors respond to a change in an input signal. Cut off the control of the source potential.
In this way, by blocking the feedback to the first or second transistor, a current path is not formed between the power supplies.
【００１６】請求項２に記載の発明のように、前記第１
のトランジスタに前記第１のインバータ回路の出力変化
に基づく信号を帰還して該トランジスタのソース電位を
制御する第１の帰還回路が接続され、該第１の帰還回路
は、前記第１のインバータ回路の出力信号がゲートに供
給され、ドレインに第１の電源が供給される第３のＭＯ
Ｓ型トランジスタと、前記第１のインバータ回路の論理
スレッショルド電圧よりも低い論理スレッショルド電圧
が設定され、前記入力信号の反転信号を出力する第１の
ゲート回路と、前記第１のゲート回路の出力信号に基づ
いて、前記第３のトランジスタのソースと前記第１のト
ランジスタのソースを接離するスイッチ回路と、を備え
る。このように、論理スレッショルド電圧に応じたタイ
ミングでスイッチ回路を制御することで、入力信号の変
化に応じたヒステリシス特性を得る。According to a second aspect of the present invention, the first
A first feedback circuit for controlling a source potential of the transistor by feeding back a signal based on an output change of the first inverter circuit to the transistor is connected to the first inverter circuit. Is supplied to the gate and the first power is supplied to the drain of the third MO.
An S-type transistor, a first gate circuit having a logic threshold voltage lower than a logic threshold voltage of the first inverter circuit, and outputting an inverted signal of the input signal; and an output signal of the first gate circuit. And a switch circuit for connecting and disconnecting the source of the third transistor and the source of the first transistor based on As described above, by controlling the switch circuit at a timing according to the logic threshold voltage, a hysteresis characteristic according to a change in the input signal is obtained.
【００１７】尚、第１のスイッチ回路は、前記第３のト
ランジスタのソースと前記第１のトランジスタのソース
との間に接続された第１のスイッチ手段と、前記第１の
トランジスタのソースに第１端子が接続され、第２端子
に第２の電源が供給される第２のスイッチ手段と、を備
え、前記ゲート回路の出力信号に基づいて前記第１及び
第２のスイッチ手段を相補にオン・オフ制御するように
してもよい。The first switch circuit includes first switch means connected between the source of the third transistor and the source of the first transistor, and a first switch circuit connected to the source of the first transistor. A second terminal connected to one terminal and a second terminal supplied with a second power supply, wherein the first and second switch are turned on complementarily based on an output signal of the gate circuit. -Off control may be performed.
【００１８】請求項３に記載の発明のように、前記第２
のトランジスタに前記第１のインバータ回路の出力変化
に基づく信号を帰還して該トランジスタのソース電位を
制御する第２の帰還回路が接続され、該帰還回路は、前
記第１のインバータ回路の出力信号がゲートに供給さ
れ、ドレインに第２の電源が供給される第４のＭＯＳ型
トランジスタと、前記第１のインバータ回路の論理スレ
ッショルド電圧よりも高い論理スレッショルド電圧が設
定され、前記入力信号の反転信号を出力する第２のゲー
ト回路と、前記第２のゲート回路の出力信号に基づい
て、前記第４のトランジスタのソースと前記第２のトラ
ンジスタのソースを接離するスイッチ回路と、を備え
る。このように、論理スレッショルド電圧に応じたタイ
ミングでスイッチ回路を制御することで、入力信号の変
化に応じたヒステリシス特性を得る。According to a third aspect of the present invention, the second
A second feedback circuit for controlling a source potential of the transistor by feeding back a signal based on an output change of the first inverter circuit to the transistor is connected to the output signal of the first inverter circuit. Is supplied to the gate, and a second MOS transistor whose drain is supplied with the second power supply, a logic threshold voltage higher than a logic threshold voltage of the first inverter circuit is set, and an inverted signal of the input signal is set. And a switch circuit for connecting and disconnecting the source of the fourth transistor and the source of the second transistor based on the output signal of the second gate circuit. As described above, by controlling the switch circuit at a timing according to the logic threshold voltage, a hysteresis characteristic according to a change in the input signal is obtained.
【００１９】尚、第２のスイッチ回路は、前記第４のト
ランジスタのソースと前記第２のトランジスタのソース
との間に接続された第３のスイッチ手段と、前記第２の
トランジスタのソースに第１端子が接続され、第２端子
に第１の電源が供給される第４のスイッチ手段と、を備
え、前記第２のゲート回路の出力信号に基づいて前記第
３及び第４のスイッチ手段を相補にオン・オフ制御する
ようにしてもよい。The second switch circuit includes third switch means connected between the source of the fourth transistor and the source of the second transistor, and a second switch circuit connected to the source of the second transistor. A fourth terminal connected to a first terminal and a second terminal supplied with a first power supply, wherein the third terminal and the fourth terminal are switched based on an output signal of the second gate circuit. On / off control may be complementarily performed.
【００２０】また、第１又は第２のゲート回路は、入力
される外部制御信号に基づいて、前記入力信号の反転信
号、又は前記第３又は第４のトランジスタによるフィー
ドバックを遮断するための一定レベルの信号を出力する
ようにしてもよい。これにより、外部制御信号によっ
て、ヒステリシス特性を持つ動作か、又はヒステリシス
特性を持たない動作かを選択できる。Further, the first or second gate circuit has a constant level for interrupting an inverted signal of the input signal or a feedback by the third or fourth transistor based on an input external control signal. May be output. Thus, the operation having the hysteresis characteristic or the operation having no hysteresis characteristic can be selected by the external control signal.
【００２１】[0021]
【発明の実施の形態】（第一実施形態）以下、本発明を
具体化した第一実施形態を図１〜図５に従って説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment A first embodiment of the present invention will be described below with reference to FIGS.
【００２２】図１は、本実施形態のＣＭＯＳ型シュミッ
ト入力バッファ回路１０の回路図である。入力バッファ
回路１０は、入力端子ＥＡと出力端子Ｘとの間に直列接
続された第１及び第２インバータ回路１１，１２を含
み、第１インバータ回路１１はＰチャネルＭＯＳトラン
ジスタＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１
により構成され、両トランジスタＭＰ１，ＭＮ１のゲー
トが入力端子ＥＡに接続され、両トランジスタＭＰ１，
ＭＮ１のドレインが接続されたノードＮ１が第２インバ
ータ回路１２の入力端子に接続されている。FIG. 1 is a circuit diagram of a CMOS Schmitt input buffer circuit 10 of the present embodiment. The input buffer circuit 10 includes first and second inverter circuits 11 and 12 connected in series between an input terminal EA and an output terminal X. The first inverter circuit 11 includes a P-channel MOS transistor MP1 and an N-channel MOS transistor MN1
The gates of both transistors MP1 and MN1 are connected to the input terminal EA.
The node N1 to which the drain of MN1 is connected is connected to the input terminal of the second inverter circuit 12.
【００２３】更に、入力バッファ回路１０は、ヒステリ
シス特性を得るために、第１及び第２フィードバックト
ランジスタＭＰ２，ＭＮ２、第３及び第４インバータ回
路１３，１４、第１及び第２スイッチ回路１５，１６を
含む。Further, the input buffer circuit 10 includes first and second feedback transistors MP2 and MN2, third and fourth inverter circuits 13 and 14, and first and second switch circuits 15 and 16 in order to obtain a hysteresis characteristic. including.
【００２４】第１及び第２フィードバックトランジスタ
ＭＰ２，ＭＮ２のゲートは第１インバータ回路１１の出
力端子、即ちノードＮ１に接続されている。第１フィー
ドバックトランジスタＭＰ２のドレインには低電位電源
ＶSSが供給され、そのソースは第１スイッチ回路１５に
接続されている。第２フィードバックトランジスタＭＮ
２のドレインには高電位電源ＶDDが供給され、そのソー
スは第２スイッチ回路１６に接続されている。The gates of the first and second feedback transistors MP2 and MN2 are connected to the output terminal of the first inverter circuit 11, that is, the node N1. The low potential power supply VSS is supplied to the drain of the first feedback transistor MP2, and the source is connected to the first switch circuit 15. Second feedback transistor MN
A high-potential power supply VDD is supplied to the drain of the second circuit 2, and the source of the second circuit 2 is connected to the second switch circuit 16.
【００２５】第３及び第４インバータ回路１３，１４の
入力端子は入力端子ＥＡに接続されている。第３インバ
ータ回路１３は、第１インバータ回路１１より低い第１
のスレッショルド電圧を持ち、入力信号ＶＩＮを反転し
た信号を第１スイッチ回路１５に供給する。第４インバ
ータ回路１４は第１インバータ回路１１より高い第２の
スレッショルド電圧を持ち、入力信号ＶＩＮを反転した
信号を第２スイッチ回路１６に供給する。尚、第１イン
バータ回路１１のスレッショルド電圧は、高電位電源Ｖ
DDと低電位電源ＶSSの中間電位（＝（ＶDD＋ＶSS）／
２）付近が望ましい。The input terminals of the third and fourth inverter circuits 13 and 14 are connected to the input terminal EA. The third inverter circuit 13 has a first inverter circuit lower than the first inverter circuit 11.
And supplies the first switch circuit 15 with a signal obtained by inverting the input signal VIN. The fourth inverter circuit 14 has a second threshold voltage higher than that of the first inverter circuit 11, and supplies a signal obtained by inverting the input signal VIN to the second switch circuit 16. Note that the threshold voltage of the first inverter circuit 11 is equal to the high potential power supply V
The intermediate potential between DD and the low potential power supply VSS (= (VDD + VSS) /
2) Near is desirable.
【００２６】第１スイッチ回路１５には高電位電源ＶDD
が供給されると共に、第１フィードバックトランジスタ
ＭＰ２を介して低電位電源ＶSSが供給され、第１インバ
ータ回路１１を構成するトランジスタＭＰ１のソースに
接続されている。The first switch circuit 15 has a high potential power supply VDD.
And a low-potential power supply VSS is supplied via the first feedback transistor MP2, and is connected to the source of the transistor MP1 included in the first inverter circuit 11.
【００２７】第１スイッチ回路１５は、第１及び第２ト
ランスミッションゲート（以下、単にゲートという）Ｓ
Ｗ１，ＳＷ２とインバータ回路１７を含む。第１ゲート
ＳＷ１はトランジスタＭＰ１と第１フィードバックトラ
ンジスタＭＰ２の間に接続され、第２ゲートＳＷ２はト
ランジスタＭＰ１と高電位電源ＶDDを供給する電源線の
間に接続されている。インバータ回路１７の入力端子は
第３インバータ回路１３の出力端子に接続され、出力端
子は第１及び第２ゲートＳＷ１，ＳＷ２に接続されてい
る。The first switch circuit 15 includes first and second transmission gates (hereinafter simply referred to as gates) S
W1, SW2 and an inverter circuit 17 are included. The first gate SW1 is connected between the transistor MP1 and the first feedback transistor MP2, and the second gate SW2 is connected between the transistor MP1 and a power supply line for supplying a high potential power supply VDD. The input terminal of the inverter circuit 17 is connected to the output terminal of the third inverter circuit 13, and the output terminal is connected to the first and second gates SW1 and SW2.
【００２８】第１及び第２ゲートＳＷ１，ＳＷ２はＣＭ
ＯＳ型トランスミッションゲートである。第１ゲートＳ
Ｗ１は、ＰＭＯＳトランジスタのゲートに供給される第
３インバータ回路１３の出力信号と、ＮＭＯＳトランジ
スタのゲートに供給されるインバータ回路１７の出力信
号に応答してオン・オフする。第２ゲートＳＷ２は、Ｐ
ＭＯＳトランジスタのゲートに供給されるインバータ回
路１７の出力信号と、ＮＭＯＳトランジスタのゲートに
供給される第３インバータ回路１３の出力信号とに応答
してオン・オフする。即ち、第１及び第２ゲートＳＷ
１，ＳＷ２は、第３インバータ回路１３の出力信号に応
答して相補的にオン・オフする。The first and second gates SW1 and SW2 are CM
This is an OS type transmission gate. First gate S
W1 is turned on / off in response to the output signal of the third inverter circuit 13 supplied to the gate of the PMOS transistor and the output signal of the inverter circuit 17 supplied to the gate of the NMOS transistor. The second gate SW2 is connected to P
It turns on and off in response to the output signal of the inverter circuit 17 supplied to the gate of the MOS transistor and the output signal of the third inverter circuit 13 supplied to the gate of the NMOS transistor. That is, the first and second gates SW
1 and SW2 are turned on / off complementarily in response to the output signal of the third inverter circuit 13.
【００２９】このように構成された第１スイッチ回路１
５は、第３インバータ回路１３からの信号に基づいて高
電位電源ＶDD又は低電位電源ＶSSをトランジスタＭＰ１
のソースに供給する。第３インバータ回路１３の出力信
号は、それが持つ第１のスレッショルド電圧により入力
信号ＶＩＮを反転した信号である。従って、第１スイッ
チ回路１５は、第１のスレッショルド電圧に対する入力
信号ＶＩＮの変化に応答してトランジスタＭＰ１に高電
位電源ＶDD又は低電位電源ＶSSを供給する。The first switch circuit 1 configured as described above
5 switches the high potential power supply VDD or the low potential power supply VSS based on the signal from the third inverter circuit 13 to the transistor MP1.
Supply to the source. The output signal of the third inverter circuit 13 is a signal obtained by inverting the input signal VIN by the first threshold voltage of the third inverter circuit 13. Therefore, the first switch circuit 15 supplies the high-potential power supply VDD or the low-potential power supply VSS to the transistor MP1 in response to a change in the input signal VIN with respect to the first threshold voltage.
【００３０】第２スイッチ回路１６には低電位電源ＶSS
が供給されると共に、第２フィードバックトランジスタ
ＭＮ２を介して高電位電源ＶDDが供給され、第１インバ
ータ回路１１を構成するトランジスタＭＮ１のソースに
接続されている。The second switch circuit 16 has a low potential power supply VSS.
And a high-potential power supply VDD is supplied via the second feedback transistor MN2, and is connected to the source of the transistor MN1 forming the first inverter circuit 11.
【００３１】第２スイッチ回路１６は、第３及び第４ト
ランスミッションゲート（以下、単にゲートという）Ｓ
Ｗ３，ＳＷ４とインバータ回路１８を含む。第３ゲート
ＳＷ３はトランジスタＭＮ１と第２フィードバックトラ
ンジスタＭＮ２の間に接続され、第４ゲートＳＷ４はト
ランジスタＭＮ１と低電位電源ＶSSを供給する電源線の
間に接続されている。インバータ回路１８の入力端子は
第４インバータ回路１４の出力端子に接続され、出力端
子は第３及び第４ゲートＳＷ３，ＳＷ４に接続されてい
る。The second switch circuit 16 includes third and fourth transmission gates (hereinafter simply referred to as gates) S
W3 and SW4 and an inverter circuit 18 are included. The third gate SW3 is connected between the transistor MN1 and the second feedback transistor MN2, and the fourth gate SW4 is connected between the transistor MN1 and a power supply line for supplying a low potential power supply VSS. The input terminal of the inverter circuit 18 is connected to the output terminal of the fourth inverter circuit 14, and the output terminal is connected to the third and fourth gates SW3, SW4.
【００３２】第３及び第４ゲートＳＷ３，ＳＷ４はＣＭ
ＯＳ型トランスミッションゲートである。第３ゲートＳ
Ｗ３は、ＰＭＯＳトランジスタのゲートに供給される第
４インバータ回路１４の出力信号と、ＮＭＯＳトランジ
スタのゲートに供給されるインバータ回路１８の出力信
号とに応答してオン・オフする。第４ゲートＳＷ４は、
ＰＭＯＳトランジスタのゲートに供給されるインバータ
回路１８の出力信号と、ＮＭＯＳトランジスタのゲート
に供給される第４インバータ回路１４の出力信号とに応
答してオン・オフする。即ち、第３及び第４ゲートＳＷ
３，ＳＷ４は、第４インバータ回路１４の出力信号に応
答して相補的にオン・オフする。The third and fourth gates SW3 and SW4 are CM
This is an OS type transmission gate. Third gate S
W3 is turned on / off in response to the output signal of the fourth inverter circuit 14 supplied to the gate of the PMOS transistor and the output signal of the inverter circuit 18 supplied to the gate of the NMOS transistor. The fourth gate SW4 is
It turns on / off in response to the output signal of the inverter circuit 18 supplied to the gate of the PMOS transistor and the output signal of the fourth inverter circuit 14 supplied to the gate of the NMOS transistor. That is, the third and fourth gates SW
3 and SW4 are turned on / off complementarily in response to the output signal of the fourth inverter circuit 14.
【００３３】このように構成された第２スイッチ回路１
６は、第４インバータ回路１４からの信号に基づいて低
電位電源ＶSS又は高電位電源ＶDDをトランジスタＭＮ１
のソースに供給する。第４インバータ回路１４の出力信
号は、それが持つ第２のスレッショルド電圧により入力
信号ＶＩＮを反転した信号である。従って、第２スイッ
チ回路１６は、第２のスレッショルド電圧に対する入力
信号ＶＩＮの変化に応答してトランジスタＭＰ１に低電
位電源ＶSS又は高電位電源ＶDDを供給する。The second switch circuit 1 configured as described above
6 switches the low potential power supply VSS or the high potential power supply VDD based on a signal from the fourth inverter circuit 14 to the transistor MN1.
Supply to the source. The output signal of the fourth inverter circuit 14 is a signal obtained by inverting the input signal VIN by the second threshold voltage of the fourth inverter circuit 14. Therefore, the second switch circuit 16 supplies the low-potential power supply VSS or the high-potential power supply VDD to the transistor MP1 in response to a change in the input signal VIN with respect to the second threshold voltage.
【００３４】次に、上記のように構成された入力バッフ
ァ回路１０の動作を説明する。 （１）入力信号ＶＩＮがＬ（ＶSS）レベルの時は、ＰＭ
ＯＳトランジスタＭＰ１がオン、ＮＭＯＳトランジスタ
ＭＮ１がオフする。入力信号ＶＩＮを受ける第３インバ
ータ回路１３によりノードＮ３がＨ（ＶDD）レベルとな
るため、第１ゲートＳＷ１がオフし、第２ゲートＳＷ２
がオンする。これにより、第１スイッチ回路１５は高電
位電源ＶDDを第１インバータ回路１１のトランジスタＭ
Ｐ１に供給する。よって、第１インバータ回路１１の出
力信号（ノードＮ１）はＨレベルとなり、入力バッファ
回路１０はＬレベルの出力信号ＶＯＵＴを出力する。Next, the operation of the input buffer circuit 10 configured as described above will be described. (1) When the input signal VIN is at the L (VSS) level, PM
The OS transistor MP1 turns on, and the NMOS transistor MN1 turns off. Since the node N3 becomes H (VDD) level by the third inverter circuit 13 receiving the input signal VIN, the first gate SW1 is turned off and the second gate SW2 is turned on.
Turns on. As a result, the first switch circuit 15 switches the high potential power supply VDD to the transistor M of the first inverter circuit 11.
Supply to P1. Therefore, the output signal (node N1) of the first inverter circuit 11 becomes H level, and the input buffer circuit 10 outputs the output signal VOUT of L level.
【００３５】この時、入力信号ＶＩＮを受ける第４イン
バータ回路１４によってノードＮ５がＨレベルとなるた
め、第３ゲートＳＷ３がオンし、第４ゲートＳＷ４がオ
フする。そして、第１インバータ回路１１の出力信号に
より第２フィードバックトランジスタＭＮ２がオンす
る。このため、トランジスタＭＮ１のソースが接続され
たノードＮ４はＨレベルとなる。At this time, the node N5 goes high by the fourth inverter circuit 14 receiving the input signal VIN, so that the third gate SW3 is turned on and the fourth gate SW4 is turned off. Then, the second feedback transistor MN2 is turned on by the output signal of the first inverter circuit 11. Therefore, the node N4 to which the source of the transistor MN1 is connected becomes H level.
【００３６】（２）入力信号ＶＩＮのＬ→Ｈ遷移時にお
いては、スレッショルド電圧の差によって、第３及び第
４インバータ回路１３，１４の動作タイミングに差が生
じる。即ち、第３インバータ回路１３が出力信号を立ち
下げた後、第４インバータ回路１４が出力信号を立ち下
げる。これにより、第１スイッチ回路１５が動作するタ
イミングと、第２スイッチ回路１６のそれに差が生じ、
第１スイッチ回路１５，第２スイッチ回路１６の順で動
作する。(2) When the input signal VIN transitions from L to H, a difference occurs in the operation timing of the third and fourth inverter circuits 13 and 14 due to the difference in threshold voltage. That is, after the third inverter circuit 13 falls the output signal, the fourth inverter circuit 14 falls the output signal. As a result, a difference occurs between the timing at which the first switch circuit 15 operates and the timing at which the second switch circuit 16 operates.
The first switch circuit 15 and the second switch circuit 16 operate in this order.
【００３７】ａ１：第１スイッチ回路１５の動作タイミ
ング。 第１スイッチ回路１５において、第３インバータ回路１
３の出力信号に応答して、第１ゲートＳＷ１がオンし、
第２ゲートＳＷ２がオフする。これにより、第１スイッ
チ回路１５は、高電位電源ＶDDの供給を遮断し、トラン
ジスタＭＰ１のソースに第１フィードバックトランジス
タＭＰ２のソースを接続する。この時、第１フィードバ
ックトランジスタＭＰ２は、ノードＮ１のレベルによっ
てオフしているため、ノードＮ２はＨレベルに保持され
る。A1: Operation timing of the first switch circuit 15. In the first switch circuit 15, the third inverter circuit 1
3, the first gate SW1 is turned on,
The second gate SW2 turns off. As a result, the first switch circuit 15 cuts off the supply of the high potential power supply VDD, and connects the source of the first feedback transistor MP2 to the source of the transistor MP1. At this time, since the first feedback transistor MP2 is turned off by the level of the node N1, the node N2 is kept at the H level.
【００３８】ａ２：第２スイッチ回路１６の動作タイミ
ング。 第２スイッチ回路１６において、第４インバータ回路１
４の出力信号に応答して、第３ゲートＳＷ３がオフし、
第４ゲートＳＷ４がオンする。これにより、第２スイッ
チ回路１６は、第２フィードバックトランジスタＭＮ２
によるフィードバックを遮断し、第１インバータ回路１
１のトランジスタＭＮ１に低電位電源ＶSSを供給する。
このように、第３ゲートＳＷ３がオフするまで、つまり
入力信号ＶＩＮが第４インバータ回路１４のスレッショ
ルド電圧を越えるまで、第２フィードバックトランジス
タＭＮ２がノードＮ４のレベルを引き上げる。A2: Operation timing of the second switch circuit 16. In the second switch circuit 16, the fourth inverter circuit 1
In response to the output signal of No. 4, the third gate SW3 turns off,
The fourth gate SW4 turns on. Thereby, the second switch circuit 16 is connected to the second feedback transistor MN2.
The feedback by the first inverter circuit 1
A low potential power supply VSS is supplied to one transistor MN1.
As described above, the second feedback transistor MN2 raises the level of the node N4 until the third gate SW3 turns off, that is, until the input signal VIN exceeds the threshold voltage of the fourth inverter circuit 14.
【００３９】その結果、入力バッファ回路１０は、入力
信号ＶＩＮが第４インバータ回路１４のスレッショルド
電圧を超えるまで出力信号ＶＯＵＴをＬレベルに保持す
る。つまり、入力バッファ回路１０のＨレベルスレッシ
ョルド電圧ＶＩＨは、第４インバータ回路１４のスレッ
ショルド電圧に等しくなる。As a result, the input buffer circuit 10 holds the output signal VOUT at the L level until the input signal VIN exceeds the threshold voltage of the fourth inverter circuit 14. That is, the H-level threshold voltage VIH of the input buffer circuit 10 becomes equal to the threshold voltage of the fourth inverter circuit 14.
【００４０】また、この時、図８の従来回路にあるよう
なＮＭＯＳトランジスタＭＮ５２が存在しないため、電
源間に電流経路が形成されず、Ｌ→Ｈスイッチング時の
消費電流をカットすることができる（図２参照）。At this time, since the NMOS transistor MN52 as in the conventional circuit of FIG. 8 does not exist, no current path is formed between the power supplies, and the current consumption at the time of L → H switching can be cut ( (See FIG. 2).
【００４１】そして、入力信号ＶＩＮが第４インバータ
回路１４のスレッショルド電圧を超えると、第２フィー
ドバックトランジスタＭＮ２によるフィードバックが遮
断されることでノードＮ１はＬレベルとなり、入力バッ
ファ回路１０はＨレベルの出力信号ＶＯＵＴを出力す
る。When the input signal VIN exceeds the threshold voltage of the fourth inverter circuit 14, the feedback by the second feedback transistor MN2 is cut off, the node N1 goes low, and the input buffer circuit 10 outputs the high level signal. The signal VOUT is output.
【００４２】（３）入力信号ＶＩＮがＨ（ＶDD）レベル
の時は、ＰＭＯＳトランジスタＭＰ１がオフ、ＮＭＯＳ
トランジスタＭＮ１がオンする。第４インバータ回路１
４によりノードＮ５がＬ（ＶSS）レベルとなるため、第
３ゲートＳＷ３がオフし第４ゲートＳＷ４がオンする。
これにより、第２スイッチ回路１６は低電位電源ＶSSを
第１インバータ回路１１のトランジスタＭＮ１に供給す
る。よって、ノードＮ１はＬレベルとなり、入力バッフ
ァ回路１０はＨレベルの出力信号ＶＯＵＴを出力する。(3) When the input signal VIN is at H (VDD) level, the PMOS transistor MP1 is turned off and the NMOS transistor MP1 is turned off.
The transistor MN1 turns on. Fourth inverter circuit 1
4, the node N5 becomes L (VSS) level, so that the third gate SW3 is turned off and the fourth gate SW4 is turned on.
As a result, the second switch circuit 16 supplies the low potential power supply VSS to the transistor MN1 of the first inverter circuit 11. Therefore, the node N1 becomes L level, and the input buffer circuit 10 outputs the H level output signal VOUT.
【００４３】この時、第３インバータ回路１３によって
ノードＮ３がＬレベルとなるため、第１ゲートＳＷ１が
オンし第２ゲートＳＷ２がオフする。そして、ノードＮ
１のレベルによって第１フィードバックトランジスタＭ
Ｐ２がオンする。このため、トランジスタＭＰ１のソー
スが接続されたノードＮ２はＬレベルとなる。At this time, the node N3 is set at the L level by the third inverter circuit 13, so that the first gate SW1 is turned on and the second gate SW2 is turned off. And node N
1 level, the first feedback transistor M
P2 turns on. Therefore, the node N2 to which the source of the transistor MP1 is connected becomes L level.
【００４４】（４）入力信号ＶＩＮのＨ→Ｌ遷移時にお
いては、Ｌ→Ｈ遷移時と同様に、スレッショルド電圧の
差によって、先ず第２スイッチ回路１６が動作し、その
後第１スイッチ回路１５が動作する。(4) When the input signal VIN transitions from H to L, similarly to the transition from L to H, the second switch circuit 16 operates first due to the difference in threshold voltage, and then the first switch circuit 15 operates. Operate.
【００４５】ｂ１：第２スイッチ回路１６の動作タイミ
ング。 第２スイッチ回路１６において、第４インバータ回路１
４の出力信号に応答して、第３ゲートＳＷ３がオンし、
第４ゲートＳＷ４がオフする。これにより、第２スイッ
チ回路１６は、低電位電源ＶSSの供給を遮断し、トラン
ジスタＭＮ１のソースに第２フィードバックトランジス
タＭＮ２のソースを接続する。この時、第２フィードバ
ックトランジスタＭＮ２は、ノードＮ１のレベルによっ
てオフしているため、ノードＮ２はＬレベルに保持され
る。B1: Operation timing of the second switch circuit 16. In the second switch circuit 16, the fourth inverter circuit 1
In response to the output signal of No. 4, the third gate SW3 is turned on,
The fourth gate SW4 turns off. As a result, the second switch circuit 16 cuts off the supply of the low potential power supply VSS, and connects the source of the second feedback transistor MN2 to the source of the transistor MN1. At this time, since the second feedback transistor MN2 is turned off by the level of the node N1, the node N2 is held at the L level.
【００４６】ｂ２：第１スイッチ回路１５の動作タイミ
ング。 第１スイッチ回路１５において、第３インバータ回路１
３の出力信号に応答して、第１ゲートＳＷ１がオフし、
第２ゲートＳＷ２がオンする。これにより、第１スイッ
チ回路１５は、第１フィードバックトランジスタＭＰ２
によるフィードバックを遮断し、第１インバータ回路１
１のトランジスタＭＰ１に高電位電源ＶDDを供給する。
このように、第１ゲートＳＷ１がオフするまで、つまり
入力信号ＶＩＮが第３インバータ回路１３の第２のスレ
ッショルド電圧を越える（入力信号ＶＩＮのレベルが第
２のスレッショルド電圧より低くなる）まで、第１フィ
ードバックトランジスタＭＰ２がノードＮ２のレベルを
引き下げる。B2: Operation timing of the first switch circuit 15. In the first switch circuit 15, the third inverter circuit 1
3, the first gate SW1 is turned off,
The second gate SW2 turns on. As a result, the first switch circuit 15 is connected to the first feedback transistor MP2
The feedback by the first inverter circuit 1
A high potential power supply VDD is supplied to one transistor MP1.
As described above, until the first gate SW1 is turned off, that is, until the input signal VIN exceeds the second threshold voltage of the third inverter circuit 13 (the level of the input signal VIN becomes lower than the second threshold voltage). One feedback transistor MP2 lowers the level of node N2.
【００４７】その結果、入力バッファ回路１０は、入力
信号ＶＩＮが第３インバータ回路１３のスレッショルド
電圧を超えるまで出力信号ＶＯＵＴをＨレベルに保持す
る。つまり、入力バッファ回路１０のＬレベルスレッシ
ョルド電圧ＶＩＬは、第３インバータ回路１３のスレッ
ショルド電圧に等しくなる。As a result, the input buffer circuit 10 holds the output signal VOUT at the H level until the input signal VIN exceeds the threshold voltage of the third inverter circuit 13. That is, the L level threshold voltage VIL of the input buffer circuit 10 is equal to the threshold voltage of the third inverter circuit 13.
【００４８】また、この時、図８の従来回路にあるよう
なＮＭＯＳトランジスタＭＰ５２が存在しないため、電
源間に電流経路が形成されず、Ｈ→Ｌスイッチング時の
消費電流をカットすることができる。At this time, since the NMOS transistor MP52 as in the conventional circuit of FIG. 8 does not exist, no current path is formed between the power supplies, and the current consumption during H → L switching can be cut.
【００４９】そして、入力信号ＶＩＮが第３インバータ
回路１３のスレッショルド電圧を超えると、第１フィー
ドバックトランジスタＭＰ２によるフィードバックが遮
断されることでノードＮ１はＨレベルとなり、入力バッ
ファ回路１０はＬレベルの出力信号ＶＯＵＴを出力す
る。When the input signal VIN exceeds the threshold voltage of the third inverter circuit 13, the feedback by the first feedback transistor MP2 is cut off, so that the node N1 becomes H level, and the input buffer circuit 10 outputs L level. The signal VOUT is output.
【００５０】尚、第３インバータ回路１３及び第４イン
バータ回路１４のスレッショルド電圧が、それぞれ入力
バッファ回路１０のスレッショルド電圧ＶＩＨ，ＶＩＬ
となるため、回路設計時に第３インバータ回路１３，第
４インバータ回路１４のトランジスタ構成によって図
３，図４，図５の如く、細かくスレッショルド電圧ＶＩ
Ｈ，ＶＩＬ（ヒステリシス）を規定することができる。The threshold voltages of the third inverter circuit 13 and the fourth inverter circuit 14 are equal to the threshold voltages VIH and VIL of the input buffer circuit 10, respectively.
Therefore, when designing the circuit, the threshold voltage VI is finely adjusted as shown in FIGS. 3, 4 and 5 by the transistor configuration of the third inverter circuit 13 and the fourth inverter circuit 14.
H, VIL (hysteresis) can be defined.
【００５１】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）第１インバータ回路１１の出力信号の変化に基づ
いて動作するフィードバックトランジスタＭＰ２，ＭＮ
２によるフィードバックを、入力信号の変化に基づいて
第１及び第２スイッチ回路１５，１６によって遮断する
ことで、スイッチング時に電源間に電流経路が形成され
るのを防ぎ、回路の消費電流を低減することができる。As described above, the present embodiment has the following advantages. (1) Feedback transistors MP2 and MN that operate based on a change in the output signal of the first inverter circuit 11
2 is cut off by the first and second switch circuits 15 and 16 based on a change in the input signal, thereby preventing a current path from being formed between the power supplies during switching and reducing the current consumption of the circuit. be able to.
【００５２】（２）第３及び第４インバータ回路１３，
１４のスレッショルド電圧が入力バッファ回路１０のス
レッショルド電圧ＶＩＨ，ＶＩＬとなるようにしたた
め、第３及び第４インバータ回路１３，１４の特性を変
更することで、入力バッファ回路１０のヒステリシス特
性を容易に変更することができる。(2) Third and fourth inverter circuits 13,
The threshold voltage of the input buffer circuit 10 is easily changed by changing the characteristics of the third and fourth inverter circuits 13 and 14 because the threshold voltage of the input buffer circuit 10 is set to the threshold voltages VIH and VIL of the input buffer circuit 10. can do.
【００５３】（第二実施形態）以下、本発明を具体化し
た第二実施形態を図６及び図７に従って説明する。尚、
説明の便宜上、第一実施形態と同様の構成については同
一の符号を付してその説明を一部省略する。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. still,
For convenience of explanation, the same components as those of the first embodiment are denoted by the same reference numerals, and the description thereof is partially omitted.
【００５４】図６は、本実施形態のＣＭＯＳ型シュミッ
ト入力バッファ回路２０の回路図である。入力バッファ
回路２０は、第一実施形態の入力バッファ回路１０の第
３及び第４インバータ回路１３，１４に代えて、ナンド
回路２１、ノア回路２２及びインバータ回路２３を含
む。FIG. 6 is a circuit diagram of the CMOS Schmitt input buffer circuit 20 of the present embodiment. The input buffer circuit 20 includes a NAND circuit 21, a NOR circuit 22, and an inverter circuit 23 instead of the third and fourth inverter circuits 13 and 14 of the input buffer circuit 10 of the first embodiment.
【００５５】ナンド回路２１は、第３インバータ回路１
３と同様にインバータ回路１１より低いスレッショルド
電圧を持ち、ノア回路２２は、第４インバータ回路１４
と同様にインバータ回路１１より高いスレッショルド電
圧を持つ。従って、入力バッファ回路１０のＨレベルス
レッショルド電圧ＶＩＨはナンド回路２１のスレッショ
ルド電圧に等しくなり、Ｌレベルスレッショルド電圧Ｖ
ＩＬはノア回路２２のスレッショルド電圧に等しくな
る。The NAND circuit 21 includes the third inverter circuit 1
3, has a lower threshold voltage than the inverter circuit 11, and the NOR circuit 22
Has a threshold voltage higher than that of the inverter circuit 11. Therefore, the H-level threshold voltage VIH of the input buffer circuit 10 becomes equal to the threshold voltage of the NAND circuit 21, and the L-level threshold voltage VH
IL becomes equal to the threshold voltage of the NOR circuit 22.
【００５６】ナンド回路２１は２入力素子であり、一方
の入力端子は入力端子ＥＡに接続されて入力信号ＶＩＮ
が供給され、他方の入力端子はインバータ回路２３の出
力端子に接続されている。そのインバータ回路２３の入
力端子は制御信号ＶＳＥＬが供給される外部制御端子Ｓ
ＥＬに接続されている。従って、ナンド回路２１は、入
力信号ＶＩＮと制御信号ＶＳＥＬの反転信号とが供給さ
れている。The NAND circuit 21 is a two-input element, one input terminal of which is connected to the input terminal EA and the input signal VIN.
And the other input terminal is connected to the output terminal of the inverter circuit 23. The input terminal of the inverter circuit 23 is connected to an external control terminal S to which the control signal VSEL is supplied.
Connected to EL. Therefore, the NAND circuit 21 is supplied with the input signal VIN and the inverted signal of the control signal VSEL.
【００５７】ナンド回路２１は、制御信号ＶＳＥＬがＨ
レベル（インバータ回路２３の出力信号がＬレベル）の
時にＨレベルの信号を、制御信号ＶＳＥＬがＬレベルの
時に入力信号ＶＩＮを反転したレベルを持つ信号を、第
１及び第２トランスミッションゲートＳＷ１，ＳＷ２及
びインバータ回路１７に出力する。In the NAND circuit 21, when the control signal VSEL is H
When the control signal VSEL is at L level, a signal having an inverted level of the input signal VIN when the control signal VSEL is at L level, and the first and second transmission gates SW1, SW2. And output to the inverter circuit 17.
【００５８】ノア回路２２は２入力素子であり、一方の
入力端子は入力端子ＥＡに接続されて入力信号ＶＩＮが
供給され、他方の入力端子は外部制御端子ＳＥＬに接続
されて制御信号ＶＳＥＬが供給されている。The NOR circuit 22 is a two-input element. One input terminal is connected to the input terminal EA to supply the input signal VIN, and the other input terminal is connected to the external control terminal SEL to supply the control signal VSEL. Have been.
【００５９】ノア回路２２は、制御信号ＶＳＥＬがＨレ
ベルの時にＬレベルの信号を、制御信号ＶＳＥＬがＬレ
ベルの時に入力信号ＶＩＮを反転したレベルを持つ信号
を、第３及び第４トランスミッションゲートＳＷ３，Ｓ
Ｗ４及びインバータ回路１８に出力する。The NOR circuit 22 outputs the L-level signal when the control signal VSEL is at the H level, and the signal having the inverted level of the input signal VIN when the control signal VSEL is at the L level, to the third and fourth transmission gates SW3. , S
W4 and output to the inverter circuit 18.
【００６０】次に、上記のように構成された入力バッフ
ァ回路２０の動作を説明する。上記入力バッファ回路２
０の場合、制御信号ＶＳＥＬをＬレベル或いはＨレベル
に固定して使用する。Next, the operation of the input buffer circuit 20 configured as described above will be described. The above input buffer circuit 2
In the case of 0, the control signal VSEL is fixed at L level or H level for use.
【００６１】（ａ）制御信号ＶＳＥＬがＬレベルの場
合。 ナンド回路２１及びノア回路２２は、入力信号ＶＩＮの
反転信号をそれぞれ第１及び第２スイッチ回路１５，１
６に供給する。従って、この場合には、入力バッファ回
路２０は、第一実施形態の入力バッファ回路１０と同様
に動作する、即ち、入力バッファ回路２０はヒステリシ
ス特性を持つシュミット入力バッファ回路として動作す
る。(A) When the control signal VSEL is at L level. The NAND circuit 21 and the NOR circuit 22 transmit the inverted signal of the input signal VIN to the first and second switch circuits 15, 1 respectively.
6 Therefore, in this case, the input buffer circuit 20 operates in the same manner as the input buffer circuit 10 of the first embodiment, that is, the input buffer circuit 20 operates as a Schmitt input buffer circuit having hysteresis characteristics.
【００６２】（ｂ）制御信号ＶＳＥＬがＨレベルの場
合。 ナンド回路２１はＨレベルの信号を出力し、ノア回路２
２はＬレベルの信号を出力する。第１スイッチ回路１５
は、ナンド回路２１の出力信号に応答して、第１ゲート
ＳＷ１がオフすることで第１フィードバックトランジス
タＭＰ２によるフィードバックを遮断し、オンした第２
ゲートＳＷ２を介して第１インバータ回路１１のトラン
ジスタＭＰ１に高電位電源ＶDDを供給する。第２スイッ
チ回路１６は、ノア回路２２の出力信号に応答して、第
３ゲートＳＷ３がオフすることで第２フィードバックト
ランジスタＭＮ２によるフィードバックを遮断し、オン
した第４ゲートＳＷ４を介して第１インバータ回路１１
のトランジスタＭＮ１に低電位電源ＶSSを供給する。そ
の結果、入力バッファ回路２０は、図７に示す入出力特
性を持つ、即ちヒステリシス特性を持たない通常の入力
バッファ回路として動作する。(B) When the control signal VSEL is at the H level. The NAND circuit 21 outputs an H-level signal, and the NOR circuit 2
2 outputs an L level signal. First switch circuit 15
Responds to the output signal of the NAND circuit 21 by turning off the first gate SW1 to cut off the feedback by the first feedback transistor MP2 and turning on the second gate SW1
The high potential power supply VDD is supplied to the transistor MP1 of the first inverter circuit 11 via the gate SW2. In response to the output signal of the NOR circuit 22, the second switch circuit 16 cuts off the feedback by the second feedback transistor MN2 by turning off the third gate SW3, and turns on the first inverter via the fourth gate SW4 that is turned on. Circuit 11
Is supplied with a low-potential power supply VSS. As a result, the input buffer circuit 20 operates as a normal input buffer circuit having the input / output characteristics shown in FIG. 7, that is, having no hysteresis characteristics.
【００６３】従来の入力バッファ回路５０，６０は、通
常のＣＭＯＳ型入力バッファ回路（ヒステリシスを持た
ない入力バッファ回路）より伝搬遅延時間が大きくな
る。このため、シュミット入力バッファ回路５０，６０
を用いて半導体集積回路装置を設計した後、設計当初よ
り動作速度を上げる必要が生じた場合などに入力バッフ
ァ回路の置き換え、即ち再設計が必要となり、設計時間
が長くなる。従って、本実施形態の入力バッファ回路２
０を用いることで、設計時間の短縮を図ることが可能と
なる。The conventional input buffer circuits 50 and 60 have a longer propagation delay time than a normal CMOS type input buffer circuit (input buffer circuit having no hysteresis). For this reason, the Schmitt input buffer circuits 50 and 60
After designing a semiconductor integrated circuit device by using, the input buffer circuit needs to be replaced, that is, redesigned, when the operation speed needs to be increased from the beginning of design, and the design time becomes longer. Therefore, the input buffer circuit 2 of the present embodiment
By using 0, it is possible to reduce the design time.
【００６４】以上記述したように、本実施の形態によれ
ば、第一実施形態の効果に加えて以下の効果を奏する。 （１）外部制御信号ＶＳＥＬに基づいて一定レベルの信
号を出力するナンド回路２１とノア回路２２を用いるこ
とで、その外部制御信号ＶＳＥＬによってヒステリシス
特性を持つ入力バッファ回路として動作させるか、又は
ヒステリシス特性を持たない入力バッファ回路として動
作させるかを容易に選択することができる。As described above, the present embodiment has the following effects in addition to the effects of the first embodiment. (1) By using the NAND circuit 21 and the NOR circuit 22 that output a signal of a constant level based on the external control signal VSEL, the external control signal VSEL allows the device to operate as an input buffer circuit having a hysteresis characteristic or the hysteresis characteristic Can be easily selected to operate as an input buffer circuit having no.
【００６５】尚、前記実施形態は、以下の態様に変更し
てもよい。 ・上記各実施形態において、第２インバータ回路１２を
省略する。これにより、入力バッファ回路１０，２０
を、入力信号ＶＩＮを反転した信号を出力する入力バッ
ファ回路として動作させることができる。The above embodiment may be modified as follows. In the above embodiments, the second inverter circuit 12 is omitted. Thereby, the input buffer circuits 10, 20
Can be operated as an input buffer circuit that outputs a signal obtained by inverting the input signal VIN.
【００６６】以上の実施形態をまとめ、本発明の構成に
関する以下の事項を開示する。 （１） 請求項１に記載の入力バッファ回路において、
前記第１のトランジスタに前記第１のインバータ回路の
出力変化に基づく信号を帰還して該トランジスタのソー
ス電位を制御する第１の帰還回路を接続し、前記第２の
トランジスタに前記第１のインバータ回路の出力変化に
基づく信号を帰還して該トランジスタのソース電位を制
御する第２の帰還回路を接続し、前記第１の帰還回路
は、前記第１のインバータ回路の出力信号がゲートに供
給され、ドレインに第１の電源が供給される第３のＭＯ
Ｓ型トランジスタと、前記第１のインバータ回路の論理
スレッショルド電圧よりも低い論理スレッショルド電圧
が設定され、前記入力信号の反転信号を出力する第１の
ゲート回路と、前記第１のゲート回路の出力信号に基づ
いて、前記第３のトランジスタのソースと前記第１のト
ランジスタのソースを接離する第１のスイッチ回路と、
を備え、前記第２の帰還回路は、前記第１のインバータ
回路の出力信号がゲートに供給され、ドレインに第２の
電源が供給される第４のＭＯＳ型トランジスタと、前記
第１のインバータ回路の論理スレッショルド電圧よりも
高い論理スレッショルド電圧が設定され、前記入力信号
の反転信号を出力する第２のゲート回路と、前記第２の
ゲート回路の出力信号に基づいて、前記第４のトランジ
スタのソースと前記第２のトランジスタのソースを接離
する第２のスイッチ回路と、を備えたことを特徴とする
入力バッファ回路。The above embodiments are summarized and the following matters relating to the configuration of the present invention are disclosed. (1) In the input buffer circuit according to claim 1,
A first feedback circuit that controls a source potential of the transistor by feeding back a signal based on an output change of the first inverter circuit to the first transistor, and connects the first inverter to the second transistor; A second feedback circuit for controlling a source potential of the transistor by feeding back a signal based on a change in output of the circuit is connected, and the first feedback circuit supplies an output signal of the first inverter circuit to a gate. , A third MO in which the first power is supplied to the drain
An S-type transistor, a first gate circuit having a logic threshold voltage lower than a logic threshold voltage of the first inverter circuit, and outputting an inverted signal of the input signal; and an output signal of the first gate circuit. A first switch circuit for connecting / disconnecting the source of the third transistor and the source of the first transistor based on:
Wherein the second feedback circuit comprises: a fourth MOS transistor having a gate supplied with an output signal of the first inverter circuit and a second power supply supplied to a drain; And a second gate circuit that outputs an inverted signal of the input signal and a source of the fourth transistor based on an output signal of the second gate circuit. And a second switch circuit for connecting and disconnecting the source of the second transistor.
【００６７】（２）上記（１）に記載の入力バッファ回
路において、前記第１のスイッチ回路は、前記第３のト
ランジスタのソースと前記第１のトランジスタのソース
との間に接続された第１のスイッチ手段と、前記第１又
は第２のトランジスタのソースに第１端子が接続され、
第２端子に第２の電源が供給される第２のスイッチ手段
と、を備え、前記ゲート回路の出力信号に基づいて前記
第１及び第２のスイッチ手段を相補にオン・オフ制御
し、前記第２のスイッチ回路は、前記第４のトランジス
タのソースと前記第２のトランジスタのソースとの間に
接続された第３のスイッチ手段と、前記第１又は第２の
トランジスタのソースに第１端子が接続され、第２端子
に第２の電源が供給される第４のスイッチ手段と、を備
え、前記ゲート回路の出力信号に基づいて前記第３及び
第４のスイッチ手段を相補にオン・オフ制御する、こと
を特徴とする入力バッファ回路。(2) In the input buffer circuit according to (1), the first switch circuit is connected to a first transistor connected between a source of the third transistor and a source of the first transistor. A first terminal is connected to the switch means and a source of the first or second transistor;
A second switch to which a second power is supplied to a second terminal, wherein on and off control of the first and second switch is complementarily controlled based on an output signal of the gate circuit; The second switch circuit includes third switch means connected between the source of the fourth transistor and the source of the second transistor, and a first terminal connected to the source of the first or second transistor. And a fourth switch means for supplying a second power to a second terminal, wherein the third and fourth switch means are turned on / off complementarily based on an output signal of the gate circuit. Controlling an input buffer circuit.
【００６８】（３） 上記（１）に記載の入力バッファ
回路において、前記第１のゲート回路は入力される外部
制御信号に基づいて、前記入力信号の反転信号、又は前
記第３のトランジスタによるフィードバックを遮断する
ための一定レベルの信号を出力するナンド回路であり、
前記第２のゲート回路は入力される外部制御信号に基づ
いて、前記入力信号の反転信号、又は前記第４のトラン
ジスタによるフィードバックを遮断するための一定レベ
ルの信号を出力するノア回路である、ことを特徴とする
入力バッファ回路。(3) In the input buffer circuit according to the above (1), the first gate circuit is an inverted signal of the input signal or a feedback by the third transistor, based on an input external control signal. Is a NAND circuit that outputs a signal of a certain level to cut off
The second gate circuit is a NOR circuit that outputs an inverted signal of the input signal or a constant-level signal for cutting off feedback by the fourth transistor, based on an input external control signal. An input buffer circuit characterized by the above-mentioned.
【００６９】（４） 請求項２に記載の入力バッファ回
路において、前記第１のスイッチ回路は、前記第３のト
ランジスタのソースと前記第１のトランジスタのソース
との間に接続された第１のスイッチ手段と、前記第１又
は第２のトランジスタのソースに第１端子が接続され、
第２端子に第２の電源が供給される第２のスイッチ手段
と、を備え、前記ゲート回路の出力信号に基づいて前記
第１及び第２のスイッチ手段を相補にオン・オフ制御す
ることを特徴とする入力バッファ回路。(4) In the input buffer circuit according to claim 2, the first switch circuit is a first switch circuit connected between a source of the third transistor and a source of the first transistor. A switch, and a first terminal connected to a source of the first or second transistor;
And a second switch for supplying a second power to a second terminal, wherein on / off control of the first and second switch is complementarily performed based on an output signal of the gate circuit. Characteristic input buffer circuit.
【００７０】（５） 請求項３に記載の入力バッファ回
路において、前記第２のスイッチ回路は、前記第４のト
ランジスタのソースと前記第２のトランジスタのソース
との間に接続された第３のスイッチ手段と、前記第２の
トランジスタのソースに第１端子が接続され、第２端子
に第１の電源が供給される第４のスイッチ手段と、を備
え、前記ゲート回路の出力信号に基づいて前記第３及び
第４のスイッチ手段を相補にオン・オフ制御する、こと
を特徴とする入力バッファ回路。(5) In the input buffer circuit according to claim 3, the second switch circuit is a third switch connected between the source of the fourth transistor and the source of the second transistor. Switch means, and a fourth switch means having a first terminal connected to the source of the second transistor and a first power supply being supplied to the second terminal, based on an output signal of the gate circuit. An input buffer circuit, wherein the third and fourth switch means are complementarily turned on and off.
【００７１】（６） 請求項２又は３に記載の入力バッ
ファ回路において、前記第１又は第２のゲート回路は入
力される外部制御信号に基づいて、前記入力信号の反転
信号、又は前記第３又は第４のトランジスタによるフィ
ードバックを遮断するための一定レベルの信号を出力す
ることを特徴とする入力バッファ回路。これにより、外
部制御信号によって、ヒステリシス特性を持つ動作か、
又はヒステリシス特性を持たない動作かを選択できる。
従って、スイッチング時の消費電流増大を抑えるととも
に、外部制御信号に基づいて通常のＣＭＯＳ型入力バッ
ファ回路としても使用可能な入力バッファ回路を提供す
ることができる。(6) In the input buffer circuit according to claim 2 or 3, the first or second gate circuit is an inverted signal of the input signal or the third gate circuit based on an input external control signal. Alternatively, an input buffer circuit which outputs a signal of a certain level for cutting off feedback by a fourth transistor. As a result, the operation with the hysteresis characteristic by the external control signal
Alternatively, an operation having no hysteresis characteristics can be selected.
Therefore, it is possible to provide an input buffer circuit that can suppress an increase in current consumption at the time of switching and can be used as a normal CMOS input buffer circuit based on an external control signal.
【００７２】[0072]
【発明の効果】以上詳述したように、本発明によれば、
入力信号の変化に応答してインバータ回路のトランジス
タのソース電位の制御を遮断することで、スイッチング
時における消費電流の増大を抑えることが可能な入力バ
ッファ回路を提供することができる。As described in detail above, according to the present invention,
By interrupting the control of the source potential of the transistor in the inverter circuit in response to a change in the input signal, an input buffer circuit capable of suppressing an increase in current consumption during switching can be provided.
【図１】 第一実施形態の入力バッファ回路の回路図で
ある。FIG. 1 is a circuit diagram of an input buffer circuit according to a first embodiment.
【図２】 入力電圧−電源電流値の特性図である。FIG. 2 is a characteristic diagram of an input voltage-power supply current value.
【図３】 第一実施形態の入力バッファ回路の入出力特
性図である。FIG. 3 is an input / output characteristic diagram of the input buffer circuit of the first embodiment.
【図４】 ヒステリシス幅を変更した場合の入出力特性
図である。FIG. 4 is an input / output characteristic diagram when a hysteresis width is changed.
【図５】 ヒステリシス幅を変更した場合の入出力特性
図である。FIG. 5 is an input / output characteristic diagram when a hysteresis width is changed.
【図６】 第二実施形態の入力バッファ回路の回路図で
ある。FIG. 6 is a circuit diagram of an input buffer circuit according to a second embodiment.
【図７】 第二実施形態の入力バッファ回路の入出力特
性図である。FIG. 7 is an input / output characteristic diagram of the input buffer circuit according to the second embodiment.
【図８】 従来の入力バッファ回路の回路図である。FIG. 8 is a circuit diagram of a conventional input buffer circuit.
【図９】 図８の入力バッファ回路の入出力特性図であ
る。9 is an input / output characteristic diagram of the input buffer circuit of FIG.
【図１０】 従来の入力バッファ回路の回路図である。FIG. 10 is a circuit diagram of a conventional input buffer circuit.
【図１１】 図１０の入力バッファ回路の入出力特性図
である。11 is an input / output characteristic diagram of the input buffer circuit of FIG.
１１ 第１のインバータ回路 １３ 第１のゲート回路としての第３インバータ回路 １４ 第２のゲート回路としての第４インバータ回路 １５ 第１のスイッチ回路 １６ 第２のスイッチ回路 ＭＰ１ 第１のトランジスタ ＭＮ１ 第２のトランジスタ ＭＰ２ 第３のトランジスタとしての第１フィードバッ
クトランジスタ ＭＮ２ 第４のトランジスタとしての第２フィードバッ
クトランジスタ ＳＷ１ 第１のスイッチ手段としてのトランスミッショ
ンゲート ＳＷ２ 第２のスイッチ手段としてのトランスミッショ
ンゲート ＳＷ３ 第３のスイッチ手段としてのトランスミッショ
ンゲート ＳＷ４ 第４のスイッチ手段としてのトランスミッショ
ンゲート ＶＩＮ 入力信号 ＶDD 第２の電源としての高電位電源 ＶSS 第１の電源としての低電位電源 ２１ 第１のゲート回路としてのナンド回路 ２２ 第２のゲート回路としてのノア回路11 First Inverter Circuit 13 Third Inverter Circuit as First Gate Circuit 14 Fourth Inverter Circuit as Second Gate Circuit 15 First Switch Circuit 16 Second Switch Circuit MP1 First Transistor MN1 Second The transistor MP2 The first feedback transistor MN2 as the third transistor The second feedback transistor SW1 as the fourth transistor SW1 The transmission gate SW2 as the first switch device The transmission gate SW3 as the second switch device SW3 The third switch device Transmission gate as switch SW4 Transmission gate as fourth switch means VIN Input signal VDD High potential power supply as second power supply VSS Low potential power supply as first power supply 21 First gate NAND circuit as gate circuit 22 NOR circuit as second gate circuit
Claims (3)
ＯＳ型トランジスタよりなる第１のインバータ回路を備
え、該インバータ回路の出力変化に基づいて前記第１及
び第２のトランジスタのソース電位を制御することによ
りヒステリシス特性を持つ入力バッファ回路において、 入力信号の変化に応答して、前記第１及び第２のトラン
ジスタのソース電位の制御を遮断することを特徴とした
入力バッファ回路。1. A first and a second M having different conductivity types from each other.
An input buffer circuit having a hysteresis characteristic by controlling a source potential of the first and second transistors based on a change in the output of the inverter circuit; An input buffer circuit for interrupting control of source potentials of the first and second transistors in response to a change.
いて、 前記第１のトランジスタに前記第１のインバータ回路の
出力変化に基づく信号を帰還して該トランジスタのソー
ス電位を制御する第１の帰還回路を接続し、 前記第１の帰還回路は、 前記第１のインバータ回路の出力信号がゲートに供給さ
れ、ドレインに第１の電源が供給される第３のＭＯＳ型
トランジスタと、 前記第１のインバータ回路の論理スレッショルド電圧よ
りも低い論理スレッショルド電圧が設定され、前記入力
信号の反転信号を出力する第１のゲート回路と、 前記第１のゲート回路の出力信号に基づいて、前記第３
のトランジスタのソースと前記第１のトランジスタのソ
ースを接離する第１のスイッチ回路と、を備えたことを
特徴とする入力バッファ回路。2. The input buffer circuit according to claim 1, wherein a signal based on an output change of said first inverter circuit is fed back to said first transistor to control a source potential of said transistor. A first MOS transistor, wherein the first feedback circuit comprises: a third MOS-type transistor having an output signal of the first inverter circuit supplied to a gate and a first power supply supplied to a drain; A first gate circuit that sets a logic threshold voltage lower than a logic threshold voltage of the inverter circuit and outputs an inverted signal of the input signal; and a third gate circuit based on an output signal of the first gate circuit.
An input buffer circuit, comprising: a source of the first transistor; and a first switch circuit for connecting / disconnecting the source of the first transistor.
いて、 前記第２のトランジスタに前記第１のインバータ回路の
出力変化に基づく信号を帰還して該トランジスタのソー
ス電位を制御する第２の帰還回路を接続し、 前記第２の帰還回路は、 前記第１のインバータ回路の出力信号がゲートに供給さ
れ、ドレインに第２の電源が供給される第４のＭＯＳ型
トランジスタと、 前記第１のインバータ回路の論理スレッショルド電圧よ
りも高い論理スレッショルド電圧が設定され、前記入力
信号の反転信号を出力する第２のゲート回路と、 前記第２のゲート回路の出力信号に基づいて、前記第４
のトランジスタのソースと前記第２のトランジスタのソ
ースを接離する第２のスイッチ回路と、を備えたことを
特徴とする入力バッファ回路。3. The input buffer circuit according to claim 1, wherein a signal based on an output change of said first inverter circuit is fed back to said second transistor to control a source potential of said transistor. A second MOS-type transistor, wherein the second feedback circuit comprises: a fourth MOS-type transistor in which an output signal of the first inverter circuit is supplied to a gate and a second power supply is supplied to a drain; A second gate circuit that sets a logic threshold voltage higher than a logic threshold voltage of the inverter circuit and outputs an inverted signal of the input signal; and a fourth gate circuit based on an output signal of the second gate circuit.
An input buffer circuit, comprising: a source of the second transistor; and a second switch circuit for connecting / disconnecting the source of the second transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28981799A JP2001111410A (en) | 1999-10-12 | 1999-10-12 | Input buffer circuit |
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|---|---|
| JP (1) | JP2001111410A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100759775B1 (en) * | 2001-12-20 | 2007-09-20 | 후지쯔 가부시끼가이샤 | Input/output buffer circuit |
| JP2016048871A (en) * | 2014-08-28 | 2016-04-07 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| CN114333717A (en) * | 2020-09-30 | 2022-04-12 | 奇景光电股份有限公司 | Source driver and polarity inversion control circuit |
-
1999
- 1999-10-12 JP JP28981799A patent/JP2001111410A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100759775B1 (en) * | 2001-12-20 | 2007-09-20 | 후지쯔 가부시끼가이샤 | Input/output buffer circuit |
| JP2016048871A (en) * | 2014-08-28 | 2016-04-07 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| CN114333717A (en) * | 2020-09-30 | 2022-04-12 | 奇景光电股份有限公司 | Source driver and polarity inversion control circuit |
| CN114333717B (en) * | 2020-09-30 | 2023-08-22 | 奇景光电股份有限公司 | Source driver and polarity inversion control circuit |
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