JP2001110828A - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device

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JP2001110828A JP29147299A JP29147299A JP2001110828A JP 2001110828 A JP2001110828 A JP 2001110828A JP 29147299 A JP29147299 A JP 29147299A JP 29147299 A JP29147299 A JP 29147299A JP 2001110828 A JP2001110828 A JP 2001110828A
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layer
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chip
film
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裕之 篠木
Toshimichi Tokushige
利洋智 徳重
Nobuyuki Takai
信行 高井
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Original Assignee
Sanyo Electric Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To improve the reliability of a chip size package. SOLUTION: Metal posts 8 are formed to a wafer, and while a tape 21 for dicing is stuck to the back face of the wafer, the wafer is diced for each chip. Then, the upper face of the wafer is resin-sealed, and a resin layer R is polished, and the head parts of the metal posts 8 are exposed. Then, solder balls are mounted on the metal posts 8, and the wafer is separated into each chip by a dicing process.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にチップサイズパッケージの製造方法に
関する。チップサイズパッケージ（Chip Size Packag
e）は、ＣＳＰとも呼ばれ、チップサイズと同等か、わ
ずかに大きいパッケージの総称であり、高密度実装を目
的としたパッケージである。本発明は、ＣＳＰに採用さ
れるメタルポスト形成における信頼性向上技術に関する
ものである。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a chip size package. Chip Size Packag
e) is also referred to as a CSP and is a general term for packages having a size equal to or slightly larger than the chip size, and is a package intended for high-density mounting. The present invention relates to a technology for improving reliability in forming a metal post used in a CSP.

【０００２】[0002]

【従来の技術】従来、この分野では、一般にＢＧＡ（Ba
ll Grid Array）と呼ばれ、面状に配列された複数のハ
ンダボールを持つ構造、ファインピッチＢＧＡと呼ば
れ、ＢＧＡのボールピッチをさらに狭ピッチにして外形
がチップサイズに近くなった構造等が知られている。2. Description of the Related Art Conventionally, in this field, BGA (Ba
ll Grid Array), a structure with a plurality of solder balls arranged in a plane, a fine pitch BGA, a structure in which the ball pitch of the BGA is further narrowed and the outer shape is close to the chip size, etc. Are known.

【０００３】また、最近では、「日経マイクロデバイ
ス」１９９８年８月号 ４４頁〜７１頁に記載されたウ
エハＣＳＰがある。このウエハＣＳＰは、基本的には、
チップのダイシング前に配線やアレイ状のパッドをウエ
ハプロセス（前工程）で作り込むＣＳＰである。この技
術によって、ウエハプロセスとパッケージ・プロセス
（後工程）が一体化され、パッケージ・コストが大幅に
低減できるようになることが期待されている。Recently, there is a wafer CSP described in “Nikkei Microdevice”, August 1998, pp. 44-71. This wafer CSP is basically
This is a CSP in which wiring and array-like pads are formed by a wafer process (pre-process) before dicing a chip. It is expected that this technology will integrate the wafer process and the package process (post-process), thereby greatly reducing the package cost.

【０００４】ウエハＣＳＰの種類には、樹脂封止型と再
配線型がある。樹脂封止型は、従来のパッケージと同様
に表面を封止樹脂で覆った構造であり、チップ表面の配
線層上にメタルポストを形成し、その周囲を封止樹脂で
固める構造である。[0004] There are two types of wafer CSP: a resin sealing type and a rewiring type. The resin-sealed type has a structure in which the surface is covered with a sealing resin, similarly to a conventional package, in which metal posts are formed on a wiring layer on the chip surface, and the periphery thereof is solidified with the sealing resin.

【０００５】一般にパッケージをプリント基板に搭載す
ると、プリント基板との熱膨張差によって発生した応力
がメタルポストに集中すると言われているが、樹脂封止
型では、メタルポストが長くなるため、応力が分散され
ると考えられている。It is generally said that when a package is mounted on a printed circuit board, stress generated due to a difference in thermal expansion between the printed circuit board and the printed circuit board is concentrated on the metal posts. It is believed to be decentralized.

【０００６】一方、再配線型は、図１０に示すように、
封止樹脂を使わず、再配線を形成した構造である。つま
りチップ５１の表面にＡｌ電極５２、配線層５３、絶縁
層５４が積層され、配線層５３上にはメタルポスト５５
が形成され、その上に半田ボール５６が形成されてい
る。配線層５３は、半田ボール５６をチップ上に所定の
アレイ状に配置するための再配線として用いられる。On the other hand, in the rewiring type, as shown in FIG.
This is a structure in which rewiring is formed without using a sealing resin. That is, the Al electrode 52, the wiring layer 53, and the insulating layer 54 are stacked on the surface of the chip 51, and the metal posts 55 are formed on the wiring layer 53.
Is formed, and a solder ball 56 is formed thereon. The wiring layer 53 is used as a rewiring for arranging the solder balls 56 on the chip in a predetermined array.

【０００７】樹脂封止型は、メタルポストを１００μｍ
程度と長くし、これを封止樹脂で補強することにより、
高い信頼性が得られる。しかしながら、封止樹脂を形成
するプロセスは、後工程において金型を用いて実施する
必要があり、プロセスが複雑になる。[0007] In the resin sealing type, a metal post is 100 μm
By lengthening it and reinforcing it with sealing resin,
High reliability is obtained. However, the process of forming the sealing resin needs to be performed using a mold in a later step, and the process becomes complicated.

【０００８】一方、再配線型では、プロセスは比較的単
純であり、しかも殆どの工程をウエハプロセスで実施で
きる利点がある。しかし、なんらかの方法で応力を緩和
し信頼性を高めることが必要とされている。On the other hand, the rewiring type has an advantage that the process is relatively simple and most of the steps can be performed by a wafer process. However, there is a need to relieve stress in some way to increase reliability.

【０００９】また図１１は、図１０の配線層５３を省略
したものであり、Ａｌ電極５２が露出した開口部を形成
し、この開口部には、メタルポスト５５とアルミ電極５
２との間にバリアメタル５８を少なくとも一層形成し、
このメタルポスト５５の上に半田ボール５６が形成され
ている。FIG. 11 is a view in which the wiring layer 53 of FIG. 10 is omitted, and an opening is formed in which the Al electrode 52 is exposed, and the metal post 55 and the aluminum electrode 5 are formed in the opening.
At least one barrier metal 58 is formed between
A solder ball 56 is formed on the metal post 55.

【００１０】[0010]

【発明が解決しようとする課題】ここで、上記したよう
なウエハＣＳＰの封止には、例えばエポキシ樹脂を用
い、この樹脂層を研磨して前記メタルポスト５５の頭部
を露出させ、ダイシング工程へとプロセスが続くが、こ
のとき、樹脂ストレスの影響によるウエハの反りが非常
に大きいという問題が発生していた。Here, for sealing the wafer CSP as described above, for example, an epoxy resin is used, and this resin layer is polished to expose the head of the metal post 55, and a dicing process is performed. However, at this time, there is a problem that the warpage of the wafer due to the influence of the resin stress is extremely large.

【００１１】そして、このような反りが出たウエハを製
造ライン内で搬送させる場合には、搬送エラーが発生す
ることがあった。このことは、ウエハの大口径化が進み
ことで、より顕著になる。[0011] When a warped wafer is transferred in a manufacturing line, a transfer error may occur. This becomes more remarkable as the diameter of the wafer increases.

【００１２】また、信頼性向上を図るためにメタルポス
トをより高くしたくても、この反りの問題が支障となっ
ていた。Further, even if it is desired to increase the height of the metal post in order to improve the reliability, the problem of the warpage has been an obstacle.

【００１３】[0013]

【課題を解決するための手段】本発明は上記課題に鑑み
てなされ、図８（ａ）に示すようにメタルポスト８を形
成した後、ウエハ裏面にダイシング用テープ２１を貼付
した状態で、各チップ毎にダイシングする。次に、図８
（ｂ）に示すように全体を樹脂封止する。続いて、図８
（ｃ）に示すように樹脂層Ｒを研磨して、前記メタルポ
スト８の頭部を露出させる。そして、図９（ａ）に示す
ように前記メタルポスト８上に半田ボール１２を搭載し
た後、図９（ｂ）に示すようにダイシングすることで、
各チップ毎に分離する工程とを有することを特徴とする
ものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems. After forming a metal post 8 as shown in FIG. Dicing is performed for each chip. Next, FIG.
The whole is resin-sealed as shown in FIG. Subsequently, FIG.
As shown in (c), the resin layer R is polished to expose the head of the metal post 8. Then, after the solder balls 12 are mounted on the metal posts 8 as shown in FIG. 9A, dicing is performed as shown in FIG.
Separating each chip.

【００１４】[0014]

【発明の実施の形態】以下、本発明の一実施形態に係る
半導体装置の製造方法について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a semiconductor device according to one embodiment of the present invention will be described below.

【００１５】図７に於いて、図番１は、通常のワイヤボ
ンディングタイプのＩＣチップに於いて、最上層のメタ
ル（ボンディングパッドとしても機能する部分）の部分
であり、このＡｌ電極１のコンタクトホールＣが形成さ
れる層間絶縁膜を図番２で示す。In FIG. 7, reference numeral 1 denotes the uppermost metal (a portion which also functions as a bonding pad) in a normal wire bonding type IC chip. The interlayer insulating film in which the hole C is formed is shown in FIG.

【００１６】また、このコンタクトホールＣの下層に
は、メタルが複数層で形成され、例えばトランジスタ
（ＭＯＳ型のトランジスタまたはＢＩＰ型のトランジス
タ）、拡散領域、ポリＳｉゲートまたはポリＳｉ等とコ
ンタクトしている。In the lower layer of the contact hole C, a plurality of layers of metal are formed, for example, in contact with a transistor (MOS type transistor or BIP type transistor), a diffusion region, a poly-Si gate or poly-Si. I have.

【００１７】ここで、本実施例は、ＭＯＳ型で説明して
いるが、ＢＩＰでも実施できることは言うまでもない。Here, the present embodiment has been described in terms of the MOS type, but it is needless to say that the present invention can also be implemented in a BIP.

【００１８】また本構造は、一般には一層メタル、２層
メタル…と呼ばれるＩＣである。This structure is an IC generally called a one-layer metal, a two-layer metal, or the like.

【００１９】更には、パッシベーション膜を図番３で示
す。ここでパッシベーション膜３は、Ｓｉ窒化膜、エポ
キシ樹脂またはポリイミド樹脂等でなり、更にこの上に
は、絶縁樹脂層ｒが被覆されている。この絶縁樹脂層ｒ
は、後述するようにフラット性を実現し、半田ボールの
高さを一定にしている。Further, FIG. 3 shows a passivation film. Here, the passivation film 3 is made of a Si nitride film, an epoxy resin, a polyimide resin, or the like, and is further covered with an insulating resin layer r. This insulating resin layer r
Realizes flatness as described later and keeps the height of the solder ball constant.

【００２０】また、Ａｌ電極１上には、キャップメタル
として窒化Ｔｉ膜（ＴｉＮ）５が形成されている。On the Al electrode 1, a TiN film (TiN) 5 is formed as a cap metal.

【００２１】パッシベーション膜３と絶縁樹脂層ｒは、
窒化Ｔｉ膜（ＴｉＮ）５を露出する開口部Ｋが形成さ
れ、ここには、配線層のメッキ電極（シード層）として
Ｃｕの薄膜層６が形成される。そしてこの上には、Ｃｕ
メッキにより形成される配線層７が形成される。The passivation film 3 and the insulating resin layer r
An opening K exposing the TiN film 5 (TiN) 5 is formed, in which a Cu thin film layer 6 is formed as a plating electrode (seed layer) of a wiring layer. And on top of this is Cu
The wiring layer 7 formed by plating is formed.

【００２２】そして、配線層７を含むチップ全面には、
樹脂から成る樹脂層Ｒが形成される。ただし、図面上で
は省略しているが、樹脂層Ｒと配線層７、樹脂層Ｒとメ
タルポスト８の界面には後述するように樹脂層ＲとＣｕ
との反応を防止するためのシリコン窒化膜（以下、Ｓｉ
3Ｎ4膜という。）を設けても良い。Then, on the entire surface of the chip including the wiring layer 7,
A resin layer R made of resin is formed. However, although omitted in the drawing, the resin layer R and the Cu layer are provided at the interface between the resin layer R and the wiring layer 7 and between the resin layer R and the metal post 8 as described later.
Silicon nitride film (hereinafter referred to as Si
Of 3 N 4 film. ) May be provided.

【００２３】樹脂層Ｒは、熱硬化性、熱可塑性樹脂であ
れば実施可能であり、特に熱硬化性樹脂として、アミッ
ク酸フィルム、ポリイミド、エポキシ系の樹脂が好まし
い。また熱可塑性樹脂であれば、熱可塑性ポリマー（日
立化成：ハイマル）等が好ましい。またアミック酸フィ
ルムは３０〜５０％の収縮率である。The resin layer R can be implemented as long as it is a thermosetting or thermoplastic resin. In particular, the thermosetting resin is preferably an amic acid film, a polyimide, or an epoxy resin. Further, if it is a thermoplastic resin, a thermoplastic polymer (Hitachi Chemical Co., Ltd .: Himal) or the like is preferable. The amic acid film has a shrinkage of 30 to 50%.

【００２４】ここで、樹脂層Ｒは、液状のアミック酸を
主材料として用意され、ウエハ全面にスピンオンされ、
厚さ２０〜６０μｍ程度で形成される。その後、この樹
脂層Ｒは、熱硬化反応により重合される。温度は、３０
０℃以上である。しかし、熱硬化前のアミック酸より成
る樹脂は、前記温度の基で非常に活性に成り、Ｃｕと反
応し、その界面を悪化させる問題がある。しかし、配線
層の表面に上記Ｓｉ3Ｎ4膜を被覆することにより、この
Ｃｕとの反応を防止することができる。ここでＳｉ3Ｎ4
膜の膜厚は、１０００〜３０００Å程度である。Here, the resin layer R is prepared by using liquid amic acid as a main material, and is spin-on over the entire surface of the wafer.
It is formed with a thickness of about 20 to 60 μm. Thereafter, the resin layer R is polymerized by a thermosetting reaction. The temperature is 30
0 ° C. or higher. However, the resin made of amic acid before heat curing has a problem that it becomes very active at the above temperature, reacts with Cu, and deteriorates the interface. However, by covering the surface of the wiring layer with the Si 3 N 4 film, the reaction with Cu can be prevented. Where Si 3 N 4
The thickness of the film is about 1000-3000 °.

【００２５】また、Ｓｉ3Ｎ4膜は、バリア性が優れた絶
縁膜で良いが、ＳｉＯ2膜は、バリア性に劣る。しか
し、ＳｉＯ2膜を採用する場合は、Ｓｉ3Ｎ4膜よりもそ
の膜厚を厚くする必要がある。また、Ｓｉ3Ｎ4膜は、プ
ラズマＣＶＤ法で形成できるので、そのステップカバレ
ージも優れ、好ましい。更に、メタルポスト８を形成し
た後、樹脂層Ｒを被覆するので、前記Ｓｉ3Ｎ4膜を形成
するとＣｕから成る配線層７とアミック酸を主材料とす
る樹脂層の反応を防止するばかりでなく、Ｃｕから成る
メタルポスト８とアミック酸を主材料とする樹脂層Ｒの
反応も防止できる。The Si 3 N 4 film may be an insulating film having excellent barrier properties, but the SiO 2 film is inferior in barrier properties. However, when an SiO 2 film is employed, it is necessary to make the film thickness thicker than that of the Si 3 N 4 film. Further, since the Si 3 N 4 film can be formed by the plasma CVD method, the step coverage thereof is excellent and is preferable. Furthermore, since the resin layer R is coated after the metal post 8 is formed, the formation of the Si 3 N 4 film only prevents the reaction between the wiring layer 7 made of Cu and the resin layer containing amic acid as a main material. In addition, the reaction between the metal post 8 made of Cu and the resin layer R containing amic acid as a main material can be prevented.

【００２６】Ｃｕから成るメタルポスト８の上に直接半
田ボールが形成されると、酸化されたＣｕが原因で半田
ボールとの接続強度が劣化する。また酸化防止のために
Ａｕを直接形成すると、Ａｕが拡散されるため、間にＮ
ｉが挿入されている。ＮｉはＣｕの酸化防止をし、また
ＡｕはＮｉの酸化防止をしている。従って半田ボールの
劣化および強度の劣化は抑制される。If the solder ball is formed directly on the metal post 8 made of Cu, the connection strength with the solder ball deteriorates due to the oxidized Cu. When Au is directly formed to prevent oxidation, Au is diffused, so that N
i is inserted. Ni prevents oxidation of Cu, and Au prevents oxidation of Ni. Therefore, deterioration of the solder ball and deterioration of the strength are suppressed.

【００２７】ここでＮｉ、Ａｕは、電解メッキで形成さ
れるが無電解メッキでも良い。Although Ni and Au are formed by electrolytic plating, they may be formed by electroless plating.

【００２８】最後に、メタルポスト８の頭部に、半田ボ
ール１２が形成される。Finally, a solder ball 12 is formed on the head of the metal post 8.

【００２９】ここで半田ボールと半田バンプの違いにつ
いて説明する。半田ボールは、予めボール状の半田が別
途用意され、メタルポスト８に固着されるものであり、
半田バンプは、配線層７、メタルポスト８を介して電解
メッキで形成されるものである。半田バンプは、最初は
厚みを有した膜として形成され、後工程の熱処理により
球状に形成されるものである。Here, the difference between the solder ball and the solder bump will be described. The solder ball is prepared by separately preparing ball-shaped solder in advance and fixed to the metal post 8.
The solder bump is formed by electrolytic plating via the wiring layer 7 and the metal post 8. The solder bump is initially formed as a thick film, and is formed into a spherical shape by a heat treatment in a later step.

【００３０】ここでは、図６でシード層が取り除かれる
ので、電解メッキでは形成できず、実際は半田ボールが
用意される。In this case, since the seed layer is removed in FIG. 6, it cannot be formed by electrolytic plating, and a solder ball is actually prepared.

【００３１】続いて、図７に示す構造の製造方法につい
て説明する。Next, a method of manufacturing the structure shown in FIG. 7 will be described.

【００３２】先ず、Ａｌ電極１を有するＬＳＩが形成さ
れた半導体基板（ウエハ）を準備する。ここでは、前述
したように１層メタル、２層メタル・・のＩＣで、例え
ばトランジスタのソース電極、ドレイン電極が一層目の
メタルとして形成され、ドレイン電極とコンタクトした
Ａｌ電極１が２層目のメタルとして形成されている。First, a semiconductor substrate (wafer) on which an LSI having an Al electrode 1 is formed is prepared. Here, as described above, a single-layer metal, two-layer metal IC, for example, in which the source electrode and the drain electrode of the transistor are formed as the first layer metal, and the Al electrode 1 in contact with the drain electrode is the second layer metal It is formed as metal.

【００３３】ここでは、ドレイン電極が露出する層間絶
縁膜２のコンタクト孔Ｃを形成した後、ウエハ全面にＡ
ｌを主材料とする電極材料、窒化Ｔｉ膜５を形成し、ホ
トレジスト層をマスクとして、Ａｌ電極１と窒化Ｔｉ膜
５を所定の形状にドライエッチングしている。Here, after forming a contact hole C of the interlayer insulating film 2 from which the drain electrode is exposed, A
An electrode material mainly composed of 1 and a Ti nitride film 5 are formed, and the Al electrode 1 and the Ti nitride film 5 are dry-etched into a predetermined shape using a photoresist layer as a mask.

【００３４】ここでは、パッシベーション膜３を形成
し、この後開口したコンタクト孔Ｃにバリアメタルを形
成するのと違い、バリアメタルとしての窒化Ｔｉ膜も含
めてホトレジスト層で一度に形成でき、工程数の簡略が
可能となる。Here, unlike the case where the passivation film 3 is formed and the barrier metal is formed in the contact hole C which is opened thereafter, the passivation film 3 can be formed at once with the photoresist layer including the Ti nitride film as the barrier metal. Can be simplified.

【００３５】また窒化Ｔｉ膜５は、後に形成するＣｕの
薄膜層６のバリアメタルとして機能している。しかも窒
化Ｔｉ膜は、反射防止膜として有効であることにも着目
している。つまりパターニングの際に使用されるレジス
トのハレーション防止としても有効である。ハレーショ
ン防止として最低１２００Å〜１３００Å程度必要であ
り、またこれにバリアメタルの機能を兼ね備えるために
は、２０００Å〜３０００Å程度が好ましい。これ以上
厚く形成されると、今度は窒化Ｔｉ膜が原因で、ストレ
スが発生する。The Ti nitride film 5 functions as a barrier metal for a Cu thin film layer 6 to be formed later. Moreover, attention is paid to the fact that the TiN film is effective as an antireflection film. That is, it is also effective for preventing halation of the resist used in patterning. To prevent halation, a minimum of about 1200 ° to 1300 ° is required, and in order to provide a barrier metal function, it is preferably about 2000 ° to 3000 °. If the film is formed to be thicker than this, stress is generated due to the Ti nitride film.

【００３６】また、Ａｌ電極１と窒化Ｔｉ膜５がパター
ニングされた後、全面にパッシベーション膜３が被覆さ
れる。パッシベーション膜として、ここではＳｉ3Ｎ4膜
が採用されているが、ポリイミド樹脂等も可能である。
（以上図１参照） 続いて、パッシベーション膜３の表面に絶縁樹脂層ｒが
被覆される。この絶縁樹脂層は、ここでは、ポジ型の感
光性ポリイミド膜が採用され、約３〜５μｍ程度が被覆
されている。そして開口部Ｋが形成される。After the Al electrode 1 and the Ti nitride film 5 are patterned, the entire surface is covered with a passivation film 3. Although a Si 3 N 4 film is employed here as the passivation film, a polyimide resin or the like can be used.
(See FIG. 1 above.) Subsequently, the surface of the passivation film 3 is coated with an insulating resin layer r. In this case, a positive photosensitive polyimide film is employed for the insulating resin layer, and the insulating resin layer is covered by about 3 to 5 μm. Then, an opening K is formed.

【００３７】この感光性ポリイミド膜を採用すること
で、図２の開口部Ｋのパターニングにおいて、別途ホト
レジスト層を形成して開口部Ｋを形成する必要が無くな
り、メタルマスクの採用により工程の簡略化が実現でき
る。もちろんホトレジスト層でも可能である。しかもこ
のポリイミド膜は、平坦化の目的でも採用されている。
つまり半田ボール１２の高さが全ての領域において均一
である為には、メタルポスト８の高さが全てにおいて均
一である必要があり、配線層７もフラットに精度良く形
成される必要がある。その為にポリイミド樹脂を塗布
し、ある粘度を有した流動性を有する樹脂である故、そ
の表面をフラットにできる。By employing this photosensitive polyimide film, it is not necessary to form a separate photoresist layer to form the opening K in the patterning of the opening K in FIG. 2, and to simplify the process by employing a metal mask. Can be realized. Of course, a photoresist layer is also possible. Moreover, this polyimide film is also used for the purpose of flattening.
That is, in order for the height of the solder ball 12 to be uniform in all regions, the height of the metal post 8 needs to be uniform in all regions, and the wiring layer 7 also needs to be formed flat and accurately. For this purpose, a polyimide resin is applied, and since it is a resin having a certain viscosity and fluidity, its surface can be made flat.

【００３８】ここでＡｌ電極１はＬＳＩの外部接続用の
パッドも兼ね、半田ボール（半田バンプ）から成るチッ
プサイズパッケージとして形成しない時は、ワイヤボン
ディングパッドとして機能する部分である。（以上図２
参照） 続いて全面にＣｕの薄膜層６を形成する。このＣｕの薄
膜層６は、後に配線層７のメッキ電極となり、例えばス
パッタリングにより約１０００〜２０００Å程度の膜厚
で形成される。Here, the Al electrode 1 also serves as a pad for external connection of the LSI, and functions as a wire bonding pad when it is not formed as a chip size package composed of solder balls (solder bumps). (The above figure 2
Next, a Cu thin film layer 6 is formed on the entire surface. The Cu thin film layer 6 will later become a plating electrode for the wiring layer 7, and is formed to a thickness of about 1000 to 2000 ° by sputtering, for example.

【００３９】続いて、全面に例えばホトレジスト層ＰＲ
１を塗布し、配線層７に対応するホトレジスト層ＰＲ１
を取り除く。（以上図３参照） 続いて、このホトレジスト層ＰＲ１の開口部に露出する
Ｃｕの薄膜層６をメッキ電極とし、配線層７を形成す
る。この配線層７は機械的強度を確保するために２〜５
μｍ程度に厚く形成する必要がある。ここでは、メッキ
法を用いて形成したが、蒸着やスパッタリング等で形成
しても良い。Subsequently, for example, a photoresist layer PR is formed on the entire surface.
1 and a photoresist layer PR1 corresponding to the wiring layer 7
Get rid of. (See FIG. 3 above.) Subsequently, a wiring layer 7 is formed using the Cu thin film layer 6 exposed in the opening of the photoresist layer PR1 as a plating electrode. This wiring layer 7 has a thickness of 2 to 5 in order to secure mechanical strength.
It needs to be formed to a thickness of about μm. Here, it is formed using a plating method, but may be formed by vapor deposition, sputtering, or the like.

【００４０】この後、ホトレジスト層ＰＲ１を除去す
る。（以上図４参照） 続いて、配線層７上のメタルポスト８が形成される領域
を露出したホトレジスト層ＰＲ２が形成され、この露出
部に電解メッキでＣｕのメタルポスト８が３０〜１００
μｍ程度の高さに形成される。これもＣｕの薄膜層６が
メッキ電極として活用される。（以上図５参照） 続いて、ホトレジスト層ＰＲ２を除去し、配線層７をマ
スクとしてＣｕの薄膜層６を除去する。（以上図６参
照） 次に示す工程は、図面では省略したが、配線層７、メタ
ルポスト８も含めて全表面にプラズマＣＶＤ法でＳｉ3
Ｎ4膜を被着しても良い。After that, the photoresist layer PR1 is removed. (See FIG. 4 above.) Subsequently, a photoresist layer PR2 exposing a region where the metal post 8 is to be formed on the wiring layer 7 is formed.
It is formed at a height of about μm. Also in this case, the Cu thin film layer 6 is used as a plating electrode. Subsequently, the photoresist layer PR2 is removed, and the Cu thin film layer 6 is removed using the wiring layer 7 as a mask. (Refer to FIG. 6 above.) Although the following steps are omitted in the drawing, the entire surface including the wiring layer 7 and the metal posts 8 is made of Si 3 by a plasma CVD method.
An N 4 film may be applied.

【００４１】これは、後の工程で形成される硬化前の樹
脂層ＲとＣｕが熱により反応する。そのためこの界面が
劣化する問題を有している。従って配線層７、メタルポ
スト８は、全てこのＳｉ3Ｎ4膜で被覆する必要がある。
このＳｉ3Ｎ4膜は、界面の劣化が発生しない場合は、も
ちろん省略が可能である。This is because the uncured resin layer R formed in a later step reacts with Cu by heat. Therefore, there is a problem that this interface is deteriorated. Therefore, the wiring layer 7 and the metal posts 8 all need to be covered with this Si 3 N 4 film.
This Si 3 N 4 film can be omitted if the interface does not deteriorate.

【００４２】以下、樹脂層Ｒを全面に塗布した後に、当
該樹脂層Ｒを研磨して前記メタルポスト８の頭部を露出
させ、その上にＮｉ１０を電解メッキで約１０００Å、
Ａｕ１１を同じく電解メッキで約５０００Å形成し、そ
の上に半田ボール１２を搭載する。（以上図７参照） ここで、本工程は本発明の特徴を為す工程であり、以
下、図８及び図９を参照しながら説明する。After the resin layer R is applied to the entire surface, the resin layer R is polished to expose the head of the metal post 8, and Ni10 is electrolytically plated thereon for about 1000 ° C.
Au11 is similarly formed by electrolytic plating at about 5000 .ANG., And solder balls 12 are mounted thereon. (Refer to FIG. 7 above.) Here, this step is a step that makes a feature of the present invention, and will be described below with reference to FIGS.

【００４３】先ず、図８（ａ）に示すように前記メタル
ポスト８が形成された状態のウエハに対し、その裏面に
ダイシング用テープ２１を貼付する。そして、この状態
のまま、各チップ毎にダイシングする。First, as shown in FIG. 8A, a dicing tape 21 is attached to the back surface of the wafer on which the metal posts 8 are formed. Then, in this state, dicing is performed for each chip.

【００４４】次に、図８（ｂ）に示すようにダイシング
用テープ２１を貼付したまま、金型を用いてウエハ上面
をエポキシ樹脂層Ｒで樹脂封止する。このとき、図示し
たように各チップ間にはエポキシ樹脂が入り込み、ウエ
ハ状態を維持する。従って、以降の工程では前記ダイシ
ング用テープ２１は不要となる。Next, as shown in FIG. 8B, the upper surface of the wafer is resin-sealed with an epoxy resin layer R using a die while the dicing tape 21 is kept attached. At this time, as shown in the figure, the epoxy resin enters between the chips to maintain the wafer state. Therefore, the dicing tape 21 is not required in the subsequent steps.

【００４５】続いて、図８（ｃ）に示すように前記樹脂
層Ｒを研磨して、前記メタルポスト８の頭部を露出させ
ると共に、ウエハ裏面のバックグラインドを行う。Subsequently, as shown in FIG. 8C, the resin layer R is polished to expose the heads of the metal posts 8 and back grind the back surface of the wafer.

【００４６】最後に、図９（ａ）に示すように前記メタ
ルポスト８上に形成した前記Ｎｉ１０，Ａｕ１１を介し
て半田ボール１２を位置合わせして搭載し、リフローす
る。そして、図９（ｂ）に示すようにウエハをダイシン
グ工程により、スクライブラインに沿ってチップ毎に分
割し、チップサイズ・パッケージが完成する。Finally, as shown in FIG. 9A, the solder balls 12 are aligned and mounted via the Ni10 and Au11 formed on the metal posts 8, and reflow is performed. Then, as shown in FIG. 9B, the wafer is divided into chips along a scribe line by a dicing process, and a chip size package is completed.

【００４７】以上、説明したように本発明では、メタル
ポスト８形成後のウエハ裏面にダイシング用テープ２１
を貼付した状態で、ダイシング工程により各チップ毎に
分割する（前記テープ２１によりウエハ状態が維持され
る）ことで、ウエハストレスの影響を低減し、その状態
で樹脂封止することで、従来のようなウエハストレスと
樹脂ストレスによる影響で発生するウエハの反りが抑止
できる。その結果、製造ラインにおける搬送エラーの発
生が抑止でき、更なる大口径ウエハにも対応可能にな
る。As described above, in the present invention, the dicing tape 21 is formed on the rear surface of the wafer after the metal posts 8 are formed.
In a state in which the wafer is adhered, the chip is divided into each chip by a dicing process (the wafer state is maintained by the tape 21), so that the influence of the wafer stress is reduced. Wafer warpage caused by the influence of such wafer stress and resin stress can be suppressed. As a result, the occurrence of transport errors in the production line can be suppressed, and it is possible to cope with even larger-diameter wafers.

【００４８】また、メタルポストの高さをより高いもの
とすることができ、更なる信頼性の向上が図れる。Further, the height of the metal post can be made higher, and the reliability can be further improved.

【００４９】[0049]

【発明の効果】本発明によれば、ウエハストレスの影響
を低減化するために、メタルポスト形成後のウエハ裏面
にダイシング用テープを貼付した状態で、ダイシングし
て各チップ毎に分割し、その状態で樹脂封止させること
で、従来のようなウエハストレスと樹脂ストレスによる
影響で発生するウエハの反りが抑止できる。According to the present invention, in order to reduce the influence of wafer stress, dicing is performed for each chip while dicing tape is adhered to the back surface of the wafer after metal posts are formed. By performing resin sealing in the state, it is possible to suppress wafer warpage caused by the influence of wafer stress and resin stress as in the related art.

【００５０】従って、製造ラインにおける搬送エラーの
発生を抑止でき、更なる大口径ウエハにも対応可能にな
る。Therefore, it is possible to suppress the occurrence of transport errors in the production line, and it is possible to cope with even larger-diameter wafers.

【００５１】また、反りの発生が低減するため、より高
いメタルポストを形成することが可能となり、信頼性の
向上が図れるFurther, since the occurrence of warpage is reduced, a higher metal post can be formed, and the reliability can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施形態に係る半導体装置の製造方
法を説明する図である。FIG. 1 is a diagram illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図２】本発明の一実施形態に係る半導体装置の製造方
法を説明する図である。FIG. 2 is a diagram illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

【図３】本発明の一実施形態に係る半導体装置の製造方
法を説明する図である。FIG. 3 is a diagram illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

【図４】本発明の一実施形態に係る半導体装置の製造方
法を説明する図である。FIG. 4 is a diagram illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

【図５】本発明の一実施形態に係る半導体装置の製造方
法を説明する図である。FIG. 5 is a diagram illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

【図６】本発明の一実施形態に係る半導体装置の製造方
法を説明する図である。FIG. 6 is a diagram illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

【図７】本発明の一実施形態に係る半導体装置の製造方
法を説明する図である。FIG. 7 is a diagram illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

【図８】本発明の一実施形態に係る半導体装置の製造方
法を説明する図である。FIG. 8 is a diagram illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

【図９】本発明の一実施形態に係る半導体装置の製造方
法を説明する図である。FIG. 9 is a diagram illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.

【図１０】従来のチップサイズパッケージを説明する図
である。FIG. 10 is a diagram illustrating a conventional chip size package.

【図１１】従来のチップサイズパッケージを説明する図
である。FIG. 11 is a diagram illustrating a conventional chip size package.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高井 信行 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F061 AA01 BA07 CA10 CB12 CB13 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Nobuyuki Takai 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd. F-term (reference) 5F061 AA01 BA07 CA10 CB12 CB13

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 メタルポストを形成した後にウエハ裏面
にダイシング用テープを貼付した状態で各チップ毎にダ
イシングする工程と、 前記ウエハ上面を樹脂封止した後に樹脂層を研磨して前
記メタルポストの頭部を露出させる工程と、 前記メタルポスト上に半田ボールを搭載した後にダイシ
ングすることで当該ウエハを各チップ毎に分離する工程
とを有することを特徴とする半導体装置の製造方法。A step of dicing each chip in a state in which a dicing tape is adhered to a back surface of a wafer after forming a metal post; and a step of polishing a resin layer after sealing an upper surface of the wafer with a resin, and polishing the resin layer. A method for manufacturing a semiconductor device, comprising: a step of exposing a head; and a step of dicing after mounting solder balls on the metal posts to separate the wafer into chips. 【請求項２】 絶縁層から露出した電極パッド上にシー
ド層を介して接続され、チップ表面に延在する配線層を
形成する工程と、 前記配線層上に位置するように開口部が形成されたホト
レジスト層を形成した後に当該ホトレジスト層を介して
前記配線層上にメタルポストを形成する工程と、 前記ホトレジスト層及びシード層を除去した後にウエハ
裏面にダイシング用テープを貼付した状態で各チップ毎
にダイシングする工程と、 前記ウエハ上面を樹脂封止した後に樹脂層を研磨して前
記メタルポストの頭部を露出させる工程と、 前記メタルポスト上に半田ボールを搭載する工程と、 ダイシングすることで前記ウエハを各チップ毎に分離す
る工程とを有することを特徴とする半導体装置の製造方
法。2. A step of forming a wiring layer connected to the electrode pad exposed from the insulating layer via a seed layer and extending to a chip surface, and an opening is formed so as to be located on the wiring layer. Forming a metal post on the wiring layer through the photoresist layer after forming the photoresist layer, and removing each of the photoresist layer and the seed layer, and attaching a dicing tape to the back surface of the wafer for each chip. A step of exposing the head of the metal post by polishing the resin layer after sealing the upper surface of the wafer with a resin, and a step of mounting a solder ball on the metal post. Separating the wafer for each chip. 【請求項３】 前記樹脂封止する際、樹脂を前記ダイシ
ング用テープ上の各チップ間に入り込ませることでウエ
ハ状態を維持させること特徴とする請求項１あるいは請
求項２に記載の半導体装置の製造方法。3. The semiconductor device according to claim 1, wherein, at the time of the resin sealing, a resin is inserted between the chips on the dicing tape to maintain a wafer state. Production method.
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