JP2001109643A - Microprocessor incorporated with debugging function - Google Patents
Microprocessor incorporated with debugging functionInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、デバッグ機能を内
蔵したマイクロプロセッサに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor having a debugging function.
【０００２】[0002]
【従来の技術】組み込み機器向けソフトウェアの開発に
おいては、マイクロプロセッサ内部の動作周波数やメモ
リＩ／Ｆの高速化、高精度なアナログ入出力まで含んだ
周辺回路を集積するシステムＬＳＩ化の進展、パッケー
ジのピン数の増加やＣＳＰ(Chip-Size Package)などの
小型高密度実装への要求の高まりを背景とし、従来のＩ
ＣＥ(In-Circuit Emulator)による開発手法が困難にな
りつつある。なぜなら、ＩＣＥは原理的に評価チップと
システム開発中のプリント基板との間にデバッグ機能を
介在させるため、物理的特性がＩＣＥを使わない実際の
チップと異なってしまうからである。2. Description of the Related Art In the development of software for embedded devices, the operation frequency of a microprocessor, the speed of a memory I / F, the development of a system LSI for integrating peripheral circuits including high-precision analog input / output, and the development of packages have been increasing. Due to the increase in the number of pins and the growing demand for small and high-density packaging such as CSP (Chip-Size Package),
The development method using CE (In-Circuit Emulator) is becoming more difficult. This is because the ICE basically has a debugging function interposed between the evaluation chip and the printed circuit board under development of the system, so that the physical characteristics are different from those of an actual chip that does not use the ICE.
【０００３】そこでチップ内部にハードウェアブレーク
ポイント機能、トレース機能などの、デバッグ機能を盛
り込んだオンチップデバッグ手法がとられるようになっ
てきている。しかしチップに内蔵するデバッグ機能は、
最終製品のチップコストに直接的に反映されるため、Ｉ
ＣＥで実現していたような潤沢なデバッグ機能を盛り込
むことはできない。そのためデバッグ機能に制限が加わ
るか、またはＣＰＵの実行時間に影響を与えることにな
る。Therefore, an on-chip debugging method that incorporates a debugging function such as a hardware breakpoint function and a tracing function inside a chip has been adopted. However, the debugging function built into the chip
Since it is directly reflected in the chip cost of the final product,
It doesn't have the rich debugging features that CE did. For this reason, the debugging function is limited or the execution time of the CPU is affected.
【０００４】例えば、変数の「ウォッチ機能」にして
も、ＩＣＥではメモリバスに接続された、複数のアドレ
ス比較器とデータラッチのペアによって実現されている
が、オンチップデバッグ機能では、比較器やデータラッ
チを量産チップに載せることがコスト的に許されないこ
とから、デバッグ専用に設けられたＤＭＡ機能によって
実現することが多い。デバッグ専用のＤＭＡは、ＣＰＵ
と共有したバスを一定時間使用するため、デバッグ対象
のプログラムを実行しながら変数の変化を観測するウォ
ッチ機能を実行すると、デバッグ専用のＤＭＡサイクル
を何回も実行することになり、デバッグ対象のプログラ
ムの実行時間をその分長引かせる。For example, a variable "watch function" is realized by a pair of a plurality of address comparators and data latches connected to a memory bus in the ICE. Since mounting a data latch on a mass-produced chip is not allowed in terms of cost, it is often realized by a DMA function provided exclusively for debugging. DMA dedicated to debugging is CPU
When the watch function for observing a change in a variable while executing the program to be debugged is executed for a certain period of time using the bus shared with the debugger, the DMA cycle dedicated to debugging is executed many times, and the program to be debugged is executed. To prolong the execution time.
【０００５】またマイクロプロセッサに、デバッグのた
めのトレース機能を内蔵した例として、日経エレクトロ
ニクスNo.641「リアルタイム・トレースを50MHzの量産
用MPUで実現」や日経エレクトロニクスNo.739「組み込
みソフトウェア開発に浸透し始めたオン・チップ・デバ
グ」などが知られている。ＩＣＥに比べ、非常に少ない
ピン数でトレース出力を行なうオンチップデバッグ機能
においては、トレース出力する情報量を圧縮し、トレー
ス出力インターフェースのバンド幅以下に抑えるととも
に、トレース出力用のバッファやＦＩＦＯを設ける。そ
れでも、トレース情報が連続して出力される場合などで
は、バッファやＦＩＦＯのオーバフローを発生し、その
際には、トレース情報を出力できなくなった時点で、ト
レース出力を中断するか、もしくはトレース出力を完了
するまで、ＣＰＵの次の命令の実行を停止させる。[0005] Also, as examples of a microprocessor having a built-in trace function for debugging, Nikkei Electronics No. 641 "Realization of real-time trace with a 50 MHz mass production MPU" and Nikkei Electronics No. 739 "Penetration of embedded software development And on-chip debugging that has begun. In the on-chip debug function that outputs a trace with a very small number of pins compared to the ICE, the amount of information to be traced is compressed to keep it below the bandwidth of the trace output interface, and a buffer and FIFO for the trace output are provided. . However, when trace information is output continuously, a buffer or FIFO overflow occurs. In this case, when the trace information cannot be output, the trace output is interrupted or the trace output is stopped. Until completion, the CPU stops executing the next instruction.
【０００６】トレース出力が中断された場合には、その
間の情報が欠落しているわけで、十分なデバッグ情報が
得られないし、逆に完全なトレース出力を得ようと思え
ば、デバッグ対象のプログラムの実行時間を長引かせる
結果になる。[0006] When the trace output is interrupted, the information during that period is missing, so that sufficient debug information cannot be obtained. Conversely, if a complete trace output is to be obtained, the program to be debugged cannot be obtained. Results in prolonged execution time.
【０００７】以上ウォッチ機能の場合もトレース機能の
場合も、限られたコストの中で、十分なデバッグ情報を
得ようとすれば、情報の欠落か、デバッグ対象のプログ
ラムの実行時間を長引かせることになる。[0007] In both the watch function and the trace function, if sufficient debug information is to be obtained at a limited cost, the information may be lost or the execution time of the program to be debugged may be prolonged. become.
【０００８】図８に従来のデバッグ機能を有するマイク
ロプロセッサの構成図を示す。デバッグ処理部１００は
中央処理部１２０から実行状態やプログラムカウンタ
値、データアクセスの情報などデバッグに必要な情報、
すなわちデバッグ情報１３０を受け、外部のデバッグツ
ールにデバッグ出力１６０として出力する。デバッグ出
力のバンド幅よりも大量のデバッグ情報を出力しなけれ
ばならない状態では、中央処理部１２０に停止要求１４
０を出力し、デバッグ情報の発生を抑制する。FIG. 8 shows a configuration diagram of a conventional microprocessor having a debugging function. The debug processing unit 100 receives information necessary for debugging such as execution status, program counter value, and data access information from the central processing unit 120.
That is, it receives the debug information 130 and outputs it as a debug output 160 to an external debug tool. In a state where a larger amount of debug information than the bandwidth of the debug output must be output, the stop request 14 is sent to the central processing unit 120.
0 is output to suppress generation of debug information.
【０００９】[0009]
【発明が解決しようとする課題】デバッグの対象となる
プログラムが、携帯情報端末など、実時間に縛られない
情報処理型のアプリケーションの場合には、上記のよう
なオンチップデバッグ機能を使って、コスト／パフォー
マンスのよい開発環境を実現できる。When the program to be debugged is an information processing type application that is not restricted to real time, such as a portable information terminal, the above-described on-chip debug function is used to execute the program. A cost / performance development environment can be realized.
【００１０】しかし、一定の時間内に所望のデータ処理
や計算を終え、制御出力を行わなければならないリアル
タイム処理のアプリケーションにおいては、デバッグ情
報の出力を行なったために、デバッグ対象のプログラム
の実行時間を長引かせ、最悪の場合には、デバッグ対象
のシステムダウンを招く危険性がある。逆に実行時間に
影響がないようにデバッグ情報出力を制限すれば、十分
なデバッグ情報出力が得られないという問題があった。However, in a real-time processing application in which a desired data processing or calculation must be completed within a certain time and a control output must be performed, the execution time of a program to be debugged is reduced because debug information is output. In the worst case, there is a danger that the system to be debugged may go down. Conversely, if the output of debug information is limited so as not to affect the execution time, there is a problem that sufficient output of debug information cannot be obtained.
【００１１】このデバッグ機能を内蔵したマイクロプロ
セッサにおいては、上記の相反する問題を解決するため
になされたものであり、リアルタイムシステムのタイミ
ング要求を満たした上で、十分なデバッグ情報を得られ
るデバッグシステムを実現することを目的としている。A microprocessor having a built-in debugging function has been developed to solve the above-mentioned conflicting problems, and is capable of obtaining sufficient debugging information while satisfying the timing requirements of a real-time system. It is intended to realize.
【００１２】図９に従来のデバッグ機能を有するマイク
ロプロセッサによる実行時間の様子を図示する。デバッ
グ処理を行なわない場合の処理時間は、制限時間内に収
まっているが、デバッグ処理を行なう場合の処理時間
は、デバッグ処理部からの停止要求により、中央処理部
の処理が停止している時間のため、制限時間を超過して
しまう場合があることを示している。FIG. 9 shows the state of execution time by a conventional microprocessor having a debugging function. The processing time when the debug processing is not performed is within the time limit, but the processing time when the debug processing is performed is the time during which the processing of the central processing unit is stopped by the stop request from the debug processing unit. Therefore, the time limit may be exceeded.
【００１３】[0013]
【課題を解決するための手段】この課題を解決するため
に本発明は、中央処理部（ＣＰＵ）の実行状態、レジス
タやメモリの状態、またはそれらの履歴（これらをデバ
ッグ情報と呼ぶ）を外部に出力するデバッグ処理部と、
デバッグ処理部からの停止要求を受けとり、停止できる
状態になったら処理実行を停止し、停止応答を出力する
ＣＰＵと、デバッグ処理部に対して停止要求許可を出力
するデバッグ処理時間制御部とで構成され、前記デバッ
グ処理部が、前記停止要求許可が出力されている時に限
り、前記停止要求を出力するように構成したものであ
る。In order to solve this problem, according to the present invention, the execution state of a central processing unit (CPU), the states of registers and memories, or their histories (these are called debug information) are stored in an external memory. A debug processing unit that outputs to
Consists of a CPU that receives a stop request from the debug processing unit, stops processing when it can be stopped, and outputs a stop response, and a debug processing time control unit that outputs a stop request permission to the debug processing unit. The debug processing unit is configured to output the stop request only when the stop request permission is output.
【００１４】これにより、デバッグ処理時間制御装置に
よって、デバッグ処理を行なう時間の累計が管理され、
デバッグ対象のプログラムの実行時間に与える影響を一
定の時間以下に抑えることができる。Thus, the debug processing time control device manages the total time for performing the debug processing,
The effect on the execution time of the program to be debugged can be suppressed to a certain time or less.
【００１５】また、Ｉ／Ｏマップされた制御レジスタへ
のアクセス、あるいは、あらかじめ設定したプログラム
カウンタ値との比較結果、オペランドアクセスとの比較
結果、バスサイクルの比較結果を、デバッグ処理時間制
御部の時間計測のトリガとして入力することにより、デ
バッグ情報を外部に出力し始める時間を制御でき、デバ
ッグしたい期間を含むＣＰＵやメモリの詳細なデバッグ
情報を欠落させることがないデバッグシステムが得られ
る。Further, the access to the I / O-mapped control register, or the comparison result with the preset program counter value, the comparison result with the operand access, and the comparison result of the bus cycle are transmitted to the debug processing time control unit. By inputting the information as a trigger for time measurement, it is possible to control the time at which debug information starts to be output to the outside, and to obtain a debug system in which detailed debug information of a CPU and a memory including a period to be debugged is not lost.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図６を用いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to FIGS.
【００１７】（実施の形態１）第１の実施の形態を図１
に示す。(Embodiment 1) FIG. 1 shows a first embodiment.
Shown in
【００１８】デバッグ処理部１００は、中央処理部１２
０からのデバッグ情報１３０を受け、外部のデバッグツ
ールに対してデバッグ出力１６０を出力する。The debug processing unit 100 includes a central processing unit 12
Upon receiving the debug information 130 from 0, a debug output 160 is output to an external debug tool.
【００１９】チップ内部であり、比較的高速にデータを
転送できるデバッグ情報１３０の情報量とチップ外部と
のインタフェースであり、ピン数や動作周波数に制限が
あるデバッグ出力１６０の情報量には格差があるため、
デバッグ処理部内部にはＦＩＦＯやバッファを設け、あ
る程度のバースト性のあるデバッグ情報の入力を吸収で
きるように作られるが、あらかじめ設けられたＦＩＦＯ
やバッファの容量を超えそうな時には、中央処理部１２
０に対して停止要求１４０を出力し、新たなデバッグ情
報１３０の発生を抑制することが可能な構成となってい
る。There is a difference between the information amount of the debug information 130 inside the chip, which can transfer data at a relatively high speed, and the information amount of the debug output 160 which is an interface between the outside of the chip and the number of pins and the operating frequency. Because
A FIFO or a buffer is provided inside the debug processing unit so that the input of debug information having a certain burst property can be absorbed.
Or the capacity of the buffer is likely to be exceeded, the central processing unit 12
In this configuration, a stop request 140 is output for 0, and the generation of new debug information 130 can be suppressed.
【００２０】デバッグ処理部１００は、デバッグ処理時
間制御部１１０からの停止要求許可１５０が出力されて
いる時に限り、中央処理部１２０に対して停止要求１４
０を出力することを許可するように構成されている。The debug processing unit 100 sends the stop request 14 to the central processing unit 120 only when the stop request permission 150 is output from the debug processing time control unit 110.
It is configured to permit output of 0.
【００２１】デバッグ処理時間制御部１１０は、停止要
求許可１５０を出力している総時間を、プログラムの実
行時間全体の中で、デバッグ処理によって中央処理部１
２０の動作を停止しても良い許容時間内となるように制
御する。The debug processing time control unit 110 calculates the total time during which the stop request permission 150 is output by the debug processing during the execution time of the program.
The operation is controlled so as to be within an allowable time in which the operation of Step 20 may be stopped.
【００２２】本実施の形態による中央処理部の実行時間
を図２に示す。FIG. 2 shows the execution time of the central processing unit according to the present embodiment.
【００２３】デバッグ処理を行なわない場合の処理時間
（上段）は、許容される制限時間内に収まっている。デ
バッグ処理を行なう場合の処理時間（下段）は、中央処
理部１２０が、デバッグ処理部１００からの停止要求１
４０がｔ１からｔ２並びにｔ３からｔ４の期間にアサー
トされ、それによって一定時間停止されているため、デ
バッグ処理を行なわない場合の処理時間に比べて長くな
っているが、ｔ５の時点でデバッグ処理時間の許容値を
超えたため、デバッグ処理時間制御部１１０からの停止
要求許可１５０がネゲートされ、それ以降の停止要求１
４０は、デバッグ処理部内部での要求があったとして
も、出力されない（ｔ６からｔ７）ため、トータルの実
行時間は、制限時間を超えることがない。The processing time (upper stage) when the debug processing is not performed is within the allowable time limit. The processing time (lower stage) for performing the debug process is determined by the central processing unit 120 by the stop request 1 from the debug processing unit 100.
40 is asserted during the period from t1 to t2 and from t3 to t4 and is thereby stopped for a certain period of time. , The stop request permission 150 from the debug processing time control unit 110 is negated, and the subsequent stop request 1
In the case 40, even if a request is made inside the debug processing unit, it is not output (from t6 to t7), so that the total execution time does not exceed the time limit.
【００２４】このように、制限時間のあるプログラムの
デバッグを行なう場合に、中央処理部１２０の実行時間
とデバッグ処理で停止している時間の和が、制限時間を
超える事なく、十分なデバッグ情報を外部に出力するこ
とが可能となる。As described above, when debugging a program with a time limit, the sum of the execution time of the central processing unit 120 and the time stopped in the debugging process does not exceed the time limit, and sufficient debug information is not generated. Can be output to the outside.
【００２５】（実施の形態２）第２の実施の形態を図３
に示す。(Embodiment 2) The second embodiment is shown in FIG.
Shown in
【００２６】デバッグ処理部１００と中央処理部１２０
との関係、及び動作は実施の形態１と同様であるので省
略する。Debug processing unit 100 and central processing unit 120
And the operation are the same as in the first embodiment, and a description thereof will be omitted.
【００２７】デバッグ処理時間制御部１１０は、パラレ
ルロードを行なえるカウンタ１１１とカウンタにロード
する初期値を保持する初期値保持手段１１２から構成さ
れ、中央処理部１２０からの停止応答１４１をカウンタ
１１１のカウントイネーブルに入力し、中央処理部１２
０のアドレスバス１２１のアドレスをデコーダ１２３で
デコードした信号を停止要求許可セット信号１４２とし
て、カウンタ１１１のパラレルロードイネーブルに入力
し、カウンタ１１１のオーバフローフラグをインバータ
１１３で反転させて停止要求許可信号１５０として出力
するように構成されている。言い替えると、デバッグ処
理時間制御部１１０のカウンタの初期化を、メモリマッ
プまたはＩ／Ｏマップされた制御レジスタとして実現し
ている。The debug processing time control section 110 comprises a counter 111 capable of performing parallel loading and an initial value holding means 112 for holding an initial value to be loaded into the counter. The debug processing time control section 110 outputs a stop response 141 from the central processing section 120 to the counter 111. Input to the count enable, the central processing unit 12
A signal obtained by decoding the address of the address bus 121 of 0 by the decoder 123 is input to the parallel load enable of the counter 111 as a stop request permission set signal 142, and the overflow flag of the counter 111 is inverted by the inverter 113 so that the stop request permission signal 150 It is configured to output as. In other words, the initialization of the counter of the debug processing time control unit 110 is realized as a memory-mapped or I / O-mapped control register.
【００２８】詳細なデバッグ情報が必要でない期間は、
カウンタ１１１のオーバフローをアサートさせた状態、
即ち停止要求許可信号１５０をネゲートした状態となっ
ており、デバッグ処理部１００は、中央処理部１２０へ
の停止要求１４０を出力しない範囲で、デバッグ出力１
６０を介してデバッグ情報を外部のデバッグツールへ送
る。During periods when detailed debug information is not needed,
A state where the overflow of the counter 111 is asserted,
That is, the stop request permission signal 150 is negated, and the debug processing unit 100 outputs the debug output 1 within a range in which the stop request 140 is not output to the central processing unit 120.
The debug information is sent to an external debug tool via 60.
【００２９】詳細なデバッグ情報の外部への出力が必要
な期間では、まず、中央処理部１２０が、メモリマップ
またはＩ／Ｏマップされた制御レジスタのアドレスにア
クセスすることにより、アドレスデコーダ１２３でアク
セスを検出され、停止要求許可セット信号１４２をアサ
ートし、あらかじめ設定された初期値を初期値保持手段
１１２からカウンタ１１１にロードする。これにより、
オーバフローフラグがクリアされ、停止要求許可信号１
５０がイネーブルとなる。この時、デバッグ処理部が詳
細なデバッグデータを出力するために、中央処理部１２
０に対して停止要求１４０を出力することが可能とな
り、中央処理部１２０が停止要求１４０に対応して停止
応答１４１を出力している期間、カウンタ１１１はカウ
ントアップを行なう。During a period in which detailed debug information needs to be output to the outside, first, the central processing unit 120 accesses the address of the memory-mapped or I / O-mapped control register so that the address decoder 123 can access the address. Is detected, the stop request permission set signal 142 is asserted, and a preset initial value is loaded from the initial value holding means 112 to the counter 111. This allows
The overflow flag is cleared and the stop request permission signal 1
50 is enabled. At this time, the central processing unit 12 outputs the detailed debug data by the debug processing unit.
It is possible to output the stop request 140 to 0, and the counter 111 counts up while the central processing unit 120 outputs the stop response 141 in response to the stop request 140.
【００３０】デバッグ処理時間制御部１１０が停止要求
許可信号１５０を出力している時間の長さは、（カウン
タ１１１の最大値 − カウンタ初期値）で制限される。
これにより、プログラム実行時間の遅延時間を許容範囲
内に収め、システムのリアルタイム性を保証できる。The length of time during which the debug processing time control section 110 outputs the stop request permission signal 150 is limited by (the maximum value of the counter 111-the initial value of the counter).
As a result, the delay time of the program execution time can be kept within an allowable range, and the real-time performance of the system can be guaranteed.
【００３１】なお、停止要求許可セット信号１４２は、
デバッグ処理部１００が外部のデバッグツールの要求に
基づき出力してもよい。また、本実施の形態では、パラ
レルロードできるカウンタと初期値を保持するレジスタ
から構成されているが、リセット入力を持つレジスタと
オーバフローを検出する比較器から構成されたカウンタ
で構成されても同様の効果が得られる。The stop request permission set signal 142 is
The debug processing unit 100 may output based on a request from an external debug tool. Further, in the present embodiment, the counter is configured by a counter capable of parallel loading and a register holding an initial value. However, the same applies to a counter configured by a register having a reset input and a comparator that detects overflow. The effect is obtained.
【００３２】（実施の形態３）第３の実施の形態を図４
に示す。(Embodiment 3) The third embodiment is shown in FIG.
Shown in
【００３３】デバッグ処理部１００と中央処理部１２０
との関係、デバッグ処理時間制御部１１０の構成、及び
各々の動作は実施の形態２と同様であるので省略する。Debug processing unit 100 and central processing unit 120
, The configuration of the debug processing time control unit 110, and the respective operations are the same as those in the second embodiment, and a description thereof will be omitted.
【００３４】実施の形態２との違いは、カウンタ１１１
への停止要求許可セット信号１４２に、中央処理部１２
０のバスアクセスのパターン一致（イベントヒット）信
号を使っている点である。The difference from the second embodiment is that the counter 111
To the central processing unit 12
The point is that a pattern match (event hit) signal of bus access of 0 is used.
【００３５】イベントとして検出したいバスアクセスの
アドレス値とデータ値をそれぞれ、比較アドレス保持手
段１２６、比較データ保持手段１２７にあらかじめ設定
しておく。The address value and the data value of the bus access to be detected as an event are set in advance in the comparison address holding means 126 and the comparison data holding means 127, respectively.
【００３６】比較器１２４は、中央処理部１２０のアド
レスバス１２１のアドレス値と、比較アドレス保持手段
１２６の値を比較する。比較器１２５は、中央処理部１
２０のデータバス１２２のデータ値と、比較データ保持
手段１２７の値を比較する。あらかじめ設定されたイベ
ント（特定のアドレスとデータでのバスアクセス）が発
生した場合に、比較器１２４と比較器１２５の出力がと
もに１になり、ＡＮＤゲート１２８の出力も１になるよ
うに構成されている。The comparator 124 compares the address value of the address bus 121 of the central processing unit 120 with the value of the comparison address holding means 126. The comparator 125 is a central processing unit 1
The data value of the data bus 122 and the value of the comparison data holding means 127 are compared. When a preset event (a bus access with a specific address and data) occurs, both the outputs of the comparator 124 and the comparator 125 become 1 and the output of the AND gate 128 becomes 1. ing.
【００３７】中央処理部１２０のバスアクセスが、あら
かじめ設定したバスアクセスのパターン（即ち比較アド
レス保持手段１２６と、比較データ保持手段１２７にそ
れぞれ保持された値）に等しかった時、ＡＮＤゲート１
２８の出力が１となり、カウンタ１１１に初期値がロー
ドされる。これにより、停止要求許可信号１５０が出力
され、デバッグ処理部１００が中央処理部１２０に停止
要求１４０を出力することが可能となる。When the bus access of the central processing unit 120 is equal to a preset bus access pattern (ie, the values held in the comparison address holding means 126 and the comparison data holding means 127, respectively), the AND gate 1
The output of 28 becomes 1, and the counter 111 is loaded with an initial value. As a result, the stop request permission signal 150 is output, and the debug processing unit 100 can output the stop request 140 to the central processing unit 120.
【００３８】即ち、詳細なデバッグ情報の取得の開始タ
イミングを、バスアクセスのパターン一致（イベント）
によって規定し、カウンタ１１１がオーバフローするま
で、その動作状態を継続する事が可能となる。イベント
の設定を変えれば、詳細なデバッグ情報が欲しい期間を
時間的にずらすことができ、またカウンタ１１１でＣＰ
Ｕを停止する時間が制限されるので、プログラム実行時
間のリアルタイム性も保証できる。That is, the start timing of obtaining the detailed debug information is determined by the bus access pattern match (event).
The operation state can be continued until the counter 111 overflows. By changing the event settings, the period during which detailed debug information is desired can be shifted in time.
Since the time for stopping U is limited, real-time execution time of the program can be guaranteed.
【００３９】（実施の形態４）第４の実施の形態を図５
に示す。(Embodiment 4) A fourth embodiment is shown in FIG.
Shown in
【００４０】この実施の形態では、デバッグ処理部１０
０がデバッグ専用のＤＭＡを発生させる回路であり、ア
ドレスバス１２１とデータバス１２２を中央処理部１２
０と共有している。また、停止要求１４０を中央処理部
１２０のバス要求入力に接続し、中央処理部１２０のバ
ス要求応答出力を、デバッグ処理部１００とデバッグ処
理時間制御部１１０の停止応答１４１として入力する構
成である。In this embodiment, the debug processing unit 10
Reference numeral 0 denotes a circuit for generating a DMA dedicated to debugging, and the address bus 121 and the data bus 122 are connected to the central processing unit 12.
0 and share. Further, the stop request 140 is connected to the bus request input of the central processing unit 120, and the bus request response output of the central processing unit 120 is input as the stop response 141 of the debug processing unit 100 and the debug processing time control unit 110. .
【００４１】デバッグ処理部１００が、デバッグに必要
な情報を獲得するために、バスに接続されたメモリ５０
０やＩ／Ｏレジスタ５０１の内容を読み出したい時に
は、停止要求１４０を出力し、停止応答１４１の出力を
待ってアドレスバス１２１にメモリ５００やＩ／Ｏレジ
スタがマッピングされているアドレスを出力し、メモリ
５００やＩ／Ｏレジスタ５０１の値を読み出す。In order for the debug processing unit 100 to acquire information necessary for debugging, the memory 50 connected to the bus
When the user wants to read 0 or the contents of the I / O register 501, it outputs the stop request 140, waits for the output of the stop response 141, and outputs the address to which the memory 500 and the I / O register are mapped on the address bus 121, The values of the memory 500 and the I / O register 501 are read.
【００４２】このＤＭＡアクセスによって中央処理部１
２０を停止している時間は、停止応答１４１により、デ
バッグ処理時間制御部１１０で累計され、プログラム実
行時間に対するデバッグ処理の時間の割合が管理されて
いる。By this DMA access, the central processing unit 1
The time during which the debugger 20 is stopped is accumulated by the debug processing time controller 110 by the stop response 141, and the ratio of the debug processing time to the program execution time is managed.
【００４３】（実施の形態５）第５の実施の形態を図６
に示す。(Embodiment 5) A fifth embodiment is shown in FIG.
Shown in
【００４４】この実施の形態では、デバッグ処理部１０
０が中央処理部１２０からデバッグ情報１３０を受け
て、デバッグ出力１６０に出力する、いわゆるオンチッ
プのトレース機能を実現する構成である。In this embodiment, the debug processing unit 10
0 realizes a so-called on-chip trace function that receives debug information 130 from the central processing unit 120 and outputs the debug information 130 to the debug output 160.
【００４５】中央処理部１２０から、デバッグ情報スト
ローブ１３１に同期してデバッグ情報１３０が出力され
る。デバッグ処理部１００では、デバッグ情報ストロー
ブ１３１とＦＩＦＯフル信号１９３をインバータ１０４
で反転した信号との論理積をＡＮＤゲート１０３で作
り、それをＦＩＦＯライト要求１９４としている。即
ち、ＦＩＦＯ １０１がフル状態でなければ、ＦＩＦＯ
１０１にデバッグ情報の書き込みがなされる。ＦＩＦＯ
出力１９１は、パラレル／シリアル変換器１０２に入力
され、ＦＩＦＯの１ワード分のシフトアウトが完了した
時点で、次のワードをＦＩＦＯリード要求１９２によっ
て読み出す。パラレル／シリアル変換器１０２で、シリ
アル化されたデバッグ情報は、デバッグ出力１６０から
出力される。The central processing unit 120 outputs the debug information 130 in synchronization with the debug information strobe 131. The debug processing unit 100 converts the debug information strobe 131 and the FIFO full signal 193 into the inverter 104
The AND with the inverted signal is created by the AND gate 103, and this is used as the FIFO write request 194. That is, if the FIFO 101 is not in the full state,
101 is written with debug information. FIFO
The output 191 is input to the parallel / serial converter 102, and when the shift-out for one word of the FIFO is completed, the next word is read by the FIFO read request 192. The debug information serialized by the parallel / serial converter 102 is output from a debug output 160.
【００４６】ＦＩＦＯフル信号１９３と停止要求許可１
５０の論理積をＡＮＤゲート１０５で生成して、停止要
求１４０を生成することにより、デバッグ処理時間制御
部１１０が、デバッグ処理のために中央処理部１２０を
停止することを許可している期間に限り、ＦＩＦＯ １
０１がフル状態である時に、中央処理部１２０に停止要
求１４０を出力することができる。FIFO full signal 193 and stop request permission 1
By generating the logical product of 50 in the AND gate 105 and generating the stop request 140, the debug processing time control unit 110 allows the central processing unit 120 to stop the central processing unit 120 for the debugging process. As long as FIFO 1
When 01 is in the full state, a stop request 140 can be output to the central processing unit 120.
【００４７】なお、この例ではＦＩＦＯによって実現さ
れているが、フリップフロップやラッチによって構成さ
れたバッファをステートマシンで制御することによって
も同じ効果が得られる。Although this embodiment is realized by FIFO, the same effect can be obtained by controlling a buffer constituted by flip-flops and latches by a state machine.
【００４８】また、ＦＩＦＯやバッファのデータが一杯
になった時のデータ処理方法として、本実施の形態で
は、新規のデバッグ情報１３０をＦＩＦＯやバッファに
入力しないように制御しているが、新規のデバッグ情報
１３０が発生した時に、既にＦＩＦＯやバッファの中に
あるデータを捨て、新しいデータをＦＩＦＯやバッファ
に入れるという処理方法を取ることもでき、その制御方
法については、どのような方法を取っても同様な効果が
得られることはいうまでもない。As a data processing method when the data in the FIFO and the buffer is full, in the present embodiment, the new debug information 130 is controlled so as not to be input to the FIFO and the buffer. When the debug information 130 is generated, it is possible to take a processing method of discarding data already in the FIFO or the buffer and putting new data into the FIFO or the buffer. Needless to say, the same effect can be obtained.
【００４９】（実施の形態６）第６の実施の形態を図７
に示す。(Embodiment 6) FIG.
Shown in
【００５０】この実施の形態も、第５の実施の形態と同
様にオンチップのトレース機能を実現する構成である。
違いは、中央処理部１２０からのデバッグ情報の内、Ｆ
ＩＦＯ １０１のオーバフローを発生させない情報量ま
たは発生頻度を持つトレース情報グループを「通常デバ
ッグ情報」とし、それ以外のトレース情報グループを
「詳細デバッグ情報」と２つに分類し、各々に対応し
て、通常のデバッグ情報ストローブ１３１と詳細デバッ
グ情報ストローブ１３２の２種類のデバッグ情報ストロ
ーブ信号をデバッグ制御部に送っていることである。This embodiment is also configured to realize an on-chip trace function as in the fifth embodiment.
The difference is that in the debug information from the central processing unit 120, F
A trace information group having an information amount or occurrence frequency that does not cause overflow of the IFO 101 is referred to as “normal debug information”, and the other trace information groups are classified into “detailed debug information”. That is, two types of debug information strobe signals, a normal debug information strobe 131 and a detailed debug information strobe 132, are sent to the debug control unit.
【００５１】停止要求許可１５０が出力されていない時
には、詳細デバッグ情報ストローブ１３２はＡＮＤゲー
ト１０６でマスクされ、ＦＩＦＯライト要求１９４を生
成しない。一方、通常デバッグ情報ストローブ１３１
は、停止要求許可１５０によってマスクされず、ＦＩＦ
Ｏライト要求１９４を生成する。When the stop request permission 150 is not output, the detailed debug information strobe 132 is masked by the AND gate 106 and does not generate the FIFO write request 194. On the other hand, the normal debug information strobe 131
Are not masked by the stop request permission 150
An O write request 194 is generated.
【００５２】停止要求許可１５０が出力されている時に
は、詳細デバッグ情報ストローブ１３２は、ＡＮＤゲー
ト１０６でマスクされず、通常デバッグ情報ストローブ
１３１とともにＯＲゲート１０７で論理和をとり、ＦＩ
ＦＯライト要求１９４を生成する。When the stop request permission 150 is output, the detailed debug information strobe 132 is not masked by the AND gate 106, and is ORed by the OR gate 107 together with the normal debug information strobe 131, and FI
An FO write request 194 is generated.
【００５３】ＦＩＦＯフル状態１９３が出力されている
時には、通常デバッグ情報ストローブ１３１は、ＡＮＤ
ゲート１０３でマスクされ、詳細デバッグ情報ストロー
ブ１３２は、ＡＮＤゲート１０６でマスクされるため、
ＯＲゲート１０７での論理和の結果、ＦＩＦＯライト要
求１９４は出力されない。When the FIFO full state 193 is output, the normal debug information strobe 131
Since the detailed debug information strobe 132 is masked by the gate 103 and the detailed debug information strobe 132 is masked by the AND gate 106,
As a result of the OR operation at the OR gate 107, the FIFO write request 194 is not output.
【００５４】従って、停止要求許可１５０が出力されて
いない時には、通常デバッグ情報のみＦＩＦＯに書き込
まれ、ＦＩＦＯが溢れそうになっても中央処理部１２０
に停止要求１４０が出力されず、中央処理部１２０を停
止しないという条件の範囲内で取得できるデバッグ情報
を外部に出力する。Therefore, when the stop request permission 150 is not output, only the normal debug information is written in the FIFO, and even if the FIFO is about to overflow, the central processing unit 120
In this case, debug information that can be obtained within a condition that the stop request 140 is not output and the central processing unit 120 is not stopped is output to the outside.
【００５５】停止要求許可１５０が出力されている時に
は、通常デバッグ情報に加え、詳細なデバッグ情報もＦ
ＩＦＯに書き込まれ、ＦＩＦＯが溢れそうになった時に
は、中央処理部１２０に停止要求１４０を出力し、詳細
なデバッグ情報を洩れなく取得できる。この時、停止要
求許可１５０が出力されている期間は、停止応答１４１
を監視しているデバッグ処理時間制御部１１０によって
管理されて、プログラム実行時間全体の制限時間を超え
ることがないのは、他の実施の形態と同様である。When the stop request permission 150 is output, detailed debug information is also provided in addition to the normal debug information.
When the data is written into the IFO and the FIFO is about to overflow, a stop request 140 is output to the central processing unit 120, and detailed debug information can be obtained without omission. At this time, while the stop request permission 150 is being output, the stop response 141
Is managed by the debug processing time control unit 110 that monitors the program execution time, and does not exceed the time limit of the entire program execution time, as in the other embodiments.
【００５６】[0056]
【発明の効果】以上のように本発明によれば、デバッグ
対象のプログラムの実行時間に与える影響を一定の時間
内に抑えることができると同時に、詳細情報が必要な箇
所のデバッグ情報を欠落なく得ることができるという有
利な効果が得られる。As described above, according to the present invention, the influence on the execution time of the program to be debugged can be suppressed within a certain time, and at the same time, the debug information at the place where detailed information is required is not lost. The advantageous effect that it can be obtained is obtained.
【図１】本発明の第１の実施の形態によるデバッグ機能
を内蔵したマイクロプロセッサの構成図FIG. 1 is a configuration diagram of a microprocessor having a built-in debugging function according to a first embodiment of the present invention;
【図２】本発明の第１の実施の形態による実行時間を示
したタイミング図FIG. 2 is a timing chart showing an execution time according to the first embodiment of the present invention;
【図３】本発明の第２の実施の形態によるデバッグ機能
を内蔵したマイクロプロセッサの構成図FIG. 3 is a configuration diagram of a microprocessor having a built-in debugging function according to a second embodiment of the present invention;
【図４】本発明の第３の実施の形態によるデバッグ機能
を内蔵したマイクロプロセッサの構成図FIG. 4 is a configuration diagram of a microprocessor having a built-in debugging function according to a third embodiment of the present invention;
【図５】本発明の第４の実施の形態によるデバッグ機能
を内蔵したマイクロプロセッサの構成図FIG. 5 is a configuration diagram of a microprocessor having a built-in debugging function according to a fourth embodiment of the present invention.
【図６】本発明の第５の実施の形態によるデバッグ機能
を内蔵したマイクロプロセッサの構成図FIG. 6 is a configuration diagram of a microprocessor having a built-in debugging function according to a fifth embodiment of the present invention.
【図７】本発明の第６の実施の形態によるデバッグ機能
を内蔵したマイクロプロセッサの構成図FIG. 7 is a configuration diagram of a microprocessor having a built-in debugging function according to a sixth embodiment of the present invention.
【図８】従来のデバッグ機能を内蔵したマイクロプロセ
ッサの構成図FIG. 8 is a configuration diagram of a conventional microprocessor having a built-in debug function.
【図９】従来のデバッグ機能を内蔵したマイクロプロセ
ッサによる実行時間を示したタイミング図FIG. 9 is a timing chart showing execution time by a conventional microprocessor having a built-in debug function;
１００ デバッグ処理部 １０１ ＦＩＦＯ １０２ パラレル／シリアル変換手段 １０３ ＡＮＤゲート １０４ インバータ １０５ ＡＮＤゲート １０６ ＡＮＤゲート １０７ ＯＲゲート １１０ デバッグ処理時間制御部 １１１ カウンタ １１２ 初期値保持手段 １１３ インバータ １２０ 中央処理部 １２１ アドレスバス １２２ データバス １２３ アドレスデコーダ １２４ アドレス比較器 １２５ データ比較器 １２６ 比較アドレス保持手段 １２７ 比較データ保持手段 １２８ ＡＮＤゲート １３０ デバッグ情報 １３１ デバッグ情報ストローブ １３２ 詳細デバッグ情報ストローブ １４０ 停止要求 １４１ 停止応答 １４２ 停止要求許可セット信号 １５０ 停止要求許可 １６０ デバッグ出力（トレース出力） １９１ ＦＩＦＯ出力 １９２ ＦＩＦＯリード要求 １９３ ＦＩＦＯフル信号 １９４ ＦＩＦＯライト要求 ５００ メモリ ５０１ Ｉ／Ｏレジスタ REFERENCE SIGNS LIST 100 debug processing unit 101 FIFO 102 parallel / serial conversion means 103 AND gate 104 inverter 105 AND gate 106 AND gate 107 OR gate 110 debug processing time control unit 111 counter 112 initial value holding means 113 inverter 120 central processing unit 121 address bus 122 data Bus 123 address decoder 124 address comparator 125 data comparator 126 comparison address holding means 127 comparison data holding means 128 AND gate 130 debug information 131 debug information strobe 132 detailed debug information strobe 140 stop request 141 stop response 142 stop request permission set signal 150 Stop request permission 160 Debug output (trace output) 191 FIFO output 192 FIFO Read request 193 FIFO full signal 194 FIFO write request 500 Memory 501 I / O register
Claims (6)
り、停止できる状態になったら処理実行を停止し、停止
応答を出力する中央処理部と、デバッグ処理部に対して
停止要求許可を出力するデバッグ処理時間制御部と、前
記中央処理部の実行状態、レジスタやメモリの状態、ま
たはそれらの履歴を外部に出力するデバッグ処理部から
構成され、前記デバッグ処理部が、前記停止要求許可が
出力されている時に限り、前記停止要求を出力すること
を特徴とした デバッグ機能を内蔵したマイクロプロセ
ッサ。1. A central processing unit that receives a stop request from a debug processing unit, stops processing when it becomes possible to stop the processing, outputs a stop response, and outputs a stop request permission to the debug processing unit. A processing time control unit, a debug processing unit configured to output an execution state of the central processing unit, a state of a register or a memory, or a history thereof to the outside, and the debug processing unit outputs the stop request permission. A microprocessor with a built-in debugging function, characterized in that the stop request is output only when there is a stop request.
マシンクロックで動作するカウンタから構成され、前記
中央処理部または前記デバッグ処理部からの停止要求許
可セット要求によって、前記カウンタに初期値を設定
し、停止要求許可を出力し、前記中央処理部が停止応答
信号を出力している期間カウント動作を続け、オーバフ
ロー（またはアンダーフロー）した時にカウント動作を
停止し、停止要求許可の出力を停止することを特徴とし
た請求項１に記載のマイクロプロセッサ。2. The debug processing time control unit according to claim 1,
A counter that operates on a machine clock, and sets an initial value in the counter according to a stop request permission set request from the central processing unit or the debug processing unit, outputs a stop request permission, and stops the central processing unit. 2. The microprocessor according to claim 1, wherein the counting operation is continued while the response signal is being output, and when the overflow (or underflow) occurs, the counting operation is stopped, and the output of the stop request permission is stopped.
が、あらかじめ設定されたアドレスとプログラム実行ア
ドレスの比較結果または、あらかじめ設定されたアドレ
ス／データとオペランドアクセスのアドレス／データと
の比較結果または、あらかじめ設定されたアドレス／デ
ータとバスサイクルのアドレス／データとの比較結果で
ある、あるいは、これらの比較結果を一定時間遅延させ
た信号であることを特徴とした請求項２に記載のマイク
ロプロセッサ。3. The stop request permission set request according to claim 2, wherein a comparison result of a preset address and a program execution address, a comparison result of a preset address / data and an address / data of an operand access, 3. The microprocessor according to claim 2, wherein the comparison result is a signal obtained by comparing a preset address / data with an address / data of a bus cycle, or a signal obtained by delaying the comparison result by a predetermined time. .
のバスに接続されたＤＭＡ装置であり、前記中央処理部
がバス要求を入力し、バスを開放できる状態になった
ら、バス許可を出力するバス調停機能を有し、前記デバ
ッグ処理部が、前記停止要求を中央処理部のバス要求と
して出力し、中央処理部のバス許可を前記停止応答とし
て、デバッグ処理時間制御部に入力し、バスに接続され
たＩ／Ｏレジスタやメモリにアクセスすることを特徴と
した請求項１乃至請求項３に記載のマイクロプロセッ
サ。4. The debug processing unit is a DMA device connected to a bus of the central processing unit, and outputs a bus permission when the central processing unit receives a bus request and becomes ready to release the bus. A bus arbitration function, the debug processing unit outputs the stop request as a bus request of the central processing unit, and inputs the bus permission of the central processing unit as the stop response to the debug processing time control unit, 4. The microprocessor according to claim 1, wherein the microprocessor accesses an I / O register or a memory connected to the microprocessor.
のプログラム実行、オペランドアクセス、バスサイクル
などの状態をトレース情報として外部に出力するトレー
ス制御回路であり、トレース情報を蓄えるバッファまた
はＦＩＦＯを有し、バッファまたはＦＩＦＯが一杯にな
ったら、前記中央処理部に停止要求を出力し、バッファ
またはＦＩＦＯのオーバフローを抑止する第１の動作モ
ード（フルトレースモード）と前記中央処理部に対する
停止要求を出力せずに、出力中のトレースデータ、バッ
ファまたはＦＩＦＯの内容の一部または全部のデータを
棄却する第２の動作モード（リアルタイムトレースモー
ド）との２つの動作モードを持ち、前記停止要求許可信
号が出力されている間は、フルトレースモードで動作
し、出力されていない間は、リアルタイムトレースモー
ドで動作することを特徴とした請求項１乃至請求項３の
マイクロプロセッサ。5. The trace processing circuit according to claim 1, wherein the debug processing unit is a trace control circuit that outputs a state of the central processing unit, such as program execution, operand access, and bus cycle, to the outside as trace information, and has a buffer or FIFO for storing the trace information. When the buffer or FIFO becomes full, a stop request is output to the central processing unit, and a first operation mode (full trace mode) for suppressing overflow of the buffer or FIFO and a stop request to the central processing unit are output. And a second operation mode (real-time trace mode) for rejecting part or all of the contents of the output trace data, buffer, or FIFO. Operates in full trace mode while output is being performed, and is not being output 4. The microprocessor according to claim 1, wherein the microprocessor operates in a real-time trace mode.
前記中央処理部からのいくつかの種類のあるトレース情
報のうち、バッファあるいはＦＩＦＯのオーバフローを
発生させない情報量または発生頻度を持つトレース情報
グループを「通常トレース情報」とし、それ以外のトレ
ース情報グループを「詳細トレース情報」と２つに分類
し、前記停止要求許可信号が出力されていない時（リア
ルタイムトレースモード時）には、通常トレース情報を
トレース情報として選択し、前記停止要求許可信号が出
力されている時（フルタイムトレースモード時）には、
定常トレース情報に加え、詳細トレース情報をトレース
情報として選択することを特徴とした請求項５に記載の
マイクロプロセッサ。6. The trace control circuit according to claim 5, wherein
Among several types of trace information from the central processing unit, a trace information group having an information amount or occurrence frequency that does not cause an overflow of a buffer or a FIFO is referred to as “normal trace information”, and other trace information groups are referred to as “normal trace information”. When the stop request permission signal is not output (in the real-time trace mode), normal trace information is selected as trace information, and the stop request permission signal is output. (When in full-time trace mode)
6. The microprocessor according to claim 5, wherein detailed trace information is selected as trace information in addition to the regular trace information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28557999A JP2001109643A (en) | 1999-10-06 | 1999-10-06 | Microprocessor incorporated with debugging function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28557999A JP2001109643A (en) | 1999-10-06 | 1999-10-06 | Microprocessor incorporated with debugging function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001109643A true JP2001109643A (en) | 2001-04-20 |
Family
ID=17693393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28557999A Pending JP2001109643A (en) | 1999-10-06 | 1999-10-06 | Microprocessor incorporated with debugging function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001109643A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318172A (en) * | 2005-05-12 | 2006-11-24 | Renesas Technology Corp | Microcomputer |
| JP2013545203A (en) * | 2010-12-02 | 2013-12-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Debug state machine and processor containing same |
| JP2020173543A (en) * | 2019-04-09 | 2020-10-22 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
-
1999
- 1999-10-06 JP JP28557999A patent/JP2001109643A/en active Pending
Cited By (4)
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| JP7120957B2 (en) | 2019-04-09 | 2022-08-17 | ルネサスエレクトロニクス株式会社 | semiconductor equipment |
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