JP2001109398A - 表示装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
Landscapes
- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】 カソード電極の表示画面内における、抵抗の
位置によるバラツキ増大により表示画面の品位が低下す
る。 【解決手段】 カソード電極本体部から延長して設けら
れた延長部と、カソードバイアス入力端子との接続面積
を大にすることにより接続による抵抗増加を防止する。
位置によるバラツキ増大により表示画面の品位が低下す
る。 【解決手段】 カソード電極本体部から延長して設けら
れた延長部と、カソードバイアス入力端子との接続面積
を大にすることにより接続による抵抗増加を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、有機ＥＬ層に駆動
電流を流す事によって発光するＥＬ発光素子を薄膜トラ
ンジスター（以下ＴＦＴと称する）で駆動制御するアク
ティブマトリックス型の表示装置に関するものである。
就中、表示特性を向上するためのカソード電極の取り出
し方の最適化構造に関する。
電流を流す事によって発光するＥＬ発光素子を薄膜トラ
ンジスター（以下ＴＦＴと称する）で駆動制御するアク
ティブマトリックス型の表示装置に関するものである。
就中、表示特性を向上するためのカソード電極の取り出
し方の最適化構造に関する。
【０００２】
【従来の技術】近年、エレクトロルミネッセンス（Elec
tro Luminescence：以下、「ＥＬ」と称する。）素子
を用いたＥＬ表示装置が、ＣＲＴやＬＣＤに代わる表示
装置として注目されており、例えば、そのＥＬ素子を駆
動させるスイッチング素子として薄膜トランジスタ（Th
in Film Transistor：以下、「ＴＦＴ」と称する。）を
備えたＥＬ表示装置の開発も進められている。
tro Luminescence：以下、「ＥＬ」と称する。）素子
を用いたＥＬ表示装置が、ＣＲＴやＬＣＤに代わる表示
装置として注目されており、例えば、そのＥＬ素子を駆
動させるスイッチング素子として薄膜トランジスタ（Th
in Film Transistor：以下、「ＴＦＴ」と称する。）を
備えたＥＬ表示装置の開発も進められている。
【０００３】図５に一般的に用いられている有機ＥＬ表
示装置の機能を説明するための等価回路図を示す。図に
示すように、ゲートラインＧＬとドレインラインＤＬと
に囲まれた領域に表示画素５０が形成されている。表示
画素は、これがＶＧＡとして用いられる表示装置であれ
ば、横６４０個、縦４８０個の表示画素数となるのであ
る。実際には、この数字より僅かに多い画素数が設計さ
れるのが常である。又、カラーであれば一般的には、Ｒ
ＧＢの３原色分のピクセル数になる。
示装置の機能を説明するための等価回路図を示す。図に
示すように、ゲートラインＧＬとドレインラインＤＬと
に囲まれた領域に表示画素５０が形成されている。表示
画素は、これがＶＧＡとして用いられる表示装置であれ
ば、横６４０個、縦４８０個の表示画素数となるのであ
る。実際には、この数字より僅かに多い画素数が設計さ
れるのが常である。又、カラーであれば一般的には、Ｒ
ＧＢの３原色分のピクセル数になる。
【０００４】本発明の説明では一つの単位として、ＴＦ
Ｔ、容量、ＥＬ素子で構成される最も単純な単位を「表
示画素」と定義する。
Ｔ、容量、ＥＬ素子で構成される最も単純な単位を「表
示画素」と定義する。
【０００５】両信号線、即ちゲートラインとドレインラ
インとの交点付近にはスイッチング素子である第１のＴ
ＦＴ５１が備えられており、その第１のＴＦＴ５１のソ
ースは、保持容量５２を構成する一方の電極を兼ねると
ともに、有機ＥＬ素子５４を駆動する第２のＴＦＴ５３
のゲートに接続されている。又、保持容量５２の他の電
極は別に容量ラインＣＬに接続されている。第２のＴＦ
Ｔ５３のソースは有機ＥＬ素子５４のアノード電極に接
続され、他方のドレインは有機ＥＬ素子を駆動する駆動
ラインＶＬに接続されている。
インとの交点付近にはスイッチング素子である第１のＴ
ＦＴ５１が備えられており、その第１のＴＦＴ５１のソ
ースは、保持容量５２を構成する一方の電極を兼ねると
ともに、有機ＥＬ素子５４を駆動する第２のＴＦＴ５３
のゲートに接続されている。又、保持容量５２の他の電
極は別に容量ラインＣＬに接続されている。第２のＴＦ
Ｔ５３のソースは有機ＥＬ素子５４のアノード電極に接
続され、他方のドレインは有機ＥＬ素子を駆動する駆動
ラインＶＬに接続されている。
【０００６】有機ＥＬ素子５４のカソード電極は、全体
を接続するために実設計としては一体化されて構成され
ており図ではカソード電極ＣＥとして示した。また、前
記保持容量５２の電極はクロム等から成っており、第
１，第２のＴＦＴ５１、５３のゲート絶縁膜を誘電体層
として電荷を蓄積している。この保持容量５２は、第２
のＴＦＴ５２のゲートに印加される電圧を保持してい
る。
を接続するために実設計としては一体化されて構成され
ており図ではカソード電極ＣＥとして示した。また、前
記保持容量５２の電極はクロム等から成っており、第
１，第２のＴＦＴ５１、５３のゲート絶縁膜を誘電体層
として電荷を蓄積している。この保持容量５２は、第２
のＴＦＴ５２のゲートに印加される電圧を保持してい
る。
【０００７】ＥＬ表示装置は、表示画素の構成要素即
ち、第１、第２のＴＦＴ、保持容量、及びＥＬ素子と、
それらをつないで能力を実現している各配線ライン即
ち、ゲートラインＧＬ、ドレインラインＤＬ、駆動ライ
ンＶＬ及び容量ラインＣＬ、カソード電極ＣＥと、縦横
方向のドライバー及び入出力端子群（図示しない）で構
成される。
ち、第１、第２のＴＦＴ、保持容量、及びＥＬ素子と、
それらをつないで能力を実現している各配線ライン即
ち、ゲートラインＧＬ、ドレインラインＤＬ、駆動ライ
ンＶＬ及び容量ラインＣＬ、カソード電極ＣＥと、縦横
方向のドライバー及び入出力端子群（図示しない）で構
成される。
【０００８】図６は一般的なカソード電極の取り出し方
を説明するために端子付近を示した平面図である。透明
なガラス基板６１に表示領域６２，カソード電極６３が
設けられている。表示領域の内部には当然第１のＴＦ
Ｔ、第２のＴＦＴ、保持容量、有機ＥＬ素子で構成され
ておりそれらを接続して所期の機能を実現するゲートラ
イン、ドレインライン、容量ライン、駆動ライン、カソ
ード電極などが存在している。基板６１の周辺部には水
平方向ドライバー６４，垂直方向ドライバー６５、外部
入力端子群６６，カソード入力端子６７などが設けられ
て機能を具体化している。
を説明するために端子付近を示した平面図である。透明
なガラス基板６１に表示領域６２，カソード電極６３が
設けられている。表示領域の内部には当然第１のＴＦ
Ｔ、第２のＴＦＴ、保持容量、有機ＥＬ素子で構成され
ておりそれらを接続して所期の機能を実現するゲートラ
イン、ドレインライン、容量ライン、駆動ライン、カソ
ード電極などが存在している。基板６１の周辺部には水
平方向ドライバー６４，垂直方向ドライバー６５、外部
入力端子群６６，カソード入力端子６７などが設けられ
て機能を具体化している。
【０００９】外部入力端子群６６と，カソードバイアス
入力端子６７とは通常同じ幅で、一定のピッチで配置さ
れる。ここでは、カソードバイアス入力端子６７はカソ
ード電極６３との重畳部に設けられた接続部６８により
電気的に接続される。
入力端子６７とは通常同じ幅で、一定のピッチで配置さ
れる。ここでは、カソードバイアス入力端子６７はカソ
ード電極６３との重畳部に設けられた接続部６８により
電気的に接続される。
【００１０】
【発明が解決しようとする課題】図６に示すように有機
ＥＬ素子を駆動するためのカソード電極６３は、表示領
域６２の全面に形成され、透明なガラス基板６１の周辺
部に配置されたカソードバイアス入力端子６７と電気的
に接続されていた。
ＥＬ素子を駆動するためのカソード電極６３は、表示領
域６２の全面に形成され、透明なガラス基板６１の周辺
部に配置されたカソードバイアス入力端子６７と電気的
に接続されていた。
【００１１】特にカソード電極は、外部より基本的にＤ
Ｃの電位が与えられ、アノード電極とカソード電極の間
に電流が流れる。従ってカソード電極やカソード電極と
接続される配線のコンタクト抵抗、配線抵抗が大きい
と、カソード電極に与えるバイアスが低下し、表示品位
を低下させる問題があった。
Ｃの電位が与えられ、アノード電極とカソード電極の間
に電流が流れる。従ってカソード電極やカソード電極と
接続される配線のコンタクト抵抗、配線抵抗が大きい
と、カソード電極に与えるバイアスが低下し、表示品位
を低下させる問題があった。
【００１２】また、表示領域内の左右の表示ムラが出来
にくいように概略半分ということで中央部にカソードバ
イアス入力端子が設けられてカソード電極と接続されて
いるのが通常であり、これがレイアウト設計の自由度を
奪っていた。
にくいように概略半分ということで中央部にカソードバ
イアス入力端子が設けられてカソード電極と接続されて
いるのが通常であり、これがレイアウト設計の自由度を
奪っていた。
【００１３】
【課題を解決するための手段】本発明は、複数のゲート
ラインと、該ゲートラインに直交して設けられたドレイ
ンラインとで区画された画素領域を有し、該画素領域に
は第１のＴＦＴと第２のＴＦＴと保持容量とアノード電
極、カソード電極、有機ＥＬ層とで構成されるＥＬ発光
素子とが配置されたアクティブ型表示装置に於いて、カ
ソード電極は少なくとも表示領域を覆って一部は該表示
領域から延長して配置され外部入力端子群の内カソード
バイアス入力端子と接続されたことを特徴とする表示装
置にある。
ラインと、該ゲートラインに直交して設けられたドレイ
ンラインとで区画された画素領域を有し、該画素領域に
は第１のＴＦＴと第２のＴＦＴと保持容量とアノード電
極、カソード電極、有機ＥＬ層とで構成されるＥＬ発光
素子とが配置されたアクティブ型表示装置に於いて、カ
ソード電極は少なくとも表示領域を覆って一部は該表示
領域から延長して配置され外部入力端子群の内カソード
バイアス入力端子と接続されたことを特徴とする表示装
置にある。
【００１４】また本発明は、ガラス基板上に複数のゲー
トラインと、該ゲートラインに直交して設けられたドレ
インラインとで区画された画素領域を有し、該画素領域
には第１のＴＦＴと第２のＴＦＴと保持容量と覆って設
けられた平坦化膜上にアノード電極、カソード電極、有
機ＥＬ層とで構成されるＥＬ発光素子とが配置されたア
クティブ型表示装置に於いて、カソード電極は少なくと
も表示領域を覆って一部は該表示領域から延長して配置
され、ガラス基板周辺部に設けられた外部入力端子群の
内カソードバイアス入力端子と電気的に接続されたこと
を特徴とする表示装置にある。
トラインと、該ゲートラインに直交して設けられたドレ
インラインとで区画された画素領域を有し、該画素領域
には第１のＴＦＴと第２のＴＦＴと保持容量と覆って設
けられた平坦化膜上にアノード電極、カソード電極、有
機ＥＬ層とで構成されるＥＬ発光素子とが配置されたア
クティブ型表示装置に於いて、カソード電極は少なくと
も表示領域を覆って一部は該表示領域から延長して配置
され、ガラス基板周辺部に設けられた外部入力端子群の
内カソードバイアス入力端子と電気的に接続されたこと
を特徴とする表示装置にある。
【００１５】さらに本発明は、前記カソード電極は有機
ＥＬ層と直接接続されたフッカリチュウム（ＬｉＦ）と
アルミニウム（Ａｌ）とで形成されることが好ましい。
ＥＬ層と直接接続されたフッカリチュウム（ＬｉＦ）と
アルミニウム（Ａｌ）とで形成されることが好ましい。
【００１６】また、本発明は、実質的に外部入力端子群
を構成する位置の端部に配置されたバイアス入力端子を
有することが好ましい。
を構成する位置の端部に配置されたバイアス入力端子を
有することが好ましい。
【００１７】さらに本発明は、前記外部入力端子群は基
本的に等間隔で設置され前記カソードバイアス入力端子
は、実質的に複数本で構成されており前記カソード電極
と電気的に接続され接触面積を大とする事が好ましい。
本的に等間隔で設置され前記カソードバイアス入力端子
は、実質的に複数本で構成されており前記カソード電極
と電気的に接続され接触面積を大とする事が好ましい。
【００１８】
【発明の実施の形態】以下添付図面を参照して本発明の
実施の形態について説明する。図１は本発明による有機
ＥＬ表示装置の構成を模式的に示す平面図、図２は図１
のＡ−Ａ断面図である。
実施の形態について説明する。図１は本発明による有機
ＥＬ表示装置の構成を模式的に示す平面図、図２は図１
のＡ−Ａ断面図である。
【００１９】本発明の概略を先ず述べる。透明なガラス
基板１に表示領域２，カソード電極３が設けられてい
る。カソード電極３は説明の便宜上カソード電極本体部
３とカソード電極延長部３ｂとで構成されるとする。表
示領域の内部には当然第１のＴＦＴ、第２のＴＦＴ、保
持容量、有機ＥＬ素子が形成されておりそれらを接続し
て所期の機能を実現するゲートライン、ドレインライ
ン、容量ライン、駆動ライン、アノード電極などが存在
している。基板１の周辺部には水平方向ドライバー４，
垂直方向ドライバー５、外部入力端子群６，カソードバ
イアス入力端子７などが設けられて機能を具体化してい
る。
基板１に表示領域２，カソード電極３が設けられてい
る。カソード電極３は説明の便宜上カソード電極本体部
３とカソード電極延長部３ｂとで構成されるとする。表
示領域の内部には当然第１のＴＦＴ、第２のＴＦＴ、保
持容量、有機ＥＬ素子が形成されておりそれらを接続し
て所期の機能を実現するゲートライン、ドレインライ
ン、容量ライン、駆動ライン、アノード電極などが存在
している。基板１の周辺部には水平方向ドライバー４，
垂直方向ドライバー５、外部入力端子群６，カソードバ
イアス入力端子７などが設けられて機能を具体化してい
る。
【００２０】本発明にあっては、外部入力端子群６と、
カソードバイアス入力端子７との差は後者を明確に幅広
に設けることが特徴である。ここでは、カソードバイア
ス入力端子７はカソード電極３との重畳部に設けられた
接続部８により電気的に接続される。しかも、カソード
バイアス入力端子７の広がり（幅）は、カソード電極延
長部３ｂと同じ幅を持っている。
カソードバイアス入力端子７との差は後者を明確に幅広
に設けることが特徴である。ここでは、カソードバイア
ス入力端子７はカソード電極３との重畳部に設けられた
接続部８により電気的に接続される。しかも、カソード
バイアス入力端子７の広がり（幅）は、カソード電極延
長部３ｂと同じ幅を持っている。
【００２１】図１のＡ−Ａ断面を示す図２に従って本発
明の断面を説明する。ガラス基板１にボトムゲート型の
ＴＦＴを作るためにクロムを飛着し、第１カソードバイ
アス入力端子７ａを形成する。この時、図１に示す垂
直、水平方向のドライバーと接続するためのリード１１
も作ってしまうことが出来る。その後、シリコン、シリ
コン窒化物、シリコン酸化物をスパッターやＣＶＤ等を
用いて第１のＴＦＴ、第２のＴＦＴ、保持容量を作る。
これらをカバーするため、シリコン酸化膜、シリコン窒
化膜、シリコン酸化膜の３層で層間絶縁膜１２を形成す
る。次いで、ＴＦＴのソース、ドレインを取り出すため
コンタクトホールが適宜設けられ、更にドレインライン
ＤＬ、ゲートラインＧＬ、容量ラインＣＬ、駆動ライン
ＶＬを設ける。
明の断面を説明する。ガラス基板１にボトムゲート型の
ＴＦＴを作るためにクロムを飛着し、第１カソードバイ
アス入力端子７ａを形成する。この時、図１に示す垂
直、水平方向のドライバーと接続するためのリード１１
も作ってしまうことが出来る。その後、シリコン、シリ
コン窒化物、シリコン酸化物をスパッターやＣＶＤ等を
用いて第１のＴＦＴ、第２のＴＦＴ、保持容量を作る。
これらをカバーするため、シリコン酸化膜、シリコン窒
化膜、シリコン酸化膜の３層で層間絶縁膜１２を形成す
る。次いで、ＴＦＴのソース、ドレインを取り出すため
コンタクトホールが適宜設けられ、更にドレインライン
ＤＬ、ゲートラインＧＬ、容量ラインＣＬ、駆動ライン
ＶＬを設ける。
【００２２】この時各ラインはアルミニウムを中央に挟
んでモリブデンでサンドイッチした３層構造であり約８
０００Åを適用される。同時に、第２カソードバイアス
入力端子７ｂも形成される。
んでモリブデンでサンドイッチした３層構造であり約８
０００Åを適用される。同時に、第２カソードバイアス
入力端子７ｂも形成される。
【００２３】ここまでで表示装置を動かす為の部品は一
応出来ているのであり、これらを働かせるために都合の
良い環境を作ることと、発光素子の形成に掛かる。即ち
ガラス基板１の表面を平坦にするために、平坦化膜１３
を設ける。勿論絶縁性で簡単に厚く設けることの出来る
材料とであり、２〜３μmのアクリル系樹脂が選ばれ
る。
応出来ているのであり、これらを働かせるために都合の
良い環境を作ることと、発光素子の形成に掛かる。即ち
ガラス基板１の表面を平坦にするために、平坦化膜１３
を設ける。勿論絶縁性で簡単に厚く設けることの出来る
材料とであり、２〜３μmのアクリル系樹脂が選ばれ
る。
【００２４】次に、有機ＥＬ素子を作る為にアノード電
極を形成する。この時用いられる金属はＩＴＯであり、
同時に第３カソードバイアス入力端子７ｃも形成され
る。更に、有機ＥＬ層、カソード電極３が形成される。
カソード電極３からエレクトロンの注入を起こし易いよ
うにカソード電極３のＥＬ層と直接接して弗化リチウム
（ＬｉＦ）を４００Åの厚さで設けられた。更にこの層
の上にはアルミニウム（Ａｌ）が用いられて２層構造に
よるカソード電極３を構成している。
極を形成する。この時用いられる金属はＩＴＯであり、
同時に第３カソードバイアス入力端子７ｃも形成され
る。更に、有機ＥＬ層、カソード電極３が形成される。
カソード電極３からエレクトロンの注入を起こし易いよ
うにカソード電極３のＥＬ層と直接接して弗化リチウム
（ＬｉＦ）を４００Åの厚さで設けられた。更にこの層
の上にはアルミニウム（Ａｌ）が用いられて２層構造に
よるカソード電極３を構成している。
【００２５】本発明によれば、カソード電極３の端部は
図２に示す通りコンタクト部と、配線部と、端子部で構
成される。表示領域を覆っているカソード電極の大部分
は、前記した通り、弗化リチウム（ＬｉＦ）とアルミニ
ウム（Ａｌ）による２層構造である。
図２に示す通りコンタクト部と、配線部と、端子部で構
成される。表示領域を覆っているカソード電極の大部分
は、前記した通り、弗化リチウム（ＬｉＦ）とアルミニ
ウム（Ａｌ）による２層構造である。
【００２６】コンタクト部は、前記カソード電極の２層
構造と更に、アノード電極材料で構成される第３カソー
ドバイアス入力端子３ｃの延長と、配線材料で形成され
る第２カソードバイアス入力端子７ｂの延長で構成され
る。配線部は、図示する通り第２カソードバイアス入力
端子７ｂの延長だけである。端子部は、第３カソードバ
イアス入力端子７ｃ、第２カソードバイアス入力端子７
ｂ、第１カソードバイアス入力端子７ａで構成されてい
る。
構造と更に、アノード電極材料で構成される第３カソー
ドバイアス入力端子３ｃの延長と、配線材料で形成され
る第２カソードバイアス入力端子７ｂの延長で構成され
る。配線部は、図示する通り第２カソードバイアス入力
端子７ｂの延長だけである。端子部は、第３カソードバ
イアス入力端子７ｃ、第２カソードバイアス入力端子７
ｂ、第１カソードバイアス入力端子７ａで構成されてい
る。
【００２７】金属層が厚いということは、抵抗が少なく
より目的を達することになるが、厚すぎて剥がれたり、
コンタクトホールが取り辛かったり、ステップカバリッ
ジの関係があり本実施の形態では４部分の縦構造を選ん
で説明した。
より目的を達することになるが、厚すぎて剥がれたり、
コンタクトホールが取り辛かったり、ステップカバリッ
ジの関係があり本実施の形態では４部分の縦構造を選ん
で説明した。
【００２８】次に、図３に従って他の実施の形態を説明
する。図番、名称は全て先の実施の形態と同じである。
本発明は、カソード電極延長部３ｂとカソードバイアス
入力端子７の位置に特徴を有している。即ち、外部入力
端子群６と同じ幅を有しているが、位置がそれの最も端
部に配置されることである。これによって、カソードバ
イアス入力端子７が一番隅に設定できることから他の端
子の配置の設計に余裕を持たせることが出来る。
する。図番、名称は全て先の実施の形態と同じである。
本発明は、カソード電極延長部３ｂとカソードバイアス
入力端子７の位置に特徴を有している。即ち、外部入力
端子群６と同じ幅を有しているが、位置がそれの最も端
部に配置されることである。これによって、カソードバ
イアス入力端子７が一番隅に設定できることから他の端
子の配置の設計に余裕を持たせることが出来る。
【００２９】第４図に従って、第３の実施の形態をす
る。この場合も図番、名称共に先の実施の形態と同じで
ある。本発明は、カソードバイアス入力端子７に特徴を
有している。即ち、端子７は複数に分割されて外部入力
端子群６と同じ幅を有しているが、カソード電極延長部
３ｂの下で一本化されている。一本化は、カソード電極
延長部３ｂの下であっても良いし下に入る手前であって
も良いのは当然である。
る。この場合も図番、名称共に先の実施の形態と同じで
ある。本発明は、カソードバイアス入力端子７に特徴を
有している。即ち、端子７は複数に分割されて外部入力
端子群６と同じ幅を有しているが、カソード電極延長部
３ｂの下で一本化されている。一本化は、カソード電極
延長部３ｂの下であっても良いし下に入る手前であって
も良いのは当然である。
【００３０】本発明は、次のように要約できる。 １）カソード電極延長部とカソードバイアス入力端子と
を広い面積で接続すること。 ２）広い面積で接続する方法は、幅広のカソード電極延
長部と同じく幅広のカソードバイアス入力端子で達成し
ても、カソードバイアス入力端子を複数本をまとめて実
現しても良い。 ３）カソード電極延長部とカソードバイアス入力端子は
外部入力端子群の位置に対して端部にずれていること。 ４）カソード電極は弗化リチウム（ＬｉＦ）とアルミニ
ウム（Ａｌ）より形成される。
を広い面積で接続すること。 ２）広い面積で接続する方法は、幅広のカソード電極延
長部と同じく幅広のカソードバイアス入力端子で達成し
ても、カソードバイアス入力端子を複数本をまとめて実
現しても良い。 ３）カソード電極延長部とカソードバイアス入力端子は
外部入力端子群の位置に対して端部にずれていること。 ４）カソード電極は弗化リチウム（ＬｉＦ）とアルミニ
ウム（Ａｌ）より形成される。
【００３１】本発明は、上記要約を独立して実施して
も、組み合わせて実施しても本発明の目的を全うするも
のである。
も、組み合わせて実施しても本発明の目的を全うするも
のである。
【００３２】
【発明の効果】本発明によれば、カソード電極に印加さ
れるバイアスの降下を防止でき、本来供給されるべき電
流を各表示画素のＥＬ素子に供給することができ、表示
品位を向上したＥＬ表示装置を得ることができる。
れるバイアスの降下を防止でき、本来供給されるべき電
流を各表示画素のＥＬ素子に供給することができ、表示
品位を向上したＥＬ表示装置を得ることができる。
【００３３】また、表示領域内の左右の表示ムラが出来
にくいように中央部にカソードバイアス入力端子が設け
られてカソード電極と接続されていたが外部入力端子群
の端部に配置することによりレイアウト設計に余裕が出
来る。
にくいように中央部にカソードバイアス入力端子が設け
られてカソード電極と接続されていたが外部入力端子群
の端部に配置することによりレイアウト設計に余裕が出
来る。
【図１】本発明を説明するための、平面図である。
【図２】本発明を説明するための、図１のＡ−Ａ断面図
である。
である。
【図３】本発明の他の実施の形態を説明するための、平
面図である。
面図である。
【図４】本発明の第３の実施の形態を説明するための、
平面図である。
平面図である。
【図５】有機ＥＬ表示装置の機能を説明するための等価
回路図を示す。
回路図を示す。
【図６】従来例を説明するための平面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 3K007 AB05 AB11 BA06 CA01 CC05 DA02 5C094 AA21 AA53 AA55 BA03 BA29 CA19 DA09 DB02 EA03 EA04 EA07 EB02 FB12
Claims (5)
- 【請求項１】 複数のゲートラインと、該ゲートライン
に直交して設けられたドレインラインとで区画された画
素領域を有し、該画素領域には第１のＴＦＴと第２のＴ
ＦＴと保持容量とアノード電極、カソード電極、有機Ｅ
Ｌ層とで構成されるＥＬ発光素子とが配置されたアクテ
ィブ型表示装置に於いて、カソード電極は少なくとも表
示領域を覆って一部は該表示領域から延長して配置され
外部入力端子群の内カソードバイアス入力端子と接続さ
れたことを特徴とする表示装置。 - 【請求項２】 ガラス基板上に複数のゲートラインと、
該ゲートラインに直交して設けられたドレインラインと
で区画された画素領域を有し、該画素領域には第１のＴ
ＦＴと第２のＴＦＴと保持容量と覆って設けられた平坦
化膜上にアノード電極、カソード電極、有機ＥＬ層とで
構成されるＥＬ発光素子とが配置されたアクティブ型表
示装置に於いて、カソード電極は少なくとも表示領域を
覆って一部は該表示領域から延長して配置され、ガラス
基板周辺部に設けられた外部入力端子群の内カソードバ
イアス入力端子と電気的に接続されたことを特徴とする
表示装置。 - 【請求項３】 前記カソード電極は有機ＥＬ層と直接接
続されたフッカリチュウム（ＬｉＦ）とアルミニウム
（Ａｌ）とで形成されることを特徴とする請求項１又は
請求項２に記載の表示装置。 - 【請求項４】 前記外部入力端子群を構成するバイアス
入力端子は実質的に端部に配置されたことを特徴とする
請求項１又は請求項２に記載の表示装置。 - 【請求項５】 前記バイアス入力端子は、実質的に複数
本で構成されており前記カソード電極と電気的に接続さ
れたことを特徴とする請求項１又は請求項２に記載の表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28317999A JP2001109398A (ja) | 1999-10-04 | 1999-10-04 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28317999A JP2001109398A (ja) | 1999-10-04 | 1999-10-04 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001109398A true JP2001109398A (ja) | 2001-04-20 |
Family
ID=17662178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28317999A Pending JP2001109398A (ja) | 1999-10-04 | 1999-10-04 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001109398A (ja) |
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-
1999
- 1999-10-04 JP JP28317999A patent/JP2001109398A/ja active Pending
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