JP2001102555A - Semiconductor device, thin-film transistor and manufacturing method of the device and the transistor - Google Patents
Semiconductor device, thin-film transistor and manufacturing method of the device and the transistorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、キャリアの移動度
が高く、高速動作可能な半導体デバイスの製造技術に関
し、特に、結晶性の良いデバイス形成層の形成技術に係
わる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor device having a high carrier mobility and capable of operating at high speed, and more particularly to a technique for forming a device forming layer having good crystallinity.
【０００２】[0002]
【従来の技術】半導体デバイスの製造技術としてＳＯＩ
（Silicon on Insulator）技術が知られている。この
技術によれば、非晶質絶縁基板と単結晶シリコン層（デ
バイス作成層）が電気的に分離しているため高い絶縁耐
性が得られる、寄生容量が少ない、耐放射線能力大、ラ
ッチアップ現象やソフトエラー現象がない等の特徴があ
る。このため、低消費電力用ＬＳＩ、３次元ＬＳＩ、液
晶ディスプレイ用薄膜トランジスタ等に応用されてい
る。2. Description of the Related Art As a semiconductor device manufacturing technique, SOI is used.
(Silicon on Insulator) technology is known. According to this technology, a high insulation resistance is obtained because the amorphous insulating substrate and the single crystal silicon layer (device forming layer) are electrically separated, a small parasitic capacitance, a high radiation resistance, a latch-up phenomenon. And there is no soft error phenomenon. Therefore, it is applied to low power consumption LSIs, three-dimensional LSIs, thin film transistors for liquid crystal displays, and the like.
【０００３】[0003]
【発明が解決しようとする課題】しかし、従来のＳＯＩ
技術では、ＳｉＯ２膜、ガラス、石英等の非晶質絶縁基
板上に形成されたシリコンは結晶性が悪く、内部欠陥が
多かった。このため、ＳＯＩ技術で形成されたシリコン
をデバイス作成層としてトランジスタを製造してもシリ
コン中を移動するキャリア（電子）が結晶粒界に捕獲さ
れやすくなり、キャリアの移動度は１００ｃｍ２／Ｖ・
ｓ程度であった。また、シリコンの結晶化技術には、レ
ーザアニール、赤外線照射による高温アニール、低温熱
処理による固相結晶法等の技術があるが、結晶化条件を
適宜調整し最適の条件に設定してもＳＯＩ技術では良好
なシリコンの結晶を得ることは困難であった。このた
め、ＳＯＩ技術を利用した薄膜トランジスタは低速デバ
イスに使用されていた。However, the conventional SOI
According to the technique, silicon formed on an amorphous insulating substrate such as a SiO 2 film, glass, and quartz has poor crystallinity and many internal defects. Therefore, even when a transistor is manufactured using silicon formed by the SOI technique as a device formation layer, carriers (electrons) moving in silicon are easily captured by crystal grain boundaries, and the mobility of carriers is 100 cm 2 / V ·.
s. Silicon crystallization techniques include laser annealing, high-temperature annealing by infrared irradiation, and solid-phase crystallization by low-temperature heat treatment. However, even if the crystallization conditions are appropriately adjusted and the optimum conditions are set, the SOI technology can be used. Then, it was difficult to obtain a good silicon crystal. For this reason, thin film transistors using SOI technology have been used for low-speed devices.
【０００４】一方、絶縁基板上にシリコン単結晶膜を形
成する技術として、ＳＯＳ（Silicon on Sapphire）
技術が知られているが、下地となる絶縁基板として、サ
ファイア（α-Ａｌ２Ｏ３：六方晶系）やスピネル（Ｍ
ｇＡｌ２Ｏ４：立方晶系）等の単結晶基板を必要とする
ため、ウエハコストが高くなる。半導体デバイスの製造
コストを下げ、より高品質・高信頼性の半導体デバイス
を提供するためには、ＳＯＳ技術を代替する高品質、低
コストのＳＯＩ技術の開発が望まれる。On the other hand, as a technique for forming a silicon single crystal film on an insulating substrate, SOS (Silicon on Sapphire)
Although techniques are known, sapphire (α-Al 2 O 3 : hexagonal) or spinel (M
Since a single crystal substrate such as gAl 2 O 4 (cubic system) is required, the wafer cost is increased. In order to reduce the manufacturing cost of a semiconductor device and provide a semiconductor device with higher quality and higher reliability, it is desired to develop a high-quality, low-cost SOI technology that replaces the SOS technology.
【０００５】そこで、本発明は、低コストで高品質のデ
バイス形成層を得ることのできる半導体装置、薄膜トラ
ンジスタ及びこれらの製造方法を提供することを課題と
する。Accordingly, an object of the present invention is to provide a semiconductor device, a thin film transistor, and a method of manufacturing the same, which can obtain a high quality device forming layer at low cost.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するべ
く、本発明では単結晶シリコンの格子定数と略同一の格
子定数を有する材質を用いて基板上に下地層を成膜し、
当該下地層上にシリコン層を堆積した後、これをアニー
ル処理し、当該シリコン層を再結晶化させることでデバ
イス形成層を得る。In order to solve the above problems, according to the present invention, an underlayer is formed on a substrate using a material having a lattice constant substantially equal to that of single crystal silicon,
After depositing a silicon layer on the base layer, the silicon layer is annealed and recrystallized to obtain a device formation layer.
【０００７】下地層の格子定数は単結晶シリコンの格子
定数と略同一であるから、結晶性の良いデバイス形成層
を得ることができる。単結晶シリコンの格子定数と略同
一の格子定数を有する材質として、弗化カルシウム（Ｃ
ａＦ２）が好適である。弗化カルシウムを用いれば、従
来のＳＯＳ技術を代替する高品質、低コストのデバイス
層形成技術を提供することができる。[0007] Since the lattice constant of the underlayer is substantially the same as the lattice constant of single crystal silicon, a device forming layer having good crystallinity can be obtained. As a material having a lattice constant substantially the same as that of single crystal silicon, calcium fluoride (C
aF 2 ) is preferred. The use of calcium fluoride can provide a high-quality, low-cost device layer forming technology that replaces the conventional SOS technology.
【０００８】また、下地層は複数の絶縁層の積層構造と
してもよい。この場合は、シリコン層と接する絶縁層に
単結晶シリコンと略同一の格子定数を有する材質を用い
る。一方、基板と接する絶縁層にはシリコン酸化膜又は
シリコン窒化膜を用いることができる。The underlayer may have a laminated structure of a plurality of insulating layers. In this case, a material having substantially the same lattice constant as single crystal silicon is used for the insulating layer in contact with the silicon layer. On the other hand, a silicon oxide film or a silicon nitride film can be used for the insulating layer in contact with the substrate.
【０００９】[0009]
【発明の実施の形態】以下、各図を参照して本実施の形
態について説明する。図１及び図２は薄膜トランジスタ
の製造工程断面図である。薄膜トランジスタの製造プロ
セス自体は公知であるため、概略を説明する。Embodiments of the present invention will be described below with reference to the drawings. 1 and 2 are cross-sectional views of a manufacturing process of a thin film transistor. Since the manufacturing process itself of the thin film transistor is known, an outline thereof will be described.
【００１０】まず、基板1上に下地層２、シリコン層３
を成膜する（図１（Ａ））。絶縁基板１の材質として、
所望の機械的強度、後述する熱処理工程等において耐性
をもつものであればその種類は問わない。例えば、石
英、ガラス等の非晶質絶縁基板を用いることができる。
また、下地層２の成膜条件を考慮してアルミニウム等の
金属基板を用いることもできる。下地層２の材質として
は、格子定数がシリコン単結晶の格子間隔（５．４３
Å）と略同一のものが好ましい。例えば、弗化カルシウ
ム（ＣａＦ２）を利用することができる。First, an underlayer 2 and a silicon layer 3 are formed on a substrate 1.
Is formed (FIG. 1A). As a material of the insulating substrate 1,
Any type can be used as long as it has desired mechanical strength and resistance in a heat treatment step described later. For example, an amorphous insulating substrate such as quartz or glass can be used.
In addition, a metal substrate such as aluminum can be used in consideration of the conditions for forming the underlayer 2. As a material of the underlayer 2, the lattice constant is a lattice spacing of silicon single crystal (5.43).
Those which are substantially the same as those in Å) are preferred. For example, calcium fluoride (CaF 2 ) can be used.
【００１１】ＣａＦ２膜の成膜法として、反応性スパッ
タ法等がある。反応性スパッタ法ではＣａＦ２をターゲ
ットとしてスパッタ成膜すればよいが、スッパタ成膜さ
れた金属膜は微細結晶が集まった多結晶体であるから、
その結晶構造の制御が必要となる。膜特性の制御はスパ
ッタガス圧、基板温度、成膜速度、チャンバ内の残留ガ
ス種とその分圧などに大きく影響する。これらのパラメ
ータを最適な条件に設定し、ＣａＦ２膜を０．１μｍ〜
０．５μｍ程度に成膜する。その後、レーザアニールな
どの熱処理によりＣａＦ２膜を再結晶化させる。レーザ
アニールの場合はエキシマレーザなどの波長の短い（４
００ｎｍ以下）レーザ光を用いるのが良い。他の熱処理
方法には、ハロゲンランプ（近赤外光０．４μｍ〜４．
０μｍ）などを光源とする短時間ランプ加熱なども有効
である。基板１に耐熱性がある場合には、通常の炉アニ
ールで上記熱処理を行ってもよい。この再結晶化によ
り、膜特性の良好なＣａＦ２膜を得ることができる。As a method for forming a CaF 2 film, there is a reactive sputtering method or the like. In the reactive sputtering method, a sputtering film may be formed by using CaF 2 as a target. However, since a metal film formed by sputtering is a polycrystalline body in which fine crystals are gathered,
It is necessary to control the crystal structure. The control of the film characteristics greatly affects the sputtering gas pressure, the substrate temperature, the film forming speed, the type of residual gas in the chamber and its partial pressure, and the like. These parameters were set to optimal conditions, and the CaF 2 film was set to 0.1 μm to
The film is formed to about 0.5 μm. Thereafter, the CaF 2 film is recrystallized by heat treatment such as laser annealing. In the case of laser annealing, short wavelengths such as excimer laser (4
It is preferable to use laser light. Other heat treatment methods include halogen lamps (near-infrared light of 0.4 μm to 4.
For example, short-time lamp heating using a light source of 0 μm) is also effective. When the substrate 1 has heat resistance, the heat treatment may be performed by normal furnace annealing. By this recrystallization, a CaF 2 film having good film properties can be obtained.
【００１２】本発明においては、特に、下地層２の構成
として複数の絶縁層を積層した多層積層構造とし、シリ
コン層３と接する絶縁層が単結晶シリコンと略同一の格
子定数を有する材質からなる層とすることが好ましい。
下地層２の構成として、例えば図３に示すように、Ｃａ
Ｆ２膜２２（上層絶縁膜）とＳｉＯ２膜２１（下層絶縁
膜）の積層構造とすることができる。本明細書において
上層絶縁膜とは下地層２を構成する複数の絶縁層のう
ち、シリコン層３に接する絶縁層をいい、下層絶縁膜と
は下地層２を構成する複数の絶縁層のうち上層絶縁膜を
除く絶縁層をいうものとする。勿論、下層絶縁膜はＳｉ
Ｏ２膜に限らず、Ｓｉ３Ｎ４膜などの任意の絶縁層を用
いることができる。In the present invention, in particular, the underlayer 2 has a multi-layered structure in which a plurality of insulating layers are stacked, and the insulating layer in contact with the silicon layer 3 is made of a material having substantially the same lattice constant as single crystal silicon. Preferably, it is a layer.
As a configuration of the underlayer 2, for example, as shown in FIG.
A stacked structure of the F 2 film 22 (upper insulating film) and the SiO 2 film 21 (lower insulating film) can be employed. In this specification, the upper insulating film refers to an insulating layer in contact with the silicon layer 3 among a plurality of insulating layers forming the base layer 2, and the lower insulating film refers to an upper layer among a plurality of insulating layers forming the base layer 2 It refers to an insulating layer excluding an insulating film. Of course, the lower insulating film is Si
Not limited to the O 2 film, an arbitrary insulating layer such as a Si 3 N 4 film can be used.
【００１３】基板１として例えば、ガラス基板を用いる
場合、アルカリ金属などの好ましくない不純物が含まれ
ている虞があるが、下地層２を上記の積層構造とする
と、不純物によるシリコン層３への悪影響を防止するこ
とができる。また、基板１として金属基板を用いる場
合、基板１上に形成される薄膜トランジスタ等の機能素
子と当該基板１との間は電気的に絶縁する必要がある
が、上述の下層絶縁膜によりこの絶縁を確実に実現する
ことが可能となる。When a glass substrate is used as the substrate 1, for example, there is a possibility that an undesirable impurity such as an alkali metal may be contained. However, if the underlayer 2 has the above-mentioned laminated structure, the impurity has an adverse effect on the silicon layer 3. Can be prevented. When a metal substrate is used as the substrate 1, it is necessary to electrically insulate the functional element such as a thin film transistor formed on the substrate 1 from the substrate 1. This insulation is provided by the lower insulating film described above. It can be realized reliably.
【００１４】尚、ＳｉＯ２膜は、例えば、有機シラン
（ＴＥＯＳ）及び酸素を反応ガスとして用いたプラズマ
ＣＶＤ法などにより成膜することができ、Ｓｉ３Ｎ４膜
はシラン系ガス及び窒素を反応ガスとして用いたプラズ
マＣＶＤ法などにより成膜することができる。The SiO 2 film can be formed, for example, by a plasma CVD method using organic silane (TEOS) and oxygen as a reaction gas, and the Si 3 N 4 film reacts a silane-based gas and nitrogen. The film can be formed by a plasma CVD method or the like using a gas.
【００１５】下地層２の成膜後、シリコン層３を成膜す
る。このシリコン層３は薄膜トランジスタのデバイス形
成層を構成するものである。シリコン層３の成膜は、減
圧ＣＶＤ法、常圧ＣＶＤ法或はプラズマＣＶＤ法で成膜
すればよい。減圧ＣＶＤ法を用いる場合、ＳｉＨ４熱分
解を用いて成長した膜は６００℃以下でアモルファス状
態（不定形）となり、６００℃以上では多結晶となる。
多結晶シリコンの粒径は、６００℃〜７５０℃では５０
ｎｍ〜１００ｎｍであり、（１１０）或は（１００）配
向になっている。After the formation of the underlayer 2, a silicon layer 3 is formed. This silicon layer 3 constitutes a device forming layer of the thin film transistor. The silicon layer 3 may be formed by a low pressure CVD method, a normal pressure CVD method, or a plasma CVD method. In the case of using the low-pressure CVD method, a film grown by using SiH 4 thermal decomposition becomes an amorphous state (amorphous) at 600 ° C. or less, and becomes polycrystalline at 600 ° C. or more.
The grain size of polycrystalline silicon is 50 at 600 ° C. to 750 ° C.
nm to 100 nm, and has a (110) or (100) orientation.
【００１６】次いで、シリコン層３をレーザアニール、
低温アニール（固相成長法）又は高温アニール処理をし
て再結晶化させる（同図（Ｂ））。レーザアニール（溶
融再結晶化）をする場合は、ＸｅＣｌなどを用いたエキ
シマレーザを用いる。基板１に耐熱性がある場合は、８
００℃〜１２００℃の温度条件で３０分〜１２０分の高
温アニール処理により再結晶化することができる。シリ
コン層３を固相成長させる場合は、６００℃前後の温度
条件で５時間〜３０時間の低温アニール処理を行う。こ
の他、電子ビーム（ＥＢ）アニール処理等を用いること
もできる。このアニール処理により、シリコン層３と下
地層２の界面から徐々にシリコン層３の再結晶化が進行
する。このとき、下地層２はシリコンと格子整合に優れ
ているため、結晶性の良いシリコン層３が得られる。特
に、レーザアニール等のプロセスにより、品質の良いシ
リコン層３が得られる。また、再結晶化により、結晶粒
が大きく、欠陥が少ない結晶を得ることができるので、
高速デバイス適したシリコン層（デバイス形成層）３を
得ることができる。Next, the silicon layer 3 is laser-annealed,
Recrystallization is performed by low-temperature annealing (solid phase growth method) or high-temperature annealing (FIG. 1B). When performing laser annealing (melt recrystallization), an excimer laser using XeCl or the like is used. If the substrate 1 has heat resistance, 8
Recrystallization can be performed by a high-temperature annealing treatment at a temperature condition of 00 ° C. to 1200 ° C. for 30 minutes to 120 minutes. When the silicon layer 3 is grown by solid phase, low-temperature annealing is performed at a temperature of about 600 ° C. for 5 to 30 hours. In addition, an electron beam (EB) annealing process or the like can be used. By this annealing process, the recrystallization of the silicon layer 3 gradually progresses from the interface between the silicon layer 3 and the underlayer 2. At this time, since the underlayer 2 is excellent in lattice matching with silicon, a silicon layer 3 with good crystallinity can be obtained. In particular, a high quality silicon layer 3 can be obtained by a process such as laser annealing. Also, by recrystallization, crystals having large crystal grains and few defects can be obtained.
A silicon layer (device formation layer) 3 suitable for a high-speed device can be obtained.
【００１７】次いで、シリコン層３上にレジストを塗布
し、薄膜トランジスタのアクティブ領域（活性領域）の
形状に合わせて露光・現像する。このレジストをマスク
としてシリコン層３をエッチングする（同図（Ｃ））。
この工程は、例えば、ＣＦ４を用いるプラズマエッチン
グで行う。次いで、ＣＶＤ法等によりゲート絶縁膜４を
成膜する。例えば、ＴＥＯＳと酸素ガスを反応ガスとし
て用い、プラズマＣＶＤ法により膜厚５００Å〜１５０
０ÅのＳｉＯ２膜を成膜する（同図（Ｄ））。Next, a resist is applied on the silicon layer 3 and exposed and developed according to the shape of the active region (active region) of the thin film transistor. The silicon layer 3 is etched using this resist as a mask (FIG. 2C).
This step is performed by, for example, plasma etching using CF 4 . Next, the gate insulating film 4 is formed by a CVD method or the like. For example, using TEOS and oxygen gas as a reaction gas, a film thickness of 500 to 150
A 0 ° SiO 2 film is formed (FIG. 3D).
【００１８】但し、基板１に耐熱性がある場合は、熱酸
化法によりシリコン層３を酸化し、ゲート酸化膜４を成
膜してもよい（同図（Ｄ））。熱酸化法として、常圧酸
化法が一般的に用いられているが、ドライ酸化、ウエッ
ト酸化、パイロジェニックスチーム酸化及びこれらにＨ
Ｃｌガスを混入させる方法の何れでもよい。通常、これ
らの熱酸化法では９００℃以上の温度で行うため、シリ
コン層３の再結晶化が進み、上記のアニール処理に加え
てシリコン層３の結晶性をより良好にすることができ
る。However, when the substrate 1 has heat resistance, the silicon layer 3 may be oxidized by a thermal oxidation method to form a gate oxide film 4 (FIG. 2D). Atmospheric pressure oxidation is generally used as the thermal oxidation. Dry oxidation, wet oxidation, pyrogenic steam oxidation, and H
Any method of mixing Cl gas may be used. Usually, since these thermal oxidation methods are performed at a temperature of 900 ° C. or higher, recrystallization of the silicon layer 3 proceeds, and the crystallinity of the silicon layer 3 can be further improved in addition to the above-described annealing treatment.
【００１９】次いで、ゲート電極５を形成する（図２
（Ｅ））。ゲート電極５の材質として、金属やＰ（リ
ン）がドーピングされたポリシリコン（n+ poly-Si）
が使用される。このようなゲート電極５はＣＶＤ法で成
膜することができる。Ｐのドーピングはポリシリコンが
成膜された後にＰ拡散を行うか、若しくは、ＣＶＤ成膜
中にin-situでのドーピング又はイオン打ち込み等で行
う。Next, a gate electrode 5 is formed (FIG. 2).
(E)). Polysilicon (n + poly-Si) doped with metal or P (phosphorus) as a material of the gate electrode 5
Is used. Such a gate electrode 5 can be formed by a CVD method. P doping is performed by performing P diffusion after the polysilicon film is formed, or by performing in-situ doping or ion implantation during CVD film formation.
【００２０】次いで、ゲート電極５をマスクとして、ド
レイン領域６、ソース領域７を形成するべく、イオン注
入を行う（同図（Ｆ））。イオンの注入は質量非分離型
イオン注入装置を用いてドーパントとなる不純物（Ｐイ
オン）と水素とを同時に注入するイオン・ドーピング法
や、質量分離型イオン注入装置を用いたイオン打ち込み
法等を用いることができる。不純物濃度をおよそ１０
１５／ｃｍ２程度に調整し、ドレイン領域６、ソース領
域７を形成する。Next, ion implantation is performed to form the drain region 6 and the source region 7 using the gate electrode 5 as a mask (FIG. 1F). For ion implantation, an ion doping method in which an impurity (P ion) serving as a dopant and hydrogen are simultaneously injected using a mass non-separable ion implanter, an ion implantation method using a mass separable ion implanter, or the like is used. be able to. Impurity concentration of about 10
The drain region 6 and the source region 7 are formed by adjusting to about 15 / cm 2 .
【００２１】次いで、薄膜トランジスタ全面を覆うよう
に、層間絶縁膜膜８を形成する（同図（Ｇ））。層間絶
縁膜膜８として、水分やアルカリイオンの侵入に対する
強い阻止力、良好な密着性、少ない水素含有量、良好な
密着性等の性質を兼ね備えた膜、例えば、ＰＳＧ膜で被
覆する。ＰＳＧ膜は、Ｐ（リン）を含んだガスを用いた
ＣＶＤ法によるＳｉＯ２膜を成膜することで形成され
る。Next, an interlayer insulating film 8 is formed so as to cover the entire surface of the thin film transistor (FIG. 1G). The interlayer insulating film 8 is coated with a film having properties such as strong blocking force against moisture and alkali ions, good adhesion, low hydrogen content, and good adhesion, for example, a PSG film. The PSG film is formed by forming a SiO 2 film by a CVD method using a gas containing P (phosphorus).
【００２２】次いで、層間絶縁膜膜８にコンタクトホー
ルを開口し、ドレイン電極９及びソース電極１０を形成
する（同図（Ｈ））。ドレイン電極９、ソース電極１０
の形成はアルミニウム等をスパッタ成膜し、これを所定
の配線パターンにエッチングすればよい。以上の工程を
経て薄膜トランジスタ１１が得られる。Next, a contact hole is opened in the interlayer insulating film 8, and a drain electrode 9 and a source electrode 10 are formed (FIG. 1H). Drain electrode 9, source electrode 10
May be formed by sputtering aluminum or the like and etching this into a predetermined wiring pattern. Through the above steps, the thin film transistor 11 is obtained.
【００２３】本実施の形態によれば、従来のＳＯＩ技術
と比較してデバイス形成層を構成するシリコンの結晶性
に優れている。特に、シリコンの結晶粒が大きく、内部
欠陥が少ないため、薄膜トランジスタのチャネルの移動
度を向上させることができる。また、高速動作が可能で
あることから、ＣＰＵ等のロジック回路やメモリ等、現
在ＭＯＳトランジスタで実現されている高速デバイスを
代替するデバイスを同等の性能のまま低コストで提供す
ることができる。According to this embodiment, the crystallinity of silicon constituting the device formation layer is superior to that of the conventional SOI technology. In particular, since the silicon crystal grains are large and the number of internal defects is small, the mobility of the channel of the thin film transistor can be improved. Further, since high-speed operation is possible, a device that replaces a high-speed device currently realized by MOS transistors, such as a logic circuit such as a CPU or a memory, can be provided at a low cost with the same performance.
【００２４】また、半導体基板を使用する従来のＭＯＳ
トランジスタと比較すると、同じサイズであれば、基板
の価格は、石英ならばシリコンウエハの約半分、ガラス
であればシリコンウエハの約１／１０であるから製造コ
ストを大幅に下げることができる。また、基板としてガ
ラスを用いる場合は、シリコンウエハよりも大型化する
ことができる。また、下地層としてシリコン以外の材質
を使用するため、デバイス形成層（シリコン層）のエッ
チングの際に下地層がオーバーエッチングされることは
なく、エッチング制御が容易になる。更に、基板として
絶縁基板を用いれば、素子分離（デバイス相互間の電気
的分離）が容易になり、寄生容量を少くすることがで
き、素子の実装密度を向上させることができる等の効果
がある。In addition, a conventional MOS using a semiconductor substrate
Compared with a transistor, if the size is the same, the cost of the substrate is about half that of a silicon wafer for quartz and about 1/10 that of a silicon wafer for glass, so that the manufacturing cost can be significantly reduced. When glass is used as the substrate, it can be made larger than a silicon wafer. In addition, since a material other than silicon is used for the underlayer, the underlayer is not over-etched when the device forming layer (silicon layer) is etched, so that the etching can be easily controlled. Furthermore, if an insulating substrate is used as a substrate, there are effects that element isolation (electrical isolation between devices) is facilitated, parasitic capacitance can be reduced, and element mounting density can be improved. .
【００２５】[0025]
【発明の効果】本発明によれば、結晶性の良いシリコン
から成るデバイス形成層を提供することができる。特
に、下地層の格子定数は単結晶シリコンの格子定数と略
同一であるから下地層上に形成されるシリコン層は結晶
性がよく、キャリアの移動度が高いため、高速デバイス
に利用することができる。また、下地層は絶縁性を備え
ているため、デバイス相互間の電気的分離が容易にな
る。According to the present invention, a device forming layer made of silicon having good crystallinity can be provided. In particular, since the lattice constant of the underlayer is substantially the same as that of single crystal silicon, the silicon layer formed on the underlayer has good crystallinity and high carrier mobility, and thus can be used for high-speed devices. it can. In addition, since the underlayer has insulating properties, electrical isolation between devices is facilitated.
【図１】薄膜トランジスタの製造工程断面図である。FIG. 1 is a cross-sectional view illustrating a manufacturing process of a thin film transistor.
【図２】薄膜トランジスタの製造工程断面図である。FIG. 2 is a cross-sectional view illustrating a manufacturing process of the thin film transistor.
【図３】下地層の断面構造の説明図である。FIG. 3 is an explanatory diagram of a cross-sectional structure of an underlayer.
１…基板、２…下地層、３…シリコン層（デバイス形成
層）、４…ゲート絶縁膜５…ゲート電極、６…ドレイン
領域、７…ソース領域、８…層間絶縁膜膜、９…ドレイ
ン電極、１０…ソース電極、１１…薄膜トランジスタDESCRIPTION OF SYMBOLS 1 ... Substrate, 2 ... Underlayer, 3 ... Silicon layer (device formation layer), 4 ... Gate insulating film 5 ... Gate electrode, 6 ... Drain region, 7 ... Source region, 8 ... Interlayer insulating film film, 9 ... Drain electrode 10 Source electrode, 11 Thin film transistor
Claims (27)
層を堆積した後、これをアニール処理し、当該シリコン
層を再結晶化させることでデバイス形成層を得る半導体
装置の製造方法において、単結晶シリコンの格子定数と
略同一の格子定数を有する材質を用いて前記下地層を成
膜することを特徴とする半導体装置の製造方法。1. A method for manufacturing a semiconductor device, comprising: depositing a silicon layer on a base layer formed on a substrate, annealing the silicon layer, and recrystallizing the silicon layer to obtain a device formation layer. Forming the underlayer using a material having a lattice constant substantially equal to the lattice constant of single crystal silicon.
の格子定数を有する材質として弗化カルシウム（ＣａＦ
２）を用いることを特徴とする請求項１に記載の半導体
装置の製造方法。2. A material having a lattice constant substantially equal to that of the single crystal silicon is calcium fluoride (CaF 2).
2. The method for manufacturing a semiconductor device according to claim 1, wherein 2 ) is used.
膜し、複数の絶縁層のうち前記シリコン層と接する絶縁
層に単結晶シリコンと略同一の格子定数を有する材質を
用いることを特徴とする請求項１に記載の半導体装置の
製造方法。3. The method according to claim 1, wherein the underlayer is formed by laminating a plurality of insulating layers, and a material having substantially the same lattice constant as single crystal silicon is used for the insulating layer in contact with the silicon layer among the plurality of insulating layers. The method for manufacturing a semiconductor device according to claim 1, wherein:
として、シリコン酸化膜又はシリコン窒化膜を成膜する
ことを特徴とする請求項３に記載の半導体装置の製造方
法。4. The method according to claim 3, wherein a silicon oxide film or a silicon nitride film is formed as an insulating layer in contact with the substrate in the base layer.
して弗化カルシウム（ＣａＦ２）を用いることを特徴と
する請求項３に記載の半導体装置の製造方法。5. The method according to claim 3, wherein calcium fluoride (CaF 2 ) is used as a material of the insulating layer in contact with the silicon layer.
上層絶縁膜を積層して前記下地層を成膜し、前記下層絶
縁膜としてシリコン酸化膜又はシリコン窒化膜を用い、
前記上層絶縁膜として弗化カルシウム（ＣａＦ２）を用
いることを特徴とする請求項３に記載の半導体装置の製
造方法。6. An underlayer is formed by laminating a lower insulating film on a substrate side and an upper insulating film on a silicon layer side, and using a silicon oxide film or a silicon nitride film as the lower insulating film,
The method of manufacturing a semiconductor device according to claim 3, characterized by using calcium fluoride (CaF 2) as the upper layer insulating film.
理、高温アニール処理又は低温アニール処理のうち何れ
かの処理を単独で或いはこれらの処理を任意に組み合わ
せて行うことを特徴とする請求項１乃至請求項６のうち
何れか１項に記載の半導体装置の製造方法。7. The annealing process according to claim 1, wherein any one of laser annealing, high-temperature annealing, and low-temperature annealing is performed alone or in any combination thereof. Item 7. The method for manufacturing a semiconductor device according to any one of Items 6.
成膜法で成膜した後、熱処理で再結晶化することを特徴
とする請求項３乃至請求項６のうち何れか１項に記載の
半導体装置の製造方法。8. The method according to claim 3, wherein the insulating layer constituting the base layer is formed by a sputtering method and then recrystallized by a heat treatment. Of manufacturing a semiconductor device.
コン層を堆積した後、これをアニール処理し、前記シリ
コン層を再結晶化させることで、トランジスタの活性領
域を形成する薄膜トランジスタの製造方法において、前
記下地層として単結晶シリコンの格子定数と略同一の格
子定数を有する材質を用いることを特徴とする薄膜トラ
ンジスタの製造方法。9. A thin film transistor which forms an active region of a transistor by depositing a silicon layer on a base layer formed on an insulating substrate, annealing the silicon layer, and recrystallizing the silicon layer. A method of manufacturing a thin film transistor, wherein a material having a lattice constant substantially equal to a lattice constant of single crystal silicon is used as the underlayer.
一の格子定数を有する材質として弗化カルシウム（Ｃａ
Ｆ２）を用いることを特徴とする請求項９に記載の薄膜
トランジスタの製造方法。10. A material having a lattice constant substantially equal to that of the single crystal silicon is calcium fluoride (Ca).
Method of manufacturing a thin film transistor according to claim 9, wherein the use of F 2).
成膜し、前記複数の絶縁層のうちシリコン層と接する絶
縁層に単結晶シリコンと略同一の格子定数を有する材質
を用いることを特徴とする請求項９に記載の薄膜トラン
ジスタの製造方法。11. A method in which a plurality of insulating layers are stacked to form the base layer, and a material having substantially the same lattice constant as single crystal silicon is used for an insulating layer in contact with a silicon layer among the plurality of insulating layers. The method for manufacturing a thin film transistor according to claim 9, wherein:
層として、シリコン酸化膜又はシリコン窒化膜を成膜す
ることを特徴とする請求項１１に記載の薄膜トランジス
タの製造方法。12. The method according to claim 11, wherein a silicon oxide film or a silicon nitride film is formed as an insulating layer in contact with the substrate in the base layer.
として弗化カルシウム（ＣａＦ２）を用いることを特徴
とする請求項１１に記載の薄膜トランジスタの製造方
法。13. The method according to claim 11, wherein calcium fluoride (CaF 2 ) is used as a material of the insulating layer in contact with the silicon layer.
の上層絶縁膜を積層して前記下地層を成膜し、前記下層
絶縁膜としてシリコン酸化膜又はシリコン窒化膜を用
い、前記上層絶縁膜として弗化カルシウム（ＣａＦ２）
を用いることを特徴とする請求項１１に記載の薄膜トラ
ンジスタの製造方法。14. An upper insulating film, wherein a lower insulating film on a substrate side and an upper insulating film on a silicon layer side are laminated to form the underlayer, and a silicon oxide film or a silicon nitride film is used as the lower insulating film. As calcium fluoride (CaF 2 )
The method for manufacturing a thin film transistor according to claim 11, wherein:
ーザアニール処理、高温アニール処理又は低温アニール
処理のうち何れかの処理を単独で或いはこれらの処理を
任意に組み合わせて行うことを特徴とする請求項９乃至
請求項１４のうち何れか１項に記載の薄膜トランジスタ
の製造方法。15. An annealing process for the silicon layer, wherein any one of a laser annealing process, a high-temperature annealing process, and a low-temperature annealing process is performed alone or in any combination thereof. The method of manufacturing a thin film transistor according to claim 9.
ンから成るデバイス形成層を備えた半導体装置におい
て、前記下地層は単結晶シリコンの格子定数と略同一の
格子定数を有する材質から構成されていることを特徴と
する半導体装置。16. A semiconductor device having a device formation layer made of silicon on an underlayer formed on a substrate, wherein the underlayer is made of a material having a lattice constant substantially equal to that of single crystal silicon. A semiconductor device characterized by being performed.
２）から成る薄膜であることを特徴とする請求項１６に
記載の半導体装置。17. The method according to claim 17, wherein the underlayer is made of calcium fluoride (CaF).
17. The semiconductor device according to claim 16, wherein the semiconductor device is a thin film composed of 2 ).
層構造を有し、前記デバイス形成層と接する絶縁層は単
結晶シリコンと略同一の格子定数を有する薄膜であるこ
とを特徴とする請求項１６に記載の半導体装置。18. The semiconductor device according to claim 18, wherein the underlayer has a multilayer structure including a plurality of insulating layers, and the insulating layer in contact with the device forming layer is a thin film having substantially the same lattice constant as single crystal silicon. Item 17. A semiconductor device according to item 16.
層はシリコン酸化膜又はシリコン窒化膜から成る薄膜で
あることを特徴とする請求項１８に記載の半導体装置。19. The semiconductor device according to claim 18, wherein the insulating layer in contact with the substrate in the underlayer is a thin film made of a silicon oxide film or a silicon nitride film.
る絶縁層は弗化カルシウム（ＣａＦ２）から成る薄膜で
あることを特徴とする請求項１８に記載の半導体装置。20. The semiconductor device according to claim 18, wherein the insulating layer in contact with the silicon layer in the underlayer is a thin film made of calcium fluoride (CaF 2 ).
シリコン層側の上層絶縁膜から成り、下層絶縁膜はシリ
コン酸化膜又はシリコン窒化膜から成る薄膜であり、上
層絶縁膜は弗化カルシウム（ＣａＦ２）から成る薄膜で
あることを特徴とする請求項１８に記載の半導体装置。21. The underlayer comprises a lower insulating film on the substrate side and an upper insulating film on the silicon layer, the lower insulating film is a thin film made of a silicon oxide film or a silicon nitride film, and the upper insulating film is a calcium fluoride. the semiconductor device according to claim 18, characterized in that a thin film made of (CaF 2).
リコン層から成るトランジスタの活性領域を備えた薄膜
トランジスタにおいて、前記下地層は単結晶シリコンの
格子定数と略同一の格子定数を有する材質から構成され
ていることを特徴とする薄膜トランジスタ。22. A thin film transistor provided with an active region of a transistor formed of a silicon layer on a base layer formed on an insulating substrate, wherein the base layer has a material whose lattice constant is substantially the same as that of single crystal silicon. A thin film transistor characterized by comprising:
２）から成る薄膜であることを特徴とする請求項２２に
記載の薄膜トランジスタ。23. An underlayer comprising calcium fluoride (CaF)
23. The thin-film transistor according to claim 22, wherein the thin-film transistor is composed of the thin film according to 2 ).
層構造を有し、前記シリコン層と接する絶縁層は単結晶
シリコンと略同一の格子定数を有する薄膜であることを
特徴とする請求項２２に記載の薄膜トランジスタ。24. The semiconductor device according to claim 24, wherein the underlayer has a multilayer structure including a plurality of insulating layers, and the insulating layer in contact with the silicon layer is a thin film having substantially the same lattice constant as single crystal silicon. 23. The thin film transistor according to 22.
層はシリコン酸化膜又はシリコン窒化膜から成る薄膜で
あることを特徴とする請求項２４に記載の薄膜トランジ
スタ。25. The thin film transistor according to claim 24, wherein the insulating layer in contact with the substrate in the underlayer is a thin film made of a silicon oxide film or a silicon nitride film.
る絶縁層は弗化カルシウム（ＣａＦ２）から成る薄膜で
あることを特徴とする請求項２４に記載の薄膜トランジ
スタ。26. The thin film transistor according to claim 24, wherein the insulating layer in contact with the silicon layer in the underlayer is a thin film made of calcium fluoride (CaF 2 ).
シリコン層側の上層絶縁膜から成り、下層絶縁膜はシリ
コン酸化膜又はシリコン窒化膜から成る薄膜であり、上
層絶縁膜は弗化カルシウム（ＣａＦ２）から成る薄膜で
あることを特徴とする請求項２４に記載の薄膜トランジ
スタ。27. The underlayer comprises a lower insulating film on the substrate side and an upper insulating film on the silicon layer, the lower insulating film is a thin film made of a silicon oxide film or a silicon nitride film, and the upper insulating film is a calcium fluoride film. the thin film transistor according to claim 24, characterized in that a thin film made of (CaF 2).
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|---|---|---|---|
| JP28040199A JP2001102555A (en) | 1999-09-30 | 1999-09-30 | Semiconductor device, thin-film transistor and manufacturing method of the device and the transistor |
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| JP28040199A Pending JP2001102555A (en) | 1999-09-30 | 1999-09-30 | Semiconductor device, thin-film transistor and manufacturing method of the device and the transistor |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524987A (en) * | 2002-05-07 | 2005-08-18 | エーエスエム アメリカ インコーポレイテッド | Silicon-on-insulator structure and manufacturing method thereof |
| JP2007520891A (en) * | 2004-02-04 | 2007-07-26 | フリースケール セミコンダクター インコーポレイテッド | Method for forming a semiconductor device with local SOI |
| JP2009076729A (en) * | 2007-09-21 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | Method of manufacturing semiconductor device |
| US8592294B2 (en) | 2010-02-22 | 2013-11-26 | Asm International N.V. | High temperature atomic layer deposition of dielectric oxides |
-
1999
- 1999-09-30 JP JP28040199A patent/JP2001102555A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101023034B1 (en) | 2002-05-07 | 2011-03-24 | 에이에스엠 아메리카, 인코포레이티드 | Silicon-on-insulator structures and methods |
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