JP2001101395A - Circuit and method for switching operation modes - Google Patents
Circuit and method for switching operation modesInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は動作モード切替え回
路及びその方法に関し、特に書込み制御回路によりバッ
ファメモリに対してデータを書込みつつ読出し制御回路
によりデータを読出すようにしたメモリ装置における読
出し動作モードの切替え回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an operation mode switching circuit and a method thereof, and more particularly to a read operation mode in a memory device in which data is read by a read control circuit while data is written to a buffer memory by a write control circuit. In the switching circuit.
【０００２】[0002]
【従来の技術】ＭＰＥＧ２（MOVING PICTURE EXPERTS G
ROUP PHSE 2 ）等の画像圧縮データの処理系において、
画像圧縮用のエンコード装置からの出力データをバッフ
ァメモリに書込み、その後このバッファメモリからのデ
ータの読出しを書込み時のレートとは別のレートにて行
う様な場合、当該メモリの読出し側に対する読出し動作
モードの設定を、ＣＰＵ等のデータ処理装置から指定し
て行う様になっている。2. Description of the Related Art MPEG2 (MOVING PICTURE EXPERTS G)
ROUP PHSE 2) and other image compression data processing systems,
When the output data from the encoding device for image compression is written to the buffer memory, and then the data is read from the buffer memory at a rate different from the rate at which the data is written, the read operation for the read side of the memory is performed. The mode is set by designating it from a data processing device such as a CPU.
【０００３】一般的に、ＭＰＥＧ２等の装置において
は、エンコード装置において発生されるＧＯＰ（GROUP
OF PICTURES ）同期等の同期信号と同じタイミングとな
る信号を発生させ、その出力信号をＣＰＵへ入力し、Ｃ
ＰＵはそのタイミングを基に、エンコード装置側のビッ
トレート等，圧縮処理に必要な動作モードを変更する様
になっている。上述した如く、このエンコード装置の出
力であるエンコード出力をバッファメモリへ書込みつつ
読出しを行う場合、ＣＰＵによるメモリへの書込み動作
に対するモード設定情報を基に、読出し側の動作モード
をも変更することが行われる。Generally, in an apparatus such as MPEG2, a GOP (GROUP) generated in an encoding apparatus is used.
OF PICTURES) A signal having the same timing as a synchronization signal such as synchronization is generated, and the output signal is input to the CPU.
The PU changes the operation mode required for the compression processing, such as the bit rate of the encoding device, based on the timing. As described above, when reading is performed while writing the encoded output, which is the output of the encoding device, to the buffer memory, the operation mode on the reading side may also be changed based on the mode setting information for the writing operation to the memory by the CPU. Done.
【０００４】ここで、ＧＯＰ同期のための同期信号につ
いて述べると、画像圧縮処理においては、画像を複数グ
ループに分けて（例えば、１５フレームづつのグループ
に分けて）処理されることから、エンコード装置の出力
データには、そのグループの先頭を示すヘッダ情報が挿
入されており、このヘッダ情報の挿入位置を示す信号が
ＧＯＰ同期信号と称される。[0004] Here, a synchronizing signal for GOP synchronization will be described. In the image compression processing, an image is divided into a plurality of groups (for example, divided into groups of 15 frames). , Header information indicating the head of the group is inserted, and a signal indicating the insertion position of the header information is called a GOP synchronization signal.
【０００５】[0005]
【発明が解決しようとする課題】従来、メモリの読出し
側の動作モードの変更を行う場合、読出し側においてヘ
ッダ情報を検出するためのヘッダ検出回路を設け、ＣＰ
Ｕによるモード設定情報を読出し側のヘッダタイミング
に合せて読出し動作モードの変更をする方法があるが、
この方法によれば、書込み側においてヘッダ情報が２回
以上入力され、その後読出し側において初めてヘッダが
読出される様な場合（読出しレートが書込みレートより
も遅いためにこの様な現象が生ずる）、読出し側におい
て正しいヘッダタイミングからモード変更をすることが
できない事態が発生する。Conventionally, when the operation mode of the memory read side is changed, a header detection circuit for detecting header information on the read side is provided,
There is a method of changing the read operation mode according to the mode setting information by U in accordance with the header timing of the read side.
According to this method, when the header information is input twice or more on the writing side and thereafter the header is read for the first time on the reading side (this phenomenon occurs because the reading rate is lower than the writing rate). A situation occurs in which the mode cannot be changed from the correct header timing on the reading side.
【０００６】また、ＣＰＵによりメモリの書込み側及び
読出し側の両データを管理して書込み側の動作モードの
変更タイミングに合致した読出しデータのヘッダタイミ
ングで、読出し側の動作モードを変更する方法もある
が、この方法ではＣＰＵの負担が必要以上に大となると
いう欠点がある。There is also a method in which both the write side and read side data of the memory are managed by the CPU, and the read side operation mode is changed at the read data header timing that matches the write side operation mode change timing. However, this method has a disadvantage that the load on the CPU becomes unnecessarily large.
【０００７】本発明の目的は、ＣＰＵの負担を軽減し
て、正確に読出し側の動作モードを変更することが可能
な動作モード切替え回路を提供することである。An object of the present invention is to provide an operation mode switching circuit capable of reducing the load on the CPU and accurately changing the operation mode on the reading side.
【０００８】[0008]
【課題を解決するための手段】本発明によれば、書込み
制御回路によりバッファメモリに対してデータを書込み
つつ読出し制御回路によりデータを読出すようにしたメ
モリ装置における読出し動作モードの切替え回路であっ
て、外部から指定される前記読出し動作モードの変更タ
イミングに応答して前記バッファメモリの書込みアドレ
スを記憶する書込みアドレス記憶手段と、この記憶され
た書込みアドレスと読出しアドレスとが一致したときに
前記読出し動作モードの変更を前記読出し制御回路へ指
示するモード切替え制御手段とを含むことを特徴とする
動作モード切替え回路が得られる。According to the present invention, there is provided a read operation mode switching circuit in a memory device in which data is read by a read control circuit while data is written to a buffer memory by a write control circuit. Write address storage means for storing a write address of the buffer memory in response to a change timing of the read operation mode specified from the outside; and when the stored write address matches the read address, the read operation is performed. A mode switching control means for instructing the read control circuit to change the operation mode.
【０００９】そして、前記データは、各群毎にその先頭
にヘッダ情報が付加された複数群のデータとされてお
り、このヘッダ情報の位置を示すヘッダタイミングに同
期して前記変更タイミングを検出するモード変更検出手
段を含み、前記書込みアドレス記憶手段は、前記変更タ
イミングの時点における前記書込みアドレスを記憶する
ようにしたことを特徴とする。The data is a plurality of groups of data each having a header information added to the beginning of each group, and the change timing is detected in synchronization with a header timing indicating the position of the header information. A mode change detecting means is included, and the write address storage means stores the write address at the time of the change timing.
【００１０】また、前記モード切替え制御手段は、前記
変更タイミングの時点における前記読出し動作モードを
記憶する手段と、前記記憶書込みアドレスと前記読出し
アドレスとを比較する手段と、この比較による一致検出
に応答して記憶した前記読出し動作モードを前記読出し
制御回路へ出力する手段とを有することを特徴とする。
そして、前記読出し動作モードの変更は単位時間当りの
読出しデータ量の変更であることを特徴とする。The mode switching control means includes means for storing the read operation mode at the time of the change timing, means for comparing the storage write address with the read address, and responding to a match detection based on the comparison. Means for outputting the read operation mode stored as above to the read control circuit.
The change in the read operation mode is a change in the amount of read data per unit time.
【００１１】本発明によれば、書込み制御回路によりバ
ッファメモリに対してデータを書込みつつ読出し制御回
路によりデータを読出すようにしたメモリ装置における
読出し動作モードの切替え方法であって、外部から指定
される前記読出し動作モードの変更タイミングに応答し
て前記バッファメモリの書込みアドレスを記憶する書込
みアドレス記憶ステップと、この記憶された書込みアド
レスと読出しアドレスとが一致したときに前記読出し動
作モードの変更を前記読出し制御回路へ指示するモード
切替え制御ステップとを含むことを特徴とする動作モー
ド切替え方法が得られる。According to the present invention, there is provided a method for switching a read operation mode in a memory device in which data is read out by a read control circuit while data is written to a buffer memory by a write control circuit. A write address storing step of storing a write address of the buffer memory in response to a change timing of the read operation mode, and changing the read operation mode when the stored write address matches the read address. And a mode switching control step of instructing the read control circuit.
【００１２】そして、前記データは、各群毎にその先頭
にヘッダ情報が付加された複数群のデータとされてお
り、このヘッダ情報の位置を示すヘッダタイミングに同
期して前記変更タイミングを検出するモード変更検出ス
テップを含み、前記書込みアドレス記憶ステップは、前
記変更タイミングの時点における前記書込みアドレスを
記憶するようにしたことを特徴とする。[0012] The data is a plurality of groups of data with header information added to the beginning of each group, and the change timing is detected in synchronization with a header timing indicating the position of the header information. The method further includes a mode change detecting step, wherein the write address storing step stores the write address at the time of the change timing.
【００１３】また、前記モード切替え制御ステップは、
前記変更タイミングの時点における前記読出し動作モー
ドを記憶するステップと、前記記憶書込みアドレスと前
記読出しアドレスとを比較するステップと、この比較に
よる一致検出に応答して記憶した前記読出し動作モード
を前記読出し制御回路へ出力するステップとを有するこ
とを特徴とする。Further, the mode switching control step includes:
Storing the read operation mode at the time of the change timing, comparing the storage write address with the read address, and controlling the read operation mode stored in response to the match detection by the comparison. Outputting to a circuit.
【００１４】本発明の作用を述べる。バッファメモリの
書込み側での動作モードが切替わったという情報を元
に、書込み側でヘッダ検出タイミングに同期して切替わ
った動作モードとそのときのメモリ書込みアドレスとを
記憶しておく。そして、メモリ読出しアドレスが記憶さ
れている書込みアドレスと一致したときに、読出し側へ
切替わった動作モードを指示するよう構成する。これに
より、読出し側に対する動作モードの設定を、モード設
定を変更したデータから即座に変更できることになり、
ＣＰＵが読出し側の動作タイミングを考慮することなく
モード設定の変更が可能となる。The operation of the present invention will be described. Based on the information that the operation mode on the write side of the buffer memory has been switched, the operation mode switched on the write side in synchronization with the header detection timing and the memory write address at that time are stored. Then, when the memory read address matches the stored write address, the operation mode switched to the read side is instructed. Thereby, the setting of the operation mode for the reading side can be changed immediately from the data whose mode setting has been changed,
The CPU can change the mode setting without considering the operation timing on the reading side.
【００１５】[0015]
【発明の実施の形態】以下に図面を参照して本発明の実
施例につき説明する。図１は本発明の実施例によるモー
ド切替え回路１５を適用した、圧縮データ処理系に用い
られるメモリ装置のブロック図である。図１において、
エンコード装置１０は図示せぬ画像データのエンコード
を行うものであり、ＣＰＵ１１はこのエンコード装置の
動作制御を行うと共に、動作モードの設定のためのモー
ド設定データを生成する。同期信号発生装置１２は各種
同期信号の生成を行うものである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a memory device used in a compressed data processing system to which a mode switching circuit 15 according to an embodiment of the present invention is applied. In FIG.
The encoding device 10 encodes image data (not shown), and the CPU 11 controls the operation of the encoding device and generates mode setting data for setting an operation mode. The synchronization signal generator 12 generates various synchronization signals.
【００１６】エンコード装置１０はエンコードデータIN
DTを出力し、また、転送領域に対して有効転送データが
一部しか存在しない様な場合、ストローブ信号STRB1 を
付加して有効データの判別が可能な様にしている。尚、
CLK1はエンコード装置出力における転送クロックであ
る。The encoding device 10 encodes the encoded data IN
DT is output, and when there is only a part of the effective transfer data in the transfer area, a strobe signal STRB1 is added so that the effective data can be determined. still,
CLK1 is a transfer clock at the output of the encoding device.
【００１７】ＣＰＵ１１は同期信号発生装置１２からの
タイミング情報に基づき、エンコード装置１０の制御や
メモリ１６のライト／リード動作に対するモード設定を
行う。ヘッダ検出回路１３はエンコード装置１０より出
力されたデータからモード設定を変更する開始点となる
ヘッダ（ＧＯＰ同期）を検出して、ヘッダタイミングを
モード切替え回路１５へ送出すると共に、入力データIN
DTをメモリ１６への書込みデータWRDTとして出力する。The CPU 11 controls the encoder 10 and sets the mode for the write / read operation of the memory 16 based on the timing information from the synchronization signal generator 12. The header detection circuit 13 detects a header (GOP synchronization) serving as a starting point for changing the mode setting from the data output from the encoding device 10, sends the header timing to the mode switching circuit 15, and inputs the input data IN.
DT is output as write data WRDT to the memory 16.
【００１８】ライトコントローラ１４はメモリ１６に対
する書込みアドレスWRADや書込みクロックWCK ，更には
書込みイネーブル信号WEN を生成する。モード切替え回
路１５はＣＰＵ１１からのモード設定データ１を受け、
またヘッダ検出回路１３から書込み側のモード設定変更
開始点となるヘッダタイミングを受ける。更に、書込み
アドレスと読出しアドレスRDADとを、ライトコントロー
ラ１４とリードコントローラ１７とから夫々受け、これ
等情報をもとに、読出し側のモード設定データの切替え
を行う。The write controller 14 generates a write address WRAD for the memory 16, a write clock WCK, and a write enable signal WEN. The mode switching circuit 15 receives the mode setting data 1 from the CPU 11,
Further, the header detection circuit 13 receives a header timing as a start point for changing the mode setting on the writing side. Further, it receives the write address and the read address RDAD from the write controller 14 and the read controller 17, respectively, and switches the mode setting data on the read side based on these information.
【００１９】リードコントローラ１７は、上位装置から
のデータ転送要求REQ があった場合に、メモリ１６に対
して読出しアドレスやリードイネーブル信号REN ，更に
は、読出しクロックRCK 等のデータ読出し用信号を生成
する。上位装置１８はリードコントローラ１７に対して
データ転送要求や転送クロックCLK2を送出すると共に、
メモリから読出されたデータRDDTを受けて処理するもの
である。When a data transfer request REQ is received from the host device, the read controller 17 generates a read address, a read enable signal REN, and a data read signal such as a read clock RCK to the memory 16. . The host device 18 sends a data transfer request and a transfer clock CLK2 to the read controller 17, and
It receives and processes the data RDDT read from the memory.
【００２０】図２は図１に示したモード切替え回路１５
の一実施例を示すブロック図である。図２において、モ
ード変更検出回路２はヘッダ検出回路１３からのヘッダ
タイミングと、ＣＰＵ１１からのモード設定データ１
（書込み側のモードが切替わったという情報）を基に、
書込み側において、モード設定開始データが書込まれる
アドレスを、ライトアドレスWRAD取込器３にて記憶する
ためのタイミング１を生成する。FIG. 2 shows the mode switching circuit 15 shown in FIG.
FIG. 3 is a block diagram showing one embodiment of the present invention. 2, the mode change detection circuit 2 includes a header timing from the header detection circuit 13 and a mode setting data 1 from the CPU 11.
(Information that the mode on the writing side has been switched),
On the write side, a timing 1 for storing the address where the mode setting start data is to be written in the write address WRAD fetcher 3 is generated.
【００２１】ライトアドレス取込み器３はこのタイミン
グ１でライトアドレスWRADを記憶し、比較回路４はこの
記憶されている書込みアドレスと読出しアドレスとを比
較して、一致したときに、タイミング２を生成して設定
データ取込み器５へ出力する。設定データ取込み器５は
モード変更検出回路２からのタイミング１に同期してモ
ード設定データ１を取込み（モード設定データ２）、比
較回路４からのタイミング２に同期してこの取込みモー
ド設定データ２を、モード設定データ３としてリードコ
ントローラ１７へ出力する。The write address fetcher 3 stores the write address WRAD at the timing 1, and the comparison circuit 4 compares the stored write address with the read address and generates a timing 2 when they match. And outputs it to the setting data acquisition device 5. The setting data fetcher 5 fetches the mode setting data 1 in synchronization with the timing 1 from the mode change detection circuit 2 (mode setting data 2), and synchronizes the fetching mode setting data 2 with the timing 2 from the comparison circuit 4. Is output to the read controller 17 as mode setting data 3.
【００２２】以下に、本発明の実施例の動作につき、図
３のフローチャート及び図４のタイイミングチャートを
参照して説明する。尚、図４のタイムチャートにおける
各信号の符号は図１及び図２の各信号と同一であるもの
とする。CLK1はエンコード装置１０からの転送クロック
であり、INDTはエンコード装置１０からの出力データで
ある。このデータの中で”Ｓ”とあるのは、検出したい
同期信号（ヘッダ情報）を擬似的に表したものであ
る。”Ｓ”は１クロック幅にて示してあるが、実際は数
クロック幅を持つものであっても問題はない。The operation of the embodiment of the present invention will be described below with reference to the flowchart of FIG. 3 and the timing chart of FIG. It is assumed that the signs of the signals in the time chart of FIG. 4 are the same as those of the signals in FIGS. CLK1 is a transfer clock from the encoding device 10, and INDT is output data from the encoding device 10. “S” in this data is a pseudo representation of the synchronization signal (header information) to be detected. Although "S" is shown with one clock width, there is no problem if it has a width of several clocks in practice.
【００２３】STRB1 はINDTの中の有効データを示すフラ
グである。ここでは、ローの時有効データであるとす
る。SEQ-HEADはヘッダ検出回路１３におけるヘッダタイ
ミングを示している。ここでは、ローの時ヘッダデータ
であることを示す。ＣＰＵ１１においては、ライトアド
レスWRADが”Ｌ”の場合のヘッダにおいて、ライト側の
モードを切替えたいものとし、モード設定データ１を”
Ａ”から”Ｂ”に変更する。STRB1 is a flag indicating valid data in INDT. Here, it is assumed that the data is valid when the row is low. SEQ-HEAD indicates the header timing in the header detection circuit 13. Here, when the row is low, the header data is shown. In the header in the case where the write address WRAD is “L”, the CPU 11 wants to switch the mode on the write side, and sets the mode setting data 1 to “
Change from "A" to "B".
【００２４】タイミング１は、SEQ-HEADがローであるか
どうかと、SEQ-HEADがローの時にその一つ前のSEQ-HEAD
がローである区間において、モード設定データが変更さ
れているかどうかを判定して（ステップＳ１）、この条
件に合致した場合、SEQ-HEADがローの区間と同じ幅だけ
ローとする（ロー／ハイの区別はシステムによるものと
する）。Timing 1 indicates whether SEQ-HEAD is low, and when SEQ-HEAD is low, the previous SEQ-HEAD
It is determined whether or not the mode setting data has been changed in the section where is low (step S1). If this condition is met, the SEQ-HEAD is set to low by the same width as the low section (low / high). Distinction depends on the system).
【００２５】タイミング１がローの時のメモリライトア
ドレスWRADを、ライトアドレス取込み器３にて、書込み
側の取込みアドレスとして保持する（ステップＳ２，
３）。このアドレスに書込まれたデータから、書込み側
においてはモードを変更する。本例の場合は”Ｌ”アド
レスとなる。また、アドレスを保持するタイミングに
て、モード設定データも書込みアドレスと同様に、設定
データ取込み器５にて、モード設定データ２として保持
する（ステップＳ３）。The memory write address WRAD when the timing 1 is low is held by the write address fetcher 3 as a fetch address on the write side (step S2).
3). From the data written to this address, the mode is changed on the writing side. In the case of this example, the address is “L”. At the timing of holding the address, the mode setting data is also held as mode setting data 2 by the setting data fetcher 5 in the same manner as the write address (step S3).
【００２６】CLK2はメモリ読出し用のクロックである。
CLK1とは周期が異なっても問題はない。データが読み出
される毎に増加していくリードアドレスRDADを監視し
（ステップＳ４）、このリードアドレスRDADが”Ｌ”に
なったところから（ステップＳ５）、モード変更を行う
ため、モード設定データ３にモード設定データ２の値を
取込む。このモード設定データ３の値をそのままリード
側の回路であるリードコントローラ１７へ供給して（ス
テップＳ６）使用することにより、ライト側において
も、リード側においても、アドレス”Ｌ”に書込まれた
データから、モードを変更することができるのである。CLK2 is a memory reading clock.
There is no problem even if the period is different from CLK1. The read address RDAD, which increases each time data is read, is monitored (step S4). When the read address RDAD becomes "L" (step S5), the mode setting data 3 is changed to change the mode. The value of mode setting data 2 is taken. By supplying the value of the mode setting data 3 to the read controller 17 which is a circuit on the read side as it is (step S6), the data is written to the address "L" on both the write side and the read side. The mode can be changed from the data.
【００２７】図５は図４のタイミングチャートの一部を
拡大して示したものであり、モードＡに対してモードＢ
での読出し動作が相違している例を示す。すなわち、本
例では、モードＡのとき、時間幅５ＸのうちＸの期間だ
け読出しを行っているが、読出しアドレスRDADがＬにな
った時点で、３Ｘの期間だけ読出しを行うモードになっ
ており、単位時間当りの読出しデータ量の変更が行われ
ていることになる。FIG. 5 is an enlarged view of a part of the timing chart of FIG.
Are different from each other in the read operation. That is, in the present example, in mode A, reading is performed only during the period X in the time width 5X, but when the read address RDAD becomes L, reading is performed only during the period 3X. This means that the amount of read data per unit time has been changed.
【００２８】本実施例においては、フリップフロップ等
の遅延素子によるタイミング調整の考えは盛り込んでい
ないが、実際の回路を設計する上では、デバイス等の性
能に応じて適時遅延素子等を付加する必要があることは
明白である。Although the present embodiment does not take into account the concept of timing adjustment using a delay element such as a flip-flop, it is necessary to add a time delay element or the like according to the performance of a device or the like in designing an actual circuit. It is clear that there is.
【００２９】図６は本発明の他の実施例のブロック図で
あり、図１と同等部分は同一符号にて示している。先の
図１の例では、バッファメモリとして、ＳＲＡＭ等のア
ドレスを与えて読み書きするものであったが、ＦＩＦＯ
やラインメモリ、更にはフィールドメモリ等のアドレス
なしに読み書きが可能なメモリの場合の例である。FIG. 6 is a block diagram of another embodiment of the present invention, and the same parts as those in FIG. 1 are denoted by the same reference numerals. In the example of FIG. 1 described above, the buffer memory is read and written by giving an address of an SRAM or the like.
This is an example of a memory that can be read and written without an address, such as a memory, a line memory, and a field memory.
【００３０】本構成においても、リセット信号RESET を
ライトコントローラ１４及びリードコントローラ１７へ
与える以外に、メモリ１６に対してもリセット信号RESE
T を共通のタイミングでかけることで、図１，２の実施
例におけるものと同じ効果を得ることができる。In this configuration, in addition to providing the reset signal RESET to the write controller 14 and the read controller 17, the reset signal RESE
By applying T at a common timing, the same effect as in the embodiment of FIGS. 1 and 2 can be obtained.
【００３１】尚、本例では、メモリ１６がアドレスなし
に書込み読出しが可能であるが、ライトコントローラ１
４やリードココントローラ１７においては、モード切替
え回路１５に対して、それに相当する信号WRAD，RDADを
生成して送出する必要がある。そこで、ライトコントロ
ーラ１４に書込みクロックCLK1を計数するカウンタ（図
示せず）を設け、またリードコントローラ１７に読出し
クロックCLK2を計数するカウンタ（図示せず）を設け、
これ等カウンタ出力をWRAD，RDADとして使用し、またこ
れ等カウンタをリセット信号RESET によってメモリ１６
と同時にリセットするようにしておけば良いものであ
る。In this embodiment, the memory 16 can perform writing and reading without an address.
4 and the read co-controller 17 need to generate and send corresponding signals WRAD and RDAD to the mode switching circuit 15. Therefore, the write controller 14 is provided with a counter (not shown) for counting the write clock CLK1, and the read controller 17 is provided with a counter (not shown) for counting the read clock CLK2.
These counter outputs are used as WRAD and RDAD, and these counters are stored in memory 16 by reset signal RESET.
At the same time, it should be reset.
【００３２】[0032]
【発明の効果】以上述べたように、本発明によれば、読
出し側の動作モードを、書込み側動作モードの変更ヘッ
ダタイミングで正確に即座に、かつＣＰＵの負担なく、
切替えることができるという効果がある。As described above, according to the present invention, the operation mode on the read side can be accurately and promptly changed at the change header timing of the operation mode on the write side without burden on the CPU.
There is an effect that switching can be performed.
【図１】本発明の実施例による動作モード切替え回路を
使用したメモリ装置のブロック図である。FIG. 1 is a block diagram of a memory device using an operation mode switching circuit according to an embodiment of the present invention.
【図２】本発明の実施例による動作モード切替え回路の
ブロック図である。FIG. 2 is a block diagram of an operation mode switching circuit according to an embodiment of the present invention.
【図３】本発明の実施例の動作を示すフローチャートで
ある。FIG. 3 is a flowchart showing the operation of the embodiment of the present invention.
【図４】本発明の実施例の動作を示すである。FIG. 4 shows the operation of the embodiment of the present invention.
【図５】図４のタイミングチャートの一部拡大図であ
る。FIG. 5 is a partially enlarged view of the timing chart of FIG. 4;
【図６】本発明の他の実施例を説明するためのブロック
である。FIG. 6 is a block diagram for explaining another embodiment of the present invention.
２ モード変更検出回路 ３ ライトアドレス取込み器 ４ 比較回路 ５ 設定データ取込み器 １０ エンコード装置 １１ ＣＰＵ １２ 同期信号発生装置 １３ ヘッダ検出回路 １４ ライトコントローラ １５ モード切替え回路 １６ ハッファメモリ １７ リードコントローラ １８ 上位装置 2 Mode change detection circuit 3 Write address capture device 4 Comparison circuit 5 Setting data capture device 10 Encoding device 11 CPU 12 Synchronous signal generation device 13 Header detection circuit 14 Write controller 15 Mode switching circuit 16 Huffer memory 17 Read controller 18 Host device
Claims (8)
対してデータを書込みつつ読出し制御回路によりデータ
を読出すようにしたメモリ装置における読出し動作モー
ドの切替え回路であって、外部から指定される前記読出
し動作モードの変更タイミングに応答して前記バッファ
メモリの書込みアドレスを記憶する書込みアドレス記憶
手段と、この記憶された書込みアドレスと読出しアドレ
スとが一致したときに前記読出し動作モードの変更を前
記読出し制御回路へ指示するモード切替え制御手段とを
含むことを特徴とする動作モード切替え回路。1. A read operation mode switching circuit in a memory device in which data is read by a read control circuit while writing data to a buffer memory by a write control circuit, wherein the read operation is externally designated. Write address storage means for storing a write address of the buffer memory in response to a mode change timing; and when the stored write address matches the read address, the read operation mode is changed to the read control circuit. An operation mode switching circuit, comprising: a mode switching control means for instructing.
ダ情報が付加された複数群のデータとされており、この
ヘッダ情報の位置を示すヘッダタイミングに同期して前
記変更タイミングを検出するモード変更検出手段を含
み、前記書込みアドレス記憶手段は、前記変更タイミン
グの時点における前記書込みアドレスを記憶するように
したことを特徴とする請求項１記載の動作モード切替え
回路。2. The data is a plurality of data groups each having header information added at the head thereof for each group, and the change timing is detected in synchronization with a header timing indicating the position of the header information. 2. The operation mode switching circuit according to claim 1, further comprising mode change detection means, wherein said write address storage means stores the write address at the time of the change timing.
タイミングの時点における前記読出し動作モードを記憶
する手段と、前記記憶書込みアドレスと前記読出しアド
レスとを比較する手段と、この比較による一致検出に応
答して記憶した前記読出し動作モードを前記読出し制御
回路へ出力する手段とを有することを特徴とする請求項
２記載の動作モード切替え回路。3. The mode switching control means includes means for storing the read operation mode at the time of the change timing, means for comparing the storage write address with the read address, and responding to a match detection based on the comparison. 3. An operation mode switching circuit according to claim 2, further comprising: means for outputting the read operation mode stored as data to the read control circuit.
当りの読出しデータ量の変更であることを特徴とする請
求項１〜３いずれか記載の動作モード切替え回路。4. The operation mode switching circuit according to claim 1, wherein the change of the read operation mode is a change of a read data amount per unit time.
対してデータを書込みつつ読出し制御回路によりデータ
を読出すようにしたメモリ装置における読出し動作モー
ドの切替え方法であって、外部から指定される前記読出
し動作モードの変更タイミングに応答して前記バッファ
メモリの書込みアドレスを記憶する書込みアドレス記憶
ステップと、この記憶された書込みアドレスと読出しア
ドレスとが一致したときに前記読出し動作モードの変更
を前記読出し制御回路へ指示するモード切替え制御ステ
ップとを含むことを特徴とする動作モード切替え方法。5. A method for switching a read operation mode in a memory device in which data is read by a read control circuit while writing data to a buffer memory by a write control circuit, wherein the read operation is externally designated. A write address storing step of storing a write address of the buffer memory in response to a mode change timing; and changing the read operation mode to the read control circuit when the stored write address matches the read address. And an instruction mode switching control step.
ダ情報が付加された複数群のデータとされており、この
ヘッダ情報の位置を示すヘッダタイミングに同期して前
記変更タイミングを検出するモード変更検出ステップを
含み、前記書込みアドレス記憶ステップは、前記変更タ
イミングの時点における前記書込みアドレスを記憶する
ようにしたことを特徴とする請求項５記載の動作モード
切替え方法。6. The data is a plurality of groups of data with header information added to the beginning of each group, and the change timing is detected in synchronization with a header timing indicating the position of the header information. 6. The operation mode switching method according to claim 5, further comprising a mode change detecting step, wherein the write address storing step stores the write address at the time of the change timing.
変更タイミングの時点における前記読出し動作モードを
記憶するステップと、前記記憶書込みアドレスと前記読
出しアドレスとを比較するステップと、この比較による
一致検出に応答して記憶した前記読出し動作モードを前
記読出し制御回路へ出力するステップとを有することを
特徴とする請求項６記載の動作モード切替え方法。7. The mode switching control step includes a step of storing the read operation mode at the time of the change timing, a step of comparing the storage write address with the read address, and a response to a match detection by the comparison. Outputting the read operation mode stored as such to the read control circuit. 7. The method according to claim 6, further comprising the step of:
当りの読出しデータ量の変更であることを特徴とする請
求項５〜７いずれか記載の動作モード切替え方法。8. The operation mode switching method according to claim 5, wherein the change of the read operation mode is a change of a read data amount per unit time.
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| JP27543999A JP3509658B2 (en) | 1999-09-29 | 1999-09-29 | Operation mode switching circuit and method |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084715A (en) * | 2003-09-04 | 2005-03-31 | Noritsu Koki Co Ltd | Flame image buffer device |
-
1999
- 1999-09-29 JP JP27543999A patent/JP3509658B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084715A (en) * | 2003-09-04 | 2005-03-31 | Noritsu Koki Co Ltd | Flame image buffer device |
| JP4631257B2 (en) * | 2003-09-04 | 2011-02-16 | ノーリツ鋼機株式会社 | Frame image buffer device |
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