JP2001094115A - 半導体装置及びその作製方法 - Google Patents
半導体装置及びその作製方法Info
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Abstract
びその作製方法を提供する。 【解決手段】 駆動回路を形成するnチャネル型TFT
302に設けられたLDD領域207はホットキャリア
注入に対する耐性を高める。また、画素部を形成するn
チャネル型TFT(画素TFT)304に設けられたL
DD領域217〜220はオフ電流値の低減に大きく寄
与する。この時、駆動回路のnチャネル型TFTのLD
D領域は、隣接するドレイン領域に近づくにつれてn型
不純物元素の濃度が高くなるように形成されている。
Description
板上に薄膜トランジスタ(以下、TFTという)で形成
された回路又は素子を有する半導体装置およびその作製
方法に関する。特に本発明は、画素部とその周辺に設け
られる駆動回路を同一基板上に設けた液晶表示装置に代
表される電気光学装置、および電気光学装置を搭載した
電子機器に関する。尚、本願明細書において半導体装置
とは、半導体特性を利用することで機能する装置全般を
指し、上記電気光学装置およびその電気光学装置を搭載
した電子機器も半導体装置に含む。
した大面積集積回路を有する半導体装置の開発が進んで
いる。アクティブマトリクス型液晶表示装置、EL表示
装置、および密着型イメージセンサはその代表例として
知られている。特に、結晶質シリコン膜(典型的にはポ
リシリコン膜)を活性層にしたTFT(以下、ポリシリ
コンTFTと記す)は電界効果移動度が高いことから、
いろいろな機能回路を形成することも可能である。
装置には、機能ブロックごとに画像表示を行う画素部
や、CMOS回路を基本としたシフトレジスタ回路、レ
ベルシフタ回路、バッファ回路、サンプリング回路など
の集積回路が一枚の基板上に形成される。また、密着型
イメージセンサでは、サンプルホールド回路、シフトレ
ジスタ回路、マルチプレクサ回路などの画素部を制御す
るための駆動回路がTFTを用いて形成されている。
う)はそれぞれにおいて動作条件が必ずしも同一でない
ので、当然TFTに要求される特性も少なからず異なっ
ている。画素部においては、スイッチ素子として機能す
る画素TFTと補助の保持容量を設けた構成であり、液
晶に電圧を印加して駆動させるものである。ここで、液
晶は交流で駆動させる必要があり、フレーム反転駆動と
呼ばれる方式が多く採用されている。従って、要求され
るTFTの特性はオフ電流値(TFTがオフ動作時に流
れるドレイン電流値)を十分低くさせておく必要があっ
た。また、バッファ回路は高い駆動電圧が印加されるた
め、高電圧がかかっても壊れない程度にまで耐圧を高め
ておく必要があった。また電流駆動能力を高めるため
に、オン電流値(TFTがオン動作時に流れるドレイン
電流値)を十分確保する必要があった。
は高くなりやすいといった問題点がある。また、ICな
どで使われるMOSトランジスタと同様にポリシリコン
TFTにはオン電流値の低下といった劣化現象が観測さ
れる。主たる原因はホットキャリア注入であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられている。
として、低濃度ドレイン(LDD:Lightly Doped Dr
ain)構造が知られている。この構造はチャネル形成領
域と、高濃度に不純物が添加されるソース領域またはド
レイン領域との間に低濃度の不純物領域を設けたもので
あり、この低濃度不純物領域はLDD領域と呼ばれてい
る。
値の劣化を防ぐための構造として、いわゆるGOLD
(Gate-drain Overlapped LDD)構造が知られてい
る。この構造は、LDD領域がゲート絶縁膜を介してゲ
ート配線と重なるように配置されているため、ドレイン
近傍のホットキャリア注入を防ぎ、信頼性を向上させる
のに有効である。例えば、「Mutsuko Hatano,Hajime
Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DI
GEST,p523-526,1997」では、シリコンで形成したサイド
ウォールによるGOLD構造を開示しているが、他の構
造のTFTと比べ、きわめて優れた信頼性が得られるこ
とが確認されている。
置の画素部には、数十から数百万個の各画素にTFTが
配置され、そのTFTのそれぞれには画素電極が設けら
れている。液晶を挟んだ対向基板側には対向電極が設け
られており、液晶を誘電体とした一種のコンデンサを形
成している。そして、各画素に印加する電圧をTFTの
スイッチング機能により制御して、このコンデンサへの
電荷を制御することで液晶を駆動し、透過光量を制御し
て画像を表示する仕組みになっている。
に起因するリーク電流により次第にその蓄積容量が減少
するため、透過光量が変化して画像表示のコントラスト
を低下させる原因となっていた。そこで、従来では容量
配線を設けて、液晶を誘電体とするコンデンサとは別の
コンデンサ(保持容量)を並列に設け、液晶を誘電体と
するコンデンサが損失する容量を補っていた。
の画素TFTと、シフトレジスタ回路やバッファ回路な
どの駆動回路のTFTとでは、その要求される特性は必
ずしも同じではない。例えば、画素TFTにおいては、
ゲート配線に大きな逆バイアス(nチャネル型TFTで
あればマイナス)電圧が印加されるが、駆動回路のTF
Tは基本的に逆バイアス電圧が印加されて動作されるこ
とはない。また、前者の動作速度は後者ほど高いもので
なくても良い。
劣化を防ぐ効果は高いが、反面、通常のLDD構造に比
べてオフ電流値が大きくなってしまう問題があった。従
って、特に画素TFTにとっては好ましい構造とは言え
なかった。逆に通常のLDD構造はオフ電流値を抑える
効果は高いが、ホットキャリア注入には弱いことが知ら
れていた。
表示装置のような複数の集積回路を有する半導体装置に
おいて、全てのTFTを同じ構造で形成することは必ず
しも好ましくなかった。
技術であり、半導体装置の回路又は素子に配置されるT
FTの構造を、その機能に応じて適切なものとすること
により、半導体装置の動作性能および信頼性を向上させ
ることを課題とする。また、そのような半導体装置を実
現するための作製方法を提供する。
めに本願発明では、例えば液晶表示装置の如き半導体装
置に形成される回路又は素子が求める機能を鑑みて、最
適な構造のTFTを割り当てることを主旨としている。
即ち、同一基板上に異なる構造のTFTが存在すること
になる。
ることを最重要課題とする素子(スイッチング用素子な
ど)は、動作速度よりもオフ電流値を低減させることに
重点を置いたTFT構造が望ましい。また、高速駆動を
最重要課題とする素子(駆動回路用素子など)は、オフ
電流値を低減させることよりも、動作速度を高めること
及びそれと同時に顕著な問題となるホットキャリア注入
による劣化を抑制することに重点を置いたTFT構造が
望ましい。
FTの使い分けを行うことによって、半導体装置の動作
性能の向上と信頼性の向上とを可能とする。
を抑制するための手段として、さらにnチャネル型TF
TのLDD領域の構成にも工夫を加えている。即ち、L
DD領域内において、チャネル形成領域とドレイン領域
との間に、ドレイン領域に近づくにつれて徐々にn型不
純物元素の濃度が高くなるような濃度勾配をもたせる点
に特徴がある。この構成はより高い電界緩和効果を狙っ
たものである。
合、nチャネル型TFTのチャネル形成領域とLDD領
域との境界近傍に含まれるn型不純物元素の濃度は、該
LDD領域とドレイン領域との境界近傍に含まれる濃度
より低くなる。同様により高い電界緩和効果が得られ
る。
下に示す実施例でもって詳細な説明を行うこととする。
図4を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路のTFTを同時に作製する方法につ
いて説明する。但し、説明を簡単にするために、駆動回
路では、シフトレジスタ回路、バッファ回路等の基本回
路であるCMOS回路と、サンプリング回路を形成する
nチャネル型TFTとを図示することとする。
ラス基板や石英基板を使用することが望ましい。その他
にもシリコン基板、金属基板またはステンレス基板の表
面に絶縁膜を形成したものを基板としても良い。耐熱性
が許せばプラスチック基板を用いることも可能である。
表面には、珪素(シリコン)を含む絶縁膜(本明細書中
では酸化シリコン膜、窒化シリコン膜、または窒化酸化
シリコン膜の総称を指す)からなる下地膜101をプラ
ズマCVD法やスパッタ法で100〜400nmの厚さ
に形成する。
ン膜とはSiOxNyで表される絶縁膜であり、珪素、酸
素、窒素を所定の割合で含む絶縁膜を指す。本実施例で
は、下地膜101として、窒素を20〜50atomic%
(典型的には20〜30atomic%)で含む100nm厚
の窒化酸化シリコン膜と、窒素を1〜20atomic%(典
型的には5〜10atomic%)で含む200nm厚の窒化
酸化シリコン膜との積層膜を用いる。なお、厚さはこの
値に限定する必要はない。また、窒化酸化シリコン膜に
含まれる窒素と酸素の含有比(atomic%比)は3:1〜
1:3(典型的には1:1)とすればよい。また、窒化
酸化シリコン膜は、SiH4とN2OとNH 3を原料ガス
として作製すればよい。
物汚染を防ぐために設けられるものであり、石英基板を
用いた場合には必ずしも設けなくても良い。
(好ましくは50〜70nm)の厚さの、非晶質構造を
含む半導体膜(本実施例では非晶質シリコン膜(図示せ
ず))を公知の成膜法で形成する。なお、非晶質構造を
含む半導体膜としては、非晶質半導体膜、微結晶半導体
膜があり、さらに非晶質シリコンゲルマニウム膜などの
非晶質構造を含む化合物半導体膜も含まれる。また、上
記膜厚で形成しておけば、最終的にTFTが完成した時
点の活性層の膜厚は10〜100nm(好ましくは30
〜50nm)となる。
(USP5,643,826号に対応)に記載された技
術に従って、結晶構造を含む半導体膜(本実施例では結
晶質シリコン膜)102を形成する。同公報記載の技術
は、非晶質シリコン膜の結晶化に際して、結晶化を助長
する触媒元素(ニッケル、コバルト、ゲルマニウム、
錫、鉛、パラジウム、鉄、銅から選ばれた一種または複
数種の元素、代表的にはニッケル)を用いる結晶化手段
である。
元素を保持させた状態で加熱処理を行い、非晶質シリコ
ン膜を結晶質シリコン膜に変化させるものである。本実
施例では同公報の実施例1に記載された技術を用いる
が、実施例2に記載された技術を用いても良い。なお、
結晶質シリコン膜には、いわゆる単結晶シリコン膜も多
結晶シリコン膜も含まれるが、本実施例で形成される結
晶質シリコン膜は結晶粒界を有するシリコン膜である。
(図1(A))
が、好ましくは400〜550℃で数時間加熱して脱水
素処理を行い、含有水素量を5atom%以下として、結晶
化の工程を行うことが望ましい。また、非晶質シリコン
膜をスパッタ法や蒸着法などの他の作製方法で形成して
も良いが、膜中に含まれる酸素、窒素などの不純物元素
を十分低減させておくことが望ましい。
は、同じ成膜法で形成することが可能であるので両者を
連続形成しても良い。下地膜を形成後、一旦大気雰囲気
にさらされないようにすることで表面の汚染を防ぐこと
が可能となり、作製されるTFTの特性バラツキを低減
させることができる。
ーザー光源から発する光(レーザー光)を照射(以下、
レーザーアニールという)して結晶性の改善された結晶
質シリコン膜103を形成する。レーザー光としては、
パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良
い。また、レーザー光のビーム形状は線状であっても矩
形状であっても構わない。(図1(B))
する光(ランプ光)を照射(以下、ランプアニールとい
う)しても良い。ランプ光としては、ハロゲンランプ、
赤外ランプ等から発するランプ光を用いることができ
る。勿論、電熱炉を用いたファーネスアニール(熱アニ
ールともいう)で代用することもできるし、組み合わせ
て併用することもできる。
ザー光を線状に加工してレーザーアニール工程を行う。
レーザーアニール条件は、励起ガスとしてXeClガス
を用い、処理温度を室温、パルス発振周波数を30Hz
とし、レーザーエネルギー密度を250〜500mJ/cm2
(代表的には350〜400mJ/cm2)とする。
は、熱結晶化後に残存した非晶質領域を完全に結晶化す
ると共に、既に結晶化された結晶質領域の欠陥等を低減
する効果を有する。そのため、本工程は光アニールによ
り半導体膜の結晶性を改善する工程、または半導体膜の
結晶化を助長する工程と呼ぶこともできる。
純物添加時のために保護膜104を形成する。保護膜1
04は100〜200nm(好ましくは130〜170
nm)の厚さの窒化酸化シリコン膜または酸化シリコン
膜を用いた。この保護膜104は不純物添加時に結晶質
シリコン膜が直接プラズマに曝されないようにするため
と、微妙な濃度制御を可能にするための意味がある。
形成し、保護膜104を介してp型を付与する不純物元
素(以下、p型不純物元素という)を添加する。p型不
純物元素としては、代表的には13族に属する元素、典
型的にはボロンまたはガリウムを用いることができる。
この工程(チャネルドープ工程という)はTFTのしき
い値電圧を制御するための工程である。なお、ここでは
ジボラン(B2H6)を質量分離しないでプラズマ励起し
たイオンドープ法でボロンを添加した。勿論、質量分離
を行うイオンインプランテーション法を用いても良い。
oms/cm3(代表的には5×1016〜5×1017atoms/c
m3)の濃度でp型不純物元素(本実施例ではボロン)を
含む不純物領域106を形成する。なお、本明細書中で
は上記濃度範囲でp型不純物元素を含む不純物領域(但
し、意図的にn型を付与する不純物元素が添加された領
域を除く)をp型不純物領域(b)と定義する。(図1
(C))
領域のみにp型不純物元素を添加しているが、pチャネ
ル型TFTとなる領域を含めた全面に添加しても良い。
また、全面にp型不純物元素を添加した後若しくは前
に、pチャネル型TFTのみに15族に属する元素を添
加しても良い。
4を除去し、再びレーザー光の照射工程を行う。ここで
もレーザー光としては、パルス発振型または連続発振型
のエキシマレーザー光が望ましいが、連続発振型のアル
ゴンレーザー光でも良い。また、レーザー光のビーム形
状は線状であっても矩形状であっても構わない。但し、
添加された不純物元素の活性化が目的であるので、結晶
質シリコン膜が溶融しない程度のエネルギーで照射する
ことが好ましい。また、保護膜104をつけたままレー
ザーアニール工程を行うことも可能である。(図1
(D))
ザー光を線状に加工してレーザーアニール工程を行う。
レーザーアニール条件は、励起ガスとしてKrFガスを
用い、処理温度を室温、パルス発振周波数を30Hzと
し、レーザーエネルギー密度を100〜300mJ/cm
2(代表的には150〜250mJ/cm2)とする。
加されたn型またはp型を付与する不純物元素を活性化
すると共に、不純物元素の添加時に非晶質化した半導体
膜を再結晶化する効果を有する。なお、上記条件は半導
体膜を溶融させることなく原子配列の整合性をとり、且
つ、不純物元素を活性化することが好ましい。
活性化はファーネスアニールによっても良いし、両者を
併用しても構わない。ファーネスアニールによる活性化
を行う場合は、基板の耐熱性を考慮して450〜550
℃程度で行えば良い。
去して、島状の半導体膜(以下、活性層という)107
〜110を形成する。(図1(E))
07〜110を覆ってゲート絶縁膜111を形成する。
ゲート絶縁膜111は、10〜200nm、好ましくは
50〜150nmの厚さに形成すれば良い。本実施例で
は、プラズマCVD法でN2OとSiH4を原料とした窒
化酸化シリコン膜を115nmの厚さに形成する。
成する。なお、この導電膜112は単層で形成しても良
いが、必要に応じて二層、三層といった積層膜とするこ
とが好ましい。
いても良いが、テーパー形状を形成しやすい膜であるこ
とが望ましい。代表的には、タンタル(Ta)、クロム
(Cr)、タングステン(W)、導電性を有するシリコ
ン(Si)から選ばれた元素を含む金属膜、または前記
元素を主成分とする金属化合物膜(代表的には窒化タン
タル膜、窒化タングステン膜)、または前記元素を含む
合金膜(代表的にはMo−W合金膜、Mo−Ta合金
膜、タングステンシリサイド膜)、若しくはそれらの薄
膜を積層した積層膜を用いることができる。本実施例で
は、50nm厚の窒化タンタル膜と350nm厚のタン
タル膜とを積層して用いる。
00nm(好ましくは200〜400nm、さらに好ま
しくは300〜350nm)とすれば良い。この膜厚は
ゲート電極のテーパー部分の長さに影響するので重要で
ある。
トマスク113a〜113eを形成する。こうして図2
(A)の状態となる。
て400nm厚のゲート電極114〜118を形成す
る。このとき、ゲート電極114〜118の端部にテー
パー部が形成されるような条件でエッチングを行う。
(図2(B))
部分の角度をいう。本願発明ではこの角度θが3〜40
°(好ましくは5〜35°より好ましくは7〜20°)
となるようにエッチング条件を設定する。この角度θ
は、後にLDD領域内の濃度勾配に大きく影響する。こ
の点については後述する。
さ(WG)とテーパー部の厚さ(HG)を用いてTan
θ=HG/WGで表される。
用いたレジストマスク113a〜113eを残したまま、
新たにレジストマスク119a、119b、119cを形
成する。そして、n型を付与する不純物元素(以下、n
型不純物元素という)を添加してn型を呈する不純物領
域120〜122を形成する。なお、n型不純物元素と
しては、代表的には15族に属する元素、典型的にはリ
ンまたは砒素を用いることができる。(図2(C))
後にCMOS回路およびサンプリング回路のnチャネル
型TFTにおいて、LDD領域として機能させるための
不純物領域である。なお、ここで形成された不純物領域
にはn型不純物元素が2×1016〜5×1019atoms/cm
3(代表的には5×1017〜5×1018atoms/cm3)の濃
度で含まれている。本明細書中では上記濃度範囲でn型
不純物元素を含む不純物領域をn型不純物領域(b)と
定義する。
質量分離しないでプラズマ励起したイオンドープ法でリ
ンを1×1018atoms/cm3の濃度で添加する。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。この工程では、保護膜107を介して結晶質シリ
コン膜にリンを添加する。
20〜122はゲート絶縁膜111を介してゲート電極
115、116の一部に重なるように形成される。即
ち、イオンドープ工程の加速電圧を高める(典型的には
80〜160KeV)ことによって、ゲート電極のテー
パー部を通して不純物元素を添加する。
0〜122のうち、ゲート電極115、116に重なっ
た部分に含まれるリンの濃度勾配は、ゲート電極11
5、116のテーパー部の膜厚変化を反映する。即ち、
n型不純物領域(b)120〜122へ添加されるリン
の濃度は、テーパー部に重なる領域において、p型不純
物領域(b)123、124から遠ざかるにつれて徐々
に増加する。
の深さ方向の添加濃度が変化するためである。即ち、リ
ンの深さ方向の濃度分布において任意の濃度で添加され
た深さ(例えば深さ方向に平均化した濃度)に注目した
とき、その深さは半導体膜中の断面方向においてゲート
電極のテーパー部の傾斜に沿った形で変化する。
リンを添加した場合を想定して行ったシミュレーション
結果について図16を用いて説明する。なお、ここでは
ISE(Integrated system engineering AG)半導体デ
バイスシミュレータ総合パッケージを用いた。
度分布を示している。ここではゲート電極の膜厚を30
0nm、テーパー角θを10.5°として計算した。ま
た、加速電圧は110KeVとし、プラズマドーピング
法(イオンドーピング法)により1×1015ions/cm2の
ドーズ量でリンを添加した場合について計算した。な
お、ゲート絶縁膜の膜厚は115nm、半導体膜の膜厚
は50nm、下地膜(酸化シリコン膜)の膜厚は300
nmとした。
(Si Layerと表記)のうち、ゲート電極のデーパー部直
下にあたる領域では、リンの濃度がチャネル長方向(断
面方向)に沿って変化していることが判る。即ち、チャ
ネル形成領域から遠ざかるにつれて(ドレイン領域に近
づくにつれて)、リンの濃度が高くなっていく勾配の様
子が示されている。
るが、加速電圧をさらに高くすればリンの濃度はさらに
ゲート電極の内側で高くなると予想できる。また、イオ
ンインプランテーション法を用いてもやはり同様の結果
が得られるであろうことが予想できる。
(b)120〜122の端部を斜めに図示しているが、
これはリンの添加された領域を示しているわけではな
く、上述のような断面方向のリンの濃度変化が、ゲート
電極115、116のテーパー部の形状に沿って変化し
ていることを示している。
図6に示すのは、図2(C)のn型不純物領域(b)1
20の拡大図である。図6に示すように、n型不純物領
域(b)120はテーパー部601の下にも形成され
る。このとき、テーパー部601におけるリンの濃度分
布は602の曲線で示されるように、p型不純物領域1
23から遠ざかるにつれて増加する。
件、テーパー部601の膜厚変化によって異なってく
る。また、テーパー部601の膜厚変化は、テーパー角
θとゲート電極115の膜厚によって決まる。
形状にし、そのテーパー部を通して不純物元素を添加す
ることにより、テーパー部の下に存在する半導体膜中
に、徐々に前記不純物元素の濃度が変化するような不純
物領域を形成することができる。本願発明はこのような
不純物領域をLDD領域として積極的に活用する。
レイン領域との間の急激な濃度変化を緩和するために設
けられており、そういう意味では、上記の構成は最も好
ましいLDD領域の形態であると言える。
るn型不純物領域120〜122を形成したら、次に、
レジストマスク119a、119b、119c、113a
〜113eを除去し、ゲート電極114〜118をマス
クとして自己整合的にゲート絶縁膜111をエッチング
して除去する。こうしてゲート電極114〜118の下
に残存したゲート絶縁膜125〜129が形成される。
(図2(D))
て、次に不純物元素の添加工程を行う際に加速電圧を低
くすることができる。そのため、また必要なドーズ量が
少なくて済むのでスループットが向上する。勿論、ゲー
ト絶縁膜をエッチングしないで残し、スルードーピング
によって不純物領域を形成しても良い。
ク130a〜130dを形成し、n型不純物元素(本実施
例ではリン)を添加して高濃度にリンを含む不純物領域
131〜139を形成する。ここでも、フォスフィン
(PH3)を用いたイオンドープ法(勿論、イオンイン
プランテーション法でも良い)で行い、この領域のリン
の濃度は1×1020〜1×1021atoms/cm3(代表的に
は2×1020〜5×102 0atoms/cm3)とする。(図3
(A))
不純物元素を含む不純物領域をn型不純物領域(a)と
定義する。また、不純物領域131〜139が形成され
た領域には既に前工程で添加されたリンまたはボロンが
含まれるが、十分に高い濃度でリンが添加されることに
なるので、前工程で添加されたリンまたはボロンの影響
は考えなくて良い。従って、本明細書中では不純物領域
131〜139はn型不純物領域(a)と言い換えても
構わない。
除去し、新たにレジストマスク140を形成する。そし
て、p型不純物元素(本実施例ではボロン)を添加し、
高濃度にボロンを含む不純物領域141、142を形成
する。ここではジボラン(B 2H6)を用いたイオンドー
プ法(勿論、イオンインプランテーション法でも良い)
により3×1020〜3×1021atoms/cm3(代表的には
5×1020〜1×102 1atoms/cm3)濃度でボロンを添
加する。なお、本明細書中では上記濃度範囲でp型不純
物元素を含む不純物領域をp型不純物領域(a)と定義
する。(図3(B))
(前述のn型不純物領域(a)131、132)には既
に1×1020〜1×1021atoms/cm3の濃度でリンが添
加されているが、ここで添加されるボロンはその少なく
とも3倍以上の濃度で添加される。そのため、予め形成
されていたn型の不純物領域は完全にP型に反転し、P
型の不純物領域として機能する。従って、本明細書中で
は不純物領域141、142をp型不純物領域(a)と
言い換えても構わない。
ート電極114〜118をマスクとして自己整合的にn
型不純物元素(本実施例ではリン)を添加する。こうし
て形成された不純物領域143〜146には前記n型不
純物領域(b)の1/2〜1/10(代表的には1/3
〜1/4)の濃度(但し、前述のチャネルドープ工程で
添加されたボロン濃度よりも5〜10倍高い濃度、代表
的には1×1016〜5×1018atoms/cm3、典型的には
3×1017〜3×1018atoms/cm3、)でリンが添加さ
れるように調節する。なお、本明細書中では上記濃度範
囲でn型不純物元素を含む不純物領域をn型不純物領域
(c)と定義する。(図3(C))
部分を除いて全てのn型不純物領域(b)にも1×10
16〜5×1018atoms/cm3の濃度でリンが添加されるが
特に問題とはならない。また、n型不純物領域(c)1
43〜146には既にチャネルドープ工程で1×1015
〜1×1018atoms/cm3の濃度のボロンが添加されてい
るが、この工程ではp型不純物領域(b)に含まれるボ
ロンの5〜10倍の濃度でリンが添加されるので、この
場合もボロンはn型不純物領域(b)の機能には影響を
与えないと考えて良い。
1、122のうちゲート電極に重なった部分のリン濃度
が2×1016〜5×1019atoms/cm3のままであるのに
対し、ゲート電極に重ならない部分はそれに1×1016
〜5×1018atoms/cm3の濃度のリンが加わっており、
若干高い濃度でリンを含むことになる。
でなる保護膜147を設け、それぞれの濃度で添加され
たn型またはp型不純物元素を活性化するために熱処理
工程を行う。この工程はファーネスアニール法、レーザ
ーアニール法、またはランプアニール法で行うことがで
きる。本実施例ではファーネスアニール法で活性化工程
を行う。加熱処理は、窒素雰囲気中において300〜6
50℃で3〜12時間、典型的には400〜550℃で
4〜6時間、ここでは550℃、4時間の熱処理を行
う。(図3(D))
膜の結晶化に用いた触媒元素(本実施例ではニッケル)
が、矢印で示す方向に移動して、前述の図3(A)の工
程で形成された高濃度にリンを含む領域に捕獲(ゲッタ
リング)される。これはリンによる金属元素のゲッタリ
ング効果に起因する現象であり、この結果、後のチャネ
ル形成領域148〜152は前記触媒元素の濃度が1×
1017atoms/cm3以下(好ましくは1×1016atoms/cm3
以下)となる。
となった領域(図3(A)の工程で不純物領域131〜
139が形成された領域)は高濃度に触媒元素が偏析し
て5×1018atoms/cm3以上(代表的には1×1019〜
5×1020atoms/cm3)濃度で存在する。
で、300〜550℃で1〜6時間(本実施例では35
0℃2時間)の熱処理を行い、活性層を水素化する工程
を行う。この工程は熱的に励起された水素により半導体
層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化(プラズマにより励
起された水素を用いる)を行っても良い。
間絶縁膜154を形成する。本実施例では第1層間絶縁
膜154として800nm厚の酸化シリコン膜をプラズ
マCVD法により形成する。勿論、窒化シリコン膜と酸
化シリコン膜との積層膜など珪素を含む絶縁膜を組み合
わせて積層構造としても良い。
4として、ポリイミド、アクリル、ポリアミド、ポリイ
ミドアミド、BCB(ベンゾシクロブテン)等の有機樹
脂膜を用いることも可能である。
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線155〜158と、ドレイン配線159
〜162を形成する。なお、図示されていないがCMO
S回路を形成するためにドレイン配線159と160は
電気的に接続されている。また、図示していないが、本
実施例ではこの電極を、チタン膜を100nm、シリコ
ンを含むアルミニウム膜300nm、チタン膜150n
mをスパッタ法で連続して形成した3層構造の積層膜と
する。(図4(B))
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜で50〜500nm(代表的には200〜300
nm)の厚さで形成する。この時、膜の形成に先立って
H2、NH3等水素を含むガスを用いてプラズマ処理を行
い、成膜後に熱処理を行うと良い。この前処理により励
起された水素が第1層間絶縁膜中に供給される。この状
態で熱処理を行うことで、パッシベーション膜163の
膜質を改善するとともに、第1層間絶縁膜中に添加され
た水素が下層側に拡散するため、効果的に活性層を水素
化することができる。
た後に、さらに水素化工程を行っても良い。例えば、3
〜100%の水素を含む雰囲気中で、300〜450℃
で1〜12時間の熱処理を行うと良く、あるいはプラズ
マ水素化法を用いても同様の効果が得られる。なお、こ
こで後に画素電極とドレイン配線を接続するためのコン
タクトホールを形成する位置において、パッシベーショ
ン膜163に開口部を形成しておいても良い。
164を約1μmの厚さに形成する。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、BCB(ベンゾシクロブテン)等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、300℃で焼成して形成
する。
して、顔料等で着色した樹脂膜を設け、カラーフィルタ
ーとして用いることも可能である。
厚の酸化シリコン膜(図示せず)を形成し、その後、画
素部となる領域において、酸化シリコン膜上に遮蔽膜1
65を形成する。さらに、遮蔽膜165を形成する際に
用いたレジストマスクを用いて、下地となっている酸化
シリコン膜(図示せず)を除去する。
タン(Ti)、タンタル(Ta)、クロム(Cr)、タ
ングステン(W)から選ばれた元素でなる膜またはいず
れかの元素を主成分とする膜で100〜300nmの厚
さに形成する。本実施例では1wt%のチタンを含有させた
アルミニウム膜を125nmの厚さに形成する。
化シリコン膜は、この上に形成する遮蔽膜の密着性を高
めることができる。また、有機樹脂で形成された第2層
間絶縁膜164の表面にCF4ガスを用いたプラズマ処
理を施すと、表面改質により膜上に形成する遮蔽膜の密
着性を向上させることができる。
ム膜を用いて、遮蔽膜だけでなく他の接続配線を形成す
ることも可能である。例えば、駆動回路内で回路間をつ
なぐ接続配線を形成しても良い。但し、その場合は遮蔽
膜または接続配線を形成する材料を成膜する前に、予め
第2層間絶縁膜164にコンタクトホールを形成してお
く必要がある。
化法またはプラズマ酸化法(本実施例では陽極酸化法)
により20〜100nm(好ましくは30〜50nm)
の厚さの酸化物166を形成する。本実施例では遮蔽膜
165としてアルミニウムを主成分とする膜を用いるた
め、酸化物166として酸化アルミニウム膜(アルミナ
膜)が形成される。
表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラ
ズマCVD法、熱CVD法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は20〜1
00nm(好ましくは30〜50nm)とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、DLC(Diamond like carbon)膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。
ション膜163にドレイン配線162に達するコンタク
トホールを形成し、画素電極167を形成する。なお、
画素電極168は隣接する別の画素の画素電極である。
画素電極167、168は、透過型液晶表示装置とする
場合には透明導電膜を用い、反射型の液晶表示装置とす
る場合には金属膜を用いれば良い。本実施例では透過型
の液晶表示装置とするために、酸化インジウム・スズ
(ITO)膜を110nmの厚さにスパッタ法で形成す
る。
65とが酸化物166を介して重なり、保持容量(キャハ゜
シタンス・ストレーシ゛)169を形成する。なお、この場合、遮
蔽膜165をフローティング状態(電気的に孤立した状
態)か固定電位、好ましくはコモン電位(データとして
送られる画像信号の中間電位)に設定しておくことが望
ましい。
とを有したアクティブマトリクス基板が完成する。な
お、図4(B)においては、駆動回路にはpチャネル型
TFT301、nチャネル型TFT302、303が形
成され、画素部にはnチャネル型TFTでなる画素TF
T304が形成される。
も構わない。どのような順序としても、最終的に形成さ
れるTFTの構造が図4(B)のような構造であればア
クティブマトリクス基板の基本的な機能は変化せず、本
発明の効果を損なうものではない。
は、チャネル形成領域201、ソース領域202、ドレ
イン領域203がそれぞれp型不純物領域(a)で形成
される。但し、実際にはソース領域またはドレイン領域
の一部に1×1020〜1×10 21atoms/cm3の濃度でリ
ンを含む領域が存在する。また、その領域には図3
(D)の工程でゲッタリングされた触媒元素が5×10
18atoms/cm3以上(代表的には1×1019〜5×1020a
toms/cm3)濃度で存在する。
ャネル形成領域204、ソース領域205、ドレイン領
域206、そしてチャネル形成領域の片側(ドレイン領
域側)に、ゲート絶縁膜を介してゲート電極と重なった
LDD領域207が形成される。この時、LDD領域2
07は2×1016〜5×1019atoms/cm3の濃度でリン
を含み、且つ、ゲート電極と全部重なるように形成され
る。
ゲート電極のテーパー部の形状を反映して内部に不純物
元素(この場合はリン)の濃度勾配を有していると考え
られる。即ち、LDD領域207に隣接するドレイン領
域206に近づくにつれて(チャネル形成領域204か
ら遠ざかるにつれて)リンの濃度が高くなる。
ャネル形成領域208、ソース領域209、ドレイン領
域210、そしてチャネル形成領域の両側にLDD領域
211、212が形成される。なお、この構造ではLD
D領域211、212の一部がゲート電極116と重な
るように配置されたために、ゲート絶縁膜を介してゲー
ト電極と重なった領域と、ゲート電極と重ならない領域
が存在する。
したnチャネル型TFT303を図3(C)の工程まで
作製した状態を示す拡大図である。ここに示すように、
LDD領域211はさらにゲート電極116に重なった
LDD領域211a、ゲート電極116に重ならないL
DD領域211bに区別できる。また、前述のLDD領
域211aには2×1016〜5×1019atoms/cm3の濃度
でリンが含まれるが、LDD領域211bはその1〜2
倍(代表的には1.2〜1.5倍)の濃度でリンが含ま
れる。
成領域213、214、ソース領域215、ドレイン領
域216、ゲート電極に重ならないLDD領域217〜
220、領域218、219に接したn型不純物領域
(a)221が形成される。この時、ソース領域21
5、ドレイン領域216はそれぞれn型不純物領域
(a)で形成され、LDD領域217〜220はn型不
純物領域(c)で形成される。
める性能に応じて回路又は素子を形成するTFTの構造
を最適化し、半導体装置の動作性能および信頼性を向上
させることができる。具体的には、nチャネル型TFT
は求める性能に応じてLDD領域の配置を異ならせ、ゲ
ート電極に重なったLDD領域またはゲート電極に重な
らないLDD領域を使い分けることによって、同一基板
上に高速動作またはホットキャリア対策を重視したTF
T構造と低オフ電流動作を重視したTFT構造とを実現
しうる。
て重なったLDD領域を形成する際、LDD領域内に不
純物元素(本実施例ではリン)の濃度勾配を形成するこ
とで、LDD領域の電界緩和効果がより高まることが期
待できる。
合、nチャネル型TFT302は高速動作を重視するシ
フトレジスタ回路、分周波回路(信号分割回路)、レベ
ルシフタ回路、バッファ回路などの駆動回路に適してい
る。即ち、チャネル形成領域の片側(ドレイン領域側)
のみにLDD領域207を配置することで、できるだけ
抵抗成分を低減させつつホットキャリア対策を重視した
構造となっている。これは上記回路群の場合、ソース領
域とドレイン領域の機能が変わらず、キャリア(電子)
の移動する方向が一定だからである。但し、必要に応じ
てチャネル形成領域の両側にゲート電極に重ならないL
DD領域を配置することもできる。
キャリア対策と低オフ電流動作の双方を重視するサンプ
リング回路(サンプル及びホールド回路)に適してい
る。即ち、ゲート電極に重なったLDD領域211a、
212aを配置することでホットキャリア対策とし、さ
らにゲート電極に重ならないLDD領域211b、21
2bを配置することで低オフ電流動作を実現した。ま
た、サンプリング回路はソース領域とドレイン領域の機
能が反転してキャリアの移動方向が180°変わるた
め、ゲート配線を中心に線対称となるような構造としな
ければならない。なお、場合によってはLDD領域21
1b、212bを設けない構造とすることもありうる。
電流動作を重視した画素部、サンプリング回路に適して
いる。即ち、オフ電流値を増加させる要因となりうるゲ
ート電極に重なったLDD領域を配置せず、ゲート電極
に重ならないLDD領域のみを配置することで低オフ電
流動作を実現している。また、駆動回路に用いるTFT
のLDD領域よりも低い濃度のLDD領域を用いること
で、多少オン電流値を犠牲にしても徹底的にオフ電流値
を低減する対策を打っている。さらに、n型不純物領域
(a)221はオフ電流値を低減する上で非常に有効で
あることが確認されている。
ャネル型TFT302のLDD領域207の長さ(幅)
は0.1〜3.0μm、代表的には0.2〜1.5μm
とすれば良い。また、nチャネル型TFT303のLD
D領域211a、212aの長さ(幅)は0.1〜3.0
μm、代表的には0.2〜1.5μm、LDD領域21
1b、212bの長さ(幅)は1.0〜3.5μm、代表
的には1.5〜2.0μmとすれば良い。また、画素T
FT304に設けられるLDD領域217〜220の長
さ(幅)は0.5〜3.5μm、代表的には2.0〜
2.5μmとすれば良い。
合(セルフアライン)的に形成され、nチャネル型TF
T302〜304は非自己整合(ノンセルフアライン)
的に形成されている点も本発明の特徴の一つである。
として比誘電率が7〜9と高いアルミナ膜を用いること
で、必要な容量を形成するための保持容量の占有面積を
少なくすることが可能である。さらに、本実施例のよう
に画素TFT上に形成される遮蔽膜を保持容量の一方の
電極とすることで、アクティブマトリクス型液晶表示装
置の画像表示部の開口率を向上させることができる。
の構造に限定される必要はない。例えば、本出願人によ
る特開平11−133463号公報や特願平10−25
4097号出願に記載された保持容量の構造を用いるこ
ともできる。
クス基板から、アクティブマトリクス型液晶表示装置を
作製する工程を説明する。図5に示すように、図4
(B)の状態の基板に対し、配向膜401を形成する。
本実施例では配向膜としてポリイミド膜を用いる。ま
た、対向基板402には、透明導電膜からなる対向電極
403と、配向膜404とを形成する。なお、対向基板
には必要に応じてカラーフィルターや遮蔽膜を形成して
も良い。
を施して液晶分子がある一定のプレチルト角を持って配
向するようにする。そして、画素部と、駆動回路が形成
されたアクティブマトリクス基板と対向基板とを、公知
のセル組み工程によってシール材、スペーサ、パターニ
ングによって設けられた樹脂膜(図示せず)などを介し
て貼りあわせる。その後、両基板の間に液晶405を注
入し、封止剤(図示せず)によって完全に封止する。液
晶には公知の液晶材料を用いれば良い。このようにして
図5に示すアクティブマトリクス型液晶表示装置が完成
する。
示装置の構成を、図8の斜視図を用いて説明する。尚、
図8は、図1〜図4の断面構造図と対応付けるため、共
通の符号を用いている。アクティブマトリクス基板は、
基板100上に形成された画素部701と、走査(ゲー
ト)信号駆動回路702と、画像(ソース)信号駆動回
路703で構成される。画素部の画素TFT304はn
チャネル型TFTであり、周辺に設けられる駆動回路は
CMOS回路を基本として構成されている。走査信号駆
動回路702と、画像信号駆動回路703はそれぞれゲ
ート配線704とソース配線158で画素部701に接
続されている。また、FPC705が接続された外部入
出力端子706からは、駆動回路の入出力端子まで入出
力信号配線707が設けられている。
クティブマトリクス型液晶表示装置の回路構成の一例を
示す。本実施例のアクティブマトリクス基板は、画像信
号駆動回路801、走査信号駆動回路(A)807、走
査信号駆動回路(B)811、プリチャージ回路81
2、画素部806を有している。なお、本明細書中にお
いて、駆動回路とは画像信号処理回路801および走査
信号駆動回路807を含めた総称である。
タ回路802、レベルシフタ回路803、バッファ回路
804、サンプリング回路805を備えている。また、
走査信号駆動回路(A)807は、シフトレジスタ回路
808、レベルシフタ回路809、バッファ回路810
を備えている。走査信号駆動回路(B)811も同様な
構成である。
は駆動電圧が5〜16V(代表的には10V)であり、
回路を形成するCMOS回路に使われるnチャネル型T
FTは図4(B)の302で示される構造が適してい
る。
バッファ回路804、810は、駆動電圧は14〜16
Vと高くなるが、シフトレジスタ回路と同様に、図4
(B)のnチャネル型TFT302を含むCMOS回路
が適している。なお、ゲート配線をダブルゲート構造、
トリプルゲート構造といったマルチゲート構造とするこ
とは、各回路の信頼性を向上させる上で有効である。
が14〜16Vであるが、ソース領域とドレイン領域が
反転する上、オフ電流値を低減する必要があるので、図
4(B)のnチャネル型TFT303を含むCMOS回
路が適している。なお、図4(B)ではnチャネル型T
FTしか図示されていないが、実際にサンプリング回路
を形成する時はnチャネル型TFTとpチャネル型TF
Tとを組み合わせて形成することになる。
6Vであり、サンプリング回路805よりもさらにオフ
電流値が低いことを要求するので、図4(B)のnチャ
ネル型TFT304を画素TFTとして用いることが望
ましい。
た作製工程に従ってTFTを作製することによって容易
に実現することができる。また、本実施例では画素部と
駆動回路の構成のみ示しているが、実施例1の作製工程
に従えば、その他にも分周波回路(信号分割回路)、D
/Aコンバータ回路、オペアンプ回路、γ補正回路、さ
らにはメモリ回路やマイクロプロセッサ回路などの信号
処理回路(論理回路と言っても良い)を同一基板上に形
成することも可能である。
部と該画素部を駆動するための駆動回路とを少なくとも
含む半導体装置、例えば同一基板上に信号処理回路、駆
動回路および画素部とを具備した半導体装置を実現しう
る。
異なる構造の画素部を有するアクティブマトリクス型液
晶表示装置について図10を用いて説明する。なお、基
本的な構造は図5と同じであるので異なる部分のみに注
目して説明する。
FT(nチャネル型TFT)305の構造が実施例2と
異なる。具体的には、本実施例の場合、チャネル形成領
域51、52とn型不純物領域(c)でなるLDD領域
53〜56との間に、オフセット領域57〜60が形成
されている点で異なる。
示されるようにチャネル形成領域と同一組成の半導体領
域(含まれる不純物元素がチャネル形成領域と同一であ
るという意味)で、ゲート絶縁膜を介してゲート電極と
重ならない領域を指す。このオフセット領域57〜60
は単なる抵抗領域として機能し、オフ電流値を低減する
上で非常に効果がある。
施例1の図3(C)の工程においてn型不純物元素を添
加する前に、厚さ20〜200nm(好ましくは25〜
150nm)の珪素を含む絶縁膜61を、ゲート配線等
を覆って形成しておけば良い。
の側壁に珪素を含む絶縁膜が形成された状態で不純物元
素が添加されるので、その部分がマスクとなってオフセ
ット領域が形成される。従って、こうして形成されるオ
フセット領域の長さは前記珪素を含む絶縁膜の膜厚にほ
ぼ一致し、20〜200nm(好ましくは25〜150
nm)となる。
一部を変更することで実現可能であり、実施例2、3の
いずれの構成とも自由に組み合わせることができる。
異なる構造のアクティブマトリクス型液晶表示装置を作
製した場合について説明する。図11は本実施例のアク
ティブマトリクス型液晶表示装置の断面構造である。な
お、駆動回路及び画素部を形成するTFT構造は基本的
に実施例1で説明した構造と変わらないため、変更点に
注目して説明を行うこととする。また、必要に応じて図
1〜図5で用いた符号を参照する。
表示装置において特徴的な点は、駆動回路ではゲート電
極65、66とゲート配線67とを異なる材料で形成す
る点である。具体的には、本実施例ではゲート電極6
5、66を窒化タンタル膜とタンタル膜とを積層した積
層膜で形成し、ゲート配線67をアルミニウム膜(アル
ミニウム合金膜を含む)で形成する。
は、図12(A)の上面図をA−A’で切ったときの断
面を示している。また、図12(A)をB−B’で切っ
た断面図が図12(B)に相当する。
に、ゲート電極65、66はさほど低い抵抗率である必
要はないため、なるべくテーパー形状を形成しやすい材
料を選択すればよい。本実施例ではそういった理由から
窒化タンタル膜とタンタル膜でなる積層膜を用いてい
る。しかし、ゲート配線67は長い距離にわたって信号
を伝達する必要があり、なるべく抵抗率の低い材料が望
ましい。そういった理由から本実施例ではアルミニウム
膜を用いている。
に、ゲート電極65、66の端部はゲート配線67と直
接接続される。このとき、層間絶縁膜を用いずに、直接
的に電気的接続を実現しているため、層間絶縁膜を形成
したり、コンタクトホールを開けたりといった工程を省
略できる。勿論この場合、ゲート電極65、66の表面
に絶縁膜が形成されていないことが前提となる。
あり、ゲート電極68、69とゲート配線70とを異な
る材料で形成する。具体的には、ゲート電極68、69
を窒化タンタル膜とタンタル膜とを積層した積層膜で形
成し、ゲート配線70をアルミニウム膜(アルミニウム
合金膜を含む)で形成する。
は、図13(A)の上面図をC−C’で切ったときの断
面を示している。また、図13(A)をD−D’で切っ
た断面図が図13(B)に相当する。この場合において
も、図13(A)、(B)に示すように、ゲート電極6
8、69の端部はゲート配線70と直接的に接続するこ
とができる。
1とは異なる構造の保持容量305を形成している。ド
レイン領域216と電気的に接続された半導体領域71
の上にはゲート絶縁膜と同時に形成された保持容量を形
成するための絶縁膜(以下、容量絶縁膜という)72を
介して保持容量を形成するための電極(以下、容量電極
という)73が形成される。さらに、容量電極73の上
には容量電極に電気的に接続された容量配線74が形成
される。なお、75はソース配線、76はドレイン配線
である。
ブマトリクス基板には設けず、対向基板側に設ける構造
とする。
1の作製工程に多少の変更を加えれば良い。まず、図3
(C)の工程まで終了したら、保護膜152を形成しな
いで、そのまま活性化工程を行う。条件は実施例1と同
様とする。
の熱処理工程において処理雰囲気中の酸素濃度に十分注
意を払う必要がある。本実施例ではゲート電極の形成材
料であるタンタル膜が露出した状態で熱処理を行うた
め、ゲート電極表面が酸化してしまうと、表面が絶縁膜
で覆われてしまう上、抵抗率が大きく増加してしまう。
後述するが、表面が絶縁膜で覆われてしまうと、後にゲ
ート配線との接続が困難になってしまう。従って、本実
施例では窒素雰囲気中に含まれる酸素濃度が1ppm以下
(好ましくは0.1ppm以下)となるようにし、電熱炉
への基板の投入及び基板の搬出は、炉内温度が150℃
以下となった後で行うことが望ましい。
はファーネスアニール工程)を行うと、ゲート電極の表
面は窒化されて窒化物が形成されると考えられる。しか
し、絶縁膜が形成されるわけではないため、導電性を有
する表面が露呈している。
ニウム膜でなるゲート配線67、70を形成する。な
お、このとき、ゲート配線67、70以外にも駆動回路
に外部からの信号を伝達するための入出力信号配線(図
示せず)を形成しても良い。なお、本明細書中において
入出力信号配線とは、FPC(フレキシブルプリントサ
ーキット)等の外部入出力端子から半導体装置の駆動回
路に伝達される制御信号(スタートパルス信号、クロッ
ク信号など)や画像情報を含む信号など、半導体回路に
各種信号を伝達する入力信号配線又は出力信号配線の総
称である。
07で示される配線)やゲート配線67、68の形成材
料としてアルミニウム、銅、若しくは銀でなる導電膜
(合金を含む)を用いることによって、0.1〜10μ
Ωcmという抵抗率の低い配線を実現している。特に、
アルミニウムは加熱するとヒロックを発生するなどの問
題があるが、本実施例ではアルミニウム膜にヒロックが
発生するような条件の加熱処理を全て終えた後で配線を
形成しているので問題とはならない。
信号配線やゲート配線の一部といった特定の部分に用い
ることが多い。特にアルミニウム膜は線幅2μm以下の
微細加工が困難であるため、微細加工を要するゲート電
極や高密度に集積化された駆動回路内部の接続配線とし
ては不適当である。駆動回路内部においてTFT同士を
接続する短い配線やゲート電極などは配線抵抗をさほど
気にしなくて良いので、タンタル膜等でも十分に機能さ
せることができる。
いずれの構成とも自由に組み合わせることが可能であ
る。
て、ゲート配線としていかなる低抵抗材料を用いても良
い。具体的には、実施例5に示したアルミニウム膜以外
に、銅または銅を主成分とする膜、銀または銀を主成分
とする膜、或いはそれらを組み合わせた積層膜を用いる
ことが可能である。
なる薄膜に対して、チタン、窒化チタン、タンタル、窒
化タンタル、タングステン、窒化タングステン、モリブ
デン、ニオブ等の材料で形成された膜を積層しても良
い。積層する順序は上でも下でも良く、ゲート配線は上
記低抵抗材料を挟む3層構造としても良い。これらの膜
は特にゲート配線としてアルミニウム膜を用いる場合に
有効であり、ヒロック等の発生を防止することができ
る。
る薄膜は非常に酸化されやすく絶縁不良の起こしやすい
材料である。そのため、上記チタン等の薄膜をゲート配
線の上表面に積層しておくことで、他の配線との電気的
接触を確保しやすくすることができる。
ずれの構成とも自由に組み合わせることが可能である。
む半導体膜の形成方法として、結晶化を助長する触媒元
素を用いる例を示したが、本実施例では、そのような触
媒元素を用いずに熱結晶化またはレーザー結晶化によっ
て結晶構造を含む半導体膜を形成する場合を示す。
導体膜を形成した後、600〜650℃の温度で15〜
24時間の熱処理工程を行えば良い。即ち、600℃を
超える温度で熱処理を行うことにより自然核が発生し、
結晶化が進行する。
構造を含む半導体膜を形成した後、実施例1に示した第
1アニール条件でレーザーアニール工程を行えば良い。
これにより短時間で結晶構造を含む半導体膜を形成する
ことができる。勿論、レーザーアニールの代わりにラン
プアニールを行っても良い。
含む半導体膜は、公知のあらゆる手段を用いて形成する
ことができる。なお、本実施例の構成は実施例1〜6の
構成と自由に組み合わせることが可能である。
異なる作製工程でアクティブマトリクス基板を作製する
場合について説明する。
公報に記載された技術を用いて結晶化工程を行い、ソー
ス領域及びドレイン領域の活性化と同時に、結晶化に用
いた触媒元素をソース領域及びドレイン領域中へゲッタ
リングする技術を用いる。
ッタリング工程までの工程を特開平10−270363
号公報(米国出願番号09/050,182に対応)を
用いることも可能である。同公報に記載の技術の場合、
触媒元素を用いて結晶化工程を行った後に、15族に属
する元素(代表的にはリン)を含む領域を選択的に形成
してそこに触媒元素をゲッタリングする。
ッタリング工程までの工程を特開平10−247735
号公報(米国出願番号09/034,041に対応)を
用いることも可能である。
含む半導体膜は、公知のあらゆる手段を用いて形成する
ことができる。なお、本実施例の構成は実施例1〜7の
構成と自由に組み合わせることが可能である。
SFET上に層間絶縁膜を形成し、その上にTFTを形
成する際にも実施することが可能である。即ち、三次元
構造の半導体装置を実現することも可能である。また、
基板としてSIMOX、Smart−Cut(SOITEC社
の登録商標)、ELTRAN(キャノン株式会社の登録
商標)などのSOI基板を用いることも可能である。
いずれの構成とも自由に組み合わせることが可能であ
る。
装置に適用することも可能である。本実施例ではEL表
示装置(特にアクティブマトリクス型ELディスプレ
イ)の画素部に本願発明を実施した場合について図14
を用いて説明する。
いる。91はスイッチング素子として機能するTFT
(以下、スイッチング用TFTという)、92はEL素
子へ流す電流量を制御するTFT(以下、電流制御用T
FTという)であり、91はnチャネル型TFT、92
はpチャネル型TFTで形成されている。ここでは、電
流制御用TFTとしてはpチャネル型TFTを用いてい
るが、nチャネル型TFTを用いることも可能である。
13、ドレイン領域14、LDD領域15a〜15d、高
濃度不純物領域16及びチャネル形成領域17a、17b
を含む活性層、ゲート絶縁膜18、ゲート電極19a、
19b、第1層間絶縁膜20、ソース配線21並びにド
レイン配線22を有して形成される。なお、ゲート電極
19a、19bは電気的に接続されたダブルゲート構造と
なっている。
容量(ストレーシ゛キャハ゜シタ)93が接続されている。保持容量
93は、ドレイン領域14と電気的に接続された容量形
成用半導体領域23とゲート絶縁膜18(保持容量93
を形成する領域では容量形成用の誘電体として機能す
る)と容量形成用電極24とで形成される。なお、接続
配線25は、容量形成用電極24に固定電位(ここでは
接地電位)を与えるための配線であり、ソース配線21
やドレイン配線22と同時に形成される。
ては、LDD領域15a〜15dは、ゲート絶縁膜18を
介してゲート電極19a、19bと重ならないように設け
る。スイッチング用TFT91は、選択時にビデオ信号
(画像情報を含む信号)に対応する電荷を保持容量93
へと蓄積する。そして非選択時は常にその電荷を保持し
なければならないので、オフ電流値による電荷漏れは極
力防がなければならない。そういった意味で、スイッチ
ング用TFT91はオフ電流値を低減することを最重要
課題として設計しなければならない。
域26、ドレイン領域27、及びチャネル形成領域29
を含む活性層、ゲート絶縁膜18、ゲート電極30、第
1層間絶縁膜20、ソース配線31並びにドレイン配線
32を有して形成される。なお、ゲート電極30はシン
グルゲート構造となっているが、ダブルゲート構造等で
あっても良い。
1のドレイン領域14とドレイン配線(接続配線とも言
える)22を介して電気的に接続されている。また、ソ
ース配線31は接続配線25と一体化して共通の電源供
給線に接続している。
発光させるための電流を供給すると同時に、その供給量
を制御して階調表示を可能とする。
なる構造のTFTが二つ配置されている。なお、ここで
示した例では、スイッチング用TFT91はnチャネル
型TFT、電流制御用TFT92はpチャネル型TFT
でそれぞれ形成されている。ここでは、電流制御用TF
Tとしてはpチャネル型TFTを用いているが、nチャ
ネル型TFTで形成することも可能である。
窒化珪素膜若しくは窒化酸化珪素膜を用いる。34はカ
ラーフィルター、35は蛍光体(蛍光色素層ともいう)
である。どちらも同色の組み合わせで、赤(R)、緑
(G)若しくは青(B)の色素を含む。カラーフィルタ
ー34は色純度を向上させるために設け、蛍光体35は
色変換を行うために設けられる。
のカラー化表示方式があり、RGBに対応した三種類の
EL素子を形成する方式、白色発光のEL素子とカラー
フィルターを組み合わせた方式、青色発光のEL素子と
蛍光体(蛍光性の色変換層:CCM)とを組み合わせた
方式、陰極(対向電極)に透明電極を使用してRGBに
対応したEL素子を重ねる方式、がある。
光体とを組み合わせた方式を用いた場合の例である。こ
こではEL素子94として青色発光の発光層を用いて紫
外光を含む青色領域の波長をもつ光を形成し、その光に
よって蛍光体35を励起して赤、緑若しくは青の光を発
生させる。そしてカラーフィルター34で色純度を上げ
て出力する。
することが可能であり、上記四つの全ての方式を本実施
例に用いることができる。
を形成した後で、第2層間絶縁膜36で平坦化を行う。
第2層間絶縁膜36としては、有機樹脂膜が好ましく、
ポリイミド、アクリル、BCB(ベンゾシクロブテン)
等を用いると良い。勿論、十分な平坦化が可能であれ
ば、無機膜を用いても良い。
子の陽極)であり、第2層間絶縁膜36及びパッシベー
ション膜33にコンタクトホールを開けた後、電流制御
用TFT92のドレイン配線32に接続されるように形
成される。
材料が好ましい)38、陰極39、保護電極40が形成
される。EL層38は単層又は積層構造で用いられる
が、積層構造で用いられる場合が多い。発光層以外に電
子輸送層や正孔輸送層を組み合わせて様々な積層構造が
提案されているが、本願発明はいずれの構造であっても
良い。
いマグネシウム(Mg)、リチウム(Li)若しくはカ
ルシウム(Ca)を含む材料を用いる。好ましくはMg
Ag電極を用いれば良い。また、保護電極40は陰極3
9を外部の湿気から保護膜するために設けられる電極で
あり、アルミニウム(Al)若しくは銀(Ag)を含む
材料が用いられる。
せずに連続形成することが望ましい。即ち、EL層や陰
極がどのような積層構造であっても全て連続形成するこ
とが望ましい。これはEL層として有機材料を用いる場
合、水分に非常に弱いため、大気解放した時の吸湿を避
けるためである。さらに、EL層38及び陰極39だけ
でなく、その上の保護電極40まで連続形成するとさら
に良い。
造の画素からなる画素部を有し、画素内において機能に
応じて構造の異なるTFTが配置されている。これによ
りオフ電流値の十分に低いスイッチング用TFTと、ホ
ットキャリア注入に強い電流制御用TFTとが同じ画素
内に形成でき、高い信頼性を有し、良好な画像表示が可
能なEL表示装置が形成できる。
部とを同一基板上に形成したアクティブマトリクス型E
L表示装置についても同様のことが言える。即ち、駆動
回路部と画素部とに関わらず、回路若しくは素子が求め
る機能に応じて異なる構造のTFTを配置する点が本願
発明の主旨に他ならない。
て、実施例1、3〜8のいずれの構成を組み合わせても
良い。
液晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、TN液晶、PDLC(ポリ
マー分散型液晶)、FLC(強誘電性液晶)、AFLC
(反強誘性電液晶)、またはFLCとAFLCの混合物
(反強誘電性混合液晶)が挙げられる。
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、「S.Inui et al.;Thresholdless antiferroelectr
icity in liquid crystals and its application to di
splays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることが
できる。
する電気光学応答特性を示す無しきい値反強誘電性混合
液晶(Thresholdless Antiferroelectric LCD:TL−
AFLCと略記する)にはV字型(またはU字型)の電
気光学応答特性を示すものがあり、その駆動電圧が約±
2.5V程度(セル厚約1μm〜2μm)のものも見出
されている。そのため、画素部用の電源電圧が5〜8V
程度で済む場合があり、駆動回路と画素部を同じ電源電
圧で動作させる可能性が示唆されている。即ち、液晶表
示装置全体の低消費電力化を図ることができる。
N液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるようなTFTは非常に動作速度の速いTFT
を実現しうるため、強誘電性液晶や反強誘電性液晶の応
答速度の速さを十分に生かした画像応答速度の速い液晶
表示装置を実現することが可能である。
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。そういった意
味で実施例1の図4(B)で示した保持容量は小さい面
積で大きな容量を蓄積することができるので好ましい。
ルコンピュータ等の電子機器の表示ディスプレイとして
用いることが有効であることは言うまでもない。
いずれの構成とも自由に組み合わせることが可能であ
る。
たCMOS回路や画素部は様々な電気光学装置(アクテ
ィブマトリクス型液晶表示装置、アクティブマトリクス
型EL表示装置、アクティブマトリクス型EC表示装
置)に用いることができる。即ち、それら電気光学装置
を表示部として組み込んだ電子機器(電子デバイス若し
くは電子製品)全てに本発明を実施できる。
レイ、ビデオカメラ、デジタルスチルカメラ、プロジェ
クター(リア型またはフロント型)、ゴーグル型ディス
プレイ(ヘッドマウントディスプレイ)、カーナビゲー
ション、パーソナルコンピュータ、携帯情報端末(モバ
イルコンピュータ、携帯電話または電子書籍等)、記録
媒体を備えた画像再生装置(具体的にはコンパクトディ
スク(CD)、レーザーディスク(登録商標)(LD)
又はデジタルビデオディスク(DVD)等の記録媒体を
再生し、その画像を表示しうるディスプレイを備えた装
置)などが挙げられる。それら半導体装置の例を図15
に示す。
あり、本体2001、受像部2002、表示部200
3、キーボード2004等で構成される。本願発明は表
示部2003に用いることができる。
2101、表示部2102、音声入力部2103、操作
スイッチ2104、バッテリー2105、受像部210
6等で構成される。本願発明を表示部2102に用いる
ことができる。
あり、本体2201、表示部2202、アーム部220
3等で構成される。本発明は表示部2202に用いるこ
とができる。
装置(具体的にはDVD再生装置)であり、本体230
1、記録媒体(CD、LDまたはDVD等)2302、
操作スイッチ2303、表示部(a)2304、表示部
(b)2305等で構成される。表示部(a)は主とし
て画像情報を表示し、表示部(b)は主として文字情報
を表示するが、本発明はこれら表示部(a)、(b)に
用いることができる。なお、記録媒体を備えた画像再生
装置としては、CD再生装置、ゲーム機器などに本発明
を用いることができる。
であり、本体2401、光源、光学系レンズ及び表示装
置を含む光学エンジン2402等で構成され、スクリー
ン2403に画像を表示することができる。本発明は光
学エンジン2402に内蔵される表示装置(図示せず)
に用いることができる。なお、表示装置は3枚用いる方
式でも1枚用いる方式でも良く、透過型表示装置であっ
ても反射型表示装置であっても良い。
り、本体2501、光源、光学系レンズ及び表示装置を
含む光学エンジン2402、光源2502、リフレクタ
ー2503、2504、スクリーン2505等で構成さ
れる。本発明は光学エンジン2502に内蔵される表示
装置(図示せず)に用いることができる。なお、表示装
置は3枚用いる方式でも1枚用いる方式でも良く、透過
型表示装置であっても反射型表示装置であっても良い。
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例1〜11のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
した電極および配線、即ち断面がテーパー形状を有する
ゲート電極及びゲート電極の形成方法の一例を説明す
る。
絶縁膜を形成し、その上にスパッタ法により金属積層膜
を形成した。本実施例では純度が6N以上のタングステ
ンターゲットを用いた。また、スパッタガスとしてはア
ルゴン(Ar)、クリプトン(Kr)、キセノン(X
e)等の単体ガスまたはそれらの混合ガスを用いればよ
い。なお、スパッタパワー、ガスの圧力、基板温度等の
成膜条件は適宜実施者が制御すればよい。なお、上記金
属積層膜は下層にWNx(但し、0<x<1)で示され
る窒化タングステン膜を有し、上層にタングステン膜を
有している。
素がほとんど含まれておらず、特に酸素の含有量は30
ppm以下とすることができ、電気抵抗率は20μΩ・
cm以下、代表的には、6μ〜15μΩ・cmとするこ
とができる。また、膜の応力は、−5×109〜5×1
09dyn/cm2とすることができる。
ためのレジストマスクパターン(膜厚:1.5μm)を
形成する。
パターニングに高密度プラズマを使用するICP(Indu
ctively Coupled Plasma)エッチング装置を使用してエ
ッチングを行ない、断面がテーパー形状を有するゲート
電極及びゲート電極を形成した。
ズマ生成機構について図17を用いて詳細に説明する。
図を示す。チャンバー上部の石英板1上にアンテナコイ
ル2を配置し、マッチングボックス3を介してRF電源
4に接続されている。また、対向に配置された基板側の
下部電極5にもマッチングボックス6を介してRF電源
7が接続されている。
印加されると、アンテナコイル2にRF電流Jがα方向
に流れ、Z方向に磁界Bが発生する。
向に誘導電界Eが生じる。
ガス分子と衝突し、プラズマが生成される。誘導電界の
方向がα方向なので、荷電粒子がエッチングチャンバー
壁や、基板に衝突して電荷を消失する確率が低くなる。
従って、1Pa程度の低圧力でも高密度のプラズマを発
生させることができる。また、下流へは、磁界Bがほと
んどないので、シート状に広がった高密度プラズマ領域
となる。
れる)と基板側の下部電極5(バイアスパワーが印加さ
れる)のそれぞれに印加するRFパワーを調節すること
によってプラズマ密度と自己バイアス電圧を独立に制御
することが可能である。また、被エッチング膜に応じて
異なる周波数のRFパワーを印加できる。
得るためには、アンテナコイル2に流れるRF電流Jを
低損失で流す必要があり、大面積化するためには、アン
テナコイル2のインダクタンスを低下させなければなら
ない。そのために図18に示したようにアンテナを分割
したマルチスパイラルコイル82のICPエッチング装
置が開発された。図18中の81は石英板、83、86
はマッチングボックス、84、87はRF電源である。
また、チャンバーの底部には、基板88を保持する下部
電極85が絶縁体89を介して設けられている。
の中でも特に、マルチスパイラルコイル方式のICPエ
ッチング装置を用いることで所望のテーパー角θを有す
る配線を形成した。
では、ICPエッチング装置のバイアスパワー密度を調
節する。図19は、テーパー角θのバイアスパワー依存
性を示した図である。図19に示したように、バイアス
パワー密度に応じてテーパー角θを制御することができ
る。
合ガス)のCF4の流量比を調節してもよい。図20は
テーパー角θとCF4の流量比依存性を示した図であ
る。CF4の流量比を大きくすればタングステンとレジ
ストとの選択比が大きくなり、配線のテーパー角θを大
きくすることができる。
ストの選択比に依存していると考えられる。図21にタ
ングステンとレジストの選択比とテーパー角θとの依存
性を示した。
て、バイアスパワー密度や反応ガス流量比を適宜決定す
ることで、極めて容易に所望のテーパー角θ=3〜40
°(好ましくは5〜35°より好ましくは7〜20°)
を有するゲート電極および配線を形成することができ
た。
般に知られている耐熱性導電性材料(Ta、Ti、M
o、Cr、Nb、Si等)についてICPエッチング装
置を用いると、容易にパターンの端部をテーパー形状と
して加工することができる。
チングガスとしてCF4(四フッ化炭素ガス)とCl2ガ
スとの混合ガスを用いたが、特に限定されず、例えば、
C2F 6、またはC4F8から選ばれたフッ素を含む反応ガ
スとCl2、SiCl4、またはBCl3から選ばれた塩
素を含むガスとの混合ガスを用いることも可能である。
装置が完成する。
のいずれの構成とも自由に組み合わせることが可能であ
る。
回路又は素子が求める性能に応じて適切な構造のTFT
を配置することが可能となり、半導体装置の動作性能や
信頼性を大幅に向上させることができる。
られるnチャネル型TFTのLDD領域には、隣接する
ドレイン領域に近づくにつれてn型不純物元素の濃度が
高くなるような濃度勾配を有する領域が存在する。そし
て、このような濃度勾配を有する領域が電界緩和の効果
をさらに高めることが期待できる。
置を表示媒体として有する電子機器の動作性能と信頼性
も向上させることができる。
面構造図。
図。
図。
視図。
路ブロック図。
面構造図。
面構造図。
ン結果を示す図。
を示す図。
チング装置を示す図。
す図。
す図。
存性を示す図。
形成領域 202、205、209、215 ソース領域 203、206、210、216 ドレイン領域 207、211a、212a ゲート電極に重なったL
DD領域 211b、212b、217〜220 ゲート電極に重
ならないLDD領域 221 n型不純物領域(a)
Claims (21)
- 【請求項1】同一基板上に画素部と駆動回路とを少なく
とも含む半導体装置において、 前記駆動回路を形成するnチャネル型TFTのLDD領
域は、少なくとも一部または全部が、該nチャネル型T
FTのゲート電極と重なるように形成され、 前記画素部を形成する画素TFTのLDD領域は、該画
素TFTのゲート電極と重ならないように形成され、 前記駆動回路を形成するnチャネル型TFTのLDD領
域に含まれるn型不純物元素の濃度は、該LDD領域に
隣接するドレイン領域に近づくにつれて高くなる領域を
有することを特徴とする半導体装置。 - 【請求項2】同一基板上に画素部と駆動回路とを少なく
とも含む半導体装置において、 前記駆動回路を形成するnチャネル型TFTのLDD領
域は、少なくとも一部または全部が、該nチャネル型T
FTのゲート電極と重なるように形成され、 前記画素部を形成する画素TFTのLDD領域は、該画
素TFTのゲート電極と重ならないように形成され、 前記駆動回路を形成するnチャネル型TFTのチャネル
形成領域とLDD領域との境界近傍に含まれるn型不純
物元素の濃度は、該LDD領域とドレイン領域との境界
近傍に含まれる濃度より低いことを特徴とする半導体装
置。 - 【請求項3】請求項1または請求項2において、前記駆
動回路を形成するnチャネル型TFTのLDD領域に
は、前記画素TFTのLDD領域に比べて2〜10倍の
濃度でn型不純物元素が含まれることを特徴とする半導
体装置。 - 【請求項4】請求項1または請求項2において、前記駆
動回路を形成するnチャネル型TFTのLDD領域には
2×1016〜5×1019atoms/cm3の濃度範囲でn型不
純物元素が含まれ、前記画素TFTのLDD領域には1
×1016〜5×1018atoms/cm3の濃度範囲でn型不純
物元素が含まれていることを特徴とする半導体装置。 - 【請求項5】同一基板上に画素部と駆動回路とを少なく
とも含む半導体装置において、 前記駆動回路には、LDD領域の全部がゲート電極と重
なるように形成された第1のnチャネル型TFTと、L
DD領域の一部がゲート電極と重なるように形成された
第2のnチャネル型TFTとを有し、 前記画素部を形成する画素TFTのLDD領域は、該画
素TFTのゲート電極と重ならないように形成され、 前記第1又は第2のnチャネル型TFTのLDD領域に
含まれるn型不純物元素の濃度は、該LDD領域に隣接
するドレイン領域に近づくにつれて高くなる領域を有す
ることを特徴とする半導体装置。 - 【請求項6】同一基板上に画素部と駆動回路とを少なく
とも含む半導体装置において、 前記駆動回路には、LDD領域の全部がゲート電極と重
なるように形成された第1のnチャネル型TFTと、L
DD領域の一部がゲート電極と重なるように形成された
第2のnチャネル型TFTとを有し、 前記画素部を形成する画素TFTのLDD領域は、該画
素TFTのゲート電極と重ならないように形成され、 前記第1または第2のnチャネル型TFTのチャネル形
成領域とLDD領域との境界近傍に含まれるn型不純物
元素の濃度は、該LDD領域とドレイン領域との境界近
傍に含まれる濃度より低いことを特徴とする半導体装
置。 - 【請求項7】請求項5または請求項6において、前記第
1のnチャネル型TFTのLDD領域又は前記第2のn
チャネル型TFTのLDD領域には、前記画素TFTの
LDD領域に比べて2〜10倍の濃度でn型不純物元素
が含まれることを特徴とする半導体装置。 - 【請求項8】請求項5または請求項6において、前記第
1のnチャネル型TFTのLDD領域又は前記第2のn
チャネル型TFTのLDD領域には2×1016〜5×1
019atoms/cm3の濃度範囲でn型不純物元素が含まれ、
前記画素TFTのLDD領域には1×1016〜5×10
18atoms/cm3の濃度範囲でn型不純物元素が含まれてい
ることを特徴とする半導体装置。 - 【請求項9】請求項1乃至請求項8に記載された半導体
装置とは、アクティブマトリクス型液晶ディスプレイで
あることを特徴とする半導体装置。 - 【請求項10】請求項1乃至請求項8に記載された半導
体装置とは、アクティブマトリクス型ELディスプレイ
であることを特徴とする半導体装置。 - 【請求項11】請求項1乃至請求項8に記載された半導
体装置を用いたことを特徴とするビデオカメラ。 - 【請求項12】請求項1乃至請求項8に記載された半導
体装置を用いたことを特徴とするデジタルカメラ。 - 【請求項13】請求項1乃至請求項8に記載された半導
体装置を用いたことを特徴とするプロジェクター。 - 【請求項14】請求項1乃至請求項8に記載された半導
体装置を用いたことを特徴とするゴーグル型ディスプレ
イ。 - 【請求項15】請求項1乃至請求項8に記載された半導
体装置を用いたことを特徴とするカーナビゲーション。 - 【請求項16】請求項1乃至請求項8に記載された半導
体装置を用いたことを特徴とするパーソナルコンピュー
タ。 - 【請求項17】請求項1乃至請求項8に記載された半導
体装置を用いたことを特徴とする携帯情報端末。 - 【請求項18】請求項1乃至請求項8に記載された半導
体装置を用いたことを特徴とする記録媒体を備えた画像
再生装置。 - 【請求項19】同一基板上に画素部と駆動回路とを少な
くとも含む半導体装置の作製方法において、 基板上に結晶構造を含む半導体膜を形成する第1工程
と、 前記結晶構造を含む半導体膜をパターニングして活性層
を形成する第2工程と、 前記活性層に接してゲート絶縁膜を形成する第3工程
と、 前記ゲート絶縁膜の上に導電膜を形成する第4工程と、 前記導電膜をパターニングしてテーパー部を有するゲー
ト電極を形成する第5工程と、 前記駆動回路のnチャネル型TFTとなる領域に前記ゲ
ート電極のテーパー部を通してn型不純物元素を添加
し、前記基板に平行な方向において前記n型不純物元素
の濃度勾配を有するn型不純物領域(b)を形成する第
6工程と、 n型不純物元素を添加し、n型不純物領域(a)を形成
する第7工程と、 p型不純物元素を添加し、p型不純物領域(a)を形成
する第8工程と、 前記ゲート電極をマスクとして自己整合的にn型不純物
元素を添加し、n型不純物領域(c)を形成する第9工
程と、 を有することを特徴とする半導体装置の作製方法。 - 【請求項20】請求項19において、前記n型不純物領
域(b)には、前記n型不純物領域(c)に比べて2〜
10倍の濃度でn型不純物元素が添加されることを特徴
とする半導体装置の作製方法。 - 【請求項21】請求項20において、前記n型不純物領
域(b)には2×1016〜5×1019atoms/cm3の濃度
でn型不純物元素が添加され、前記n型不純物領域
(c)には1×1016〜5×1018atoms/cm3の濃度で
n型不純物元素が添加されることを特徴とする半導体装
置の作製方法。
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