JP2001093990A - Semiconductor storage - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor storage that is suited for increase in capacity for reducing a cell area per bit, when composing one memory cell with a plurality of transistors. SOLUTION: A three-transistor type DRAM memory cell 21 is composed by wiring a wiring 22 that is first-layer polysilicon, a word wire RWL for reading and a word line WWL for writing that are second-layer polysilicon, wirings 2a, 23, and 24 that are a first-layer metal, a bit line RBL for reading, Vss wiring that is a second-layer metal, bit line WBL for wiring, and n+ diffusion layers n1 and n2. Since the polysilicon layer is composed, while being divided into two layers, the need for space between a transistor STr for accumulation and a transistor RTr for reading and space between the transistor STr, and the word line WWL for writing is dispensed with for saving of the area of a memory cell.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、例えば、他のロジ
ックＬＳＩと１チップ上に混載するうえで有利な、複数
のトランジスタで１つのメモリセルを構成する半導体記
憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device comprising a plurality of transistors and constituting one memory cell, which is advantageous when, for example, another logic LSI is mounted on one chip.

【０００２】[0002]

【従来の技術】通常の１Ｔｒ−１Ｃａｐａ（１トランジ
スタ−１キャパシタ）型のＤＲＡＭ（ダイナミックＲＡ
Ｍ）は、１つの情報保持用のキャパシタと１つの電荷転
送用のトランジスタからセルが構成されており、セル構
造が単純でセル面積が小さいことから、大容量化に適し
ている。ところが、同ＤＲＡＭの製造においては、セル
面積を小さくするために、キャパシタにスタック構造や
トレンチ構造を用いなければならず、プロセスが複雑と
なる傾向にある。例えば、スタック構造の場合、ポリシ
リコン又はポリサイドの配線層を用いる箇所は、通常ト
ランジスタのゲート、メモリセルのストレージ・ノー
ド、セル・プレート及びビット線の４箇所となり、ロジ
ックＬＳＩで用いるトランジスタのゲート用の１層ポリ
シリコン又はポリサイド等と比較して非常に多くなる。
このため、こうしたＤＲＡＭをロジックＬＳＩと１チッ
プ上に混載するような場合には、その配線層の多さがコ
スト増につながっていた。2. Description of the Related Art An ordinary 1Tr-1Capa (1 transistor-1 capacitor) type DRAM (dynamic RA)
M) is composed of one information holding capacitor and one charge transfer transistor, and has a simple cell structure and a small cell area, which is suitable for increasing the capacity. However, in the manufacture of the DRAM, a stack structure or a trench structure must be used for the capacitor in order to reduce the cell area, and the process tends to be complicated. For example, in the case of the stack structure, the locations where the wiring layer of polysilicon or polycide is used are usually four locations of the gate of the transistor, the storage node of the memory cell, the cell plate and the bit line. Compared with single-layer polysilicon or polycide of the present invention.
Therefore, when such a DRAM is mounted on a single chip with a logic LSI, the number of wiring layers increases the cost.

【０００３】そこで従来より、１層のゲートでメモリセ
ルを構成するＤＲＡＭとして、３Ｔｒ（３トランジス
タ）型のＤＲＡＭが開発され、実用されている。図１５
に示すように、従来の３Ｔｒ型ＤＲＡＭメモリセル１０
１は、読出し用トランジスタＲＴｒ、書込み用トランジ
スタＷＴｒ及び蓄積用トランジスタＳＴｒの３つのトラ
ンジスタに対し、ポリシリコン層からなる読出し用ワー
ド線ＲＷＬ、書込み用ワード線ＷＷＬ及びゲート配線１
０２、第１層メタルからなる配線１０２ａ及び読出し用
ビット線ＲＢＬ、第２層メタルからなるＶｓｓ配線及び
書込み用ビット線ＷＢＬがそれぞれ配線されて構成され
ている。そして、これらの各配線はｎ＋拡散層ｎ１１及
びｎ１２に対し、それぞれコンタクト部Ｃ１１，Ｃ１
２，Ｃ１３，Ｃ１４を通じて所定の電気的接続がとられ
ており、等価回路的には図１６に示されるものとなる。
なお、コンタクト部Ｃ１２及びＣ１４には、第２層メタ
ル−第１層メタル間のビア・コンタクト、及び第１層メ
タル−ｎ＋拡散層間のコンタクトが直上にとられてい
る。[0003] Conventionally, a 3Tr (three transistor) type DRAM has been developed and put into practical use as a DRAM which constitutes a memory cell with one layer of gate. FIG.
As shown in FIG.
Reference numeral 1 denotes a read word line RWL, a write word line WWL, and a gate line 1 made of a polysilicon layer for three transistors, a read transistor RTr, a write transistor WTr, and a storage transistor STr.
02, a wiring 102a made of a first-layer metal and a read bit line RBL, a Vss wiring made of a second-layer metal, and a write bit line WBL are respectively wired. These wirings are respectively connected to the contact portions C11 and C1 with respect to the n + diffusion layers n11 and n12.
Predetermined electrical connections are made through C2, C13, and C14, and the equivalent circuit is as shown in FIG.
In the contact portions C12 and C14, a via contact between the second-layer metal and the first-layer metal and a contact between the first-layer metal and the n + diffusion layer are provided directly above.

【０００４】ここで、図１６に基づいて、メモリセル１
０１の動作について説明する。電源線Ｖｓｓはグランド
レベル（Ｖｓｓ＝０Ｖ）に設定されている。データ書込
み時には、読出し用ワード線ＲＷＬを論理レベル”Ｌ
（ロー）”にして、読出し用トランジスタＲＴｒをＯＦ
Ｆ（オフ）状態にするとともに、書込み用ワード線ＷＷ
Ｌを論理レベル”Ｈ（ハイ）”にして、書込み用トラン
ジスタＷＴｒをＯＮ（オン）状態にする。そしてこの状
態で、書込み用ビット線ＷＢＬのデータである論理レベ
ル”Ｈ”又は”Ｌ”を蓄積用トランジスタＳＴｒのゲー
トに書き込む。一方、データ読出し時には、書込み用ワ
ード線ＷＷＬを論理レベル”Ｌ”にして、書込み用トラ
ンジスタＷＴｒをＯＦＦ状態にするとともに、読出し用
ワード線ＲＷＬを論理レベル”Ｈ”にして、読出し用ト
ランジスタＲＴｒをＯＮ状態にする。そしてこの状態
で、蓄積用トランジスタＳＴｒに蓄積されたデータであ
る論理レベル”Ｈ”又は”Ｌ”を読出し用ビット線ＲＢ
Ｌに読み出す。[0004] Here, based on FIG.
01 will be described. The power supply line Vss is set to the ground level (Vss = 0 V). At the time of data writing, the read word line RWL is set to the logical level “L”.
(Low) ", and the read transistor RTr is turned off.
F (off) state and the write word line WW
L is set to the logic level “H (high)” to turn on the write transistor WTr. In this state, the logic level “H” or “L”, which is the data of the write bit line WBL, is written to the gate of the storage transistor STr. On the other hand, at the time of data reading, the write word line WWL is set to the logical level “L” to turn off the write transistor WTr, and the read word line RWL is set to the logical level “H” to set the read transistor RTr to the logical level “H”. Turn on. In this state, the logic level “H” or “L”, which is the data stored in the storage transistor STr, is read from the read bit line RB.
Read to L.

【０００５】また図１７は、前記メモリセル１０１を１
６ビット分配列したメモリセルアレイ１０５を示してい
る。FIG. 17 shows that the memory cell 101 is
The memory cell array 105 arranged for 6 bits is shown.

【０００６】[0006]

【発明が解決しようとする課題】このように、１つのメ
モリセルを複数のトランジスタで構成することにより、
いわゆるロジックプロセスでの作成が可能となり、その
製造コストも低く抑えることができるようになる。As described above, by configuring one memory cell with a plurality of transistors,
It is possible to make the semiconductor device by a so-called logic process, and the manufacturing cost can be reduced.

【０００７】しかしながら、前記従来のメモリセル１０
１は、読出し用ワード線ＲＷＬ、書込み用ワード線ＷＷ
Ｌ及びゲート配線１０２について、それら各配線同士の
接触を避けるために、設計ルールに従った所定のスペー
スを設ける必要があり、自ずと１ビットあたりのセルの
面積も大きくなってしまう。そのため、大容量化に適さ
ないという問題があった。However, the conventional memory cell 10
1 is a read word line RWL, a write word line WW
For the L and gate wirings 102, it is necessary to provide a predetermined space in accordance with the design rules in order to avoid contact between the respective wirings, and the cell area per bit naturally increases. Therefore, there is a problem that it is not suitable for increasing the capacity.

【０００８】本発明は上記実情に鑑みてなされたもの
で、その目的は、複数のトランジスタで１つのメモリセ
ルを構成する場合であれ、それら１ビットあたりのセル
面積の縮小化を図ることのできる大容量化に適した半導
体記憶装置を提供することにある。The present invention has been made in view of the above circumstances, and its purpose is to reduce the cell area per bit, even when one memory cell is constituted by a plurality of transistors. An object of the present invention is to provide a semiconductor memory device suitable for increasing the capacity.

【０００９】[0009]

【課題を解決するための手段】上記問題点を解決するた
めに、請求項１に記載の発明は、半導体基板上に形成さ
れた複数のトランジスタによって１つのメモリセルが構
成される半導体記憶装置において、前記メモリセルを構
成する複数のトランジスタのうち、少なくとも１つのト
ランジスタのゲートは他のトランジスタのゲートと異な
る配線層の配線として形成されることを要旨とする。According to a first aspect of the present invention, there is provided a semiconductor memory device in which one memory cell is formed by a plurality of transistors formed on a semiconductor substrate. The gist is that the gate of at least one of the plurality of transistors included in the memory cell is formed as a wiring in a wiring layer different from the gate of another transistor.

【００１０】従って、請求項１に記載の発明によれば、
異なる配線層の配線として形成されるゲート用配線間は
電気的に絶縁されているため、それらゲート用配線間に
平面的なスペースが不要とされる。即ち、それら異なる
配線層の配線として形成されるゲート用配線間は、平面
的なスペースをゼロとすることができ、極端にはそれら
ゲート用配線の一部若しくは全部を重ねて形成すること
も可能とされる。これにより、メモリセル１ビットあた
りの面積の縮小化も容易に行うことができる。Therefore, according to the first aspect of the present invention,
Since the gate wirings formed as wirings in different wiring layers are electrically insulated, a planar space is not required between the gate wirings. In other words, the space between the gate wirings formed as the wirings of the different wiring layers can be zero in a planar space, and in extreme cases, a part or all of the gate wirings can be overlapped and formed. It is said. Thus, the area per bit of the memory cell can be easily reduced.

【００１１】請求項２に記載の発明は、請求項１記載の
半導体記憶装置において、前記メモリセルは、書込み用
トランジスタ、読出し用トランジスタ、及びデータ蓄積
用トランジスタの３種のトランジスタを有して構成さ
れ、前記書込み用トランジスタは書込み時に活性化され
て書込みビット線のデータを前記データ蓄積用トランジ
スタのゲートに蓄積し、前記読出し用トランジスタは読
出し時に活性化されて前記データ蓄積用トランジスタの
ゲート電位に応じたデータを読出しビット線に出力する
ものであることを要旨とする。According to a second aspect of the present invention, in the semiconductor memory device according to the first aspect, the memory cell includes three types of transistors: a write transistor, a read transistor, and a data storage transistor. The write transistor is activated at the time of writing to accumulate data of a write bit line at the gate of the data storage transistor, and the read transistor is activated at the time of read and is set at the gate potential of the data storage transistor. The gist is that the corresponding data is read out and output to the bit line.

【００１２】従って、請求項２に記載の発明によれば、
上記理由により、例えば前述した３トランジスタ型のＤ
ＲＡＭ等にあっても、その省面積化が可能となる。請求
項３に記載の発明は、請求項２記載の半導体記憶装置に
おいて、前記データ蓄積用トランジスタのゲートが第１
ゲート配線層となる配線により形成され、前記書込み用
トランジスタ及び前記読出し用トランジスタのゲートが
第２ゲート配線層となる配線により形成されるととも
に、前記書込み用トランジスタ及び前記読出し用トラン
ジスタのいずれか一方のゲートを形成する配線は、前記
データ蓄積用トランジスタの電極となる不純物拡散層の
活性領域上において通常配線として形成されてなること
を要旨とする。Therefore, according to the second aspect of the present invention,
For the above reason, for example, the three-transistor type D
Even in a RAM or the like, the area can be reduced. According to a third aspect of the present invention, in the semiconductor memory device according to the second aspect, a gate of the data storage transistor is a first gate.
The write transistor and the read transistor are formed by a wiring that forms a gate wiring layer, and the gates of the write transistor and the read transistor are formed by a wiring that forms the second gate wiring layer, and one of the write transistor and the read transistor is formed. The gist is that the wiring forming the gate is formed as a normal wiring on the active region of the impurity diffusion layer serving as the electrode of the data storage transistor.

【００１３】従って、請求項３に記載の発明によれば、
書込み用トランジスタ及び読出し用トランジスタのいず
れか一方のゲートを形成する配線を、不純物拡散層の活
性領域上に単なる通常配線として形成することができる
分、レイアウトの自由度が増すとともに、更なる省面積
化が可能となる。Therefore, according to the third aspect of the present invention,
Wiring forming one of the gates of the writing transistor and the reading transistor can be formed as a mere normal wiring on the active region of the impurity diffusion layer, so that the degree of freedom in layout is increased and the area is further reduced. Is possible.

【００１４】請求項４に記載の発明は、請求項２記載の
半導体記憶装置において、前記各トランジスタの電極と
なる不純物拡散層の活性領域上に配設されるゲート配線
層の配線がすべてそれらトランジスタのゲートを形成
し、同不純物拡散層の活性領域上には通常配線となるゲ
ート配線が存在しないことを要旨とする。According to a fourth aspect of the present invention, in the semiconductor memory device according to the second aspect, all of the wirings of the gate wiring layer provided on the active region of the impurity diffusion layer serving as the electrodes of the transistors are formed of the transistors. The gist of the present invention is that there is no gate wiring serving as a normal wiring on the active region of the impurity diffusion layer.

【００１５】従って、請求項４に記載の発明によれば、
不純物拡散層形成のためのイオン注入をすべて一括して
行うことが可能であり、製造工程が簡略化される。な
お、不純物拡散層の活性領域上を避けて通常配線となる
ゲート配線を配設する分、請求項３記載の発明の構成よ
りは若干大型化することとなる。Therefore, according to the invention described in claim 4,
All the ion implantations for forming the impurity diffusion layer can be performed at once, and the manufacturing process is simplified. It should be noted that the size of the gate wiring, which is a normal wiring avoiding the active region of the impurity diffusion layer, is slightly larger than that of the third aspect of the present invention.

【００１６】請求項５に記載の発明は、請求項２〜４の
いずれかに記載の半導体記憶装置において、前記書込み
ビット線及び前記読出しビット線を同一配線にて形成し
たことを要旨とする。従って、書込みビット線及び読出
しビット線が共通化される分、更なる省面積化が可能と
なる。According to a fifth aspect of the present invention, in the semiconductor memory device of the second aspect, the write bit line and the read bit line are formed by the same wiring. Therefore, since the write bit line and the read bit line are shared, the area can be further reduced.

【００１７】請求項６に記載の発明は、請求項５記載の
半導体記憶装置において、前記メモリセルへのデータ書
込みに、データ読出し電位とは反転した電位を供給する
反転回路を更に備えることを要旨とする。従って、同一
データに対して書込みビット線電位と読出しビット線電
位が異なる場合においても、データの反転を防いで正常
な読み書きが実現可能となる。According to a sixth aspect of the present invention, the semiconductor memory device of the fifth aspect further comprises an inverting circuit for supplying a potential inverted from a data read potential when writing data to the memory cell. And Therefore, even when the potential of the write bit line and the potential of the read bit line are different for the same data, normal reading and writing can be realized by preventing data inversion.

【００１８】請求項７に記載の発明は、請求項５記載の
半導体記憶装置において、前記各トランジスタのうちの
少なくとも１つのゲートに昇圧した電位を供給する昇圧
回路を更に備えることを要旨とする。従って、トランジ
スタしきい値電圧によるビット線電位の降下を抑制する
ことができ、データの正常な読み書きが実現可能とな
る。According to a seventh aspect of the present invention, in the semiconductor memory device according to the fifth aspect, a booster circuit that supplies a boosted potential to at least one gate of the transistors is further provided. Therefore, a drop in the bit line potential due to the transistor threshold voltage can be suppressed, and normal reading and writing of data can be realized.

【００１９】請求項８に記載の発明は、請求項５記載の
半導体記憶装置において、前記メモリセルの入出力デー
タ電位を増幅するセンス回路を更に備えることを要旨と
する。従って、トランジスタしきい値電圧によるビット
線電位の降下を回復して、データの正常な読み書きが実
現可能となる。According to an eighth aspect of the present invention, in the semiconductor memory device of the fifth aspect, a sense circuit for amplifying an input / output data potential of the memory cell is further provided. Therefore, the drop in the bit line potential due to the transistor threshold voltage is recovered, and normal reading and writing of data can be realized.

【００２０】[0020]

【発明の実施の形態】（第１の実施形態）以下、本発明
における半導体記憶装置を３Ｔｒ型ＤＲＡＭに具体化し
た第１の実施形態を、図１〜図３に従って説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment in which a semiconductor memory device according to the present invention is embodied in a 3Tr DRAM will be described below with reference to FIGS.

【００２１】図１に示すように、メモリセル２１も、先
の図１６に示した等価回路となる１ビット分の３Ｔｒ型
ＤＲＡＭメモリセルである。ただしこのメモリセル２１
は、読出し用トランジスタＲＴｒ、書込み用トランジス
タＷＴｒ及び蓄積用トランジスタＳＴｒの３つのトラン
ジスタに対し、第１層ポリシリコンからなる配線２２、
第２層ポリシリコンからなる読出し用ワード線ＲＷＬ及
び書込み用ワード線ＷＷＬ、第１層メタルからなる配線
２２ａ，２３，２４、読出し用ビット線ＲＢＬ、第２層
メタルからなるＶｓｓ配線、書込み用ビット線ＷＢＬが
それぞれ配線されて構成されている。そして、これらの
各配線は、上記各トランジスタのソース／ドレイン電極
となるｎ＋拡散層ｎ１，ｎ２に対し、それぞれコンタク
ト部Ｃ１，Ｃ２，Ｃ３，Ｃ４を通じて所定の電気的接続
がとられている。コンタクト部Ｃ２及びＣ４には、第２
層メタル−第１層メタル間のビア・コンタクト、及び第
１層メタル−ｎ＋拡散層間のコンタクトが直上にとられ
ている。なお、コンタクト部Ｃ２は、Ｖｓｓ配線上でか
つメモリセル２１の一端部に形成されており、この点で
も、図１５に示した従来のメモリセル１０１のコンタク
ト部Ｃ１２とはその位置が異なっている。また、図３
は、このメモリセル２１を１６ビット分配列したメモリ
セルアレイ２５を示している。As shown in FIG. 1, the memory cell 21 is also a 1-bit 3Tr type DRAM memory cell serving as the equivalent circuit shown in FIG. However, this memory cell 21
A wiring 22 made of first-layer polysilicon for three transistors, a read transistor RTr, a write transistor WTr, and a storage transistor STr;
Read word line RWL and write word line WWL made of second layer polysilicon, wires 22a, 23, 24 made of first layer metal, read bit line RBL, Vss wire made of second layer metal, write bit The lines WBL are respectively wired and configured. These wirings are electrically connected to n + diffusion layers n1 and n2 serving as source / drain electrodes of the respective transistors through predetermined contact portions C1, C2, C3 and C4, respectively. The contact portions C2 and C4 have the second
A via contact between the layer metal and the first layer metal and a contact between the first layer metal and the n + diffusion layer are provided immediately above. The contact portion C2 is formed on the Vss wiring and at one end of the memory cell 21, and also in this point, the position is different from the contact portion C12 of the conventional memory cell 101 shown in FIG. . FIG.
Shows a memory cell array 25 in which the memory cells 21 are arranged for 16 bits.

【００２２】図２は、メモリセル２１を図１の矢印２−
２方向から見た断面図であり、次に同図に基づいて、こ
のメモリセル２１におけるｎ＋拡散層の形成方法を説明
する。FIG. 2 shows the memory cell 21 as indicated by an arrow 2- in FIG.
FIG. 3 is a cross-sectional view as seen from two directions. Next, a method of forming an n + diffusion layer in the memory cell 21 will be described with reference to FIG.

【００２３】これらｎ＋拡散層の形成に際しては、ま
ず、図２（ａ）に示すように、第１層ポリシリコンから
なる配線２２を形成する。次に、同配線２２の図面上左
側半分をレジストＲで覆い、同レジストＲで覆われてい
ない部分にイオン注入を行ってｎ＋拡散層を形成する。In forming these n + diffusion layers, first, as shown in FIG. 2A, a wiring 22 made of first-layer polysilicon is formed. Next, the left half of the wiring 22 in the drawing is covered with a resist R, and ions are implanted into portions not covered with the resist R to form an n + diffusion layer.

【００２４】次に、図２（ｂ）に示すように、第２層ポ
リシリコンからなる読出し用ワード線ＲＷＬ及び書込み
用ワード線ＷＷＬを形成し、イオン注入を行ってｎ＋拡
散層を形成する。従って、図１の上記矢印２−２部にお
いて、配線２２及び読出し用ワード線ＲＷＬは、それぞ
れ蓄積用トランジスタＳＴｒ及び読出し用トランジスタ
ＲＴｒのゲートとなるが、書込み用ワード線ＷＷＬは単
なる配線層となり、図１６に示したような回路構成が実
現される。なお、配線２２と読出し用ワード線ＲＷＬの
スペースが非常に小さい、又はゼロ、あるいは両者が互
いに重なった場合、配線２２と読出し用ワード線ＲＷＬ
間のｎ＋拡散層は形成されないが、回路構成や動作上は
ｎ＋拡散層が形成される場合と同じである。Next, as shown in FIG. 2B, a read word line RWL and a write word line WWL made of a second layer polysilicon are formed, and ion implantation is performed to form an n + diffusion layer. Therefore, in the above-mentioned arrow 2-2 part of FIG. 1, the wiring 22 and the read word line RWL become the gates of the storage transistor STr and the read transistor RTr, respectively, but the write word line WWL becomes a simple wiring layer. The circuit configuration as shown in FIG. 16 is realized. When the space between the wiring 22 and the read word line RWL is very small or zero, or when both overlap each other, the wiring 22 and the read word line RWL
No n + diffusion layer is formed between them, but the circuit configuration and operation are the same as when the n + diffusion layer is formed.

【００２５】以上説明したように、第１の実施形態に係
る半導体記憶装置によれば、以下のような効果を得るこ
とができる。 （１）メモリセル２１では、蓄積用トランジスタＳＴｒ
のゲート用配線２２には第１層ポリシリコンを、読出し
用トランジスタＲＴｒのゲート用配線（読出し用ワード
線ＲＷＬ）及び書込み用トランジスタＷＴｒのゲート用
配線（書込み用ワード線ＷＷＬ）には第２層のポリシリ
コンを使用しているため、蓄積用トランジスタＳＴｒと
読出し用トランジスタＲＴｒ間、及び蓄積用トランジス
タＳＴｒと書込み用ワード線ＷＷＬ間のスペースが不要
になる。従って、メモリセル２１は、図１５に示した従
来のメモリセル１０１に比べ、図面左右方向のサイズが
小さくなる分だけメモリセルの省面積化を図ることがで
きるようになる。特に、図３と図１７との比較からも明
らかなように、メモリセル２１を１６ビット分配列した
メモリセルアレイ２５は、従来のメモリセルアレイ１０
５に対して、そのサイズが大幅に縮小されている。従っ
て、３Ｔｒ型ＤＲＡＭとはいえ、このメモリセル２１は
大容量化に適しているということができる。なお、こう
した３Ｔｒ型ＤＲＡＭがいわゆるロジックプロセスでの
作成が可能であるため、製造コストの面でも有利である
ことは前述のとおりである。As described above, according to the semiconductor memory device of the first embodiment, the following effects can be obtained. (1) In the memory cell 21, the storage transistor STr
The first layer polysilicon is used for the gate wiring 22 and the second layer polysilicon is used for the gate wiring (read word line RWL) of the read transistor RTr and the gate wiring (write word line WWL) of the write transistor PTr. , The space between the storage transistor STr and the read transistor RTr and between the storage transistor STr and the write word line WWL are not required. Therefore, the memory cell 21 can be reduced in area as much as the size in the horizontal direction of the drawing is smaller than that of the conventional memory cell 101 shown in FIG. In particular, as is clear from the comparison between FIG. 3 and FIG. 17, the memory cell array 25 in which the memory cells 21 are arranged for 16 bits corresponds to the conventional memory cell array 10.
5, its size is greatly reduced. Therefore, although it is a 3Tr DRAM, it can be said that the memory cell 21 is suitable for increasing the capacity. As described above, since such a 3Tr DRAM can be formed by a so-called logic process, it is advantageous in terms of manufacturing cost as described above.

【００２６】（２）メモリセル２１では、ｎ＋拡散層ｎ
１と書込み用ワード線ＷＷＬとが重なり合う部分では、
トランジスタのゲートが形成されておらず、単なる配線
として使用されている。従って、従来のメモリセル１０
１ように、ｎ＋拡散層と書込み用ワード線ＷＷＬとを離
間させて形成する必要がなく、この点でもメモリセルの
省面積化を図ることができる。(2) In the memory cell 21, the n + diffusion layer n
1 and the write word line WWL overlap,
The gate of the transistor is not formed and is used as a simple wiring. Therefore, the conventional memory cell 10
As described above, it is not necessary to form the n + diffusion layer and the write word line WWL apart from each other, and in this respect, the area of the memory cell can be reduced.

【００２７】（第２の実施形態）次に、第２の実施形態
について、上記第１の実施形態との相違点を中心に、図
４〜図６に従って説明する。(Second Embodiment) Next, a second embodiment will be described with reference to FIGS. 4 to 6, focusing on differences from the first embodiment.

【００２８】図４に示すように、第２の実施形態のメモ
リセル３１も、第１の実施形態と同様、先の図１６に示
した等価回路となる１ビット分の３Ｔｒ型ＤＲＡＭメモ
リセルである。同メモリセル３１は、コンタクト部Ｃ５
が従来のメモリセル１０１と同様、書込み用ワード線Ｗ
ＷＬと配線２２との間に設けられているとともに、書込
み用ワード線ＷＷＬはｎ＋拡散層ｎ３に重ならないよう
に、屈曲されて設けられている。即ち、第１の実施形態
のメモリセル２１のようなｎ＋拡散層上で、単なる配線
として使用されるゲート用配線（ポリシリコン配線）
は、メモリセル３１には存在しない。従って、メモリセ
ル３１では、ｎ＋拡散層上に設けられるポリシリコン配
線は、すべてトランジスタのゲートとして使用されてい
る。図６は、こうしたメモリセル３１を１６ビット分の
配列したメモリセルアレイ３５を示している。As shown in FIG. 4, similarly to the first embodiment, the memory cell 31 of the second embodiment is a 1-bit 3Tr type DRAM memory cell which becomes the equivalent circuit shown in FIG. is there. The memory cell 31 has a contact portion C5
Is the same as the conventional memory cell 101, the write word line W
The write word line WWL is provided between the WL and the wiring 22 and is bent so as not to overlap the n + diffusion layer n3. That is, a gate wiring (polysilicon wiring) used as a simple wiring on the n + diffusion layer as in the memory cell 21 of the first embodiment.
Does not exist in the memory cell 31. Therefore, in the memory cell 31, the polysilicon wiring provided on the n + diffusion layer is all used as the gate of the transistor. FIG. 6 shows a memory cell array 35 in which such memory cells 31 are arranged for 16 bits.

【００２９】図５は、メモリセル３１を図４の矢印５−
５方向から見た断面図であり、次に同図に基づいて、こ
のメモリセル３１におけるｎ＋拡散層の形成方法を説明
する。FIG. 5 shows the memory cell 31 as indicated by an arrow 5 in FIG.
FIG. 5 is a cross-sectional view as viewed from five directions. Next, a method of forming an n + diffusion layer in the memory cell 31 will be described with reference to FIG.

【００３０】メモリセル３１において、これらｎ＋拡散
層の形成に際しては、まず、図５（ａ）に示すように、
右側にＬＯＣＯＳ層Ｌが形成された基板において、第１
層ポリシリコンからなる配線２２を形成する。次に、図
５（ｂ）に示すように、第２層ポリシリコンからなる読
出し用ワード線ＲＷＬ及び書込み用ワード線ＷＷＬを形
成する。なお、ワード線ＷＷＬはＬＯＣＯＳ層Ｌ上に形
成されている。そして、イオン注入を行ってｎ＋拡散層
を形成する。メモリセル３１の製造にあたっては、この
ようにｎ＋拡散層形成のためのイオン注入を２回に分け
て行う必要がない。In forming these n + diffusion layers in the memory cell 31, first, as shown in FIG.
On the substrate on which the LOCOS layer L is formed on the right side, the first
A wiring 22 made of layer polysilicon is formed. Next, as shown in FIG. 5B, a read word line RWL and a write word line WWL made of the second layer polysilicon are formed. The word line WWL is formed on the LOCOS layer L. Then, ion implantation is performed to form an n + diffusion layer. In manufacturing the memory cell 31, it is not necessary to perform the ion implantation for forming the n + diffusion layer in two steps.

【００３１】以上説明したように、第２の実施形態に係
る半導体記憶装置によれば、第１の実施形態による前記
（１）の効果に加えて、以下のような効果を得ることが
できる。As described above, according to the semiconductor memory device of the second embodiment, the following effect can be obtained in addition to the effect (1) of the first embodiment.

【００３２】（３）メモリセル３１では、ｎ＋拡散層上
に配線のみのポリシリコン層が存在しないため、第１の
実施形態のメモリセル２１のように、ｎ＋拡散層を形成
するためのイオン注入を２回行う必要がない。従って、
メモリセル３１では、第１の実施形態のメモリセル２１
に比べ、ｎ＋拡散層の活性領域上を避けて書込み用トラ
ンジスタＷＴｒのゲート用配線（書込み用ワード線ＷＷ
Ｌ）を配設する分、その面積が若干大型化するものの、
製造工程を簡略化することができる。(3) In the memory cell 31, since there is no polysilicon layer having only wiring on the n + diffusion layer, ion implantation for forming the n + diffusion layer is performed as in the memory cell 21 of the first embodiment. Need not be performed twice. Therefore,
In the memory cell 31, the memory cell 21 of the first embodiment is used.
Compared to the gate wiring of the write transistor WTr (write word line WW) while avoiding over the active region of the n + diffusion layer.
L), although the area is slightly larger due to the arrangement,
The manufacturing process can be simplified.

【００３３】（第３の実施形態）次に、第３の実施形態
について、上記第１の実施形態との相違点を中心に、図
７〜図１１に従って説明する。(Third Embodiment) Next, a third embodiment will be described with reference to FIGS. 7 to 11, focusing on differences from the first embodiment.

【００３４】図７に示すように、第３の実施形態のメモ
リセル４１では、第１の実施形態における書込み用ビッ
ト線ＷＢＬ及び読出し用ビット線ＲＢＬを共通化して、
１本のビット線ＢＬとしている点が相違する。また、ｎ
＋拡散層ｎ１上に形成されたコンタクト部Ｃ６及びビッ
ト線ＢＬ下に形成されたコンタクト部Ｃ７は、第１層メ
タル４２によって接続されている。即ち、第１層メタル
４２によりコンタクト部Ｃ６，Ｃ７が接続されているた
め、読出し用ビット線ＲＢＬに相当する部分が不要とさ
れている。また、図９は、こうしたメモリセル４１を１
６ビット分配列したメモリセルアレイ４５を示してい
る。As shown in FIG. 7, in the memory cell 41 of the third embodiment, the write bit line WBL and the read bit line RBL of the first embodiment are shared.
The difference is that one bit line BL is used. Also, n
The contact portion C6 formed on the + diffusion layer n1 and the contact portion C7 formed below the bit line BL are connected by the first layer metal 42. That is, since the contact portions C6 and C7 are connected by the first layer metal 42, a portion corresponding to the read bit line RBL is unnecessary. FIG. 9 shows one such memory cell 41.
The memory cell array 45 arranged for 6 bits is shown.

【００３５】図８は、図７のメモリセル４１の等価回路
図である。同図に基づいて、メモリセル４１の動作につ
いて説明する。メモリセル４１では、蓄積用トランジス
タＳＴｒのゲートに論理レベル”Ｈ”（”Ｌ”）のデー
タが蓄積されている場合、読出し用ワード線ＲＷＬを立
ち上げるとビット線ＢＬには論理レベル”Ｌ”（”
Ｈ”）のデータが読み出され、その後に書込み用ワード
線ＷＷＬを立ち上げると、蓄積用トランジスタＳＴｒに
は論理レベル”Ｌ”（”Ｈ”）のデータが書き込まれ
て、データが反転してしまう。FIG. 8 is an equivalent circuit diagram of the memory cell 41 of FIG. The operation of the memory cell 41 will be described with reference to FIG. In the memory cell 41, when data of the logic level “H” (“L”) is stored in the gate of the storage transistor STr, when the read word line RWL is started up, the logic level “L” is applied to the bit line BL. ("
H ") is read out, and thereafter, when the write word line WWL is activated, data of the logic level" L "(" H ") is written into the storage transistor STr, and the data is inverted. I will.

【００３６】そこで、このようなデータ反転を防止する
ために、メモリセル４１には図１０に示すような反転回
路５１が接続されている。同反転回路５１の動作を、図
１１のタイミングチャートに従って説明する。In order to prevent such data inversion, an inversion circuit 51 as shown in FIG. The operation of the inverting circuit 51 will be described with reference to the timing chart of FIG.

【００３７】まず、ビット線ＢＬを論理レベル”Ｈ”に
プリチャージしておき、読出し用ワード線ＲＷＬを論理
レベル”Ｈ”に立ち上げることによって、蓄積用トラン
ジスタＳＴｒのゲートの論理レベル”Ｈ”（”Ｌ”）の
データをビット線ＢＬに読み出す。従って、ビット線Ｂ
Ｌの電位は論理レベル”Ｌ”（”Ｈ”）になる。その
後、読出しゲート線ＲＴＧを立ち上げ、データ線Ｄａｔ
ａに論理レベル”Ｈ”（”Ｌ”）のデータを出力する。
次に、データをリストアするために書込みゲート線ＷＴ
Ｇを立ち上げ、ビット線ＢＬに論理レベル”Ｈ”（”
Ｌ”）のデータを転送する。そして、書込み用ワード線
ＷＷＬを立ち上げて蓄積用トランジスタＳＴｒのゲート
に論理レベル”Ｈ”（”Ｌ”）のデータをリストアす
る。データ書込みの場合は、データをリストアするため
にＷＴＧを立ち上げ、ビット線ＢＬに論理レベル”Ｈ”
（”Ｌ”）のデータを転送する。このようにして、ビッ
ト線を共通化しながら、データの反転を防ぎつつリスト
ア動作が可能となる。First, the bit line BL is precharged to the logic level "H", and the read word line RWL is raised to the logic level "H", whereby the gate of the storage transistor STr has the logic level "H". (“L”) data is read out to the bit line BL. Therefore, bit line B
The potential of L becomes the logic level “L” (“H”). Thereafter, the read gate line RTG is activated, and the data line Dat
The data of the logic level "H"("L") is output to a.
Next, a write gate line WT is used to restore data.
G is activated, and the logic level “H” (“
L ”). Then, the write word line WWL is raised to restore the data of the logic level“ H ”(“ L ”) to the gate of the storage transistor STr. WTG is started to restore the data, and the logic level “H” is applied to the bit line BL.
(“L”) data is transferred. In this way, the restore operation can be performed while sharing the bit line and preventing the data from being inverted.

【００３８】以上説明したように、第３の実施形態の半
導体記憶装置によれば、第１の実施形態における前記
（１）及び（２）の効果に加えて、更に以下のような効
果を得ることができる。As described above, according to the semiconductor memory device of the third embodiment, the following effects can be obtained in addition to the effects (1) and (2) of the first embodiment. be able to.

【００３９】（４）メモリセル４１は、ビット線がＢＬ
によって共通化されているため、配線効率が向上し、図
面左右方向のみならず、上下方向のサイズをも小さくす
ることができる。従って、３Ｔｒ型ＤＲＡＭとしての更
なる省面積化を実現させることができる。(4) The memory cell 41 has a bit line BL
Therefore, the wiring efficiency is improved, and the size not only in the horizontal direction of the drawing but also in the vertical direction can be reduced. Therefore, further area saving as a 3Tr type DRAM can be realized.

【００４０】（５）また、前記各トランジスタとして、
同一データに対して書込みビット線電位と読出しビット
線電位が異なる場合においても、反転回路５１を併用す
ることで、データの反転を防いで正常な読み書きを実現
することができる。(5) Further, as each of the transistors,
Even when the potential of the write bit line and the potential of the read bit line are different for the same data, by using the inverting circuit 51 together, it is possible to prevent data inversion and achieve normal reading / writing.

【００４１】なお、上記第３の実施形態では、例えば電
源線をＶｓｓ（＝０Ｖ）からＶｄｄ（＝３．３Ｖ等）に
変更してもよい。このように構成した場合、読出しデー
タと書込みデータは反転しないため、反転回路５１を必
要としない。ただし、この場合、ゲート電位よりＶｔ低
い電位しか通らないため、読出し用ワード線ＲＷＬ、書
込み用ワード線ＷＷＬ及び蓄積用トランジスタＳＴｒの
ゲートには、適宜の昇圧回路で昇圧した昇圧電位を用い
る必要がある。例えば、電源線をＶｄｄ（＝３．３Ｖ）
とした場合、読出し用ワード線ＲＷＬの電位にはＶｄｄ
＋Ｖｔ（＝３．３＋０．８＝４．１Ｖ）、書込み用ワー
ド線ＷＷＬにはＶｄｄ＋２Ｖｔ（＝３．３＋１．６＝
４．９Ｖ）の昇圧電位がそれぞれ必要で、さらに論理レ
ベル”Ｈ”のデータを書込んだりリストアする場合に
は、ビット線ＢＬをＶｄｄ＋Ｖｔ（＝３．３＋０．８＝
４．１Ｖ）程度の電位にする必要がある。また、メモリ
セルの入力データ電位を増幅するセンス回路を併用する
ようにしてもよい。In the third embodiment, for example, the power supply line may be changed from Vss (= 0V) to Vdd (= 3.3V, etc.). In such a configuration, the read data and the write data are not inverted, so that the inverting circuit 51 is not required. However, in this case, since only a potential Vt lower than the gate potential passes, it is necessary to use a boosted potential boosted by an appropriate booster circuit for the read word line RWL, the write word line WWL, and the gate of the storage transistor STr. is there. For example, when the power supply line is set to Vdd (= 3.3 V)
, The potential of the read word line RWL is Vdd
+ Vt (= 3.3 + 0.8 = 4.1 V), and Vdd + 2Vt (= 3.3 + 1.6 =
4.9 V), and when writing or restoring data of logic level "H", the bit line BL is set to Vdd + Vt (= 3.3 + 0.8 =
It is necessary to set the potential to about 4.1 V). Further, a sense circuit for amplifying the input data potential of the memory cell may be used together.

【００４２】（第４の実施形態）次に、本発明にかかる
半導体記憶装置の第４の実施形態について、図１３及び
図１４に従って説明する。(Fourth Embodiment) Next, a fourth embodiment of the semiconductor memory device according to the present invention will be described with reference to FIGS.

【００４３】これまでは３Ｔｒ型ＤＲＡＭについて述べ
たが、１ビットあたりのセル面積の大型化の傾向は、Ｓ
ＲＡＭ（スタティックＲＡＭ）メモリセルにおいても同
様に問題となっている。即ち、図１２に示すように、従
来のＳＲＡＭメモリセル１２１は、フリップフロップを
構成する各トランジスタと一対のアクセストランジスタ
とに対し、ポリシリコン配線ＰＳ１１，ＰＳ１２，ＰＳ
１３、第１メタル層からなるワード線ＷＬ、第２メタル
層からなるＶｓｓ配線、ビット線ＢＬ及び論理反転ビッ
ト線／ＢＬ等がそれぞれ配線されて、等価的には図１３
に示される回路として構成されている。同ＳＲＡＭメモ
リセル１２１においても、ポリシリコン配線ＰＳ１１，
ＰＳ１２，ＰＳ１３が１層ポリシリコンで形成されてい
るため、各配線同士の接触を避けるための設計ルールに
従った所定のスペースが必要であった。従って、ＳＲＡ
Ｍメモリセル１２１においても、１ビット単位のセルの
面積が大きくなってしまい、大容量化に適さないという
問題があった。Although the 3Tr type DRAM has been described so far, the tendency of the cell area per bit to increase is
A similar problem arises in a RAM (static RAM) memory cell. That is, as shown in FIG. 12, in the conventional SRAM memory cell 121, the polysilicon wirings PS11, PS12, and PS are connected to the transistors constituting the flip-flop and the pair of access transistors.
13, a word line WL made of a first metal layer, a Vss wiring made of a second metal layer, a bit line BL, a logical inversion bit line / BL, etc. are respectively wired, and equivalently, FIG.
The circuit shown in FIG. Also in the SRAM memory cell 121, the polysilicon wiring PS11,
Since PS12 and PS13 are formed of single-layer polysilicon, a predetermined space according to a design rule for avoiding contact between wirings is required. Therefore, SRA
Also in the M memory cell 121, there is a problem that the area of the cell in 1-bit unit becomes large and is not suitable for increasing the capacity.

【００４４】図１４は、このようなＳＲＡＭに本発明に
かかる半導体記憶装置を適用した第４の実施形態につい
て、そのメモリセル構造を示したものである。同図１４
に示すように、第４の実施形態のメモリセル６１も、図
１３に示される等価回路となる１ビット分のＳＲＡＭメ
モリセルである。ただしこのメモリセル６１は、フリッ
プフロップを構成する各トランジスタと一対のアクセス
トランジスタとに対し、第１層ポリシリコンからなる配
線ＰＳ１，ＰＳ３、第２層ポリシリコンからなる配線Ｐ
Ｓ２，ＰＳ４、第１層メタルからなるＶｃｃ配線，ワー
ド線ＷＬ，Ｍ１，Ｍ２，Ｍ３、第２層メタルからなるＶ
ｓｓ配線，ビット線ＢＬ，論理反転ビット線／ＢＬがそ
れぞれ配線されて構成されている。そしてこれらの各配
線は、ｐ＋拡散層ｐ１，ｐ２，ｐ３、ｎ＋拡散層ｎ５，
ｎ６，ｎ７、及びｎ−ｗｅｌｌ層に対し、同図に示す各
コンタクト部を通じて所定の電気的接続がとられてい
る。FIG. 14 shows a memory cell structure of a fourth embodiment in which the semiconductor memory device according to the present invention is applied to such an SRAM. FIG. 14
As shown in FIG. 13, the memory cell 61 of the fourth embodiment is also a 1-bit SRAM memory cell serving as the equivalent circuit shown in FIG. However, in the memory cell 61, the wirings PS1 and PS3 made of the first-layer polysilicon and the wiring P made of the second-layer polysilicon are applied to the transistors constituting the flip-flop and the pair of access transistors.
S2, PS4, Vcc wiring made of the first layer metal, word lines WL, M1, M2, M3, V made of the second layer metal
The ss wiring, the bit line BL, and the logical inversion bit line / BL are respectively wired and configured. Each of these wirings is composed of p + diffusion layers p1, p2, p3, n + diffusion layer n5,
A predetermined electrical connection is made to the n6, n7, and n-well layers through the respective contact portions shown in FIG.

【００４５】このような構成により、第４の実施形態の
ＳＲＡＭメモリセル６１では、配線ＰＳ１，ＰＳ３に第
１層ポリシリコンを、配線ＰＳ２，ＰＳ４に第２層ポリ
シリコンを使用しているため、各配線相互間の平面的な
スペースを設ける必要がない。従ってこの場合も、第１
の実施形態の前記（１）の効果に準じた効果が得られる
ようになる。即ち、メモリセル６１は図１２に示した従
来のメモリセル１２１に比べ、図面横方向及び縦方向の
サイズが小さくなる分だけメモリセルの省面積化を図る
ことができるようになる。特に、ポリシリコン配線ＰＳ
１とＰＳ４及びＰＳ２とＰＳ３は平面視においてそれぞ
れ重なっているが、互いに異なるポリシリコン層である
ため、電気的な接触はない。With such a configuration, in the SRAM memory cell 61 of the fourth embodiment, the first layer polysilicon is used for the wirings PS1 and PS3, and the second layer polysilicon is used for the wirings PS2 and PS4. There is no need to provide a planar space between each wiring. Therefore, also in this case, the first
An effect similar to the effect (1) of the embodiment can be obtained. That is, as compared with the conventional memory cell 121 shown in FIG. 12, the size of the memory cell 61 in the horizontal and vertical directions in the drawing can be reduced, so that the area of the memory cell can be reduced. In particular, the polysilicon wiring PS
Although 1 and PS4 and PS2 and PS3 overlap each other in plan view, there is no electrical contact because they are different polysilicon layers.

【００４６】なお、上記各実施形態は以下のように変更
してもよい。 ・上記第１乃至第３の実施形態では、第１層ポリシリコ
ンと第２層ポリシリコンとの間に、平面視上所定のスペ
ースを設けたが、容量結合による誤動作を起こさない程
度であれば、このようなスペースをなくしてもよく、さ
らには第１層ポリシリコンと第２層ポリシリコンとの一
部若しくは全部を重ね合わせてもよい。このように構成
することにより、各メモリセル２１，３１，４１のさら
なる省面積化を図ることができる。The above embodiments may be modified as follows. In the first to third embodiments, a predetermined space is provided in plan view between the first-layer polysilicon and the second-layer polysilicon. However, if a malfunction due to capacitive coupling does not occur. Such a space may be eliminated, and a part or all of the first-layer polysilicon and the second-layer polysilicon may be overlapped. With this configuration, the area of each of the memory cells 21, 31, and 41 can be further reduced.

【００４７】・ビット線ＢＬを共通化する上記第３の実
施形態のメモリセル構造は、第１の実施形態のメモリセ
ル構造に限らず、第２の実施形態のメモリセル構造にも
同様に適用することができる。The memory cell structure of the third embodiment in which the bit line BL is shared is not limited to the memory cell structure of the first embodiment, but is similarly applied to the memory cell structure of the second embodiment. can do.

【００４８】・上記各実施形態では、トランジスタゲー
トの配線層としてポリシリコンを使用したが、ポリサイ
ドを使用してもよい。In the above embodiments, polysilicon is used as the wiring layer of the transistor gate, but polycide may be used.

【００４９】[0049]

【発明の効果】以上詳述したように、請求項１に記載の
発明によれば、異なる配線層の配線として形成されるゲ
ート用配線間は電気的に絶縁されているため、それらゲ
ート用配線間に平面的なスペースが不要とされる。即
ち、それら異なる配線層の配線として形成されるゲート
用配線間は、平面的なスペースをゼロとすることがで
き、極端にはそれらゲート用配線の一部若しくは全部を
重ねて形成することも可能とされる。これにより、メモ
リセル１ビットあたりの面積の縮小化も容易に行うこと
ができる。As described above in detail, according to the first aspect of the present invention, since the gate wirings formed as wirings of different wiring layers are electrically insulated, the gate wirings are formed. No planar space is required between them. In other words, the space between the gate wirings formed as the wirings of the different wiring layers can be zero in a planar space, and in extreme cases, a part or all of the gate wirings can be overlapped and formed. It is said. Thus, the area per bit of the memory cell can be easily reduced.

【００５０】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、上記理由により、例えば前
述した３トランジスタ型のＤＲＡＭ等にあっても、その
省面積化が可能となる。According to the second aspect of the present invention, the first aspect is provided.
In addition to the effects of the invention described in (1), for the above-mentioned reason, for example, even in the above-described three-transistor type DRAM, the area can be reduced.

【００５１】請求項３に記載の発明によれば、請求項２
に記載の発明の効果に加え、書込み用トランジスタ及び
読出し用トランジスタのいずれか一方のゲートを形成す
る配線を、不純物拡散層の活性領域上に単なる通常配線
として形成することができる分、レイアウトの自由度が
増すとともに、更なる省面積化が可能となる。According to the invention set forth in claim 3, according to claim 2
In addition to the effects of the invention described in (1), the wiring for forming one of the gates of the writing transistor and the reading transistor can be formed as a mere ordinary wiring on the active region of the impurity diffusion layer. As the degree increases, the area can be further reduced.

【００５２】請求項４に記載の発明によれば、請求項２
に記載の発明の効果に加え、不純物拡散層形成のための
イオン注入をすべて一括して行うことが可能であり、製
造工程が簡略化される。According to the invention described in claim 4, according to claim 2
In addition to the effects of the invention described in (1), all the ion implantations for forming the impurity diffusion layer can be performed at once, and the manufacturing process is simplified.

【００５３】請求項５に記載の発明は、請求項２〜４の
いずれかに記載の半導体記憶装置において、書込みビッ
ト線及び読出しビット線が共通化される分、更なる省面
積化が可能となる。According to a fifth aspect of the present invention, in the semiconductor memory device according to any one of the second to fourth aspects, since the write bit line and the read bit line are shared, the area can be further reduced. Become.

【００５４】請求項６に記載の発明によれば、請求項５
に記載の発明の効果に加え、同一データに対して書込み
ビット線電位と読出しビット線電位が異なる場合におい
ても、データの反転を防いで正常な読み書きを実現する
ことができる。According to the invention set forth in claim 6, according to claim 5,
In addition to the effects of the invention described above, even when the write bit line potential and the read bit line potential are different for the same data, normal reading and writing can be realized by preventing data inversion.

【００５５】請求項７に記載の発明によれば、請求項５
に記載の発明の効果に加え、トランジスタしきい値電圧
によるビット線電位の降下を抑制することができ、デー
タの正常な読み書きを実現することができる。According to the invention of claim 7, according to claim 5,
In addition to the effects of the invention described in (1), a drop in the bit line potential due to the transistor threshold voltage can be suppressed, and normal reading and writing of data can be realized.

【００５６】請求項８に記載の発明によれば、請求項５
に記載の発明の効果に加え、トランジスタしきい値電圧
によるビット線電位の降下を回復して、データの正常な
読み書きを実現することができる。According to the invention of claim 8, according to claim 5,
In addition to the effects of the invention described in (1), a drop in the bit line potential due to the transistor threshold voltage is recovered, and normal reading and writing of data can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態に係る１ビット分のメ
モリセルを示す平面図。FIG. 1 is a plan view showing a memory cell for one bit according to a first embodiment of the present invention.

【図２】第１の実施形態のｎ＋拡散層の形成態様を示す
断面図。FIG. 2 is a cross-sectional view illustrating an embodiment of forming an n + diffusion layer according to the first embodiment.

【図３】図１のメモリセルの１６ビット分のメモリセル
アレイを示す平面図。FIG. 3 is a plan view showing a 16-bit memory cell array of the memory cell of FIG. 1;

【図４】本発明の第２の実施形態に係る１ビット分のメ
モリセルを示す平面図。FIG. 4 is a plan view showing one-bit memory cells according to a second embodiment of the present invention;

【図５】第２の実施形態のｎ＋拡散層の形成態様を示す
断面図。FIG. 5 is a cross-sectional view illustrating an embodiment of forming an n + diffusion layer according to the second embodiment.

【図６】図４のメモリセルの１６ビット分のメモリセル
アレイを示す平面図。FIG. 6 is a plan view showing a memory cell array of 16 bits of the memory cell of FIG. 4;

【図７】本発明の第３の実施形態に係る１ビット分のメ
モリセルを示す平面図。FIG. 7 is a plan view showing one-bit memory cells according to a third embodiment of the present invention.

【図８】図７のメモリセルの等価回路図。FIG. 8 is an equivalent circuit diagram of the memory cell of FIG. 7;

【図９】図７のメモリセルの１６ビット分のメモリセル
アレイを示す平面図。9 is a plan view showing a 16-bit memory cell array of the memory cell of FIG. 7;

【図１０】図７のメモリセルに接続されるデータ反転回
路の回路図。FIG. 10 is a circuit diagram of a data inverting circuit connected to the memory cell of FIG. 7;

【図１１】図１０の回路における回路動作を示すタイミ
ングチャート。11 is a timing chart showing a circuit operation in the circuit of FIG.

【図１２】従来のＳＲＡＭメモリセルを示す平面図。FIG. 12 is a plan view showing a conventional SRAM memory cell.

【図１３】図１２のメモリセルの等価回路図。FIG. 13 is an equivalent circuit diagram of the memory cell in FIG. 12;

【図１４】本発明の第４の実施形態に係る１ビット分の
メモリセルを示す平面図。FIG. 14 is a plan view showing one-bit memory cells according to a fourth embodiment of the present invention.

【図１５】従来の３Ｔｒ型ＤＲＡＭメモリセルを示す平
面図。FIG. 15 is a plan view showing a conventional 3Tr type DRAM memory cell.

【図１６】図１５のメモリセルの等価回路図。16 is an equivalent circuit diagram of the memory cell of FIG.

【図１７】図１５のメモリセルの１６ビット分のメモリ
セルアレイを示す平面図。17 is a plan view showing a 16-bit memory cell array of the memory cell in FIG. 15;

【符号の説明】[Explanation of symbols]

２１，３１，４１，６１…メモリセル、ＳＴｒ…蓄積用
トランジスタ、ＲＴｒ…読出し用トランジスタ、ＷＴｒ
…書込み用トランジスタ、２２…ゲート用配線、読出し
用ワード線ＷＬＬ，ＷＴｒ…ゲート配線層を形成するポ
リシリコン配線、５１…反転回路。21, 31, 41, 61: memory cell, STr: storage transistor, RTr: read transistor, WTr
... Write transistor, 22... Gate wiring, read word lines WLL and WTr... Polysilicon wiring forming a gate wiring layer, 51.

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】半導体基板上に形成された複数のトランジ
スタによって１つのメモリセルが構成される半導体記憶
装置において、 前記メモリセルを構成する複数のトランジスタのうち、
少なくとも１つのトランジスタのゲートは他のトランジ
スタのゲートと異なる配線層の配線として形成されるこ
とを特徴とする半導体記憶装置。In a semiconductor memory device in which one memory cell is formed by a plurality of transistors formed on a semiconductor substrate, among the plurality of transistors forming the memory cell,
A semiconductor memory device, wherein a gate of at least one transistor is formed as a wiring in a wiring layer different from a gate of another transistor. 【請求項２】前記メモリセルは、書込み用トランジス
タ、読出し用トランジスタ、及びデータ蓄積用トランジ
スタの３種のトランジスタを有して構成され、前記書込
み用トランジスタは書込み時に活性化されて書込みビッ
ト線のデータを前記データ蓄積用トランジスタのゲート
に蓄積し、前記読出し用トランジスタは読出し時に活性
化されて前記データ蓄積用トランジスタのゲート電位に
応じたデータを読出しビット線に出力するものである請
求項１記載の半導体記憶装置。2. The memory cell according to claim 1, wherein said memory cell includes three types of transistors: a write transistor, a read transistor, and a data storage transistor. 2. The data storage device according to claim 1, wherein data is stored in a gate of said data storage transistor, and said read transistor is activated at the time of reading and outputs data corresponding to a gate potential of said data storage transistor to a read bit line. Semiconductor storage device. 【請求項３】前記データ蓄積用トランジスタのゲートが
第１ゲート配線層となる配線により形成され、前記書込
み用トランジスタ及び前記読出し用トランジスタのゲー
トが第２ゲート配線層となる配線により形成されるとと
もに、前記書込み用トランジスタ及び前記読出し用トラ
ンジスタのいずれか一方のゲートを形成する配線は、前
記データ蓄積用トランジスタの電極となる不純物拡散層
の活性領域上において通常配線として形成されてなる請
求項２記載の半導体記憶装置。3. The gate of the data storage transistor is formed by a wiring serving as a first gate wiring layer, and the gates of the write transistor and the read transistor are formed by a wiring serving as a second gate wiring layer. 3. The wiring forming one of the gates of the writing transistor and the reading transistor is formed as a normal wiring on an active region of an impurity diffusion layer serving as an electrode of the data storage transistor. Semiconductor storage device. 【請求項４】前記各トランジスタの電極となる不純物拡
散層の活性領域上に配設されるゲート配線層の配線がす
べてそれらトランジスタのゲートを形成し、同不純物拡
散層の活性領域上には通常配線となるゲート配線が存在
しない請求項２記載の半導体記憶装置。4. The wiring of a gate wiring layer provided on an active region of an impurity diffusion layer serving as an electrode of each transistor forms a gate of the transistor. 3. The semiconductor memory device according to claim 2, wherein no gate wiring is provided. 【請求項５】請求項２〜４のいずれかに記載の半導体記
憶装置において、 前記書込みビット線及び前記読出しビット線を同一配線
にて形成したことを特徴とする半導体記憶装置。5. The semiconductor memory device according to claim 2, wherein said write bit line and said read bit line are formed by the same wiring. 【請求項６】請求項５記載の半導体記憶装置において、 前記メモリセルへのデータ書込みに、データ読出し電位
とは反転した電位を供給する反転回路を更に備えること
を特徴とする半導体記憶装置。6. The semiconductor memory device according to claim 5, further comprising: an inverting circuit for supplying a potential inverted from a data read potential when writing data to said memory cell. 【請求項７】請求項５記載の半導体記憶装置において、 前記各トランジスタのうちの少なくとも１つのゲートに
昇圧した電位を供給する昇圧回路を更に備えることを特
徴とする半導体記憶装置。7. The semiconductor memory device according to claim 5, further comprising a booster circuit for supplying a boosted potential to at least one gate of each of said transistors. 【請求項８】請求項５記載の半導体記憶装置において、 前記メモリセルの入出力データ電位を増幅するセンス回
路を更に備えることを特徴とする半導体記憶装置。8. The semiconductor memory device according to claim 5, further comprising a sense circuit for amplifying an input / output data potential of said memory cell.