JP2001092686A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize an on-chip emulator function by reducing the increase in the physical scale or the increase in costs. SOLUTION: This semiconductor device 1 is provided with a CPU 2 for selectively adopting a first state in which an instruction is read from the first region of a memory 3 so as to be executed and a second state in which an instruction is read from the second region of the memory so as to be executed. Also, this semiconductor device 1 is provided with debug supporting circuits 7 and 9 for supporting the evaluation of the instruction execution state by the CPU in the first state for the purpose of realizing an on-chip emulator function, and a flag (BRKM) for permitting the function setting of the debug supporting circuit by the CPU in response to the second state is adopted so that the control state can be prevented from being undesirably changed or that storage information can be prevented from being destroyed. In this case, any debug exclusive circuit is not adopted for an interface with a host device, and a serial interface circuit 8 capable of interface with the outside part even in the first state is applied in the second state.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、中央処理装置（Ｃ
ＰＵ）を有するマイクロコンピュータ、マイクロプロセ
ッサ、若しくはデータプロセッサなどと称される半導体
装置におけるデバッグ支援技術に関し、例えば、簡易エ
ミュレータ機能をオンチップしたマイクロコンピュータ
に適用して有効な技術に関するものである。TECHNICAL FIELD The present invention relates to a central processing unit (C)
The present invention relates to a debugging support technique for a semiconductor device called a microcomputer, a microprocessor, or a data processor having a PU, for example, and relates to a technique effective when applied to a microcomputer having a simple emulator function on-chip.

【０００２】[0002]

【従来の技術】マイクロコンピュータ等のデバッグ支援
機能として、ユーザブレークコントロール機能を搭載し
たマイクロコンピュータがある。これは、ＣＰＵが発生
するバスサイクルなどのブレーク条件を予め設定してか
らユーザプログラムを実行することにより、ブレーク条
件に一致する状態を検出してブレーク割込みを発生させ
ることができ、評価専用チップ及びインサーキットエミ
ュレータを使用しなくても、そのマイクロコンピュータ
単体で手軽にプログラムデバッグを可能にする。また、
少数の外部端子を用いて実チップとしてのマイクロコン
ピュータをエミュレータに接続して、デバッグを支援可
能にする為に、ＪＴＡＧ，ＩＥＥＥ１１４９．１，（Ｉ
ＥＥＥ Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａｃｃｅｓｓ
ＰｏｒｔＢｏｕｎｄａｒｙ−Ｓｃａｎ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ）に準拠したシリアル入出力インタフェース
を採用したマイクロコンピュータもある。前記ユーザブ
レークコントロール機能やＪＴＡＧ準拠のシリアルイン
タフェース回路を有するマイクロコンピュータとして、
例えば、平成１０年４月株式会社日立製作所発行の「Ｓ
Ｈ７７５０ハードウェアマニュアル」に記載のマイクロ
コンピュータがある。2. Description of the Related Art As a debugging support function of a microcomputer or the like, there is a microcomputer equipped with a user break control function. This is because, by setting a break condition such as a bus cycle generated by the CPU in advance and executing the user program, a state matching the break condition can be detected and a break interrupt can be generated. Even without using an in-circuit emulator, the microcomputer can easily debug a program by itself. Also,
In order to connect a microcomputer as an actual chip to an emulator using a small number of external terminals and to support debugging, JTAG, IEEE1149.1, (I
EEE Standard Test Access
PortBoundary-Scan Architect
Some microcomputers employ a serial input / output interface conforming to the C.Ture. As a microcomputer having the user break control function and a JTAG-compliant serial interface circuit,
For example, "S" issued by Hitachi, Ltd. in April 1998
H7750 hardware manual ".

【０００３】[0003]

【発明が解決しようとする課題】本発明者は、マイクロ
コンピュータなどの半導体装置におけるオンチップエミ
ュレータ機能を更に充実させることについて検討した。
これによれば、物理的規模の増大若しくはコスト上昇を
極力抑えることが要求されるマイクロコンピュータにあ
っては、外部端子の増大は最小限に抑え、内蔵された汎
用回路をデバッグに流用可能にすることの重要性が本発
明者によって見出された。例えば、ホスト装置とのイン
タフェースにＪＴＡＧ準拠のインタフェース仕様を採用
すると、これだけで、シリアルデータ入力端子、シリア
ルデータ出力端子、モード端子及びクロック入力端子を
追加しなければならず、しかも、ＴＡＰ（Ｔｅｓｔ Ａ
ｃｃｅｓｓ Ｐｏｒｔ）コントローラのようなインタフ
ェースプロトコルを実現する専用ロジックを内蔵しなけ
ればならない。これにより、物理的な規模は大幅に増大
してまう。SUMMARY OF THE INVENTION The present inventor has studied to further enhance the on-chip emulator function in a semiconductor device such as a microcomputer.
According to this, in a microcomputer that is required to minimize an increase in physical scale or cost, an increase in external terminals is minimized, and a built-in general-purpose circuit can be used for debugging. The importance of this has been found by the present inventor. For example, if an interface specification conforming to JTAG is adopted for the interface with the host device, a serial data input terminal, a serial data output terminal, a mode terminal, and a clock input terminal must be added, and the TAP (Test A)
(Access Port) A dedicated logic for implementing an interface protocol such as a controller must be incorporated. As a result, the physical scale is greatly increased.

【０００４】また、プログラムの実行軌跡を辿ることが
できるようなトレース機能の搭載も必要であろう。ブレ
ークコントロール機能と共にトレース機能等もオンチッ
プしてマイクロコンピュータ上で簡易エミュレータ機能
を実現すると、当該オンチップエミュレータ機能はユー
ザプログラム等の不具合による暴走や誤動作によって影
響を受けやすくなる。このため、オンチップエミュレー
タ機能固有の制御情報やトレース情報がユーザプログラ
ムの不具合による暴走等によって不所望に破壊されたり
する事態を阻止できる事が望ましく、それは、オンチッ
プエミュレータの信頼性を向上させるために必要である
ことが本発明者によって見出された。In addition, it is necessary to provide a tracing function so that the execution locus of the program can be traced. When a simple emulator function is realized on a microcomputer by providing a trace function and the like on a chip together with a break control function, the on-chip emulator function is easily affected by runaway or malfunction due to a defect in a user program or the like. For this reason, it is desirable to prevent a situation in which control information and trace information specific to the on-chip emulator function are undesirably destroyed due to a runaway due to a defect in a user program, etc., in order to improve the reliability of the on-chip emulator. Have been found by the present inventors to be necessary.

【０００５】本発明の目的は、マイクロコンピュータ等
の半導体装置のためのオンチップエミュレータ機能を、
物理的規模の増大並びにコスト上昇を極力抑えて実現す
ることにある。詳しくは、外部端子の増大を最小限に抑
え、内蔵汎用回路をデバッグに流用可能に、オンチップ
エミュレータ機能を実現できる半導体装置を提供するこ
とにある。An object of the present invention is to provide an on-chip emulator function for a semiconductor device such as a microcomputer.
An object of the present invention is to minimize the increase in physical scale and cost. More specifically, it is an object of the present invention to provide a semiconductor device capable of realizing an on-chip emulator function by minimizing an increase in external terminals and enabling a built-in general-purpose circuit to be used for debugging.

【０００６】本発明の別の目的は、オンチップエミュレ
ータ機能固有の制御情報やトレース情報等がユーザプロ
グラムの不具合による暴走等によって不所望に破壊され
たりする事態を阻止でき、オンチップエミュレータ機能
の信頼性を向上させる事が可能な半導体装置を提供する
ことにある。Another object of the present invention is to prevent a situation in which control information and trace information specific to the on-chip emulator function are undesirably destroyed due to a runaway due to a defect in a user program, and the reliability of the on-chip emulator function is reduced. An object of the present invention is to provide a semiconductor device capable of improving performance.

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【０００８】[0008]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.

【０００９】〔１〕マイクロコンピュータ等の半導体装
置は、電気的に書き換え可能なフラッシュメモリ等のメ
モリと、前記メモリの第１領域から命令を読み込んで実
行可能な第１状態と前記メモリの第２領域から命令を読
み込んで実行可能な第２状態とを選択的に採り得る中央
処理装置とを有する。この半導体装置にオンチップエミ
ュレータ機能を実現するために、前記第１状態の中央処
理装置による命令実行状態の評価を支援する為のデバッ
グ支援回路を採用する。デバッグ支援回路の制御状態が
不所望に変化したり、デバッグ支援回路に蓄積したトレ
ース情報等が不所望に破壊されないように、前記中央処
理装置の第２状態に応答して前記中央処理装置による前
記デバッグ支援回路の機能設定を許可するブレークモー
ドフラグが備えられている。第１状態ではデバッグ支援
回路の対する機能設定は不可能にされている。デバッグ
用ホスト装置とのインタフェースには、ＪＴＡＧ準拠回
路などのデバッグ専用回路を採用せず、前記第１状態に
おいても外部とクロック同期でインタフェース可能なシ
リアルインタフェース回路を第２状態で流用する。[1] A semiconductor device such as a microcomputer includes a memory such as an electrically rewritable flash memory, a first state in which an instruction can be read from a first area of the memory and executed, and a second state of the memory. A central processing unit capable of selectively taking a second state in which an instruction is read from an area and is executable. In order to realize an on-chip emulator function in the semiconductor device, a debug support circuit for supporting evaluation of an instruction execution state by the central processing unit in the first state is employed. The central processing unit responds to the second state of the central processing unit so that the control state of the debug support circuit does not undesirably change or trace information or the like accumulated in the debug support circuit is undesirably destroyed. A break mode flag for permitting the function setting of the debug support circuit is provided. In the first state, the function setting for the debug support circuit is disabled. A dedicated interface circuit such as a JTAG-compliant circuit is not used for the interface with the host device for debugging, and a serial interface circuit capable of interfacing with the outside in a clock synchronous manner in the first state is used in the second state.

【００１０】上記手段によれば、第１状態及び第２状態
のいずれにおいても外部とインタフェース動作可能なシ
リアルインタフェース回路を採用してデバッグ時のホス
トインタフェースを実現するから、外部端子の増大を最
小限に抑え、クロック同期シリアルインタフェース回路
のような汎用回路をデバッグに流用することが可能にな
り、オンチップエミュレータ機能を、物理的規模の増大
並びにコスト上昇を極力抑えて実現することができる。According to the above-mentioned means, the host interface at the time of debugging is realized by employing the serial interface circuit capable of interfacing with the outside in both the first state and the second state. It is possible to use a general-purpose circuit such as a clock synchronous serial interface circuit for debugging, and to realize an on-chip emulator function while minimizing an increase in physical scale and cost.

【００１１】また、デバッグ支援回路の機能設定は、中
央処理装置の制御状態が第２状態になり、これに応答し
てブレークモードフラグの状態が決ってから可能になる
から、オンチップエミュレータ機能固有の制御情報やト
レース情報がユーザプログラムの不具合による暴走等に
よって不所望に破壊されたりする事態を阻止でき、オン
チップエミュレータ機能の信頼性を向上させる事ができ
る。Further, the function setting of the debug support circuit becomes possible after the control state of the central processing unit becomes the second state and the state of the break mode flag is determined in response to this. Control information and trace information can be prevented from being undesirably destroyed due to runaway or the like due to a defect in the user program, and the reliability of the on-chip emulator function can be improved.

【００１２】〔２〕前記デバッグ支援回路として、前記
中央処理装置の第２状態において前記シリアルインタフ
ェース回路を介して所要のブレーク条件が設定可能にさ
れ、前記第１状態において前記中央処理装置による命令
実行状態が前記ブレーク条件に一致したとき中央処理装
置を第１状態から第２状態へ遷移させる内部割込み指示
を形成するブレーク回路を採用可能である。また、前記
デバッグ支援回路として、前記第１状態において前記中
央処理装置による命令実行軌跡を辿るためのトレース情
報を蓄え、蓄えられたトレース情報を前記第２状態の中
央処理装置の制御を介して前記シリアルインタフェース
回路から外部に出力可能にされるトレース回路を採用し
てもよい。[2] As the debug support circuit, required break conditions can be set via the serial interface circuit in the second state of the central processing unit, and instruction execution by the central processing unit in the first state. A break circuit for generating an internal interrupt instruction for transitioning the central processing unit from the first state to the second state when the state matches the break condition can be employed. The debug support circuit stores trace information for tracing an instruction execution trajectory by the central processing unit in the first state, and stores the stored trace information through control of the central processing unit in the second state. A trace circuit that can be output from the serial interface circuit to the outside may be employed.

【００１３】双方を採用することにより、デバッグ対象
プログラムの実行状態を後から追跡する事ができ、ま
た、着目したい地点でデバッグ対象プログラムの実行を
停止させることができる。By employing both, the execution state of the debug target program can be tracked later, and the execution of the debug target program can be stopped at a point of interest.

【００１４】〔３〕オンチップエミュレータ機能を有す
る前記半導体装置の状態は、半導体装置がユーザモード
であるかエミュレーションモードであるかを示すエミュ
レーションモードフラグによって識別可能にする。[3] The state of the semiconductor device having the on-chip emulator function can be identified by an emulation mode flag indicating whether the semiconductor device is in the user mode or the emulation mode.

【００１５】前記エミュレーションモードは、前記中央
処理装置が第１状態と第２状態との間を遷移可能な半導
体装置の状態であり、ユーザモードは前記中央処理装置
が第１状態と第２状態との間を遷移不可能であって第１
状態だけを採り得る半導体装置の状態である。The emulation mode is a state of the semiconductor device in which the central processing unit can transition between a first state and a second state, and the user mode is a state in which the central processing unit switches between the first state and the second state. Cannot transition between
This is a state of the semiconductor device that can take only the state.

【００１６】前記エミュレーションモードフラグがエミ
ュレーションモードを示しているとき、前記ブレークモ
ードフラグは、前記中央処理装置が第１状態から第２状
態へ遷移するのに応答して、前記デバッグ支援回路の機
能設定を許可する。When the emulation mode flag indicates the emulation mode, the break mode flag indicates the function setting of the debug support circuit in response to the central processing unit transitioning from the first state to the second state. Allow

【００１７】〔４〕エミュレーションモードにおいて、
前記中央処理装置の第１状態から第２状態への遷移は、
外部端子に入力されるホスト装置等からのブレーク割込
みの指示、ブレーク条件の一致によってブレーク回路か
ら出力される内部割込みとしてのブレーク割込みの指
示、ブレーク命令の実行、等に起因して行われる。前記
中央処理装置は、例えば第２状態で第２領域のリターン
命令を実行することによって、第２状態から第１状態へ
復帰することができる。[4] In the emulation mode,
The transition of the central processing unit from the first state to the second state is as follows.
This is performed due to an instruction of a break interrupt from a host device or the like input to an external terminal, an instruction of a break interrupt as an internal interrupt output from the break circuit when a break condition is matched, execution of a break instruction, and the like. The central processing unit can return from the second state to the first state by executing, for example, a return command for the second area in the second state.

【００１８】前記外部端子はホスト装置等からのブレー
ク割込み指示の入力に専用化する必要はない。内部割込
みとしてのブレーク割込みの指示、ブレーク命令の実行
など、半導体装置の内部状態に起因して、第１状態から
第２状態に遷移した状態をホスト装置に通知可能にする
ために、前記エミュレーションモードフラグがエミュレ
ーションモードを示しているとき、セット状態にされる
ことによって前記外部端子からブレーク信号を出力させ
るブレークアクノリッジフラグを採用してよい。The external terminal need not be dedicated to input of a break interrupt instruction from a host device or the like. The emulation mode is provided to enable the host device to be notified of a state that has transitioned from the first state to the second state due to an internal state of the semiconductor device, such as an instruction for a break interrupt as an internal interrupt and execution of a break instruction. When the flag indicates the emulation mode, a break acknowledge flag for outputting a break signal from the external terminal when set to the set state may be employed.

【００１９】前記外部端子をエミュレーションモードで
の使用に専用化する必然性はなく、前記エミュレーショ
ンモードフラグがユーザモードを示しているときは、前
記外部端子を、マスク不可能な外部割込み信号等の入力
端子として利用すればよい。It is not necessary to dedicate the external terminal to use in the emulation mode. When the emulation mode flag indicates the user mode, the external terminal is set to an input terminal for a non-maskable external interrupt signal or the like. It can be used as

【００２０】〔５〕トレース回路の蓄積情報が不所望に
クリアされ難くするには、前記トレース回路は、前記エ
ミュレーションモードフラグがエミュレーションモード
を示し、前記ブレークモードフラグが前記デバッグ支援
回路の機能設定を許可しているとき、トレース情報をク
リア可能にすればよい。[5] In order to make it difficult for the accumulated information of the trace circuit to be undesirably cleared, in the trace circuit, the emulation mode flag indicates the emulation mode, and the break mode flag indicates the function setting of the debug support circuit. When permitted, the trace information may be cleared.

【００２１】〔６〕前記エミュレーションモードフラグ
は、初期状態においてユーザモードを示し、特定の動作
モードが指示されたとき又は前記第２状態において書き
換え可能にされる。前記特定動作モードは、前記外部端
子に入力されるブレーク割込み指示に応答する処理に中
央処理装置の命令実行処理を移行させるためのベクタの
保有アドレスをベクタテーブル上で前記第２領域の所定
アドレスに書き換える処理を含む動作である。したがっ
て、この後、外部端子にブレーク割込み指示が入力され
ると、中央処理装置は第１状態から第２状態に遷移する
ことができる。前記特定動作モードは、前記メモリの少
なくとも第１及び第２領域に対するプログラム書込み処
理を更に含めてもよい。[6] The emulation mode flag indicates a user mode in an initial state, and is rewritable when a specific operation mode is instructed or in the second state. In the specific operation mode, the holding address of the vector for shifting the instruction execution processing of the central processing unit to the processing in response to the break interrupt instruction input to the external terminal is set to a predetermined address of the second area on the vector table. This is an operation including a rewriting process. Therefore, thereafter, when a break interrupt instruction is input to the external terminal, the central processing unit can transition from the first state to the second state. The specific operation mode may further include a program writing process for at least the first and second areas of the memory.

【００２２】〔７〕前記シリアルインタフェース回路
は、シリアルデータ入力端子と、シリアルデータ出力端
子と、クロック入力端子と、前記シリアルデータ入力端
子からデータをシリアル入力し前記シリアルデータ出力
端子にデータをシリアル出力するシフトレジスタと、前
記シフトレジスタとパラレルにデータの入出力を行ない
前記中央処理装置によってアクセス可能なデータバッフ
ァと、送受信制御回路とを有する。前記送受信制御回路
は、前記クロック信号に同期した前記シリアルデータ入
力端子からのシリアル入力動作、前記クロック信号に同
期した前記シリアルデータ出力端子からのシリアル出力
動作、前記データバッファからの送信データ読み出し動
作、及び前記データバッファへの受信データの格納動作
を制御するものである。したがって、中央処理装置は、
その動作プログラムに従って、データバッファに受信し
た情報を参照し、演算し、データバッファに送信すべき
データをロードすることにより、当該動作プログラムに
従ったプロトコルで、シリアル通信を行なうことができ
る。換言すれば、汎用的に用いることができるシリアル
インタフェース回路をデバッグ用ホスト装置とのインタ
フェースに流用すれば、ホスト装置とのインタフェース
仕様若しくは通信プロトコルに対しても高い汎用性を確
保することができ、オンチップエミュレータ機能の使い
勝手が良くなる。[7] The serial interface circuit serially inputs data from a serial data input terminal, a serial data output terminal, a clock input terminal, and the serial data input terminal, and serially outputs data to the serial data output terminal. A shift register, a data buffer which inputs / outputs data in parallel with the shift register and is accessible by the central processing unit, and a transmission / reception control circuit. The transmission / reception control circuit, a serial input operation from the serial data input terminal synchronized with the clock signal, a serial output operation from the serial data output terminal synchronized with the clock signal, a transmission data read operation from the data buffer, And the operation of storing received data in the data buffer. Therefore, the central processing unit
By referring to the information received in the data buffer according to the operation program, calculating, and loading the data to be transmitted to the data buffer, serial communication can be performed with a protocol according to the operation program. In other words, if a serial interface circuit that can be used for general purposes is used for the interface with the host device for debugging, high versatility can be ensured for the interface specification or communication protocol with the host device, Usability of the on-chip emulator function is improved.

【００２３】前記シリアルインタフェースにおいて、デ
ータ受信動作ではシリアルデータ出力端子からデータ受
信動作のレディー／ビジー信号を出力し、データ送信動
作ではシリアルデータ入力端子からデータ送信動作に対
する受け側からのレディー／ビジー信号を入力する、と
いう通信プロトコルを採用してもよい。In the serial interface, in the data receiving operation, a ready / busy signal for the data receiving operation is output from the serial data output terminal, and in the data transmitting operation, the ready / busy signal from the receiving side for the data transmitting operation is output from the serial data input terminal. May be adopted.

【００２４】[0024]

【発明の実施の形態】《マイクロコンピュータ》図１に
は本発明に係る半導体装置の一例であるマイクロコンピ
ュータ１が示される。同図に示されるマイクロコンピュ
ータ１は、特に制限されないが、中央処理装置（ＣＰ
Ｕ）２、電気的に書き換え可能なフラッシュメモリなど
によって構成されたＲＯＭ３、ダイナミックＲＡＭ（ラ
ンダム・アクセス・メモリ）又はスタティックＲＡＭ等
によって構成されたＲＡＭ４、タイマ等の周辺回路５、
割込みコントローラ（ＩＮＴＣ）６、ブレーク回路７、
クロック同期型のシリアルインタフェース回路８、トレ
ース回路９、デバッグコントロールレジスタ１０、及び
入出力ポート１１，１２等が、内部バス１３に共通接続
されて、単結晶シリコン等の１個の半導体基板（チッ
プ）に形成されて成る。内部バス１３は、アドレスバ
ス、データバス及び各種制御線を含んでいる。DESCRIPTION OF THE PREFERRED EMBODIMENTS <Microcomputer> FIG. 1 shows a microcomputer 1 as an example of a semiconductor device according to the present invention. Although not particularly limited, the microcomputer 1 shown in FIG.
U) 2, ROM 3 constituted by an electrically rewritable flash memory or the like, RAM 4 constituted by a dynamic RAM (random access memory) or a static RAM, etc., a peripheral circuit 5 such as a timer,
Interrupt controller (INTC) 6, break circuit 7,
A clock synchronous serial interface circuit 8, a trace circuit 9, a debug control register 10, input / output ports 11, 12 and the like are commonly connected to an internal bus 13 to form a single semiconductor substrate (chip) of single crystal silicon or the like. It is formed in. The internal bus 13 includes an address bus, a data bus, and various control lines.

【００２５】詳細は後述するが、マイクロコンピュータ
１はオンチップデバッグ機能をサポートし、そのための
ブレークコントロール制御の為に前記ブレーク回路７、
トレース動作の為に前記トレース回路９、デバッグ制御
情報が設定可能にされるデバッグコントロールレジスタ
１０が設けられ、また、ホスト装置とのインタフェース
には、汎用のシリアルインタフェース回路８を流用可能
にされている。Although details will be described later, the microcomputer 1 supports an on-chip debugging function, and the break circuit 7 and the
For the trace operation, the trace circuit 9 and a debug control register 10 for setting debug control information are provided, and a general-purpose serial interface circuit 8 can be used for an interface with a host device. .

【００２６】前記ＣＰＵ１は、特に図示はしないが、プ
ログラムカウンタの値にしたがって命令を読み込み、読
み込んだ命令を命令デコーダで解読し、解読結果に基づ
いて生成される制御信号によって演算器等を動作させ
て、命令を実行する。ＣＰＵ２が実行する命令は、初期
的にＲＯＭ３が保有する。ＲＡＭ４は、ＣＰＵ２のワー
ク領域又はデータ若しくは命令の一時記憶領域などに利
用される。Although not shown, the CPU 1 reads an instruction according to the value of a program counter, decodes the read instruction with an instruction decoder, and operates an arithmetic unit or the like by a control signal generated based on the result of the decoding. And execute the instruction. The instructions executed by the CPU 2 are initially held in the ROM 3. The RAM 4 is used as a work area for the CPU 2 or a temporary storage area for data or instructions.

【００２７】前記ＣＰＵ２のアドレス空間は、図２のア
ドレスマップに例示されるように、ＲＯＭ３に割当てら
れるＲＯＭ領域２０、リザーブ領域２１、ＲＡＭ４に割
り当てられるＲＡＭ領域２２、及びＩ／Ｏレジスタ領域
２３に大別される。前記Ｉ／Ｏレジスタ領域２３は、前
記周辺回路５、ＩＮＴＣ６、ブレーク回路７、シリアル
インタフェース回路８、トレース回路９、デバッグコン
トロールレジスタ１０、入出力ポート１１，１２の内部
レジスタを総称するＩ／Ｏレジスタに割当てられる領域
である。As illustrated in the address map of FIG. 2, the address space of the CPU 2 includes a ROM area 20 allocated to the ROM 3, a reserved area 21, a RAM area 22 allocated to the RAM 4, and an I / O register area 23. It is roughly divided. The I / O register area 23 is a general I / O register for the peripheral circuit 5, the INTC 6, the break circuit 7, the serial interface circuit 8, the trace circuit 9, the debug control register 10, and the internal registers of the input / output ports 11, 12. Is an area allocated to

【００２８】図２において２０Ｄ，２２Ｄ，２３Ｄで示
される領域は、オンチップデバッグのために専用化され
たファームウェア領域，デバッグ用ＲＡＭ領域，デバッ
グ用Ｉ／Ｏレジスタ領域である。２０Ｕ，２２Ｕ，２３
Ｕで示される領域はマイクロコンピュータ１のユーザに
解放されるユーザ領域である。前記デバッグ用コントロ
ールレジスタ１０はデバッグ用Ｉ／Ｏレジスタ領域２３
Ｄに配置されている。In FIG. 2, areas indicated by 20D, 22D, and 23D are a firmware area, a debugging RAM area, and a debugging I / O register area dedicated for on-chip debugging. 20U, 22U, 23
The area indicated by U is a user area released to the user of the microcomputer 1. The debug control register 10 has a debug I / O register area 23.
D.

【００２９】ＣＰＵ２がオンチップデバッグ専用領域２
０Ｄ，２２Ｄ，２３Ｄを利用し得るか否かはマイクロコ
ンピュータ１の動作モードによって決定される。即ち、
マイクロコンピュータ１は、ユーザモードとエミュレー
ションモードを有し、それは、デバッグ用コントロール
レジスタ１０のエミュレーションモードフラグＥＭＬに
よって識別可能にされる。前記エミュレーションモード
は、前記ＣＰＵ２がユーザＲＯＭ領域（第１領域）２０
Ｕの命令を実行する第１状態と前記ファームウェア領域
（第２領域）２０Ｄの命令を実行する第２状態との間を
遷移可能なマイクロコンピュータ１の状態である。ユー
ザモードは前記ＣＰＵ２が第１状態と第２状態との間を
遷移不可能であって第１状態だけを採り得るマイクロコ
ンピュータ１の状態である。When the CPU 2 is in the dedicated on-chip debug area 2
Whether 0D, 22D, and 23D can be used is determined by the operation mode of the microcomputer 1. That is,
The microcomputer 1 has a user mode and an emulation mode, which can be identified by an emulation mode flag EML of the debug control register 10. In the emulation mode, the CPU 2 operates in a user ROM area (first area) 20.
This is a state of the microcomputer 1 that can transition between a first state of executing a command of U and a second state of executing a command of the firmware area (second area) 20D. The user mode is a state of the microcomputer 1 in which the CPU 2 cannot transition between the first state and the second state and can take only the first state.

【００３０】マイクロコンピュータ１のユーザプログラ
ム等に対するデバッグを完了してその応用システムが完
成した後、マイクロコンピュータ１は前記ユーザモード
で動作すれば良い。デバッグ時は、マイクロコンピュー
タはエミュレーションモードとされ、ＣＰＵ２がファー
ムウェア領域２０Ｄのプログラム（デバッグ制御プログ
ラム）を実行することによって前記ブレーク回路７にブ
レーク条件が設定され、ブレーク回路７は、ＣＰＵ２が
ユーザＲＯＭ領域２０Ｕのプログラムを実行していると
き、ブレーク条件の一致を判定する。また、ＣＰＵ２が
ユーザＲＯＭ領域２０Ｕのプログラムを実行していると
き、前記トレース回路９はＣＰＵ２による命令実行軌跡
を後から辿る事ができるように所要の命令アドレスを蓄
積する。After the debugging of the user program and the like of the microcomputer 1 is completed and the application system is completed, the microcomputer 1 may operate in the user mode. At the time of debugging, the microcomputer is set to the emulation mode, and the CPU 2 executes a program (debug control program) in the firmware area 20D to set a break condition in the break circuit 7. When a 20 U program is being executed, it is determined whether break conditions match. When the CPU 2 is executing the program in the user ROM area 20U, the trace circuit 9 accumulates required instruction addresses so that the instruction execution locus of the CPU 2 can be traced later.

【００３１】前記エミュレーションモードにおいて、ユ
ーザプログラムのバグなどによってＣＰＵ２が暴走した
り誤動作してトレース回路９やブレーク回路７の制御状
態が不所望に変化したり、トレース回路９に蓄積したト
レース情報等が不所望に破壊されないように、前記ＣＰ
Ｕ２による前記デバッグ支援回路（ブレーク回路７、ト
レース回路９、デバッグ用コントロールレジスタ１０）
の機能設定を前記ＣＰＵ２の第２状態に応答して許可す
るブレークモードフラグＢＲＫＭがデバッグ用コントロ
ールレジスタ１０備えられている。前記エミュレーショ
ンモードフラグＥＭＬがエミュレーションモードを示し
ているとき、前記ブレークモードフラグＢＲＫＭは、前
記ＣＰＵ２が第１状態から第２状態へ遷移するのに応答
して、セット状態にされ、前記デバッグ支援回路の機能
設定を許可する。この制御は、特に制限されないが、Ｃ
ＰＵ２の命令解読によるメモリアクセスやレジスタ選択
の制御ロジックに対して作用する。即ち、エミュレーシ
ョンモードにおいてブレークモードフラグＢＲＫＭがリ
セット状態（ディスエーブル指示状態）にされている
と、ＣＰＵ２の命令デコーダはデバッグ用領域２０Ｄ，
２２Ｄ，２３Ｄに対するメモリアクセス及びレジスタア
クセスの為の制御信号を全て非活性（ディスエーブル）
状態に固定する。デバッグ用領域２０Ｄ，２２Ｄ，２３
Ｄに対するメモリアクセス及びレジスタアクセスの為に
命令デコーダが出力する制御信号は前記ブレークモード
フラグＢＲＫＭがセット状態にされて初めて有効にな
る。In the emulation mode, the control state of the trace circuit 9 or the break circuit 7 is undesirably changed due to the runaway or malfunction of the CPU 2 due to a bug in the user program or the like, and the trace information accumulated in the trace circuit 9 may be lost. In order not to be destroyed undesirably, the CP
U2 debug support circuit (break circuit 7, trace circuit 9, debug control register 10)
The debug mode control register 10 is provided with a break mode flag BRKM which permits the setting of the function in response to the second state of the CPU 2. When the emulation mode flag EML indicates the emulation mode, the break mode flag BRKM is set to a set state in response to the CPU 2 transitioning from the first state to the second state, and Allow function setting. This control is not particularly limited.
It acts on the control logic of memory access and register selection by decoding the instruction of PU2. That is, when the break mode flag BRKM is in the reset state (disable instruction state) in the emulation mode, the instruction decoder of the CPU 2 causes the debug area 20D,
All control signals for memory access and register access to 22D and 23D are deactivated (disabled)
Fix to state. Debugging areas 20D, 22D, 23
The control signal output from the instruction decoder for memory access and register access to D becomes effective only when the break mode flag BRKM is set.

【００３２】図１のマイクロコンピュータ１において前
記シリアルインタフェース回路８は、ＣＰＵ２の前記第
１状態及び第２状態の何れにおいても外部とクロック同
期でインタフェース可能にされる。即ち、エミュレーシ
ョンモードにおいて、図示を省略するデバッグ用ホスト
装置とのインタフェースには、ＪＴＡＧ準拠回路などの
デバッグ専用回路を採用せず、前記第１状態においても
外部とクロック同期でインタフェース可能なシリアルイ
ンタフェース回路８を第２状態で流用する。図１の例で
は、シリアルインタフェース回路８は、シリアルクロッ
ク端子ＳＣＫ、シリアルデータ入力端子ＳＩ、シリアル
データ出力端子ＳＯを有する。In the microcomputer 1 shown in FIG. 1, the serial interface circuit 8 can be interfaced with the outside in a clock synchronous manner in both the first state and the second state of the CPU 2. That is, in the emulation mode, a serial interface circuit capable of interfacing with the outside in a clock-synchronous manner even in the first state does not employ a dedicated debug circuit such as a JTAG-compliant circuit for an interface with a debug host device (not shown). 8 is diverted in the second state. In the example of FIG. 1, the serial interface circuit 8 has a serial clock terminal SCK, a serial data input terminal SI, and a serial data output terminal SO.

【００３３】例えば、図３の（Ａ）、（Ｂ）に例示され
るように、プリントサーキットボードにマイクロコンピ
ュータ１等が実装されてユーザシステム３０が構成され
ているとき、ユーザシステム３０には、前記シリアルイ
ンタフェース回路８の前記端子ＳＣＫ，ＳＩ，ＳＯに導
通するデバッグ用コネクタ３１を予め用意しておけば、
このコネクタ３１にユーザインタフェースケーブル３２
を接続して、ＰＣＩ（Peripheral Component Interconn
ect）カード３３又はＰＣ（Personal Computer）カード
３４を経由してホスト装置３５、３６に接続可能にされ
る。For example, as shown in FIGS. 3A and 3B, when the microcomputer 1 and the like are mounted on a print circuit board to constitute the user system 30, the user system 30 includes: If a debug connector 31 for conducting to the terminals SCK, SI, SO of the serial interface circuit 8 is prepared in advance,
A user interface cable 32 is connected to this connector 31.
And connect the PCI (Peripheral Component Interconn
ect) via a card 33 or a PC (Personal Computer) card 34 so as to be connectable to host devices 35 and 36.

【００３４】したがって、エミュレーションモードにお
いて、前記ＣＰＵ２が第２状態にされているとき、ブレ
ーク回路７には前記シリアルインタフェース回路８を介
して所要のブレーク条件が設定可能にされる。また、エ
ミュレーションモードにおいて第１状態のＣＰＵ２によ
る命令実行軌跡を辿るためのトレース情報がトレース回
路９に蓄えられたとき、蓄えられたトレース情報を前記
第２状態のＣＰＵ２の制御を介して前記シリアルインタ
フェース回路８から外部のデバッグ用ホスト装置に出力
可能になる。Therefore, in the emulation mode, when the CPU 2 is in the second state, a required break condition can be set in the break circuit 7 via the serial interface circuit 8. Further, when trace information for tracing the instruction execution trajectory of the CPU 2 in the first state in the emulation mode is stored in the trace circuit 9, the stored trace information is transferred to the serial interface through the control of the CPU 2 in the second state. The output from the circuit 8 to an external debugging host device is enabled.

【００３５】また、ＲＯＭ３をイニシャライズする為の
特定の動作モード、例えば、ＲＯＭ３の書き換えを行な
うブートモードにおいて、ホスト装置３５からシリアル
インタフェース回路８を経由して書込みデータをＲＯＭ
３にダウンロードする処理にも前記シリアルインタフェ
ース回路８を利用することができる。In a specific operation mode for initializing the ROM 3, for example, a boot mode for rewriting the ROM 3, write data is transferred from the host device 35 via the serial interface circuit 8 to the ROM 3.
3, the serial interface circuit 8 can be used.

【００３６】図１に示されるＩＮＴＣ６は、ＣＰＵ２に
対して割込み信号１４を出力する。ＩＮＴＣ６はマイク
ロコンピュータ１の外部からの割込み要求（外部割込み
要求）及びマイクロコンピュータ１の内部で発生される
割込み要求（内部割込み要求）を入力し、割込み優先制
御、割込みマスク制御を行ない、受け付けた割込み要求
の割込み要因に応じたベクタアドレスをＣＰＵ２に渡
し、ＣＰＵ２への割込み信号４０をイネーブルにする。
ＣＰＵ２は、ベクタアドレスを用いてベクタテーブルか
らベクタ、即ち割込み要求に応答する処理プログラムの
先頭アドレスを取得し、取得したベクタから始まる処理
に分岐する。復帰を要するものは最初にＣＰＵ２の状態
退避処理が行われる。The INTC 6 shown in FIG. 1 outputs an interrupt signal 14 to the CPU 2. The INTC 6 receives an interrupt request (external interrupt request) from outside the microcomputer 1 and an interrupt request (internal interrupt request) generated inside the microcomputer 1, performs interrupt priority control, interrupt mask control, and receives the accepted interrupt. A vector address corresponding to the interrupt factor of the request is passed to the CPU 2, and an interrupt signal 40 to the CPU 2 is enabled.
The CPU 2 obtains a vector from the vector table using the vector address, that is, the start address of the processing program responding to the interrupt request, and branches to processing starting from the obtained vector. For those requiring return, the state saving process of the CPU 2 is performed first.

【００３７】尚、割込み要求は、バスエラー等の各種例
外処理要求も含むものとする。ベクタアドレスは内部バ
ス１３経由で或いは図示を省略する専用信号線でＣＰＵ
２に与えられる。It is assumed that the interrupt request includes various exception processing requests such as a bus error. The vector address is supplied to the CPU via the internal bus 13 or a dedicated signal line (not shown).
2 given.

【００３８】図１に示される端子ＰＢＲＫは、ブレーク
端子である。ブレーク端子ＰＢＲＫは入出力回路１１に
含まれる所定の１ビット分のＩ／Ｏポートに接続されて
いる。当該Ｉ／Ｏポートの入力ラッチの出力はＩＮＴＣ
６に供給され、当該Ｉ／Ｏポートの出力ラッチの入力は
前記デバッグ用コントロールレジスタ１０の所定の１ビ
ット（ブレークアクノリッジフラグＢＲＫＡＣＫ）によ
って制御される。The terminal PBRK shown in FIG. 1 is a break terminal. The break terminal PBRK is connected to a predetermined 1-bit I / O port included in the input / output circuit 11. The output of the input latch of the I / O port is INTC
6 and the input of the output latch of the I / O port is controlled by a predetermined bit (break acknowledge flag BRKACK) of the debug control register 10.

【００３９】エミュレーションモードにおいて、前記Ｃ
ＰＵ１の第１状態から第２状態への遷移、即ちブレーク
モードへの遷移は、前記ブレーク端子ＰＢＲＫに入力さ
れるブレーク割込み要求の指示、ブレーク条件の一致に
よってブレーク回路７から出力される内部割込みとして
のブレーク割込み要求信号１５、ＣＰＵ２によるブレー
ク命令の実行に起因して行われる。また、前記ＣＰＵ２
は、例えば第２状態でファームウェア領域２０Ｄのリタ
ーン命令を実行することによって、第２状態から第１状
態へ復帰することができ、これによって、ブレークモー
ドフラグＢＲＫＭがリセット状態にされ、ブレークモー
ドが解除される。In the emulation mode, the C
The transition of the PU1 from the first state to the second state, that is, the transition to the break mode, is defined as an instruction of a break interrupt request input to the break terminal PBRK and an internal interrupt output from the break circuit 7 when the break conditions match. The break interrupt request signal 15 is caused by the execution of the break instruction by the CPU 2. The CPU 2
Can return from the second state to the first state, for example, by executing a return instruction of the firmware area 20D in the second state, whereby the break mode flag BRKM is reset and the break mode is released. Is done.

【００４０】前記ブレーク端子ＰＢＲＫはホスト装置等
からのブレーク割込み指示の入力に専用化する必要はな
い。ブレーク割込み信号１５によってブレーク回路７か
ら要求されるブレーク割込み、ＣＰＵ２によるブレーク
命令の実行など、マイクロコンピュータ１の内部状態に
起因して、ＣＰＵ２が第１状態から第２状態に遷移した
状態をホスト装置に通知するのに利用される。即ち、前
記エミュレーションモードフラグＥＭＬがエミュレーシ
ョンモードを示しているとき、ＣＰＵ２が第１状態から
第２状態に遷移して、ＣＰＵ２がファームウェア領域２
０Ｄの命令実行に従って前記ブレークアクノリッジフラ
グＢＲＫＡＣＫをセット状態にすることにより、前記ブ
レーク端子ＰＢＲＫから外部（ホスト装置）に向けてロ
ーレベルのブレーク信号がアサートされる。The break terminal PBRK does not need to be dedicated to input of a break interrupt instruction from a host device or the like. The host device changes the state in which the CPU 2 has transitioned from the first state to the second state due to the internal state of the microcomputer 1 such as a break interrupt requested from the break circuit 7 by the break interrupt signal 15 and execution of a break instruction by the CPU 2. Used to notify. That is, when the emulation mode flag EML indicates the emulation mode, the CPU 2 transitions from the first state to the second state, and the CPU 2
By setting the break acknowledgment flag BRKACK in accordance with the execution of the instruction 0D, a low-level break signal is asserted from the break terminal PBRK toward the outside (host device).

【００４１】また、前記ブレーク端子ＰＢＲＫをエミュ
レーションモードでの使用に専用化する必然性はなく、
前記エミュレーションモードフラグＥＭＬがユーザモー
ドを示しているときは、前記ブレーク端子ＰＢＲＫを、
マスク不可能な外部割込み信号（ＮＭＩ信号）の入力端
子として利用する。Further, there is no necessity to exclusively use the break terminal PBRK for use in the emulation mode.
When the emulation mode flag EML indicates the user mode, the break terminal PBRK is
It is used as an input terminal for a non-maskable external interrupt signal (NMI signal).

【００４２】前記エミュレーションモードフラグＥＭＬ
は、マイクロコンピュータ１の電源投入によって、
“０”に初期化され、この状態はユーザモードを示す。
前記エミュレーションモードフラグＥＭＬはマイクロコ
ンピュータ１のリセット処理では初期化されない。この
エミュレーションモードフラグＥＭＬは、その後、マイ
クロコンピュータ１に特定の動作モードが指示されたと
き又は前記第２状態において、書き換え可能にされる。The emulation mode flag EML
Is turned on when the microcomputer 1 is turned on.
Initialized to "0", this state indicates the user mode.
The emulation mode flag EML is not initialized by the reset processing of the microcomputer 1. The emulation mode flag EML is made rewritable thereafter when a specific operation mode is instructed to the microcomputer 1 or in the second state.

【００４３】前記特定動作モードは、例えば、前記ブレ
ーク端子ＰＢＲＫに入力されるブレーク割込み指示に応
答する処理にＣＰＵ２の命令実行処理を移行させるため
のベクタの保有アドレスをベクタテーブル上で前記ファ
ームウェア領域（第２領域）２０Ｄの所定アドレスに書
き換える処理を含む動作である。即ち、当該動作モード
が設定される前は、ベクタテーブルはユーザの定義に従
っている。よって、ＮＭＩ割込み入力に割当てられるブ
レーク端子ＰＢＲＫの割込みに対するベクタ番号のベク
タアドレスには、ユーザが定義したＮＭＩ割込み処理プ
ログラムの先頭アドレスが定義されている。前記特定動
作モードが設定されると、ブレーク端子ＰＢＲＫの割込
みに対するベクタ番号のベクタアドレスは、ファームウ
ェア領域２０Ｄの所定の処理プログラムの先頭アドレス
に書きかえられる。これにより、特定動作モードが指示
されると、ＣＰＵ２は第２状態に遷移可能にされ、エミ
ュレーションモードフラグＥＭＬはエミュレーションモ
ードを示し、ブレーク端子ＰＢＲＫにブレーク割込み要
求があると（ローレベルにアサートされると）、ＣＰＵ
２は第２状態にされてファームウェア領域２０Ｄのプロ
グラムを実行できる。In the specific operation mode, for example, the holding address of the vector for shifting the instruction execution processing of the CPU 2 to the processing in response to the break interrupt instruction input to the break terminal PBRK is stored in the firmware area ( This is an operation including a process of rewriting to a predetermined address in the (second area) 20D. That is, before the operation mode is set, the vector table follows the definition of the user. Therefore, the head address of the NMI interrupt processing program defined by the user is defined in the vector address of the vector number for the interrupt of the break terminal PBRK assigned to the NMI interrupt input. When the specific operation mode is set, the vector address of the vector number for the interrupt of the break terminal PBRK is rewritten to the head address of a predetermined processing program in the firmware area 20D. As a result, when the specific operation mode is instructed, the CPU 2 is enabled to transit to the second state, the emulation mode flag EML indicates the emulation mode, and when there is a break interrupt request at the break terminal PBRK (asserted to a low level). And), CPU
2 is in the second state and can execute the program in the firmware area 20D.

【００４４】前記特定動作モードを、前記ブートモード
とし、ＲＯＭ３の書き換えの一環として、ベクタテーブ
ルの書き換えを行い、最後にエミュレーションモードフ
ラグＥＭＬのセットを行なうようにしても良い。ベクタ
テーブルはＲＯＭ３のユーザ領域２０Ｕの先頭部分に配
置されている。また、ブートモードの最後にエミュレー
ションモードフラグＥＭＬのセットを行なうか否かを、
ホスト装置からのコマンドコードに応じて選択可能にし
てもよい。前記ブートモードに代表されるような特定動
作モードは前記ブレーク端子ＰＢＲＫなど所定の複数個
の外部端子を特定レベルに強制したりして設定すればよ
い。マイクロコンピュータ１はそれら端子の特定の状態
を検出して前記特定動作モードを実現するためのロジッ
ク回路を有する。The specific operation mode may be the boot mode, the vector table may be rewritten as part of the rewriting of the ROM 3, and finally the emulation mode flag EML may be set. The vector table is arranged at the head of the user area 20U of the ROM 3. Also, it is determined whether or not to set the emulation mode flag EML at the end of the boot mode.
The selection may be made in accordance with a command code from the host device. The specific operation mode represented by the boot mode may be set by forcing predetermined external terminals such as the break terminal PBRK to a specific level. The microcomputer 1 has a logic circuit for detecting a specific state of these terminals and implementing the specific operation mode.

【００４５】《ブレーク回路》図４にはブレーク回路７
の一例が示される。ブレーク回路７は、アドレス比較回
路（ＣＭＰＡ）７０、ブレークアドレスレジスタ（ＢＡ
ＲＨ，ＢＡＲＬ）７１、ブレークコントロールレジスタ
（ＡＢＲＫＣＲ）７２、ブレークステータスレジスタ
（ＡＢＲＫＳＲ）７３、ブレークデータレジスタ（ＢＤ
ＲＨ，ＢＤＲＬ）７４、及びデータ比較回路（ＣＭＰ
Ｄ）７５を有する。内部データバス１３Ｄ及び内部アド
レスバス１３Ａは前記内部バス１３に含まれている。<< Break Circuit >> The break circuit 7 is shown in FIG.
Is shown. The break circuit 7 includes an address comparison circuit (CMPA) 70 and a break address register (BA
RH, BARL) 71, break control register (ABRKCR) 72, break status register (ABRKSR) 73, break data register (BD)
RH, BDRL) 74 and a data comparison circuit (CMP)
D) having 75; The internal data bus 13D and the internal address bus 13A are included in the internal bus 13.

【００４６】前記ブレークデータレジスタ７５にはデー
タバス１３Ｄを介してブレイク条件データが設定され、
ＣＰＵ２がファームウェア２０Ｄのプログラムを実行し
ているファーム処理中に、内部データバス１３Ｄの状態
がブレーク条件データに一致する状態が発生するかをデ
ータ比較回路７５で判定し、一致したとき、信号１５Ｄ
をアサートしてブレーク割込み要求をＩＮＴＣ６に与え
る。Break condition data is set in the break data register 75 via the data bus 13D.
During the firmware processing in which the CPU 2 is executing the program of the firmware 20D, the data comparison circuit 75 determines whether or not a state occurs in which the state of the internal data bus 13D matches the break condition data.
And a break interrupt request is given to INTC6.

【００４７】前記ブレークアドレスレジスタ７１にはア
ドレスバス１３Ａを介してブレイク条件アドレスが設定
され、ファーム処理中に、内部アドレスバス１３Ａの状
態がブレーク条件アドレスに一致する状態が発生するか
をアドレス比較回路７０で判定し、一致したとき、信号
１５Ａをアサートしてブレーク割込み要求をＩＮＴＣ６
に与える。信号１５Ａ，１５Ｄは図１の信号１５で代表
される。ブレークコントロールレジスタ７２は、比較ビ
ット数などの比較条件、比較サイクルの指定などを行な
う。ブレークステータスレジスタ７３はブレーク条件に
対してブレーク割込みが発生したか否かの状態を示し、
ブレークアドレスレジスタ７１及びブレークデータレジ
スタ７５をクリアしても差し支えないか否かの判定等に
利用される。A break condition address is set in the break address register 71 via the address bus 13A, and an address comparison circuit determines whether or not a state in which the state of the internal address bus 13A matches the break condition address occurs during firmware processing. 70, and when they match, assert the signal 15A and issue a break interrupt request to the INTC6.
Give to. Signals 15A and 15D are represented by signal 15 in FIG. The break control register 72 specifies comparison conditions such as the number of comparison bits, specifies a comparison cycle, and the like. The break status register 73 indicates whether or not a break interrupt has occurred in response to a break condition.
This is used for determining whether or not the break address register 71 and the break data register 75 can be cleared.

【００４８】《トレース回路》図５には前記トレース回
路９の一例が示される。トレース回路９０は、パラレル
・イン・パラレル・アウト形式で直列４段のトレースバ
ッファレジスタ９０〜９３を有し、初段のトレースバッ
ファレジスタ９０のパラレル入力端子は内部アドレスバ
ス１３Ａに接続され、各のトレースバッファレジスタ９
０〜９３は内部データバス１３Ｄを介してＣＰＵ２から
アクセス可能にされる。トレースバッファレジスタ９０
〜９３は、ＣＰＵ２のプログラムが分岐する毎に分岐元
アドレスを格納する。<< Trace Circuit >> FIG. 5 shows an example of the trace circuit 9. The trace circuit 90 has four stages of trace buffer registers 90 to 93 in series in a parallel-in-parallel-out format. The parallel input terminal of the first stage trace buffer register 90 is connected to the internal address bus 13A. Buffer register 9
0 to 93 are made accessible to the CPU 2 via the internal data bus 13D. Trace buffer register 90
To 93 store the branch source address every time the program of the CPU 2 branches.

【００４９】ＣＰＵ２のプログラムに分岐を生ずると、
最新の分岐元アドレスが初段のトレースバッファレジス
タ９０に格納され、その度に、既に保持されている分岐
元アドレスが１段づつ後段にシフトされ、トレースバッ
ファ９０〜９３は、最大４個の分岐元アドレスを保持す
ることができる。トレースバッファレジスタ９０〜９３
がラッチ動作を行なう具体的条件は、例えば、ジャンプ
命令やブランチ命令を実行したとき、サブルーチンから
のリターン命令を実行したとき、割込み処理を実行した
とき、ＴＲＡＰ命令のような割込み命令を実行したとき
である。そのようなラッチ制御は、ＣＰＵ２の命令デコ
ーダ２５から出力されるデコード信号２６を用いて行わ
れる。When a branch occurs in the program of the CPU 2,
The latest branch source address is stored in the first stage trace buffer register 90, and each time the branch source address already held is shifted one stage at a time, the trace buffers 90 to 93 store up to four branch source addresses. Address can be retained. Trace buffer registers 90-93
The specific conditions for performing a latch operation are, for example, when a jump instruction or a branch instruction is executed, when a return instruction from a subroutine is executed, when an interrupt process is executed, or when an interrupt instruction such as a TRAP instruction is executed. It is. Such latch control is performed using a decode signal 26 output from the instruction decoder 25 of the CPU 2.

【００５０】前記トレースバッファ９０〜９３のクリア
はトレースバッファクリアビットＴＲＣＬＲによって制
御される。トレースバッファクリアビットＴＲＣＬＲは
信号線９４でトレースバッファ９０〜９３のリセット端
子Ｒに供給される。The clearing of the trace buffers 90 to 93 is controlled by a trace buffer clear bit TRCLR. The trace buffer clear bit TRCLR is supplied to the reset terminals R of the trace buffers 90 to 93 via a signal line 94.

【００５１】トレースバッファクリアビットＴＲＣＬＲ
は前記デバッグコントロールレジスタ１０に含まれる１
ビットである。トレースバッファ９０〜９３は、トレー
スバッファクリアビットＴＲＣＬＲが“１”にセットさ
れると、記憶内容がＨ‘ＦＦＦＦに初期化（クリア）さ
れる。トレースバッファクリアビットＴＲＣＬＲの
“０”状態ではトレースバッファ９０〜９３は記憶内容
を保持する。Trace buffer clear bit TRCLR
Is the one contained in the debug control register 10.
Is a bit. When the trace buffer clear bit TRCLR is set to "1", the contents of the trace buffers 90 to 93 are initialized (cleared) to H'FFFF. When the trace buffer clear bit TRCLR is "0", the trace buffers 90 to 93 hold the stored contents.

【００５２】前記トレースバッファクリアビットＴＲＣ
ＬＲが“１”にセット可能にされる条件は、前記エミュ
レーションモードフラグＥＭＬがエミュレーションモー
ド（“１”）を示し、前記ブレークモードフラグＢＲＫ
Ｍの“１”によってトレース回路９などの前記デバッグ
支援回路の機能設定が許可されているときである。例え
ば、トレースバッファクリアビットＴＲＣＬＲを保持す
るラッチの入力は、ＥＭＬ及びＢＲＫＭが入力される制
御ゲートを介して対応する内部データバス１３Ｄの信号
線に接続されている。これにより、ＣＰＵ２の暴走など
によってトレースバッファ９０〜９３の情報が不所望に
クリアされる事態を容易に抑止することができる。The trace buffer clear bit TRC
The condition under which LR can be set to "1" is that the emulation mode flag EML indicates the emulation mode ("1") and the break mode flag BRK
This is when the function setting of the debug support circuit such as the trace circuit 9 is permitted by "1" of M. For example, the input of the latch holding the trace buffer clear bit TRCLR is connected to the corresponding signal line of the internal data bus 13D via a control gate to which EML and BRKM are input. As a result, it is possible to easily prevent a situation in which the information in the trace buffers 90 to 93 is undesirably cleared due to a runaway of the CPU 2 or the like.

【００５３】《シリアルインタフェース回路》図６には
前記シリアルインタフェース回路８の一例が示される。
前記シリアルインタフェース回路８は、シフトレジスタ
（ＳＲ）８０、トランスミットデータレジスタ（ＴＤ
Ｒ）８１、レシーブデータレジスタ（ＲＤＲ）８２、シ
リアルコントロールレジスタ（ＳＣＲ）８３、シリアル
コントロールステータスレジスタ（ＳＣＳＲ）８４、送
受信制御回路８５及びマルチプレクサ（ＭＰＸ）８６を
有する。<< Serial Interface Circuit >> FIG. 6 shows an example of the serial interface circuit 8.
The serial interface circuit 8 includes a shift register (SR) 80 and a transmit data register (TD).
R) 81, a receive data register (RDR) 82, a serial control register (SCR) 83, a serial control status register (SCSR) 84, a transmission / reception control circuit 85, and a multiplexer (MPX) 86.

【００５４】シフトレジスタ８０はシリアルデータ入力
端子ＳＩからデータをシリアル入力し前記シリアルデー
タ出力端子ＳＯにデータをシリアル出力する。前記トラ
ンスミットデータレジスタ（ＴＤＲ）８１及びレシーブ
データレジスタ（ＲＤＲ）８２は前記シフトレジスタ８
０とパラレルにデータの入出力を行ないデータバス１３
Ｄを介してＣＰＵ２によってアクセス可能なデータバッ
ファを構成する。The shift register 80 serially inputs data from a serial data input terminal SI and serially outputs data to the serial data output terminal SO. The transmit data register (TDR) 81 and the receive data register (RDR) 82 are
Data bus 13 for inputting / outputting data in parallel with 0
A data buffer that can be accessed by the CPU 2 via D.

【００５５】前記シリアルコントロールレジスタ（ＳＣ
Ｒ）８３は、送信動作の許可／禁止、受信動作の許可／
禁止等を示す制御データが設定される。前記シリアルコ
ントロールステータスレジスタ（ＳＣＳＲ）８４は、ト
ランスミットデータエンプティーやレシーブデータフル
などのデータ送受信制御状態が反映され、ＣＰＵ２によ
って参照可能にされる。トランスミットデータエンプテ
ィーはＴＤＲ８１のデータがＳＲ８０に内部転送され、
ＴＤＲ８１に新たなトランスミットデータをライト可能
であることを意味する。レシーブデータフルは受信デー
タがＳＲ８０からＲＤＲ８２に格納されていることを意
味する。The serial control register (SC)
R) 83 indicates permission / inhibition of transmission operation, permission / inhibition of reception operation /
Control data indicating inhibition or the like is set. The serial control status register (SCSR) 84 reflects a data transmission / reception control state such as transmit data empty or receive data full, and can be referred to by the CPU 2. Transmit data empty means that the data of TDR81 is internally transferred to SR80,
This means that new transmit data can be written to the TDR 81. Receive data full means that the received data is stored in SR80 to RDR82.

【００５６】前記送受信制御回路８５は、前記クロック
信号ＳＣＫに同期した前記シリアルデータ入力端子ＳＩ
からのシリアル入力動作、前記クロック信号ＳＣＫに同
期した前記シリアルデータ出力端子ＳＯからのシリアル
出力動作、前記ＴＤＲ８１からのＳＲ８０への送信デー
タ転送動作、及びＳＲ８０から前記ＲＤＲ８２への受信
データ転送動作を制御するものである。その制御状態に
応じて、送信終了、送信データエンプティー、受信デー
タフル、受信エラー（オーバーフロー）等を割込み信号
８７によってＣＰＵ２に通知する。尚、図６の例では、
クロック信号としてマイクロコンピュータ１内部のクロ
ック信号を分周回路（ＤＩＶ）８８で分周し、この分周
内部クロックと前記シリアルクロック端子ＳＣＫからの
クロック信号とをマルチプレクサ（ＭＰＸ）８６で選択
して、シリアル同期クロックとして利用可能にされてい
る。The transmission / reception control circuit 85 is connected to the serial data input terminal SI synchronized with the clock signal SCK.
, A serial output operation from the serial data output terminal SO synchronized with the clock signal SCK, a transmission data transfer operation from the TDR 81 to the SR 80, and a reception data transfer operation from the SR 80 to the RDR 82. Is what you do. In accordance with the control state, the CPU 2 notifies the CPU 2 of the transmission end, transmission data empty, reception data full, reception error (overflow), and the like by the interrupt signal 87. In the example of FIG. 6,
A clock signal inside the microcomputer 1 is divided by a divider circuit (DIV) 88 as a clock signal, and the divided internal clock and the clock signal from the serial clock terminal SCK are selected by a multiplexer (MPX) 86. It has been made available as a serial synchronization clock.

【００５７】このシリアルインタフェース回路８によれ
ば、ＣＰＵ２は、その動作プログラムに従って、ＲＤＲ
８２に受信した情報を参照し、演算し、ＴＤＲ８１から
送信すべきデータをロードすることにより、当該動作プ
ログラムに従ったプロトコルで、シリアル通信を行なう
ことができる。換言すれば、汎用的に用いることができ
るシリアルインタフェース回路８をデバッグ用ホスト装
置とのインタフェースに流用すれば、ホスト装置とのイ
ンタフェース仕様若しくは通信プロトコルに対しても高
い汎用性を確保することができ、オンチップエミュレー
タ機能の使い勝手が良くなる。詳しくは、エミュレーシ
ョンモード及びブレークモードにおいてシリアルインタ
フェース回路８の機能若しくは通信プロトコルは、ファ
ームウェア領域２０Ｄデバッグ支援制御プログラムによ
って自在に決定することができる。According to the serial interface circuit 8, the CPU 2 controls the RDR according to the operation program.
By referring to the information received at 82, calculating, and loading data to be transmitted from the TDR 81, serial communication can be performed with a protocol according to the operation program. In other words, if the serial interface circuit 8, which can be used for general purposes, is used for the interface with the host device for debugging, high versatility can be ensured even for the interface specifications and communication protocol with the host device. Thus, the usability of the on-chip emulator function is improved. Specifically, in the emulation mode and the break mode, the function or communication protocol of the serial interface circuit 8 can be freely determined by the debug support control program of the firmware area 20D.

【００５８】《オンチップエミュレーション動作》図３
のようにユーザシステム３０をユーザインタフェースケ
ーブル３２を介してホスト装置３５（又は３６）に接続
してエミュレーションを行なうときの動作を全体的に説
明する。マイクロコンピュータ１はユーザインタフェー
スケーブル３２を介してホスト装置３５（又は３６）に
接続される。<< On-chip emulation operation >> FIG.
The operation when the emulation is performed by connecting the user system 30 to the host device 35 (or 36) via the user interface cable 32 as described above will be described as a whole. The microcomputer 1 is connected to a host device 35 (or 36) via a user interface cable 32.

【００５９】先ず、マイクロコンピュータ１にブートモ
ードが設定されると、ＣＰＵ２はマイクロコンピュータ
１の製造段階で、予めＲＯＭ３のリザーブ領域２１に書
き込まれているブート処理プログラムを実行し、書き換
え制御プログラムをＲＯＭ３のリザーブ領域２１からＲ
ＡＭ４のデバッグ領域２２Ｄに転送し、その後、転送し
たＲＡＭ４上の書き換え制御プログラムの実行に処理を
移す。この処理では、書き換えデータがホスト装置３５
からシリアルインタフェース８を介してＲＯＭ３に供給
され、ＲＯＭ３のユーザ領域２０Ｕにユーザプログラム
やベクタテーブルが形成される。このとき、ホスト装置
３５から供給されるコマンドに応じて、ファームウェア
領域２０Ｄにデバッグ制御プログラムを書き込むか否か
が決定される。デバッグ制御プログラムが書き込まれる
ときは、ブレーク端子ＰＢＲＫからの割込み要求に応答
する処理の為のベクタを当該デバッグ制御プログラムの
先頭アドレスに書き換えておく。First, when the microcomputer 1 is set in the boot mode, the CPU 2 executes a boot processing program previously written in the reserved area 21 of the ROM 3 at the stage of manufacturing the microcomputer 1 and changes the rewriting control program to the ROM 3. From the reserve area 21 of R
The program is transferred to the debug area 22 </ b> D of the AM 4, and then the process proceeds to the execution of the rewrite control program on the transferred RAM 4. In this process, the rewrite data is
Is supplied to the ROM 3 via the serial interface 8, and a user program and a vector table are formed in the user area 20U of the ROM 3. At this time, it is determined whether to write the debug control program in the firmware area 20D according to the command supplied from the host device 35. When the debug control program is written, a vector for processing in response to an interrupt request from the break terminal PBRK is rewritten to the start address of the debug control program.

【００６０】ＲＡＭ４上の書き換え制御プログラムの実
行が終了された後、ブレーク端子ＰＢＲＫにブレーク割
込みの指示が与えられると、ＣＰＵ２の制御はファーム
ウェア領域２０Ｄのデバッグ制御プログラムに移行す
る。ＣＰＵ２はそのファームウェア領域２０Ｄのデバッ
グ制御プログラムを実行して、ブレーク回路７にブレー
ク条件を設定し、トレース回路９に制御情報等を設定す
る。デバッグ制御プログラムの途中でリターン命令を実
行することにより、ＣＰＵ２の処理をユーザ領域２０Ｕ
のユーザプログラムへ移すことができる。これによっ
て、ＣＰＵ２はユーザプログラムを実行し、この間、ト
レース回路９は分岐元アドレスを貯えて行き、また、ブ
レーク回路７はブレーク条件の成立を逐次判定する。After the execution of the rewrite control program in the RAM 4 is completed, when a break interrupt instruction is given to the break terminal PBRK, the control of the CPU 2 shifts to the debug control program in the firmware area 20D. The CPU 2 executes the debug control program in the firmware area 20D, sets break conditions in the break circuit 7, and sets control information and the like in the trace circuit 9. By executing the return instruction in the middle of the debug control program, the processing of the CPU 2 is reduced to the user area 20U.
Can be transferred to the user program. As a result, the CPU 2 executes the user program, during which the trace circuit 9 stores the branch source address, and the break circuit 7 sequentially determines whether the break condition is satisfied.

【００６１】マイクロコンピュータ１の内部状態がブレ
ーク条件に一致し、或いはＣＰＵ２がブレーク命令を実
行することにより、ＣＰＵ２の命令実行はブレークさ
れ、ブレーク要因に応答するベクタの指すデバッグ処理
プログラムの先頭アドレスにＣＰＵ２の処理を移す。Ｃ
ＰＵ２はＢＲＫＡＣＫによって端子ＰＢＲＫからホスト
装置３５に向けてブレークを通知する。ＣＰＵ２はホス
ト装置３５からのコマンドに応じた処理をデバッグ制御
プログラムに従って行い、例えばトレース回路９に蓄え
られた分岐元アドレスをシリアルインタフェース回路８
からホスト装置に送信させる制御を行なう。ホスト装置
３５は、シリアルインタフェース回路８から出力される
分岐元アドレスなどのデバッグ情報を取込んで、表示
し、或いは次の解析の為に貯える。When the internal state of the microcomputer 1 matches the break condition, or when the CPU 2 executes the break instruction, the instruction execution of the CPU 2 is broken, and the start address of the debug processing program indicated by the vector responding to the break cause is set. The processing of the CPU 2 is shifted. C
PU2 notifies the host device 35 of a break from the terminal PBRK by BRKACK. The CPU 2 performs a process according to the command from the host device 35 according to the debug control program, and for example, stores the branch source address stored in the trace circuit 9 into the serial interface circuit 8.
From the host device to the host device. The host device 35 captures and displays debug information such as a branch source address output from the serial interface circuit 8 or stores the debug information for the next analysis.

【００６２】このような、エミュレーションモードにお
けるシリアルインタフェース回路８とホスト装置との間
の通信では、前記シリアルインタフェース回路８におい
て、データ受信動作ではシリアルデータ出力端子ＳＯか
らデータ受信動作のレディー／ビジー信号を出力し、デ
ータ送信動作ではシリアルデータ入力端子ＳＩからデー
タ送信動作に対する受け側からのレディー／ビジー信号
を入力する、という通信プロトコルを採用することがで
きる。In such communication between the serial interface circuit 8 and the host device in the emulation mode, in the serial interface circuit 8, in the data receiving operation, a ready / busy signal of the data receiving operation is transmitted from the serial data output terminal SO. In the data transmission operation, a communication protocol of inputting a ready / busy signal from the receiving side for the data transmission operation from the serial data input terminal SI can be adopted.

【００６３】図７及び図８には送受信動作で使用されな
いシリアル入出力端子をレディー／ビジー信号の端子と
して利用する動作タイミングが例示される。FIGS. 7 and 8 show operation timings in which a serial input / output terminal not used in the transmission / reception operation is used as a terminal for a ready / busy signal.

【００６４】図７はマイクロコンピュータ１がデータ受
信側のときの動作を示す。データ受信動作ではシリアル
データ出力端子ＳＯは余るから、この端子ＳＯをデータ
受信動作のレディー／ビジー信号の出力に流用する。即
ち、ホスト装置３５はデータ出力端子ＳＯがハイレベ
ルであることを確認してデータ入力端子ＳＩをローレベ
ルにする。マイクロコンピュータ１は端子ＳＩがロー
レベルになったことを確認後、受信準備ができたら、端
子ＳＯからローレベルを出力する。ホスト装置は端子
ＳＯがローレベルになったことを確認して端子ＳＩをハ
イレベルにする。マイクロコンピュータ１は、端子Ｓ
Ｉがハイレベルになったことを確認後、端子ＳＯからハ
イレベルを出力する。ホスト装置３５は端子ＳＯがハ
イレベルになったことを確認後、転送クロックを出力
し、これに同期して端子ＳＩに向けてデータを出力す
る。FIG. 7 shows the operation when the microcomputer 1 is on the data receiving side. Since the serial data output terminal SO remains in the data receiving operation, this terminal SO is used for outputting a ready / busy signal in the data receiving operation. That is, the host device 35 confirms that the data output terminal SO is at a high level, and sets the data input terminal SI to a low level. After confirming that the terminal SI has become low level, the microcomputer 1 outputs a low level from the terminal SO when the reception preparation is completed. The host device confirms that the terminal SO has become low level, and sets the terminal SI to high level. The microcomputer 1 has a terminal S
After confirming that I is at the high level, the terminal SO outputs a high level. After confirming that the terminal SO has gone high, the host device 35 outputs a transfer clock, and in synchronization with this, outputs data to the terminal SI.

【００６５】図８はマイクロコンピュータ１がデータ送
信側のときの動作を示している。データ送信動作ではシ
リアルデータ入力端子ＳＩは余るから、この端子ＳＩを
データ送信動作のレディー／ビジー信号の入力に流用す
る。即ち、マイクロコンピュータ２はデータ入力端子
ＳＩがハイレベルであることを確認してデータ出力端子
ＳＯをローレベルにする。ホスト装置３５は端子ＳＯ
がローレベルになったことを確認後、受信準備ができた
ら、端子ＳＩに向けてローレベルを出力する。マイク
ロコンピュータ１は端子ＳＩがローレベルになったこと
を確認後、送信準備ができたら、端子ＳＯからハイレベ
ルを出力する。ホスト装置３５は端子ＳＯがハイレベ
ルになったことを確認後、端子ＳＩに向けてハイレベル
を出力する。その後、ホスト装置３５は、転送クロック
を出力する。転送クロックに同期して、マイクロコン
ピュータ２は端子ＳＯからデータを出力する。FIG. 8 shows the operation when the microcomputer 1 is on the data transmission side. Since the serial data input terminal SI remains in the data transmission operation, this terminal SI is used for inputting a ready / busy signal in the data transmission operation. That is, the microcomputer 2 confirms that the data input terminal SI is at a high level, and sets the data output terminal SO to a low level. The host device 35 is connected to the terminal SO
After confirming that is at the low level, when the reception is ready, the low level is output to the terminal SI. After confirming that the terminal SI is at the low level, the microcomputer 1 outputs a high level from the terminal SO when the transmission is ready. After confirming that the terminal SO has gone high, the host device 35 outputs a high level to the terminal SI. Thereafter, the host device 35 outputs a transfer clock. The microcomputer 2 outputs data from the terminal SO in synchronization with the transfer clock.

【００６６】図９にはエミュレーションモードにおいて
ブレーク割込み端子ＰＢＲＫの状態に応じたシリアルイ
ンタフェース回路８の動作の相違が例示される。ユーザ
プログラムが動作されるＣＰＵ２の第１状態では、ユー
ザプログラムに従って、端子ＳＣＫ，ＳＩ，ＳＯはシリ
アルインタフェース回路８のシリアル端子として、或い
は、当該端子ＳＣＫ，ＳＩ，ＳＯが接続するＩ／Ｏポー
トＰｘｘ，Ｐｙｙ，Ｐｚｚの設定機能に応じた他の信号
入出力動作に利用される。一方、エミュレーションモー
ドにおいてブレーク割込み端子ＰＢＲＫに割込みの指示
が与えられてＣＰＵ２がファームウェア領域２０Ｄのデ
バッグ制御プログラムを実行する第２状態では、図７及
び図８に例示されるような通信プロトコルによりシリア
ルインタフェース回路８はホスト装置３５とのインタフ
ェースに利用される。FIG. 9 illustrates a difference in operation of the serial interface circuit 8 according to the state of the break interrupt terminal PBRK in the emulation mode. In the first state of the CPU 2 in which the user program is operated, the terminals SCK, SI, SO are used as the serial terminals of the serial interface circuit 8 or the I / O ports Pxx connected to the terminals SCK, SI, SO according to the user program. , Pyy, Pzz are used for other signal input / output operations according to the setting function. On the other hand, in the second state in which an interrupt instruction is given to the break interrupt terminal PBRK in the emulation mode and the CPU 2 executes the debug control program in the firmware area 20D, the serial interface is operated according to the communication protocol illustrated in FIGS. The circuit 8 is used for an interface with the host device 35.

【００６７】以上説明したオンチップエミュレータ機能
を有するマイクロコンピュータ１によれば、以下の作用
効果を得ることができる。According to the microcomputer 1 having the on-chip emulator function described above, the following operational effects can be obtained.

【００６８】〔１〕第１状態及び第２状態のいずれにお
いても外部とインタフェース動作可能なシリアルインタ
フェース回路８を採用してデバッグ時のホストインタフ
ェースを実現するから、外部端子の増大を最小限に抑
え、クロック同期シリアルインタフェース回路８のよう
な汎用回路をデバッグに流用することが可能になり、オ
ンチップエミュレータ機能を、物理的規模の増大並びに
コスト上昇を極力抑えて実現することができる。汎用的
に用いることができるシリアルインタフェース回路８を
ホスト装置とのインタフェースに流用するから、ホスト
装置とのインタフェース仕様若しくは通信プロトコルに
対しても高い汎用性を確保することができ、オンチップ
エミュレータ機能の使い勝手が良くなる。[1] In both the first state and the second state, the host interface at the time of debugging is realized by employing the serial interface circuit 8 capable of interfacing with the outside, so that an increase in external terminals is minimized. A general-purpose circuit such as the clock synchronous serial interface circuit 8 can be used for debugging, and the on-chip emulator function can be realized while minimizing an increase in physical scale and cost. Since the serial interface circuit 8, which can be used for general purposes, is used for the interface with the host device, high versatility can be ensured for the interface specifications with the host device or the communication protocol. Usability improves.

【００６９】〔２〕ブレーク回路７、トレース回路９及
びデバッグ用コントロールレジスタ１０等のデバッグ支
援回路の機能設定は、ＣＰＵ２の制御状態が第２状態に
なり、これに応答してブレークモードフラグＢＲＫＭの
状態が決ってから可能になるから、オンチップエミュレ
ータ機能固有の制御情報やトレース情報がユーザプログ
ラムの不具合による暴走等によって不所望に破壊された
りする事態を阻止でき、オンチップエミュレータ機能の
信頼性を向上させる事ができる。[2] The function setting of the debug support circuits such as the break circuit 7, the trace circuit 9, and the debug control register 10 is such that the control state of the CPU 2 becomes the second state, and in response to this, the break mode flag BRKM is set. Since it becomes possible after the status is determined, it is possible to prevent the control information and trace information specific to the on-chip emulator function from being undesirably destroyed due to runaway due to a defect in the user program, and to improve the reliability of the on-chip emulator function. Can be improved.

【００７０】〔３〕前記デバッグ支援回路として、ブレ
ーク回路７とトレース回路９の双方を採用することによ
り、デバッグ対象プログラムの実行状態を後から追跡す
る事ができ、また、着目したい地点でデバッグ対象プロ
グラムの実行を停止させることができるから、簡易なオ
ンチップエミュレータ機能として必要最低限の機能を達
成することができる。[3] By using both the break circuit 7 and the trace circuit 9 as the debug support circuit, the execution state of the debug target program can be tracked later, and the debug target can be traced at a point of interest. Since the execution of the program can be stopped, the necessary minimum function can be achieved as a simple on-chip emulator function.

【００７１】〔４〕エミュレーションモードにおいて、
ホスト装置等からのブレーク割込みの指示を受けて、前
記ＣＰＵ２を第１状態から第２状態へ遷移させるブレー
ク端子ＰＢＲＫを、それに専用化せず、ブレーク回路７
からのブレーク割込みの指示やブレーク命令の実行な
ど、マイクロコンピュータ１の内部状態に起因してＣＰ
Ｕの状態が第１状態から第２状態に遷移したことをホス
ト装置に通知可能にするブレーク信号出力機能、そし
て、前記エミュレーションモードフラグＥＭＬがユーザ
モードを示しているときはマスク不可能な外部割込み信
号（ＮＭＩ割込み信号）の入力機能として兼用すること
ができる。これにより、オンチップエミュレータ機能の
為の専用端子は極力少なくなる。[4] In the emulation mode,
A break terminal PBRK that causes the CPU 2 to transition from the first state to the second state in response to a break interrupt instruction from a host device or the like is not dedicated thereto, and the break circuit 7
Due to the internal state of the microcomputer 1 such as a break interrupt instruction from the CPU or execution of a break instruction.
A break signal output function for notifying the host device that the state of U has transitioned from the first state to the second state, and an external interrupt that cannot be masked when the emulation mode flag EML indicates the user mode The signal (NMI interrupt signal) can also be used as an input function. Thus, the number of dedicated terminals for the on-chip emulator function is reduced as much as possible.

【００７２】〔５〕前記トレース回路９は、前記エミュ
レーションモードフラグＥＭＬがエミュレーションモー
ドを示し、前記ブレークモードフラグＢＲＫＭが前記デ
バッグ支援回路の機能設定を許可しているとき、トレー
ス情報のクリアが可能にされるから、この点でも、トレ
ース回路の蓄積情報は不所望にクリアされ難い。[5] The trace circuit 9 can clear the trace information when the emulation mode flag EML indicates the emulation mode and the break mode flag BRKM permits the function setting of the debug support circuit. Therefore, the stored information of the trace circuit is hardly undesirably cleared at this point.

【００７３】〔６〕ホスト装置とのシリアルインタフェ
ース制御には、データ受信動作ではシリアルデータ出力
端子からデータ受信動作のレディー／ビジー信号を出力
し、データ送信動作ではシリアルデータ入力端子からデ
ータ送信動作に対する受け側からのレディー／ビジー信
号を入力する、という比較的簡単な通信プロトコルを採
用することが可能である。[6] For controlling the serial interface with the host device, a ready / busy signal of the data reception operation is output from the serial data output terminal in the data reception operation, and the data transmission operation is performed from the serial data input terminal in the data transmission operation. It is possible to adopt a relatively simple communication protocol of inputting a ready / busy signal from the receiving side.

【００７４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。Although the invention made by the inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited to the embodiments and can be variously modified without departing from the gist of the invention. No.

【００７５】例えば、電気的に書き換え可能なメモリは
フラッシュメモリに限定されず、ＥＥＰＲＯＭであても
よい。また、ＥＰＲＯＭライタ等の汎用書込み装置を用
いてマイクロコンピュータ内蔵の前記フラッシュメモリ
に初期的にプログラムなどを書き込み可能にする動作モ
ードをマイクロコンピュータが持つようにされてもよ
い。また、デバッグ用コントロールレジスタは、ブレー
ク回路又はトレース回路に配置しても良い。また、ブレ
ーク端子ＰＢＲＫからの要求に応答するベクタの設定は
ベクタテーブルの書き換えで対処する手法に限定され
ず、動作モード或いは動作状態に応じて対応ベクタ番号
又はベクタを切り換えるハードウェアを採用しても良
い。また、マイクロコンピュータのバス接続構成は図１
に限定されず、周辺回路が接続する周辺バスをバスコン
コントローラを介して分離してもよい。また、内蔵回路
モジュールは図１に限定されず、キャッシュメモリを含
んだり、或いはＤＭＡＣ等のバスマスタを含んだり、演
算回路ユニットとして浮動小数点ユニットはディジタル
信号処理ユニットを含めたりする事も可能である。For example, the electrically rewritable memory is not limited to a flash memory, but may be an EEPROM. Further, the microcomputer may have an operation mode in which a program or the like can be initially written in the flash memory built in the microcomputer using a general-purpose writing device such as an EPROM writer. Further, the debug control register may be arranged in a break circuit or a trace circuit. Further, the setting of the vector responding to the request from the break terminal PBRK is not limited to the method of coping with the rewriting of the vector table. Even if hardware for switching the corresponding vector number or the vector according to the operation mode or the operation state is adopted. good. The bus connection configuration of the microcomputer is shown in FIG.
However, the present invention is not limited to this, and the peripheral bus connected to the peripheral circuit may be separated via the bus controller. Further, the built-in circuit module is not limited to that shown in FIG. 1, and may include a cache memory, a bus master such as a DMAC, and the floating-point unit may include a digital signal processing unit as an arithmetic circuit unit.

【００７６】[0076]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００７７】すなわち、第１状態及び第２状態の何れに
おいても外部とインタフェース動作可能なシリアルイン
タフェース回路を採用してデバッグ時のホストインタフ
ェースを実現するから、外部端子の増大を最小限に抑
え、クロック同期シリアルインタフェース回路のような
汎用回路をデバッグに流用することが可能になり、オン
チップエミュレータ機能を、物理的規模の増大並びにコ
スト上昇を極力抑えて実現することができる。更に、ホ
スト装置とのインタフェース仕様若しくは通信プロトコ
ルに対しても高い汎用性を確保することができ、オンチ
ップエミュレータ機能の使い勝手が良くなる。That is, since the host interface at the time of debugging is realized by employing a serial interface circuit capable of interfacing with the outside in both the first state and the second state, the increase in external terminals is minimized and the clock A general-purpose circuit such as a synchronous serial interface circuit can be used for debugging, and the on-chip emulator function can be realized with a minimum increase in physical scale and cost. Furthermore, high versatility can be ensured for the interface specifications and communication protocol with the host device, and the usability of the on-chip emulator function is improved.

【００７８】デバッグ支援回路の機能設定は、ＣＰＵ２
の制御状態が第２状態になり、これに応答してブレーク
モードフラグの状態が決ってから可能になるから、オン
チップエミュレータ機能固有の制御情報やトレース情報
がユーザプログラムの不具合による暴走等によって不所
望に破壊されたりする事態を阻止でき、オンチップエミ
ュレータ機能の信頼性を向上させる事ができる。The function setting of the debug support circuit is performed by the CPU 2
The control state of the on-chip emulator function is changed to the second state, and the state of the break mode flag is determined in response to this. It is possible to prevent a situation of being destroyed as desired, and to improve the reliability of the on-chip emulator function.

【００７９】エミュレーションモードにおいて、ホスト
装置等からのブレーク割込みの指示を受けて、前記ＣＰ
Ｕ２を第１状態から第２状態へ遷移させる外部端子を、
それに専用化せず、ブレーク命令の実行など、マイクロ
コンピュータの内部状態に起因してＣＰＵの状態が第１
状態から第２状態に遷移したことをホスト装置に通知可
能にするブレーク信号出力機能、そして、前記エミュレ
ーションモードフラグがユーザモードを示しているとき
はマスク不可能な外部割込み信号の入力機能に兼用する
ことにより、オンチップエミュレータ機能の為の専用端
子を極力少なくすることができる。In the emulation mode, upon receiving a break interrupt instruction from a host device or the like,
An external terminal that causes U2 to transition from the first state to the second state,
The state of the CPU does not depend on the internal state of the microcomputer, such as execution of a break instruction.
A break signal output function for notifying the host device of the transition from the state to the second state, and also serves as a non-maskable external interrupt signal input function when the emulation mode flag indicates the user mode. Thus, the number of dedicated terminals for the on-chip emulator function can be reduced as much as possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る半導体装置の一例であるマイクロ
コンピュータのブロック図である。FIG. 1 is a block diagram of a microcomputer which is an example of a semiconductor device according to the present invention.

【図２】ＣＰＵのアドレス空間を示すアドレスマップで
ある。FIG. 2 is an address map showing an address space of a CPU.

【図３】図１のマイクロコンピュータを実装したユーザ
システムをホスト装置に接続してエミュレーションを行
なうときの全体的な接続関係を示す説明図である。FIG. 3 is an explanatory diagram showing an overall connection relationship when emulation is performed by connecting a user system equipped with the microcomputer of FIG. 1 to a host device.

【図４】ブレーク回路の一例を示すブロック図である。FIG. 4 is a block diagram illustrating an example of a break circuit.

【図５】トレース回路の一例を示すブロック図である。FIG. 5 is a block diagram illustrating an example of a trace circuit.

【図６】シリアルインタフェース回路８の一例を示すブ
ロック図である。FIG. 6 is a block diagram illustrating an example of a serial interface circuit 8;

【図７】マイクロコンピュータがデータ受信側のとき受
信動作で使用されないシリアル出力端子をレディー／ビ
ジー信号の端子として利用する動作を例示するタイミン
グチャートである。FIG. 7 is a timing chart illustrating an operation of using a serial output terminal not used in a reception operation when the microcomputer is on the data reception side as a ready / busy signal terminal;

【図８】マイクロコンピュータがデータ送信側のとき送
信動作で使用されないシリアル入力端子をレディー／ビ
ジー信号の端子として利用する動作を例示するタイミン
グチャートである。FIG. 8 is a timing chart illustrating an operation of using a serial input terminal that is not used in a transmission operation when the microcomputer is on the data transmission side as a terminal for a ready / busy signal.

【図９】エミュレーションモードにおいてブレーク割込
み端子の状態に応じたシリアルインタフェース回路の動
作の相違を例示するタイミングチャートである。FIG. 9 is a timing chart illustrating a difference in operation of the serial interface circuit according to the state of a break interrupt terminal in the emulation mode;

【符号の説明】[Explanation of symbols]

１ マイクロコンピュータ ２ 中央処理装置（ＣＰＵ） ３ ＲＯＭ ４ ＲＡＭ ６ 割込みコントローラ ７ ブレーク回路 ８ シリアルインタフェース回路 ９ トレース回路 １０ デバッグコントロールレジスタ ＢＲＫＭ ブレークモードフラグ ＥＭＬ エミュレーションモードフラグ ＢＲＫＡＣＫ ブレークアクノリッジフラグ ２０Ｄ 第２領域（ファームウェア領域） ２０Ｕ 第１領域（ＲＯＭのユーザ領域） ２２Ｄ デバッグ用ＲＡＭ領域 ２２Ｕ ＲＡＭのユーザ領域 ２３Ｄ デバッグ用Ｉ／Ｏレジスタ領域 ２３Ｕ Ｉ／Ｏレジスタのユーザ領域 ＰＢＲＫ ブレーク端子 ８０ シフトレジスタ ８１ トランスミットデータレジスタ ８２ レシーブデータレジスタ ８５ 送受信制御回路 DESCRIPTION OF SYMBOLS 1 Microcomputer 2 Central processing unit (CPU) 3 ROM 4 RAM 6 Interrupt controller 7 Break circuit 8 Serial interface circuit 9 Trace circuit 10 Debug control register BRKM Break mode flag EML emulation mode flag BRKACK Break acknowledge flag 20D Second area (firmware area) 20U First area (ROM user area) 22D Debug RAM area 22U RAM user area 23D Debug I / O register area 23U I / O register user area PBRK Break terminal 80 Shift register 81 Transmit data register 82 Receive Data register 85 Transmission / reception control circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 氏井 呂圭 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B042 HH01 HH30 LA01 LA08 LA09 NN51  ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Ryo Kei Utsumi 5-2-1, Josuihonmachi, Kodaira-shi, Tokyo F-term in the Semiconductor Group, Hitachi, Ltd. 5B042 HH01 HH30 LA01 LA08 LA09 NN51

Claims (17)

【特許請求の範囲】[Claims] 【請求項１】 書き換え可能なメモリと、 前記メモリの第１領域から命令を読み込んで実行可能な
第１状態と前記メモリの第２領域から命令を読み込んで
実行可能な第２状態とを選択的に採り得る中央処理装置
と、 前記第１状態の中央処理装置による命令実行状態の評価
を支援する為のデバッグ支援回路と、 前記中央処理装置の第２状態に応答して前記中央処理装
置による前記デバッグ支援回路の機能設定を許可するブ
レークモードフラグと、 前記第１状態及び第２状態の何れにおいても外部とクロ
ック同期でインタフェース可能なシリアルインタフェー
ス回路と、を含んで成るものであることを特徴とする半
導体装置。1. A rewritable memory, a first state capable of reading and executing an instruction from a first area of the memory and a second state capable of reading and executing an instruction from a second area of the memory. A central processing unit, a debug support circuit for supporting the evaluation of the instruction execution state by the central processing unit in the first state, and the central processing unit by the central processing unit in response to a second state of the central processing unit. A break mode flag for permitting a function setting of the debug support circuit; and a serial interface circuit capable of interfacing with an external device in any of the first state and the second state in a clock-synchronous manner. Semiconductor device. 【請求項２】 前記デバッグ支援回路は、前記中央処理
装置の第２状態において前記シリアルインタフェース回
路を介して所要のブレーク条件が設定可能にされ、前記
第１状態において前記中央処理装置による命令実行状態
が前記ブレーク条件に一致したとき中央処理装置を第１
状態から第２状態へ遷移させる内部割込み指示を形成す
るブレーク回路を含んで成るものであることを特徴とす
る請求項１記載の半導体装置。2. The debug support circuit according to claim 2, wherein a required break condition can be set via said serial interface circuit in a second state of said central processing unit, and an instruction execution state by said central processing unit in said first state. The central processing unit is set to the first state when
2. The semiconductor device according to claim 1, further comprising a break circuit for generating an internal interrupt instruction for transitioning from the state to the second state. 【請求項３】 前記デバッグ支援回路は、前記第１状態
において前記中央処理装置による命令実行軌跡を辿るた
めのトレース情報を蓄え、蓄えられたトレース情報を前
記第２状態の中央処理装置の制御を介して前記シリアル
インタフェース回路から外部に出力可能にされるトレー
ス回路を含んで成るものであることを特徴とする請求項
１又は２記載の半導体装置。3. The debug support circuit stores trace information for tracing an instruction execution locus of the central processing unit in the first state, and controls the central processing unit in the second state based on the stored trace information. 3. The semiconductor device according to claim 1, further comprising a trace circuit that can be output from the serial interface circuit to the outside via the serial interface circuit. 【請求項４】 半導体装置がユーザモードであるかエミ
ュレーションモードであるかを示すエミュレーションモ
ードフラグを更に有し、 前記エミュレーションモードは、前記中央処理装置が第
１状態と第２状態との間を遷移可能な半導体装置の状態
であり、ユーザモードは前記中央処理装置が第１状態と
第２状態との間を遷移不可能な半導体装置の状態である
ことを特徴とする請求項３記載の半導体装置。4. An emulation mode flag indicating whether the semiconductor device is in a user mode or an emulation mode, wherein the emulation mode causes the central processing unit to transition between a first state and a second state. 4. The semiconductor device according to claim 3, wherein the semiconductor device is in a possible state, and the user mode is a state of the semiconductor device in which the central processing unit cannot transition between the first state and the second state. . 【請求項５】 前記エミュレーションモードフラグがエ
ミュレーションモードを示しているとき、前記ブレーク
モードフラグは、前記中央処理装置が第１状態から第２
状態へ遷移するのに応答して、前記デバッグ支援回路の
機能設定を許可するものであることを特徴とする請求項
４記載の半導体装置。5. When the emulation mode flag indicates the emulation mode, the break mode flag indicates that the central processing unit is in the second state from the first state.
5. The semiconductor device according to claim 4, wherein a function setting of said debug support circuit is permitted in response to a transition to a state. 【請求項６】 前記中央処理装置を前記第１状態から第
２状態へ遷移させるブレーク割込み指示を入力する外部
端子を更に含んで成るものであることを特徴とする請求
項５記載の半導体装置。6. The semiconductor device according to claim 5, further comprising an external terminal for inputting a break interrupt instruction for causing said central processing unit to transition from said first state to said second state. 【請求項７】 前記エミュレーションモードフラグがエ
ミュレーションモードを示しているとき、セット状態に
されることによって前記外部端子からブレーク信号を出
力させるブレークアクノリッジフラグを更に有して成る
ものであることを特徴とする請求項６記載の半導体装
置。7. The semiconductor device according to claim 1, further comprising a break acknowledge flag for outputting a break signal from said external terminal when said emulation mode flag indicates an emulation mode by being set to a set state. The semiconductor device according to claim 6. 【請求項８】 前記外部端子は、前記エミュレーション
モードフラグがユーザモードを示しているとき、マスク
不可能な外部割込み信号の入力端子とされるものである
ことを特徴とする請求項６又は７記載の半導体装置。8. The non-maskable external interrupt signal input terminal when the emulation mode flag indicates a user mode. Semiconductor device. 【請求項９】 前記トレース回路は、前記エミュレーシ
ョンモードフラグがエミュレーションモードを示し、前
記ブレークモードフラグが前記デバッグ支援回路の機能
設定を許可しているとき、トレース情報をクリア可能に
されるものであることを特徴とする請求項５記載の半導
体装置。9. The trace circuit is capable of clearing trace information when the emulation mode flag indicates an emulation mode and the break mode flag permits a function setting of the debug support circuit. 6. The semiconductor device according to claim 5, wherein: 【請求項１０】 前記書き換え可能なメモリは電気的に
書き換え可能な不揮発性メモリであることを特徴とする
請求項５記載の半導体装置。10. The semiconductor device according to claim 5, wherein said rewritable memory is an electrically rewritable nonvolatile memory. 【請求項１１】 前記エミュレーションモードフラグ
は、初期状態においてユーザモードを示し、特定の動作
モードが指示されたとき又は前記第２状態において書き
換え可能にされるものであることを特徴とする請求項６
記載の半導体装置。11. The emulation mode flag indicates a user mode in an initial state, and is rewritable when a specific operation mode is instructed or in the second state.
13. The semiconductor device according to claim 1. 【請求項１２】 前記特定動作モードは、前記外部端子
に入力されるブレーク割込み指示に応答する処理に中央
処理装置の命令実行処理を移行させるためのベクタの保
有アドレスをベクタテーブル上で前記第２領域の所定ア
ドレスに書き換える処理を含む動作であることを特徴と
する請求項１１記載の半導体装置。12. The specific operation mode includes, on a vector table, a holding address of a vector for shifting an instruction execution process of a central processing unit to a process responding to a break interrupt instruction input to the external terminal. 12. The semiconductor device according to claim 11, wherein the operation includes an operation of rewriting the area to a predetermined address. 【請求項１３】 前記特定動作モードは、前記メモリの
少なくとも第１及び第２領域に対するプログラム書込み
処理を更に含む動作であることを特徴とする請求項１２
記載の半導体装置。13. The method according to claim 12, wherein the specific operation mode is an operation further including a program writing process for at least the first and second areas of the memory.
13. The semiconductor device according to claim 1. 【請求項１４】 前記シリアルインタフェース回路は、
シリアルデータ入力端子と、シリアルデータ出力端子
と、クロック入力端子と、前記シリアルデータ入力端子
からデータをシリアル入力し前記シリアルデータ出力端
子にデータをシリアル出力するシフトレジスタと、前記
シフトレジスタとパラレルにデータの入出力を行ない前
記中央処理装置によってアクセス可能なデータバッファ
と、送受信制御回路とを有し、 前記送受信制御回路は、前記クロック信号に同期した前
記シリアルデータ入力端子からのシリアル入力動作、前
記クロック信号に同期した前記シリアルデータ出力端子
からのシリアル出力動作、前記データバッファからの送
信データ読み出し動作、及び前記データバッファへの受
信データの格納動作を制御するものであることを特徴と
する請求項１乃至１３の何れか１項記載の半導体装置。14. The serial interface circuit,
A serial data input terminal, a serial data output terminal, a clock input terminal, a shift register that serially inputs data from the serial data input terminal and serially outputs data to the serial data output terminal, and a data register in parallel with the shift register. A data buffer accessible by the central processing unit for performing input / output of the data, and a transmission / reception control circuit, wherein the transmission / reception control circuit performs a serial input operation from the serial data input terminal in synchronization with the clock signal, 2. A controller for controlling a serial output operation from the serial data output terminal in synchronization with a signal, an operation of reading out transmission data from the data buffer, and an operation of storing received data in the data buffer. 14. The half according to any one of to 13 Conductor device. 【請求項１５】 データ受信動作ではシリアルデータ出
力端子からデータ受信動作のレディー／ビジー信号を出
力し、データ送信動作ではシリアルデータ入力端子から
データ送信動作に対する受け側からのレディー／ビジー
信号を入力するものであることを特徴とする請求項１４
記載の半導体装置。15. In the data receiving operation, a ready / busy signal of the data receiving operation is output from the serial data output terminal, and in the data transmitting operation, a ready / busy signal from the receiving side for the data transmitting operation is input from the serial data input terminal. 15. The method according to claim 14, wherein
13. The semiconductor device according to claim 1. 【請求項１６】 電気的に書き換え可能な不揮発性メモ
リと、 前記不揮発性メモリの第１領域から命令を読み込んで実
行可能な第１状態と前記不揮発性メモリの第２領域から
命令を読み込んで実行可能な第２状態とを選択的に採り
得る中央処理装置と、 前記第１状態及び第２状態の何れにおいても外部とクロ
ック同期でインタフェース可能なシリアルインタフェー
ス回路と、 前記中央処理装置が第１状態と第２状態との間を遷移可
能なエミュレーションモードであるか、前記中央処理装
置が第１状態と第２状態との間を遷移不可能なユーザモ
ードであるかを示し、初期状態においてユーザモードを
示し、特定動作モードが指示されたとき又は前記第２状
態においてユーザモードからエミュレーションモード
へ、或いはエミュレーションモードからユーザモードへ
の指示状態の書き換えが可能にされるエミュレーション
モードフラグと、 前記第１状態の中央処理装置による命令実行状態の評価
を支援する為のデバッグ支援回路と、 前記エミュレーションモードフラグがエミュレーション
モードを示しているとき、中央処理装置の第２状態に応
答して前記中央処理装置による前記デバッグ支援回路の
機能設定を許可するブレークモードフラグと、を含んで
成るものであることを特徴とする半導体装置。16. An electrically rewritable non-volatile memory, a first state in which an instruction is read from a first area of the non-volatile memory and an executable state, and an instruction is read and executed from a second area of the non-volatile memory. A central processing unit capable of selectively adopting a possible second state; a serial interface circuit capable of interfacing with an external device in any of the first state and the second state in a clock-synchronous manner; An emulation mode in which transition between the first state and the second state is possible, or a user mode in which the central processing unit is incapable of transitioning between the first state and the second state. From the user mode to the emulation mode when the specific operation mode is instructed or in the second state, or the emulation mode An emulation mode flag enabling the instruction state to be rewritten from the user mode to the user mode; a debugging support circuit for supporting the evaluation of the instruction execution state by the central processing unit in the first state; and an emulation mode flag for the emulation mode flag. A break mode flag that permits the central processing unit to set the function of the debug support circuit in response to the second state of the central processing unit. apparatus. 【請求項１７】 前記中央処理装置を前記第１状態から
第２状態へ遷移させるブレーク割込み指示を外部から入
力し、前記エミュレーションモードフラグがユーザモー
ドを示している状態ではマスク不可能な外部割込み信号
を外部から入力し、前記エミュレーションモードフラグ
がエミュレーションモードを示している状態ではブレー
ク信号を外部に出力可能にする外部端子を更に含んで成
るものであることを特徴とする請求項１６記載の半導体
装置。17. An external interrupt signal which is not maskable in a state where a break interrupt instruction for causing the central processing unit to transition from the first state to the second state is externally input and the emulation mode flag indicates a user mode. 17. The semiconductor device according to claim 16, further comprising an external terminal for externally inputting a break signal when the emulation mode flag indicates the emulation mode. .