JP2001085479A - Manufacturing method for semiconductor circuit device - Google Patents
Manufacturing method for semiconductor circuit deviceInfo
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】この発明は半導体回路装置の
製造方法に関し、さらに詳しくは、組込自己試験（ＢＩ
ＳＴ；built-in self test）回路をＴＥＧ（test eleme
nt group）領域に形成し、ダイシング時にＢＩＳＴ回路
を切り離すようにした半導体回路装置の製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor circuit device, and more particularly, to a built-in self test (BI).
ST; build-in self test (TEG) circuit
The present invention relates to a method of manufacturing a semiconductor circuit device which is formed in a nt group) region and separates a BIST circuit during dicing.
【０００２】[0002]
【従来の技術】図１０は、一般的な半導体記憶装置を示
すレイアウト図である。この半導体記憶装置１は、デー
タを書込みかつ読出すためのメモリアレイ２と、アドレ
スバス、データバス、およびクロック信号などの制御信
号線を含む配線３と、メモリアレイ２を試験するための
ＢＩＳＴ回路４とを備える。ＢＩＳＴ回路４は半導体記
憶装置（チップ）１内に組込まれており、ウェハ状態で
予め定められたテストデータをメモリアレイ２に書込ん
で読出すことによりメモリアレイ２が正しく動作するか
否かをテストするためのものである。このようにＢＩＳ
Ｔ回路４をチップ１内に埋込めば、高価なＬＳＩテスタ
を用いることなく実時間でチップ１のテストを行なうこ
とができる。2. Description of the Related Art FIG. 10 is a layout diagram showing a general semiconductor memory device. The semiconductor memory device 1 includes a memory array 2 for writing and reading data, a wiring 3 including control signal lines such as an address bus, a data bus, and a clock signal, and a BIST circuit for testing the memory array 2. 4 is provided. The BIST circuit 4 is built in the semiconductor memory device (chip) 1 and writes or reads out predetermined test data in a wafer state to the memory array 2 to determine whether the memory array 2 operates properly. For testing. Thus BIS
If the T circuit 4 is embedded in the chip 1, the chip 1 can be tested in real time without using an expensive LSI tester.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、ＢＩＳ
Ｔ回路４はチップ１内に組込まれているため、チップ面
積が増大するという問題がある。また、ＢＩＳＴ回路４
は配線３に接続されているため、配線３の負荷が重くな
り、高速動作時の動作マージンが低下し、不要な電力を
消費するという問題がある。SUMMARY OF THE INVENTION However, BIS
Since the T circuit 4 is incorporated in the chip 1, there is a problem that the chip area increases. Also, the BIST circuit 4
Are connected to the wiring 3, the load on the wiring 3 becomes heavy, the operating margin at the time of high-speed operation is reduced, and there is a problem that unnecessary power is consumed.
【０００４】これに対し、特開昭６２−１７１１３６号
公報には、試験回路によりＬＳＩの自己試験を行ない、
試験に合格した場合はダイシングラインでウェハを切断
して試験回路を切り離すようにした製造方法が開示され
ている。On the other hand, Japanese Patent Application Laid-Open No. Sho 62-171136 discloses that a self-test of an LSI is performed by a test circuit,
A manufacturing method is disclosed in which when a test is passed, a wafer is cut at a dicing line to separate a test circuit.
【０００５】この方法によれば、試験回路とＬＳＩとを
接続するための配線がダイシングラインを横切っている
ため、この配線をダイシング時に切断することになる。
そのため、配線が短絡するおそれがある。According to this method, the wiring for connecting the test circuit and the LSI crosses the dicing line, so that the wiring is cut at the time of dicing.
For this reason, the wiring may be short-circuited.
【０００６】また、アライメントマークは通常ダイシン
グラインの領域内に形成されるが、この場合、ダイシン
グ時にアライメントマークがダイシングラインを横切る
上記配線に接触し、これにより配線が短絡するおそれが
ある。[0006] The alignment mark is usually formed in the area of the dicing line. In this case, the alignment mark comes into contact with the wiring crossing the dicing line at the time of dicing, whereby the wiring may be short-circuited.
【０００７】また、ダイシングラインの領域には素子が
形成されないため、ダイシングライン上に形成される絶
縁層などの高さは他の領域に比べて低くなる。そのた
め、ダイシングラインを横切る上記配線はその段差によ
り切れやすい。Further, since no element is formed in the dicing line region, the height of the insulating layer and the like formed on the dicing line is lower than in other regions. Therefore, the wiring crossing the dicing line is easily cut due to the step.
【０００８】この発明は、以上のような問題を解決する
ためになされたもので、試験回路により試験を行なうこ
とはできるが、試験回路による負荷なしで正しく動作す
る半導体回路装置の製造方法を提供することを目的とす
る。The present invention has been made to solve the above problems, and provides a method of manufacturing a semiconductor circuit device which can be tested by a test circuit, but which operates correctly without a load by the test circuit. The purpose is to do.
【０００９】[0009]
【課題を解決するための手段】この発明の１つの局面に
従うと、半導体回路装置の製造方法は、半導体ウェハの
ダイシングラインを挟むように予め定められた機能回路
領域および試験回路領域にそれぞれ所望の機能回路およ
び機能回路を試験するための試験回路を形成する工程
と、機能回路を試験回路と接続するための配線を単一層
で形成する工程と、機能回路領域と試験回路領域との間
のダイシングラインに沿って半導体ウェハを切断する工
程とを含む。According to one aspect of the present invention, a method of manufacturing a semiconductor circuit device includes a method for manufacturing a semiconductor circuit device, the method comprising: Forming a functional circuit and a test circuit for testing the functional circuit; forming a single layer of wiring for connecting the functional circuit to the test circuit; and dicing between the functional circuit region and the test circuit region Cutting the semiconductor wafer along the line.
【００１０】この製造方法によれば、機能回路を試験回
路と接続するための配線を単一層で形成しているので、
この層を形成するためのマスクを１つ交換するだけで、
試験回路を機能回路に接続したり機能回路から切り離し
たり、そのレイアウトを容易に変更することができる。According to this manufacturing method, since the wiring for connecting the functional circuit to the test circuit is formed in a single layer,
Just replace one mask to form this layer,
The test circuit can be connected to or disconnected from the functional circuit, and its layout can be easily changed.
【００１１】この発明のもう１つの局面に従うと、半導
体回路装置の製造方法は、半導体ウェハのダイシングラ
インを挟むように予め定められた機能回路領域および試
験回路領域にそれぞれ所望の機能回路および機能回路を
試験するための試験回路を形成する工程と、機能回路を
試験回路と接続するための配線を形成する工程と、機能
回路領域に配線を電気的に切断するためのスイッチング
素子を形成する工程と、機能回路領域と試験回路領域と
の間のダイシングラインに沿って半導体ウェハを切断す
る工程とを含む。好ましくは、上記スイッチング素子は
トランスファーゲートか、あるいはヒューズである。According to another aspect of the present invention, a method of manufacturing a semiconductor circuit device is provided in which a desired functional circuit and a desired functional circuit are respectively provided in a predetermined functional circuit region and a test circuit region so as to sandwich a dicing line of a semiconductor wafer. Forming a test circuit for testing the circuit, forming a wiring for connecting the functional circuit to the test circuit, and forming a switching element for electrically disconnecting the wiring in the functional circuit region; Cutting the semiconductor wafer along a dicing line between the functional circuit area and the test circuit area. Preferably, the switching element is a transfer gate or a fuse.
【００１２】この製造方法によれば、機能回路領域に配
線を電気的に切断するためのスイッチング素子を形成し
ているので、ダイシング時に配線が短絡してもスイッチ
ング素子により配線を電気的に切断することができる。According to this manufacturing method, since the switching element for electrically cutting the wiring is formed in the functional circuit area, the wiring is electrically cut by the switching element even if the wiring is short-circuited during dicing. be able to.
【００１３】この発明のさらにもう１つの局面に従う
と、半導体回路装置の製造方法は、半導体ウェハのダイ
シングライン以外の領域にアライメントマークを形成す
る工程と、ダイシングラインを挟むように予め定められ
た機能回路領域および試験回路領域にそれぞれ所望の機
能回路および機能回路を試験するための試験回路を形成
する工程と、機能回路を試験回路と接続するための配線
を形成する工程と、機能回路領域と試験回路領域との間
のダイシングラインに沿って半導体ウェハを切断する工
程とを含む。According to still another aspect of the present invention, a method of manufacturing a semiconductor circuit device includes a step of forming an alignment mark in a region other than a dicing line of a semiconductor wafer, and a function predetermined to sandwich the dicing line. Forming a test circuit for testing a desired functional circuit and a functional circuit in the circuit area and the test circuit area, forming wiring for connecting the functional circuit to the test circuit, and testing the functional circuit area and the test circuit, respectively. Cutting the semiconductor wafer along a dicing line between the semiconductor wafer and the circuit area.
【００１４】この製造方法によれば、アライメントマー
クをダイシングライン以外の領域に形成しているので、
ダイシング時にアライメントマークが配線に干渉し、配
線が短絡することはない。According to this manufacturing method, since the alignment mark is formed in a region other than the dicing line,
At the time of dicing, the alignment mark does not interfere with the wiring and the wiring does not short-circuit.
【００１５】この発明のさらにもう１つの局面に従う
と、半導体回路装置の製造方法は、半導体ウェハのダイ
シングラインを挟むように予め定められた機能回路領域
および試験回路領域にそれぞれ所望の機能回路および機
能回路を試験するための試験回路を形成する工程と、機
能回路を試験回路と接続するための配線であって機能回
路領域とダイシングラインの領域との境界付近および試
験回路領域とダイシングラインの領域との境界付近の部
分が当該他の部分よりも幅の広い配線を形成する工程
と、機能回路領域と試験回路領域との間のダイシングラ
インに沿って半導体ウェハを切断する工程とを含む。According to yet another aspect of the present invention, a method of manufacturing a semiconductor circuit device includes a method of manufacturing a semiconductor circuit device, comprising the steps of: A step of forming a test circuit for testing the circuit, and wiring for connecting the functional circuit to the test circuit, the vicinity of the boundary between the functional circuit area and the dicing line area, and the test circuit area and the dicing line area. Forming a wiring whose portion near the boundary is wider than the other portion, and cutting the semiconductor wafer along a dicing line between the functional circuit region and the test circuit region.
【００１６】この製造方法によれば、機能回路領域とダ
イシングラインの領域との境界付近および試験回路領域
とダイシングラインの領域との境界付近で配線を太く形
成しているので、それら境界に生じる段差のところで配
線が切れてしまうことはない。According to this manufacturing method, the wiring is formed thick near the boundary between the functional circuit region and the dicing line region and near the boundary between the test circuit region and the dicing line region. There is no disconnection of wiring at this point.
【００１７】なお、上記機能回路および試験回路の形成
工程と配線の形成工程とは前後してもよい。また、これ
らの工程とスイッチング素子の形成工程とも前後しても
よい。The steps of forming the functional circuit and the test circuit and the step of forming the wiring may be performed before or after. Also, these steps and the switching element forming step may be performed before or after.
【００１８】[0018]
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明は繰返さない。Embodiments of the present invention will be described below in detail with reference to the drawings. In the drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.
【００１９】［実施の形態１］図１は、この発明の実施
の形態１による半導体記憶装置の製造方法を説明するた
めのレイアウト図である。[First Embodiment] FIG. 1 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a first embodiment of the present invention.
【００２０】まず、シリコンなどの半導体ウェハ１０上
にＤＲＡＭ（ダイナミックランダムアクセスメモリ）や
ＳＲＡＭ（スタティックランダムアクセスメモリ）のよ
うなメモリアレイ２を形成するとともに、メモリアレイ
２を試験するためのＢＩＳＴ回路４を形成する。メモリ
アレイ２は、半導体ウェハ１０の予め定められたメモリ
領域１１内に形成する。ＢＩＳＴ回路４は、半導体ウェ
ハ１０の予め定められたＴＥＧ領域１２内に形成する。
メモリ領域１１およびＴＥＧ領域１２はダイシングライ
ン１３を挟むように配置される。First, a memory array 2 such as a DRAM (dynamic random access memory) or an SRAM (static random access memory) is formed on a semiconductor wafer 10 such as silicon, and a BIST circuit 4 for testing the memory array 2. To form The memory array 2 is formed in a predetermined memory area 11 of the semiconductor wafer 10. The BIST circuit 4 is formed in a predetermined TEG region 12 of the semiconductor wafer 10.
The memory area 11 and the TEG area 12 are arranged so as to sandwich the dicing line 13.
【００２１】なお、図１では半導体ウェハ１０の一部が
示されており、実際には円形の半導体ウェハ１０上に多
数のメモリアレイ２を格子状に形成し、これに対応して
多数のＢＩＳＴ回路４を形成する。FIG. 1 shows a part of a semiconductor wafer 10. In practice, a large number of memory arrays 2 are formed in a grid on a circular semiconductor wafer 10, and a large number of BISTs are correspondingly formed. The circuit 4 is formed.
【００２２】次に、メモリアレイ２をＢＩＳＴ回路４と
接続するための配線３を形成する。この配線３には、メ
モリアレイ２にアドレス信号を入力するためのアドレス
バス、メモリアレイ２に書込データを入力しかつメモリ
アレイ２から読出データを出力するためのデータバス、
クロック信号、ＲＡＳ（ロウアドレスストローブ）信
号、ＣＡＳ（コラムアドレスストローブ）信号、ＷＥ
（ライトイネーブル）信号、ＣＳ（チップセレクト）信
号などの制御信号をメモリアレイ２に入力するための制
御信号線などが含まれる。配線３はメモリアレイ２の実
動作に必要なものであるからメモリアレイ２に接続され
るが、ダイシングライン１３を横切ってＢＩＳＴ回路４
にも接続される。Next, a wiring 3 for connecting the memory array 2 to the BIST circuit 4 is formed. The wiring 3 has an address bus for inputting an address signal to the memory array 2, a data bus for inputting write data to the memory array 2 and outputting read data from the memory array 2,
Clock signal, RAS (row address strobe) signal, CAS (column address strobe) signal, WE
A control signal line for inputting control signals such as a (write enable) signal and a CS (chip select) signal to the memory array 2 is included. Since the wiring 3 is necessary for the actual operation of the memory array 2, the wiring 3 is connected to the memory array 2.
Is also connected.
【００２３】図２は、図１に示される配線３がダイシン
グライン１３を横切る部分の拡大図である。図３は、図
２中のＩＩＩ−ＩＩＩの断面図である。FIG. 2 is an enlarged view of a portion where the wiring 3 shown in FIG. FIG. 3 is a sectional view taken along line III-III in FIG.
【００２４】図３に示されるように、半導体ウェハ１０
上に絶縁層１４を形成し、絶縁層１４上に配線３を形成
し、さらに絶縁層１４上に配線３を覆うように絶縁層１
５を形成する。ここで、配線３は１枚のマスクを用いて
単一層で形成する。As shown in FIG. 3, the semiconductor wafer 10
The insulating layer 14 is formed thereon, the wiring 3 is formed on the insulating layer 14, and the insulating layer 1 is formed on the insulating layer 14 so as to cover the wiring 3.
5 is formed. Here, the wiring 3 is formed in a single layer using one mask.
【００２５】次に、ＢＩＳＴ回路４を動作させてメモリ
アレイ２をテストする。より具体的には、ＢＩＳＴ回路
４はアドレス信号を配線３を介してメモリアレイ２に与
え、さらに予め定められたテストデータを配線３を介し
てメモリアレイ２に書込む。ＢＩＳＴ回路４はメモリア
レイ２からそのデータを読出し、前記データと一致する
か否かを判定する。一致する場合はメモリアレイ２は良
品と判断され、一致しない場合はメモリアレイ２は不良
品と判断される。Next, the memory array 2 is tested by operating the BIST circuit 4. More specifically, the BIST circuit 4 supplies an address signal to the memory array 2 via the wiring 3 and further writes predetermined test data to the memory array 2 via the wiring 3. The BIST circuit 4 reads the data from the memory array 2 and determines whether the data matches the data. If they match, the memory array 2 is determined to be good, and if they do not match, the memory array 2 is determined to be defective.
【００２６】次に、メモリ領域１１と試験回路領域１２
との間のダイシングライン１３に沿って半導体ウェハ１
０を切断する。これによりＢＩＳＴ回路４をメモリアレ
イ２から切り離し、ＢＩＳＴ回路４を持たない半導体記
憶装置（チップ）１を製造することができる。Next, the memory area 11 and the test circuit area 12
Along the dicing line 13 between the semiconductor wafer 1
Cut 0. As a result, the BIST circuit 4 is separated from the memory array 2, and the semiconductor memory device (chip) 1 having no BIST circuit 4 can be manufactured.
【００２７】上記実施の形態１によれば、ＢＩＳＴ回路
４をＴＥＧ領域１２に配置し、ダイシング時にＢＩＳＴ
回路４をメモリアレイ２から切り離しているため、ＢＩ
ＳＴ回路４を持たない半導体記憶装置（チップ）１を製
造することができる。そのため、ＢＩＳＴ回路４の分だ
けチップ面積が小さくなる。また、ＢＩＳＴ回路４が不
要な負荷として残存しないので、メモリアレイ２は正し
く動作する。According to the first embodiment, the BIST circuit 4 is arranged in the TEG region 12, and the BIST circuit 4 is used at the time of dicing.
Since the circuit 4 is separated from the memory array 2, BI
The semiconductor memory device (chip) 1 without the ST circuit 4 can be manufactured. Therefore, the chip area is reduced by the BIST circuit 4. Further, since the BIST circuit 4 does not remain as an unnecessary load, the memory array 2 operates correctly.
【００２８】また、配線３を単一層で形成しているた
め、このようにＢＩＳＴ回路４に接続されている配線３
を形成する代りに、この層を形成するためのマスクを１
つ交換するだけでＢＩＳＴ回路４に接続されていない配
線を形成することができる。このように、メモリアレイ
２とＢＩＳＴ回路４の接続および非接続のレイアウトを
容易に変更することができる。Further, since the wiring 3 is formed in a single layer, the wiring 3 connected to the BIST circuit 4
Instead of forming a mask, a mask for forming this layer is used.
By simply exchanging one, a wiring not connected to the BIST circuit 4 can be formed. Thus, the layout of connection and disconnection between the memory array 2 and the BIST circuit 4 can be easily changed.
【００２９】［実施の形態２］図４は、この発明の実施
の形態２による半導体記憶装置の製造方法を説明するた
めのレイアウト図である。図１に示される実施の形態１
ではメモリアレイ２の図上左側にＢＩＳＴ回路４を配置
したが、図４に示されるようにメモリアレイ２の図上右
側にＢＩＳＴ回路４を配置してもよい。[Second Embodiment] FIG. 4 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention. Embodiment 1 shown in FIG.
Although the BIST circuit 4 is arranged on the left side of the memory array 2 in the drawing, the BIST circuit 4 may be arranged on the right side of the memory array 2 as shown in FIG.
【００３０】この実施の形態２から明らかなように、Ｂ
ＩＳＴ回路４はＴＥＧ領域１２内であればどこに配置し
てもよい。As is apparent from the second embodiment, B
The IST circuit 4 may be arranged anywhere within the TEG area 12.
【００３１】［実施の形態３］図５は、この発明の実施
の形態３による半導体記憶装置の製造方法を説明するた
めのレイアウト図である。図５に示されるように、メモ
リ領域１１内に配線３を電気的に切断するためのスイッ
チング素子としてトランスファーゲート１６を形成す
る。ここでは、各配線３の途中にトランスファーゲート
１６を１つずつ形成する。また、すべてのトランスファ
ーゲート１６を共通に接続し、配線分離信号ＬＩをすべ
てのトランスファーゲート１６に共通に供給するための
配線１７を形成する。[Third Embodiment] FIG. 5 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a third embodiment of the present invention. As shown in FIG. 5, a transfer gate 16 is formed in the memory area 11 as a switching element for electrically disconnecting the wiring 3. Here, one transfer gate 16 is formed in the middle of each wiring 3. Further, all the transfer gates 16 are connected in common, and a wiring 17 for supplying the wiring separation signal LI to all the transfer gates 16 in common is formed.
【００３２】その後、上記と同様にダイシングライン１
３に沿って半導体ウェハ１０を切断し、ＢＩＳＴ回路４
をメモリアレイ２から切り離すが、このときダイシング
ライン１３を横切っている配線３が相互に短絡する場合
がある。Thereafter, the dicing line 1
The semiconductor wafer 10 is cut along the BIST circuit 4
Are separated from the memory array 2, but at this time, the wirings 3 crossing the dicing line 13 may be short-circuited to each other.
【００３３】しかしながら、ここでは配線分離信号ＬＩ
が配線１７を介して各トランスファーゲート１６に与え
られるので、各トランスファーゲート１６はオフにな
り、各配線３は物理的に切断されるだけでなくトランス
ファーゲート１６により電気的にも切断される。However, here, the wiring separation signal LI
Is supplied to each transfer gate 16 via the wiring 17, so that each transfer gate 16 is turned off, and each wiring 3 is not only physically cut off but also electrically cut off by the transfer gate 16.
【００３４】上記実施の形態３によれば、メモリ領域１
１内に配線３を電気的に切断するためのトランスファー
ゲート１６を形成しているため、ダイシング時に配線３
が相互に短絡しても各配線３はトランスファーゲート１
６により電気的に切断される。そのため、メモリアレイ
２は正しく動作する。According to the third embodiment, the memory area 1
Since the transfer gate 16 for electrically cutting the wiring 3 is formed in the wiring 1, the wiring 3 is electrically connected during dicing.
Are short-circuited with each other, each wiring 3 is connected to the transfer gate 1
6 is electrically disconnected. Therefore, the memory array 2 operates correctly.
【００３５】［実施の形態４］図６は、この発明の実施
の形態４による半導体記憶装置の製造方法を説明するた
めのレイアウト図である。図５に示されるトランスファ
ーゲート１６の代りに、図６に示されるようにヒューズ
１７を形成してもよい。このヒューズ１７は、ダイシン
グ前にレーザブローにより切断する。したがって、各配
線３はヒューズ１７により電気的に切断される。[Fourth Embodiment] FIG. 6 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a fourth embodiment of the present invention. Instead of the transfer gate 16 shown in FIG. 5, a fuse 17 may be formed as shown in FIG. The fuse 17 is cut by laser blowing before dicing. Therefore, each wiring 3 is electrically disconnected by fuse 17.
【００３６】［実施の形態５］図７は、この発明の実施
の形態５による半導体記憶装置の製造方法を説明するた
めのレイアウト図である。図７に示されるように、半導
体ウェハ１０に対してマスクを位置決めするためのアラ
イメントマーク１８をダイシングライン１３以外の領域
に形成する。ここでは、ダイシングライン１３の両側の
メモリ領域１１およびＴＥＧ領域１２内にアライメント
マーク１８を形成する。[Fifth Embodiment] FIG. 7 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a fifth embodiment of the present invention. As shown in FIG. 7, an alignment mark 18 for positioning a mask with respect to the semiconductor wafer 10 is formed in a region other than the dicing line 13. Here, the alignment marks 18 are formed in the memory area 11 and the TEG area 12 on both sides of the dicing line 13.
【００３７】一般にアライメントマークはダイシングラ
イン上に形成するが、この発明の場合、アライメントマ
ークをダイシングライン上に形成するとダイシング時に
アライメントマークが配線３に干渉し、配線３が相互に
短絡するおそれがある。この実施の形態５では、このよ
うな短絡を防止するためにアライメントマーク１８をダ
イシングライン１３以外の領域に形成している。Generally, the alignment mark is formed on the dicing line. In the case of the present invention, if the alignment mark is formed on the dicing line, the alignment mark interferes with the wiring 3 during dicing, and the wiring 3 may be short-circuited to each other. . In the fifth embodiment, the alignment mark 18 is formed in a region other than the dicing line 13 in order to prevent such a short circuit.
【００３８】上記実施の形態５によれば、アライメント
マーク１８をダイシングライン１３以外の領域に形成し
ているため、ダイシング時にアライメントマーク１４が
配線３に接触して配線３が短絡することはない。According to the fifth embodiment, since the alignment mark 18 is formed in a region other than the dicing line 13, the alignment mark 14 does not contact the wiring 3 during dicing, and the wiring 3 is not short-circuited.
【００３９】［実施の形態６］図８は、この発明の実施
の形態６による半導体記憶装置の製造方法を説明するた
めのレイアウト図である。図９は、図８中のＩＸ−ＩＸ
の断面図である。[Sixth Embodiment] FIG. 8 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a sixth embodiment of the present invention. FIG. 9 shows IX-IX in FIG.
FIG.
【００４０】図８に示されるように、ここで形成される
配線３は、ダイシングライン１３上の部分が他の部分よ
りも広い幅になっている。すなわち、メモリ領域１１お
よびＴＥＧ領域１２内では配線３の幅は狭いが、ダイシ
ングライン１２に隣接するメモリ領域１１の縁あたりか
らダイシングライン１３に隣接するＴＥＧ領域１２の縁
あたりまでの幅が広くなっている。As shown in FIG. 8, the wiring 3 formed here has a wider portion on the dicing line 13 than other portions. That is, although the width of the wiring 3 is narrow in the memory region 11 and the TEG region 12, the width from around the edge of the memory region 11 adjacent to the dicing line 12 to around the edge of the TEG region 12 adjacent to the dicing line 13 increases. ing.
【００４１】図９に示されるように、ダイシングライン
１３の領域にはメモリアレイ２やＢＩＳＴ回路４のよう
な素子を全く形成しないため、メモリ領域１１とダイシ
ングライン１３の領域との間の境界付近やＴＥＧ領域１
２とダイシングライン１３の領域との間の境界付近には
比較的大きい段差が生じる。したがって、全体にわたっ
て細い配線３を形成すると、この段差のところで配線３
が切れてしまうおそれがある。この実施の形態６では、
このような段差での配線３の切断を防止するためにダイ
シングライン１３上の配線３を太く形成している。As shown in FIG. 9, since no elements such as the memory array 2 and the BIST circuit 4 are formed in the area of the dicing line 13, the vicinity of the boundary between the memory area 11 and the area of the dicing line 13 And TEG area 1
A relatively large step occurs near the boundary between the area 2 and the area of the dicing line 13. Therefore, when the thin wiring 3 is formed over the whole, the wiring 3 is formed at the step.
May be cut. In the sixth embodiment,
In order to prevent the disconnection of the wiring 3 at such a step, the wiring 3 on the dicing line 13 is formed thick.
【００４２】ここではダイシングライン１３の全領域に
わたって配線３の幅を太く形成しているが、段差におけ
る切断を防止するためには、少なくともメモリ領域１１
とダイシングライン１３の領域との境界付近およびＴＥ
Ｇ領域１２とダイシングライン１３の領域との境界付近
で配線３の幅を太く形成すればよい。Here, the width of the wiring 3 is formed large over the entire area of the dicing line 13, but in order to prevent disconnection at a step, at least the memory area 11 is formed.
Near the border between the region of the dicing line 13 and TE
The width of the wiring 3 may be increased near the boundary between the G region 12 and the dicing line 13.
【００４３】上記実施の形態６によれば、配線３の幅を
ダイシングライン１３を横切る部分だけ太く形成してい
るため、配線３が段差で切れてしまうことはない。According to the sixth embodiment, since the width of the wiring 3 is formed to be large only at the portion crossing the dicing line 13, the wiring 3 is not cut off by a step.
【００４４】上記実施の形態では半導体記憶装置を例に
挙げて説明したが、この発明は半導体記憶装置以外のあ
らゆる半導体集積回路装置に適用可能である。In the above embodiment, the semiconductor memory device has been described as an example, but the present invention is applicable to any semiconductor integrated circuit device other than the semiconductor memory device.
【００４５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【００４６】[0046]
【発明の効果】この発明によれば、所望の機能回路とこ
の機能回路に配線を介して接続される試験回路とをダイ
シングラインを挟むように形成し、このダイシングライ
ンに沿って半導体ウェハを切断しているため、試験回路
を機能回路から切り離し、機能回路を持たない半導体回
路装置を製造することができる。その結果、試験回路の
分だけチップ面積を小さくすることができ、しかも試験
回路の負荷がなく、正しく動作する半導体回路装置を製
造することができる。According to the present invention, a desired functional circuit and a test circuit connected to the functional circuit via wiring are formed so as to sandwich the dicing line, and the semiconductor wafer is cut along the dicing line. Therefore, the test circuit can be separated from the functional circuit, and a semiconductor circuit device having no functional circuit can be manufactured. As a result, it is possible to reduce the chip area by the amount of the test circuit, and to manufacture a semiconductor circuit device that operates correctly without a load on the test circuit.
【図１】 この発明の実施の形態１による半導体記憶装
置の製造方法を説明するためのレイアウト図である。FIG. 1 is a layout diagram for illustrating a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention.
【図２】 図１に示される配線がダイシングラインと交
差する付近の拡大図である。FIG. 2 is an enlarged view of the vicinity of the line shown in FIG. 1 crossing a dicing line.
【図３】 図２中のＩＩＩ−ＩＩＩの断面図である。FIG. 3 is a sectional view taken along line III-III in FIG. 2;
【図４】 この発明の実施の形態２による半導体記憶装
置の製造方法を説明するためのレイアウト図である。FIG. 4 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention.
【図５】 この発明の実施の形態３による半導体記憶装
置の製造方法を説明するためのレイアウト図である。FIG. 5 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a third embodiment of the present invention.
【図６】 この発明の実施の形態４による半導体記憶装
置の製造方法を説明するためのレイアウト図である。FIG. 6 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a fourth embodiment of the present invention.
【図７】 この発明の実施の形態５による半導体記憶装
置の製造方法を説明するためのレイアウト図である。FIG. 7 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a fifth embodiment of the present invention.
【図８】 この発明の実施の形態６による半導体記憶装
置の製造方法を説明するためのレイアウト図である。FIG. 8 is a layout diagram for illustrating a method of manufacturing a semiconductor memory device according to a sixth embodiment of the present invention.
【図９】 図８中のＩＸ−ＩＸの断面図である。FIG. 9 is a sectional view of IX-IX in FIG.
【図１０】 ＢＩＳＴ回路を備えた従来の半導体記憶装
置を示すレイアウト図である。FIG. 10 is a layout diagram showing a conventional semiconductor memory device including a BIST circuit.
１ 半導体記憶装置（チップ）、２ メモリアレイ、３
配線、４ ＢＩＳＴ回路、１０ 半導体ウェハ、１１
メモリ領域、１２ ＴＥＧ領域、１３ ダイシングラ
イン、１６ トランスファーゲート、１７ ヒューズ、
１８ アライメントマーク。1 semiconductor memory device (chip), 2 memory array, 3
Wiring, 4 BIST circuit, 10 semiconductor wafer, 11
Memory area, 12 TEG area, 13 dicing line, 16 transfer gate, 17 fuse,
18 Alignment mark.
Claims (6)
ように予め定められた機能回路領域および試験回路領域
にそれぞれ所望の機能回路および前記機能回路を試験す
るための試験回路を形成する工程と、 前記機能回路を前記試験回路と接続するための配線を単
一層で形成する工程と、 前記機能回路領域と前記試験回路領域との間の前記ダイ
シングラインに沿って前記半導体ウェハを切断する工程
とを含む、半導体回路装置の製造方法。A step of forming a desired functional circuit and a test circuit for testing the functional circuit in a predetermined functional circuit area and a test circuit area, respectively, so as to sandwich a dicing line of a semiconductor wafer; Forming a wiring for connecting a circuit to the test circuit in a single layer, and cutting the semiconductor wafer along the dicing line between the functional circuit region and the test circuit region, A method for manufacturing a semiconductor circuit device.
ように予め定められた機能回路領域および試験回路領域
にそれぞれ所望の機能回路および前記機能回路を試験す
るための試験回路を形成する工程と、 前記機能回路を前記試験回路と接続するための配線を形
成する工程と、 前記機能回路領域に前記配線を電気的に切断するための
スイッチング素子を形成する工程と、 前記機能回路領域と前記試験回路領域との間の前記ダイ
シングラインに沿って前記半導体ウェハを切断する工程
とを含む、半導体回路装置の製造方法。A step of forming a desired functional circuit and a test circuit for testing the functional circuit in a predetermined functional circuit area and a test circuit area, respectively, so as to sandwich a dicing line of the semiconductor wafer; Forming a wiring for connecting a circuit to the test circuit; forming a switching element for electrically disconnecting the wiring in the functional circuit region; and forming the functional circuit region and the test circuit region. Cutting the semiconductor wafer along the dicing line between the steps.
ゲートである、請求項２に記載の半導体回路装置の製造
方法。3. The method according to claim 2, wherein the switching element is a transfer gate.
る、請求項２に記載の半導体回路装置の製造方法。4. The method according to claim 2, wherein the switching element is a fuse.
領域にアライメントマークを形成する工程と、 前記ダイシングラインを挟むように予め定められた機能
回路領域および試験回路領域にそれぞれ所望の機能回路
および前記機能回路を試験するための試験回路を形成す
る工程と、 前記機能回路を前記試験回路と接続するための配線を形
成する工程と、 前記機能回路領域と前記試験回路領域との間の前記ダイ
シングラインに沿って前記半導体ウェハを切断する工程
とを含む、半導体回路装置の製造方法。5. A step of forming an alignment mark in a region other than a dicing line of a semiconductor wafer; and a desired functional circuit and a functional circuit in a predetermined functional circuit region and a predetermined test circuit region sandwiching the dicing line, respectively. Forming a test circuit for testing the test circuit; forming a wiring for connecting the functional circuit to the test circuit; and running along the dicing line between the functional circuit region and the test circuit region. Cutting the semiconductor wafer by using the method.
ように予め定められた機能回路領域および試験回路領域
にそれぞれ所望の機能回路および前記機能回路を試験す
るための試験回路を形成する工程と、 前記機能回路を前記試験回路と接続するための配線であ
って前記機能回路領域と前記ダイシングラインの領域と
の境界付近および前記試験回路領域と前記ダイシングラ
インの領域との境界付近の部分が当該他の部分よりも幅
の広い配線を形成する工程と、 前記機能回路領域と前記試験回路領域との間の前記ダイ
シングラインに沿って前記半導体ウェハを切断する工程
とを含む、半導体回路装置の製造方法。6. A step of forming a desired functional circuit and a test circuit for testing the functional circuit in a predetermined functional circuit area and a test circuit area, respectively, so as to sandwich a dicing line of the semiconductor wafer; Wiring for connecting a circuit to the test circuit, wherein a portion near a boundary between the functional circuit region and the dicing line region and a portion near a boundary between the test circuit region and the dicing line region are the other portions. A method for manufacturing a semiconductor circuit device, comprising: a step of forming a wiring having a wider width; and a step of cutting the semiconductor wafer along the dicing line between the functional circuit region and the test circuit region.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25670599A JP2001085479A (en) | 1999-09-10 | 1999-09-10 | Manufacturing method for semiconductor circuit device |
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| JP25670599A JP2001085479A (en) | 1999-09-10 | 1999-09-10 | Manufacturing method for semiconductor circuit device |
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|---|---|
| JP2001085479A true JP2001085479A (en) | 2001-03-30 |
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ID=17296337
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25670599A Withdrawn JP2001085479A (en) | 1999-09-10 | 1999-09-10 | Manufacturing method for semiconductor circuit device |
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| Country | Link |
|---|---|
| JP (1) | JP2001085479A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10125029A1 (en) * | 2001-05-22 | 2002-12-05 | Infineon Technologies Ag | Semiconducting device has contact devices externally contactable for making at least one temporary electrical signal connection between main and auxiliary integrated circuits |
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-
1999
- 1999-09-10 JP JP25670599A patent/JP2001085479A/en not_active Withdrawn
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