JP2001084709A - Pll circuit - Google Patents
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に出力クロックの特性を安定させるためにＶＣＯ
のゲインを最適化する技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL circuit and, more particularly, to a VCO for stabilizing output clock characteristics.
The present invention relates to a technology for optimizing a gain of a digital signal.
【０００２】[0002]
【従来の技術】近年のディジタル技術の発達のもと、デ
ィジタル情報を高密度に記録可能な光ディスクが広く用
いられている。ところで、この光ディスクから読み出し
た信号そのものは、記録されているディジタル情報に相
応して高強（高低）があるものの、そのままではアナロ
グ信号であるため、正しく２値化する必要がある。その
ため、このアナログ再生信号からクロックを抽出し、抽
出したクロックでサンプリングするＰＬＬ（ｐｈａｓｅ
−ｌｏｃｋｅｄ ｌｏｏｐ）回路が用いられている。2. Description of the Related Art With the recent development of digital technology, optical disks capable of recording digital information at high density have been widely used. By the way, although the signal itself read from the optical disc has high strength (high or low) corresponding to the recorded digital information, since it is an analog signal as it is, it needs to be properly binarized. Therefore, a PLL (phase) that extracts a clock from the analog reproduced signal and samples with the extracted clock is used.
-Locked loop) circuit is used.
【０００３】この概略構成例を図１に示す。FIG. 1 shows an example of the schematic configuration.
【０００４】本図において、２０は、ＰＬＬ回路本体で
ある。１は、再生信号入力端子であり、１ｓは入力され
た再生信号である（図に示すのは厳密には、その信号線
であるが、正確に記載するとかえって煩雑となり、また
誤解の恐れもないのでこのように記す。そしてこのこと
は、他の信号についても同様である。また、クロック信
号の「信号」も同じ理由で、原則として省略する）。３
は、再生クロック出力端子である。４は、ＡＤ変換器で
あり、４ｓはその出力たるディジタル化再生信号であ
る。５は、位相比較器であり、５１ｓはその出力たる周
波数制御信号であり、５２ｓは同じく位相制御信号であ
る。６は、周波数制御ＤＡＣ（ディジタル／アナログ変
換）であり、６ｓはアナログ周波数制御信号である。７
は、位相制御ＤＡＣであり、７ｓはアナログ位相制御信
号である。８０は、周波数制御ＤＡＣ６の入力切換用セ
レクタであり、８１は、位相制御ＤＡＣ７の入力切換用
のセレクタである。In FIG. 1, reference numeral 20 denotes a PLL circuit main body. Reference numeral 1 denotes a reproduced signal input terminal, and 1 s denotes an input reproduced signal. (Strictly speaking, the signal lines are shown, but if they are accurately described, they are rather complicated and there is no risk of misunderstanding. (The same applies to other signals, and the "signal" of the clock signal is omitted for the same reason in principle.) Three
Is a reproduction clock output terminal. Reference numeral 4 denotes an AD converter, and reference numeral 4s denotes a digitized reproduction signal as its output. 5 is a phase comparator, 51 s is a frequency control signal as its output, and 52 s is also a phase control signal. 6 is a frequency control DAC (digital / analog conversion), and 6s is an analog frequency control signal. 7
Is a phase control DAC, and 7s is an analog phase control signal. Reference numeral 80 denotes a selector for input switching of the frequency control DAC 6, and reference numeral 81 denotes a selector for input switching of the phase control DAC 7.
【０００５】８２は、加算器であり、８２ｓはその出力
のＶＣＯ発信制御信号である。８は、ローパスフィルタ
ーであり、８ｓはその出力信号である。９は、ＶＣＯ
（ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌ
ｌａｔｏｒ、電圧制御発振器）であり、９ｓはその出力
たる発信クロックである。１０は、Ｍ分周器であり、１
０ｓはその出力たるクロック信号である。１３は、最大
電流発生回路であり、１３ｓはその出力の最大電流であ
る。１４は、システムコントローラであり、１４１ｓは
その出力の最大周波数制御信号であり、１４２ｓは同じ
く最大位相制御信号であり、１４３ｓは上記２つのセレ
クタ８０、８１の切換信号であり、１４４ｓは最大電流
発生回路の制御信号である。Reference numeral 82 denotes an adder, and reference numeral 82s denotes a VCO transmission control signal output from the adder. 8 is a low-pass filter, and 8s is its output signal. 9 is VCO
(Voltage Controlled Oscil
and 9s is an output clock as an output thereof. 10 is an M frequency divider, and 1
0 s is a clock signal as the output. 13 is a maximum current generating circuit, and 13s is a maximum current of its output. 14 is a system controller, 141 s is a maximum frequency control signal of its output, 142 s is also a maximum phase control signal, 143 s is a switching signal of the two selectors 80 and 81, and 144 s is a maximum current generation signal. This is a control signal for the circuit.
【０００６】そして、このＰＬＬ回路２０は、システム
コントローラ１４からの最大周波数制御信号１４１ｓ、
最大位相制御信号１４２ｓ、セレクタの切換信号１４３
ｓ及び最大電流発生回路の制御信号１４３ｓ並びに外部
からの再生信号１ｓを入力とし、フィードバック回路に
より制御された再生クロック１０ｓを出力するものであ
る。以下、各部の作用、機能等につき説明する。The PLL circuit 20 includes a maximum frequency control signal 141 s from the system controller 14,
Maximum phase control signal 142s, selector switching signal 143
s and the control signal 143s of the maximum current generation circuit and the reproduction signal 1s from the outside are input, and the reproduction clock 10s controlled by the feedback circuit is output. Hereinafter, the operation and function of each unit will be described.
【０００７】再生信号１ｓは、本実施の形態では、光デ
ィスクより再生した二値化をする前のアナログ（再生）
信号である。In the present embodiment, the reproduced signal 1s is an analog (reproduced) signal that has been reproduced from the optical disk before binarization.
Signal.
【０００８】再生クロック１０ｓは、再生信号１ｓから
抽出した再生クロックである。そして、この再生クロッ
ク１０ｓは、別の回路において再生信号１ｓを二値化す
るためのサンプリングクロックとして用いられる。The reproduction clock 10s is a reproduction clock extracted from the reproduction signal 1s. The reproduced clock 10s is used as a sampling clock for binarizing the reproduced signal 1s in another circuit.
【０００９】再生信号入力端子１、再生クロック出力端
子３はそれぞれ再生信号１ｓ、再生クロック１０ｓを
入、出力する。A reproduction signal input terminal 1 and a reproduction clock output terminal 3 receive and output a reproduction signal 1s and a reproduction clock 10s, respectively.
【００１０】Ａ／Ｄ変換器４は、再生信号１ｓを入力と
して、これをデジタル信号４ｓに変換する。なお、この
内部での処理はデジタル化して行われる。The A / D converter 4 receives the reproduced signal 1s and converts it into a digital signal 4s. The internal processing is performed digitally.
【００１１】位相比較器５は、このデジタル化した再生
信号４ｓと外部へ出力する再生クロック１０ｓとのサン
プリングの位相を比較し、周波数制御信号５１ｓと位相
制御信号５２ｓとを出力する。ここに、周波数制御信号
５１ｓは大まかな周波数引き込み制御を行うためのもの
であり、位相制御信号５２ｓは完全に位相を合わせる制
御を行うものである。The phase comparator 5 compares the sampling phase of the digitized reproduced signal 4s with the sampling clock of the reproduced clock 10s output to the outside, and outputs a frequency control signal 51s and a phase control signal 52s. Here, the frequency control signal 51s is for performing rough frequency pull-in control, and the phase control signal 52s is for performing control to perfectly match the phase.
【００１２】周波数制御ＤＡＣ６は、位相比較器５の出
力たる周波数制御信号５１ｓをアナログ周波数制御信号
６ｓに変換する。なおここにアナログ信号に変換するの
は、ＶＣＯ９は入力されたアナログ信号の強さに対応し
て発振動作をするためである。The frequency control DAC 6 converts the frequency control signal 51s output from the phase comparator 5 into an analog frequency control signal 6s. Here, the conversion into the analog signal is performed so that the VCO 9 performs the oscillation operation in accordance with the strength of the input analog signal.
【００１３】位相制御ＤＡＣ７は、位相比較器５の出力
たる位相制御信号５２ｓをアナログ位相制御信号７ｓに
変換する。周波数制御ＤＡＣ６同様、アナログ信号に変
換するのは、ＶＣＯ９は入力されたアナログ信号の強さ
に対応して発振動作をするためである。更に、この位相
制御ＤＡＣ７においては、周波数制御ＤＡＣ６が大まか
なゲインの決定を行うのに対して、細やかなゲインの決
定が行われる。The phase control DAC 7 converts the phase control signal 52s output from the phase comparator 5 into an analog phase control signal 7s. Similar to the frequency control DAC 6, the reason why the analog signal is converted into an analog signal is that the VCO 9 performs an oscillating operation in accordance with the strength of the input analog signal. Further, in the phase control DAC 7, while the frequency control DAC 6 roughly determines the gain, the gain is finely determined.
【００１４】加算器８２は、アナログ周波数制御信号６
ｓとアナログ位相制御信号７ｓとの出力電流を加算して
電圧に変換し、ＶＣＯ発振制御信号８２ｓを出力する。The adder 82 outputs the analog frequency control signal 6
s and the output current of the analog phase control signal 7s are added and converted into a voltage, and a VCO oscillation control signal 82s is output.
【００１５】ローパスフィルタ８は、ＶＣＯ発振制御信
号８２ｓからノイズを除去することによりＶＣＯ９の発
振におけるジッター（ｊｉｔｔｅｒ、乱れ）を低減させ
るためのものである。The low-pass filter 8 removes noise from the VCO oscillation control signal 82s to reduce jitter in the VCO 9 oscillation.
【００１６】ＶＣＯ９は、ローパスフィルタ８でノイズ
を除去されたＶＣＯ発振制御信号８ｓを印加することに
より対応した周波数で発振し、発振クロック９ｓを出力
する。The VCO 9 oscillates at a corresponding frequency by applying a VCO oscillation control signal 8s from which noise has been removed by the low-pass filter 8, and outputs an oscillation clock 9s.
【００１７】Ｍ分周器１０は、発振クロック９ｓをＭ分
周する。そして、ＶＣＯ９とこのＭ分周器１０の組み合
わせにより、広い範囲の周波数の出力クロック１０ｓを
得ることができる。そしてこれにより、ＤＶＤやＣＤ−
ＲＯＭの最高倍速の再生と併せて、クロックが低周波の
音楽ＣＤの再生もサポートされる。The M frequency divider 10 divides the oscillation clock 9s by M. By combining the VCO 9 and the M frequency divider 10, an output clock 10s having a wide range of frequencies can be obtained. And by this, DVD and CD-
Along with the highest speed reproduction of the ROM, the reproduction of a music CD with a low frequency clock is also supported.
【００１８】最大電流発生回路１３は、周波数制御ＤＡ
Ｃ６と位相制御ＤＡＣ７の出力する最大電流１３ｓを与
える。The maximum current generating circuit 13 has a frequency control DA
The maximum current 13s output from C6 and the phase control DAC 7 is given.
【００１９】システムコントローラ１４は、ＶＣＯ調整
モード時には２つのセレクタ８０、８１をその切換信号
１４３ｓを使用して位相比較器からでなくシステムコン
トローラ１４からの信号１４１ｓ、１４２ｓを選択する
ようにし、この一方で周波数制御ＤＡＣ６及び位相制御
ＤＡＣ７を最大出力にしてＶＣＯ９を最大発振周波数で
発振させたときにその発振周波数が目標値内に入るよう
に最大電流発生回路１３の電流値１３ｓを最大電流発生
回路の制御信号１４４ｓを介して調整している。In the VCO adjustment mode, the system controller 14 causes the two selectors 80 and 81 to select the signals 141s and 142s from the system controller 14 instead of the phase comparator using the switching signal 143s. When the VCO 9 is oscillated at the maximum oscillation frequency by setting the frequency control DAC 6 and the phase control DAC 7 to the maximum output, the current value 13s of the maximum current generation circuit 13 is changed to the maximum current generation circuit so that the oscillation frequency falls within the target value. The adjustment is performed via the control signal 144s.
【００２０】そして、ＶＣＯ９の調整が終了し、その非
調整モード時には、最大電流発生回路１３はその制御信
号１４４ｓのもと断とされ、２つのセレクタ８０、８１
は共に切換信号１４３ｓを介して各位相比較器５からの
出力信号５１ｓ、５２ｓを入力され、これにより出力ク
ロック１０ｓと再生クロック４ｓとの差が小さくなるよ
う制御される。Then, when the adjustment of the VCO 9 is completed, and in the non-adjustment mode, the maximum current generating circuit 13 is disconnected under the control signal 144s, and the two selectors 80, 81
Are input with the output signals 51s and 52s from the phase comparators 5 via the switching signal 143s, thereby controlling the difference between the output clock 10s and the reproduction clock 4s to be small.
【００２１】さて、従来のＰＬＬ回路では、（ＡＤ変換
器で入力アナログ信号をＶＣＯ出力したクロック信号で
サンプリングしてディジタル信号化し、位相比較器でク
ロック信号と入力信号との周波数及び位相誤差検出を行
い、ＰＬＬがロックすれば入力信号と同期がとれたクロ
ックでサンプリングするという）フィードバック回路に
より外部からのアナログ再生信号と出力クロックとの位
相比較を行ってＶＣＯに印加する電圧を決定し、ＶＣＯ
の発振によって出力クロックを得ていた。In the conventional PLL circuit, an analog-to-digital converter converts an input analog signal into a digital signal by sampling a clock signal output from a VCO, and a phase comparator detects the frequency and phase error between the clock signal and the input signal. When the PLL is locked, sampling is performed with a clock synchronized with the input signal.) A feedback circuit compares the phase of the analog reproduction signal from the outside with the output clock, determines the voltage to be applied to the VCO,
The output clock was obtained by the oscillation of.
【００２２】なお、以上は従来技術のＰＬＬ回路の１例
であり、他にＶＣＯ調整モード時には最大電流回路の調
整は別途のレジスタからのアナログバイアス信号により
なされたり、操作者によりなされたりする型のものもあ
る。The above is an example of a conventional PLL circuit. In addition, in the VCO adjustment mode, the maximum current circuit is adjusted by an analog bias signal from a separate register, or by an operator. There are also things.
【００２３】なおまた、システムコントローラは、ＰＬ
Ｌ回路の回部構成として説明してきたが、実際には一体
的な構成とされていたり、更に各種の保証回路等の付属
回路（構成）を有していたりするのは当然である。The system controller is a PL.
Although described as a circuit configuration of the L circuit, it should be understood that the circuit is actually integrated, or that it has an additional circuit (configuration) such as various guarantee circuits.
【００２４】[0024]
【発明が解決しようとする課題】しかしながら近年、光
ディスクのメディアにも様々な方式が提案され、ＰＬＬ
回路が処理対象とするアナログ再生信号もＤＶＤやＣＤ
−ＲＯＭの最高倍速から音楽ＣＤの１倍速まで幅広い周
波数に渡っている。その対策として、上述のような構成
では、ＶＣＯのゲイン特性を対応する一番高い周波数を
使用するアナログ再生信号に合わせて調節したまま固定
し、それより低い周波数についてはＭ分周器で分周して
対応するようになされている。このため、最大電流（バ
イス値）発生回路の定電流源、定電圧源に使用している
半導体は基本的には焼成品であること等のため容量等に
多少のばらつきも有りえ、このことにも関係してＶＣＯ
の発振周波数特性の帯域を有効に使うことが困難であ
り、ひいてはＰＬＬの性能を上げることができない。In recent years, however, various systems have been proposed for optical disk media, and PLLs have been proposed.
The analog playback signal processed by the circuit is also DVD or CD
-A wide range of frequencies from the highest speed of ROM to 1 time of music CD. As a countermeasure, in the above-described configuration, the gain characteristic of the VCO is fixed while being adjusted according to the analog reproduction signal using the corresponding highest frequency, and the lower frequency is divided by the M frequency divider. It has been made to respond. For this reason, since the semiconductor used for the constant current source and the constant voltage source of the maximum current (vise value) generating circuit is basically a fired product, there may be some variation in the capacity and the like. VCO in relation to
It is difficult to use the band of the oscillation frequency characteristic effectively, and the performance of the PLL cannot be improved.
【００２５】といって、ＶＣＯの発信範囲がばらついて
も対応する一番高い周波数を使うアナログ再生信号の周
波数よりも高い周波数で発信するよう設定しておけば、
ＤＡＣの１ビット当たりの周波数を最小にできずＰＬＬ
の応答特性が劣化する。However, if the transmission range of the VCO varies, it is set to transmit at a frequency higher than the frequency of the analog reproduction signal that uses the corresponding highest frequency.
The frequency per bit of DAC cannot be minimized and PLL
The response characteristics of the device deteriorate.
【００２６】従って、幅広い周波数に渡るアナログ再生
信号に対してＶＣＯの発振周波数特性を有効に使用可能
な技術の開発が望まれていた。Therefore, there has been a demand for the development of a technique capable of effectively using the oscillation frequency characteristics of a VCO for analog reproduced signals over a wide range of frequencies.
【００２７】[0027]
【課題を解決するための手段】本発明は以上の課題を解
決することを目的としてなされたものであり、外部クッ
ロクは精度が高いことに着目したものである。具体的に
は、以下の様にしている。SUMMARY OF THE INVENTION The present invention has been made with the object of solving the above-mentioned problems, and focuses on the fact that the external clock has high accuracy. Specifically, it is as follows.
【００２８】請求項１及び請求項３記載の発明のＰＬＬ
回路は、アナログ再生信号をデジタル信号に変換するＡ
／Ｄ変換手段と、（通常の使用時には）このデジタル信
号とＰＬＬ回路が外部へ出力するクロック信号（含む、
その分周信号等）との位相を比較して出力クロック信号
の周波数を制御する周波数制御信号を生成する位相比較
手段と、（ＶＣＯ調整時には）外部から入力される固定
（基準の）クロック信号（含む、その分周信号等）とＰ
ＬＬ回路が外部へ出力するクロック信号との位相もしく
は周波数（含む、その両方）を比較して、ＶＣＯに印加
する最大電流、最大電圧、周波数、位相値あるいはバイ
アス値を発生する最大周波数制御信号発生手段を有し、
Ｄ／Ａ変換手段は後述の選択手段によるモード切替によ
り入力された例えば８ビットのディジタル信号を最大電
流値、電圧数、周波数、位相の範囲内でアナログ制御信
号に変換する。The PLL according to the first and third aspects of the present invention.
The circuit converts the analog reproduction signal into a digital signal.
/ D conversion means, and (in normal use) this digital signal and a clock signal (including,
Phase comparing means for generating a frequency control signal for controlling the frequency of the output clock signal by comparing the phase with the frequency-divided signal, and a fixed (reference) clock signal (from the outside) (at the time of VCO adjustment). Including its divided signal) and P
Maximum frequency control signal generation for generating the maximum current, maximum voltage, frequency, phase value or bias value to be applied to the VCO by comparing the phase or frequency (including both) with the clock signal output to the outside by the LL circuit. Having means,
The D / A converter converts, for example, an 8-bit digital signal input by mode switching by a selector described later into an analog control signal within the range of the maximum current value, the number of voltages, the frequency, and the phase.
【００２９】そして、このＶＣＯ手段はアナログ制御信
号の大きさに対応して発振してＰＬＬ回路が外部へ出力
するクロックを発生する。次に、選択手段は、ＶＣＯ手
段のゲインを調整するＶＣＯ調整モードの時には、最大
周波数制御信号を選択し、その調整が終了したためゲイ
ンを調整しない通常モードの時には、周波数制御信号を
選択する。The VCO means oscillates in accordance with the magnitude of the analog control signal and generates a clock output from the PLL circuit to the outside. Next, the selecting means selects the maximum frequency control signal in the VCO adjustment mode for adjusting the gain of the VCO means, and selects the frequency control signal in the normal mode in which the gain is not adjusted because the adjustment is completed.
【００３０】ところで、外部から入力される固定信号
は、その性質上どうしても各種特性に多少のばらつきの
有りうる半導体部と比較して非常に精度が高い。このた
め、ＶＣＯ調整モードにおける発信周波数の調整が精度
よくなしうることとなる。ひいては、ＶＣＯの発信周波
数特性の帯域を有効かつ精度よく使うことが容易とな
る。A fixed signal input from the outside has a very high accuracy compared to a semiconductor unit which may have some variation in various characteristics due to its nature. Therefore, the transmission frequency can be accurately adjusted in the VCO adjustment mode. As a result, it becomes easy to use the band of the transmission frequency characteristic of the VCO effectively and accurately.
【００３１】請求項２及び請求項４記載の発明のＰＬＬ
回路は、位相比較器からの出力は周波数制御信号と位相
制御信号であり、最大周波数制御信号も最大周波数制御
信号と最大位相制御信号であり、選択手段は周波数と位
相の両方の制御信号に対して選択を行う。The PLL according to the second and fourth aspects of the invention
In the circuit, the outputs from the phase comparator are a frequency control signal and a phase control signal, and the maximum frequency control signal is also a maximum frequency control signal and a maximum phase control signal. To make a selection.
【００３２】本発明の請求項５記載のＰＬＬ回路は、請
求項１、請求項２、請求項３または請求項４記載のＰＬ
Ｌ回路において、ＶＣＯ手段に入力される信号に含まれ
ているＤＡＣからのクロックノイズの高調波成分等の高
域成分を除去するローパスフィルタを有し、ＶＣＯのジ
ッターの悪化防止を図っている。またこのため、カット
周波数は再生周波数と同じとしている。A PLL circuit according to a fifth aspect of the present invention is a PLL circuit according to the first, second, third or fourth aspect.
The L circuit has a low-pass filter for removing high-frequency components such as harmonic components of clock noise from the DAC contained in the signal input to the VCO means, thereby preventing the jitter of the VCO from deteriorating. For this reason, the cut frequency is the same as the reproduction frequency.
【００３３】[0033]
【発明の実施の形態】以下、本発明をその実施の形態に
基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described based on its embodiments.
【００３４】（第１の実施の形態）図２に、本実施の形
態１のＰＬＬ回路の構成を示す。本図において、図１に
示す従来技術のＰＬＬ回路と同一若しくは同様の構成部
については同一の符号を付してある。また、煩雑ともな
るためそれらについての再度の説明は省略する。(First Embodiment) FIG. 2 shows the configuration of a PLL circuit according to the first embodiment. In this figure, the same or similar components as those of the conventional PLL circuit shown in FIG. 1 are denoted by the same reference numerals. In addition, the description will be omitted for the sake of simplicity.
【００３５】以下、本実施の形態の回路固有の構成や事
項を中心に説明する。Hereinafter, the configuration and items specific to the circuit of this embodiment will be mainly described.
【００３６】２は、固定入力端子であり、２ｓは固定ク
ロック信号である。１１は、スイッチであり、１１ｓは
再生クロック（信号）である。１２は、クロック周波数
位相比較器であり、１２ｓはその出力の制御信号であ
る。１４５ｓは、システムコントローラから出力される
クロック周波数位相比較器１２を制御する信号である。2 is a fixed input terminal, and 2s is a fixed clock signal. Reference numeral 11 denotes a switch, and 11 s denotes a reproduction clock (signal). 12 is a clock frequency phase comparator, and 12s is a control signal of its output. 145 s is a signal for controlling the clock frequency phase comparator 12 output from the system controller.
【００３７】また、セレクタ８０、８１の入力信号の選
択を制御する信号１４３ｓは、従来技術のものと異な
り、Ｍ分周器１０とクロック周波数位相比較器１２間の
スイッチの開閉をも制御する。The signal 143s for controlling the selection of the input signals of the selectors 80 and 81 also controls the opening and closing of the switch between the M frequency divider 10 and the clock frequency phase comparator 12, unlike the prior art.
【００３８】そして、このＰＬＬ回路は、外部からのア
ナログ再生信号の他に固定クロック２ｓと、システムコ
ントローラ１４からの最大周波数制御信号１４１ｓと最
大位相制御信号１４２ｓとセレクタの選択信号１４３ｓ
とクロック周波数位相比較器の制御信号１４５ｓとを入
力とし、再生クロック１０ｓを出力するものである。な
おここに、固定クロック２ｓは、外部の水晶発振機等か
ら出力された精度良いリファレンスクロックであり、出
力クロック１０ｓの周波数の基準となるものである。The PLL circuit includes a fixed clock 2s, a maximum frequency control signal 141s and a maximum phase control signal 142s from the system controller 14, and a selector selection signal 143s in addition to an external analog reproduction signal.
And a control signal 145s of the clock frequency phase comparator, and outputs a reproduced clock 10s. Here, the fixed clock 2s is an accurate reference clock output from an external crystal oscillator or the like, and serves as a reference for the frequency of the output clock 10s.
【００３９】クロック周波数位相比較器１２用の制御信
号１４５ｓは、ＰＬＬ回路のＶＣＯ調整モードにおい
て、起動時Ｔ０から、図示しないカウンタで計測したあ
る時間Ｔ１経過時において、クロック周波数位相比較器
１２の出力をロックする。また、これに併せてスイッチ
１１が（実質）非導通状態とされ、これによりクロック
周波数位相比較器１２に再生クロック１１ｓの供給を
（実質）停止するための制御信号である。なお、出力を
ロックすることにより、時刻Ｔ１以降ではＶＣＯ９のゲ
インがロックされる。In the VCO adjustment mode of the PLL circuit, the control signal 145s for the clock frequency phase comparator 12 outputs the output of the clock frequency phase comparator 12 after a lapse of a certain time T1 measured by a counter (not shown) from the start time T0. To lock. At the same time, the switch 11 is set to (substantially) non-conducting state, which is a control signal for (substantially) stopping the supply of the reproduced clock 11 s to the clock frequency phase comparator 12. By locking the output, the gain of the VCO 9 is locked after time T1.
【００４０】セレクタ等の切換信号１４３ｓは、カウン
タで計測した時刻Ｔ２（Ｔ１＜Ｔ２）において、ＰＬＬ
回路をＶＣＯ調整モードから通常モードに切り替えるた
めの信号であり、このためセレクタ８０、８１の入力信
号を切り換える。At time T2 (T1 <T2) measured by the counter, the switching signal 143s of the selector etc.
This is a signal for switching the circuit from the VCO adjustment mode to the normal mode, and therefore, the input signals of the selectors 80 and 81 are switched.
【００４１】８０はセレクタであり、上述の切換信号１
４３ｓによりＶＣＯ調整モードの時は最大周波数制御信
号１４１ｓを選択し、通常モードの時は、周波数制御信
号５１ｓを選択するものである。Reference numeral 80 denotes a selector, which is the switching signal 1 described above.
43s, the maximum frequency control signal 141s is selected in the VCO adjustment mode, and the frequency control signal 51s is selected in the normal mode.
【００４２】８１もセレクタであり、同じくＶＣＯ調整
モードの時は最大位相制御信号１４２ｓを選択し、通常
モードの時は位相制御信号５２ｓを選択する。A selector 81 also selects the maximum phase control signal 142s in the VCO adjustment mode, and selects the phase control signal 52s in the normal mode.
【００４３】スイッチ１１は、システムコントローラ１
４からの切換信号１４３ｓの作用のもとＶＣＯ調整モー
ドの時はＯＮになり再生クロック１１ｓをクロック周波
数位相比較器１２に供給し、通常モードの時はＯＦＦと
なり再生クロック１１ｓをクロック周波数位相比較器１
２に供給しない。The switch 11 is connected to the system controller 1
Under the action of the switching signal 143s from the VCO adjustment mode 4, the signal is turned on in the VCO adjustment mode and supplies the reproduced clock 11s to the clock frequency phase comparator 12, and is turned off in the normal mode and the reproduced clock 11s is supplied to the clock frequency phase comparator. 1
Do not feed to 2.
【００４４】クロック周波数位相比較器１２は、固定ク
ロック２ｓと再生クロック１１ｓとの周波数や位相を比
較し、最大電流発生回路１３の出力する最大電流１３ｓ
を決定する４ビットからなる制御信号１２ｓを出力す
る。The clock frequency phase comparator 12 compares the frequency and the phase of the fixed clock 2s with the frequency and the phase of the reproduction clock 11s, and outputs the maximum current 13s output from the maximum current generation circuit 13.
Is output as a 4-bit control signal 12s that determines
【００４５】なお、本実施の形態ではＭ分周器は１分周
から３２分周までの可変型であり、例えば外部クロック
が３３ＭＨｚｋかつＶＣＯが１９８ＭＨｚで発信してい
る場合、６分周することとなる。In the present embodiment, the M frequency divider is a variable type from 1 frequency division to 32 frequency division. For example, when the external clock is 33 MHzk and the VCO is transmitting at 198 MHz, frequency division is performed by 6. Becomes
【００４６】最大電流発生回路１３は、この制御信号１
２ｓをもとに周波数制御ＤＡＣ６と位相制御ＤＡＣ７の
出力する最大電流１３ｓを与えるものである。そして、
ＶＣＯ調整モードの時には、最大周波数制御信号１４１
ｓ、最大位相制御信号１４２ｓ及び最大電流１３ｓとを
同時に与えることによりＶＣＯ９のゲインが決まる。ま
た、通常モードの時には、クロック周波数位相比較器１
２からの出力がロックされるため、最大電流発生回路１
３は何も出力しない。The maximum current generating circuit 13 outputs the control signal 1
The maximum current 13 s output from the frequency control DAC 6 and the phase control DAC 7 is given based on 2 s. And
In the VCO adjustment mode, the maximum frequency control signal 141
s, the maximum phase control signal 142s, and the maximum current 13s are given at the same time to determine the gain of the VCO 9. In the normal mode, the clock frequency phase comparator 1
2 is locked, the maximum current generation circuit 1
3 does not output anything.
【００４７】次に、以上の構成のＰＬＬ回路について、
その動作のタイミングを説明する。図３は図２に示すＰ
ＬＬ回路の各部の入出信号が、調整開始からの時間の経
過によりどのように変化するかを示すタイミング図であ
る。Next, with respect to the PLL circuit having the above configuration,
The operation timing will be described. FIG. 3 shows the P shown in FIG.
It is a timing chart which shows how the input / output signal of each part of an LL circuit changes with progress of time since adjustment start.
【００４８】本図において、時刻Ｔ０は初期状態時であ
り、各々の信号は初期値を有している。次に、時刻Ｔ０
後は、最大周波数制御信号１４１ｓ、最大位相制御信号
１４２ｓのＭＡＸ固定がなされ、周波数制御ＤＡＣには
ＦＦ（８ｂｉｔの場合）を、位相制御ＤＡＣにはＦＦの
固定値が入力される。そして、これによりＦＦのときに
ＶＣＯは最大発信周波数となる。In the figure, time T0 is an initial state, and each signal has an initial value. Next, at time T0
After that, the MAX of the maximum frequency control signal 141s and the maximum phase control signal 142s is fixed, and the FF (8-bit) is input to the frequency control DAC, and the fixed value of the FF is input to the phase control DAC. Thus, the VCO becomes the maximum transmission frequency at the time of FF.
【００４９】時刻Ｔ１で、クロック周波数位相比較器１
２からの制御信号１２ｓをロックする。これは、再生ク
ロック１０ｓと固定クロック２ｓの位相比較が完了した
ことによる。そして、ロックすることにより、最大電流
値を必要以上に変化させないこととなり、通常モードに
おいてＶＣＯ９の発振周波数９ｓが変化するのを防止す
る。At time T1, the clock frequency phase comparator 1
2 to lock the control signal 12s. This is because the phase comparison between the reproduced clock 10s and the fixed clock 2s has been completed. By locking, the maximum current value is not changed more than necessary, and the oscillation frequency 9s of the VCO 9 is prevented from changing in the normal mode.
【００５０】時刻Ｔ２で、セレクタ８０、８１、スイッ
チ１１の切換制御信号１４４ｓが切り替わって、ＶＣＯ
調整モードから通常モードに切り替わる。そして、この
時刻Ｔ２以降においては、ＶＣＯ９はすでに最適なゲイ
ンが定められているため、入力される再生信号１ｓの帯
域に十分対応した再生クロック１０ｓを出力することと
なる。なお、時刻Ｔ２後は、最大周波数制御信号１４１
ｓ、最大位相制御信号１４２ｓの値はＺ（不定。使用し
ないので、その値が何であっても無関係）となる。 （第２の実施の形態）本実施の形態は、先の第１の実施
の形態における周波数制御ＤＡＣ、位相制御ＤＡＣ及び
最大電流発生回路が電流制御型であったのに対して、電
圧制御型であるのが相違する。At time T2, the switching control signal 144s of the selectors 80 and 81 and the switch 11 is switched, and the VCO
Switching from the adjustment mode to the normal mode. After the time T2, the VCO 9 outputs the reproduced clock 10s sufficiently corresponding to the band of the input reproduced signal 1s because the optimum gain has already been determined. After time T2, the maximum frequency control signal 141
s, and the value of the maximum phase control signal 142s is Z (undefined. Since it is not used, it does not matter what the value is). (Second Embodiment) This embodiment is different from the first embodiment in that the frequency control DAC, the phase control DAC and the maximum current generation circuit are of the current control type, whereas the voltage control type DAC and the maximum current generation circuit are of the voltage control type. Is different.
【００５１】本実施の形態のＰＬＬ回路の構成を図４に
示す。本図において、６１は電圧制御型の周波数制御Ｄ
ＡＣであり、７１は電圧制御型の位相制御ＤＡＣであ
り、１３１は最大電圧発生回路である。そして、システ
ムコントローラ１４からの最大周波数制御信号１４１
ｓ、最大位相制御信号１４２ｓ、加算器８２からのＶＣ
Ｏ発信制御信号８２ｓ等も電流信号でなく、電圧信号で
ある。FIG. 4 shows the configuration of the PLL circuit according to this embodiment. In the figure, reference numeral 61 denotes a voltage control type frequency control D
AC, 71 is a voltage control type phase control DAC, and 131 is a maximum voltage generation circuit. Then, the maximum frequency control signal 141 from the system controller 14
s, maximum phase control signal 142s, VC from adder 82
The O transmission control signal 82s and the like are not current signals but voltage signals.
【００５２】以上の他は、先の第１の実施の形態とほぼ
同様なので、この説明は省略する。The other points are almost the same as those of the first embodiment, so that the description will be omitted.
【００５３】以上、本発明をその実施の形態に基づいて
説明してきたが、本発明は何もこれらに限定されないの
は勿論である。すなわち、例えば以下のようにしてもよ
い。Although the present invention has been described based on the embodiments, it goes without saying that the present invention is not limited to these embodiments. That is, for example, the following may be performed.
【００５４】１）製造等の都合で、本発明の複数の構成
要素（構成要件、部品）を一体としたり、逆に１つの部
品を複数の物としたりしている。（なお、念のため記載
するならば、請求項１における最大周波数制御信号用電
流信号とは、実施の形態におけるシステムコントローラ
からの入力信号を含む概念であり、またシステムコント
ローラは請求項１における選択手段としてのセレクタの
切換え信号をも出力する。そしてこれらのことは、他の
請求項でも同様である。1) A plurality of components (components, parts) of the present invention are integrated, or one part is made a plurality of objects, for the sake of manufacturing and the like. (Note that, just in case, the current signal for the maximum frequency control signal in claim 1 is a concept including an input signal from the system controller in the embodiment. It also outputs a selector switching signal as a means, and the same applies to other claims.
【００５５】２）クロック周波数位相比較器は、周波数
のみを比較して最大電流発生回路の出力を制御するよう
にしている。従って、この場合にはクロック周波数位相
比較器は、クロック周波数比較器となる。2) The clock frequency phase comparator compares only the frequency and controls the output of the maximum current generation circuit. Therefore, in this case, the clock frequency phase comparator becomes a clock frequency comparator.
【００５６】３）ＶＣＯ等の如何によっては（Ｍ）分周
器でなく、逓倍器を使用している。あるいは分周器を有
していない。3) Depending on the VCO or the like, a multiplier is used instead of the (M) frequency divider. Or it does not have a frequency divider.
【００５７】４）固定クロック側に分周器や逓倍器を有
している。4) A frequency divider and a multiplier are provided on the fixed clock side.
【００５８】５）クロック周波数位相比較器の制御信号
で、スイッチを開閉ようにしている。5) The switch is opened and closed by a control signal of the clock frequency phase comparator.
【００５９】[0059]
【発明の効果】以上の説明で判るように、本発明によれ
ば、精度が高く安定した外部クロックを基準にしてＰＬ
Ｌ回路のＶＣＯのゲインを目標仕様通りに内部で調整す
ることにより、安定したＰＬＬの動作を行うことが可能
となる。As can be seen from the above description, according to the present invention, the PL is adjusted with reference to a highly accurate and stable external clock.
By internally adjusting the gain of the VCO of the L circuit according to the target specification, a stable PLL operation can be performed.
【図１】 従来のＰＬＬ回路の構成図である。FIG. 1 is a configuration diagram of a conventional PLL circuit.
【図２】 本発明の第１の実施の形態のＰＬＬ回路の構
成図である。FIG. 2 is a configuration diagram of a PLL circuit according to the first embodiment of the present invention.
【図３】 上記実施の形態の回路の動作タイミングを説
明する図である。FIG. 3 is a diagram illustrating operation timing of the circuit of the embodiment.
【図４】 本発明の第２の実施の形態のＰＬＬ回路の構
成図である。FIG. 4 is a configuration diagram of a PLL circuit according to a second embodiment of the present invention.
２０ ＰＬＬ回路本体 １ 再生信号入力端子 ２ 固定クロック入力端子 ３ 再生クロック出力端子 ４ Ａ／Ｄ変換器 ５ 位相比較器 ６ 周波数制御ＤＡＣ ６１ 電圧制御型周波数制御ＤＡＣ ７ 位相制御ＤＡＣ ７１ 電圧制御型位相制御ＤＡＣ ８ ローパスフィルタ ９ ＶＣＯ １０ Ｍ分周期 １１ スイッチ １２ クロック周波数位相比較器 １３ 最大電流発生回路 １３１ 最大電圧発生回路 １４ システムコントローラ ８０ セレクタ ８１ セレクタ ８２ 加算器 １ｓ 再生信号 ２ｓ 固定クロック信号 ４ｓ ディジタル化再生信号 ５１ｓ 周波数制御信号 ５２ｓ 位相制御信号 ６ｓ アナログ周波数制御信号 ７ｓ アナログ位相制御信号 ８ｓ ＶＣＯ発信制御信号 ９ｓ 発信クロック １０ｓ 出力クロック信号 １１ｓ 再生クロック信号 １２ｓ 制御信号 １３ｓ 最大電流 １４１ｓ 最大周波数制御信号 １４２ｓ 最大位相制御信号 １４３ｓ セレクタの切換信号（兼実施の形態でのス
イッチの開閉信号 １４４ｓ 最大電流発生回路の制御信号 １４５ｓ クロック周波数位相比較器用制御信号 ８２ｓ ＶＣＯ発信制御信号Reference Signs List 20 PLL circuit main body 1 Reproduction signal input terminal 2 Fixed clock input terminal 3 Reproduction clock output terminal 4 A / D converter 5 Phase comparator 6 Frequency control DAC 61 Voltage control type frequency control DAC 7 Phase control DAC 71 Voltage control type phase control DAC 8 Low-pass filter 9 VCO 10 M period 11 Switch 12 Clock frequency phase comparator 13 Maximum current generation circuit 131 Maximum voltage generation circuit 14 System controller 80 Selector 81 Selector 82 Adder 1s Reproduction signal 2s Fixed clock signal 4s Digitized reproduction signal 51s Frequency control signal 52s Phase control signal 6s Analog frequency control signal 7s Analog phase control signal 8s VCO transmission control signal 9s Transmission clock 10s Output clock signal 11s Reproduction clock signal 12s Control signal 13s Maximum current 141s Maximum frequency control signal 142s Maximum phase control signal 143s Selector switching signal (switch open / close signal in the embodiment 144s Maximum current generation circuit control signal 145s Clock frequency phase comparator control signal 82s VCO transmission control signal
Claims (5)
するＡ／Ｄ変換手段と、 上記デジタル信号とＰＬＬ回路が外部へ出力するクロッ
ク信号との位相を比較し、上記出力クロック信号の周波
数を制御するために用いる周波数制御用電流信号を生成
する位相比較手段と、 外部から入力される固定クロック信号と上記出力クロッ
ク信号との位相若しくは周波数を比較して最大周波数制
御用電流信号を発生する最大周波数制御信号用電流発生
手段と、 上記周波数制御用電流信号と上記最大周波数制御用電流
信号とのうちの一方を選択する選択手段と、 前記選択手段が選択した信号を上記最大周波数制御用電
流信号の示す周波数の範囲内でアナログ制御信号に変換
するＤ／Ａ変換手段と、 上記アナログ制御信号の大きさに対応して発振して上記
出力クロック信号を発生するＶＣＯ手段と、 前記ＶＣＯ手段のゲインを調整するＶＣＯ調整モードの
ときには、前記選択手段は上記最大周波数制御用電流信
号を選択し、前記ＶＣＯ手段のゲインを調整しない通常
モードのときには、前記選択手段は上記周波数制御用電
流信号を選択するよう作用する選択制御手段とを備えて
いることを特徴とするＰＬＬ回路。An A / D converter for converting an analog reproduction signal into a digital signal; and comparing the phase of the digital signal with a clock signal output to the outside by a PLL circuit to control the frequency of the output clock signal. Phase comparison means for generating a frequency control current signal used for the maximum frequency control, and a maximum frequency control for generating a maximum frequency control current signal by comparing the phase or frequency of the externally input fixed clock signal and the output clock signal. Signal current generating means, selecting means for selecting one of the frequency control current signal and the maximum frequency control current signal, and indicating the signal selected by the selecting means by the maximum frequency control current signal. D / A conversion means for converting an analog control signal within a frequency range, and oscillating in accordance with the magnitude of the analog control signal. VCO means for generating a clock signal; and in a VCO adjustment mode for adjusting the gain of the VCO means, the selection means selects the maximum frequency control current signal and in a normal mode in which the gain of the VCO means is not adjusted. And a selection control means operable to select the frequency control current signal.
するＡ／Ｄ変換手段と、 上記デジタル信号とＰＬＬ回路が外部へ出力するクロッ
ク信号との位相を比較し、上記出力クロック信号の周波
数を制御するために用いる周波数制御用電流信号と位相
を制御するために用いる位相制御用電流信号とを生成す
る位相比較手段と、 外部から入力される固定クロック信号と上記出力クロッ
ク信号との位相若しくは周波数を比較して最大周波数制
御用電流信号と最大位相制御用電流信号とを発生する最
大周波数位相制御用電流信号発生手段と、 上記周波数制御用電流信号と上記最大周波数制御用電流
信号とのうちの一方を選択する第１の選択手段と、 上記位相制御用電流信号と上記最大位相制御用電流信号
とのうちの一方を選択する第２の選択手段と、 前記第１の選択手段が選択した信号を上記最大周波数制
御用電流信号の示す周波数の範囲内で第１のアナログ制
御信号に変換する第１のＤ／Ａ変換手段と、 前記第２の選択手段が選択した信号を上記最大位相制御
用電流信号の示す位相の範囲内で第２のアナログ信号に
変換する第２のＤ／Ａ変換手段と、 上記第１アナログ制御信号と第２のアナログ制御信号を
加算する加算手段と、 前記加算手段の出力の大きさに対応して発振して上記出
力クロック信号を発生するＶＣＯ手段と、 前記ＶＣＯ手段のゲインを調整するＶＣＯ調整モードの
ときには、前記第１の選択手段と第２の選択手段はそれ
ぞれ上記最大周波数制御用電流信号と上記最大位相制御
用電流信号とを選択し、前記ＶＣＯ手段のゲイン調整を
しない通常モードのときには、前記第１の選択手段と第
２の選択手段はそれぞれ上記周波数制御用電流信号と上
記位相制御用電流信号とを選択するよう作用する選択制
御手段とを備えていることを特徴とするＰＬＬ回路。2. An A / D converter for converting an analog reproduction signal into a digital signal, and comparing the phase of the digital signal with the phase of a clock signal output to the outside by a PLL circuit to control the frequency of the output clock signal. Phase comparing means for generating a frequency control current signal used for controlling the phase and a phase control current signal used for controlling the phase, and comparing the phase or frequency of the fixed clock signal input from the outside with the output clock signal A maximum frequency phase control current signal generating means for generating a maximum frequency control current signal and a maximum phase control current signal, and one of the frequency control current signal and the maximum frequency control current signal First selecting means for selecting; second selecting means for selecting one of the phase control current signal and the maximum phase control current signal; A first D / A converter for converting the signal selected by the first selector into a first analog control signal within a frequency range indicated by the maximum frequency control current signal; and a second selector. A second D / A converter for converting the selected signal into a second analog signal within the range of the phase indicated by the maximum phase control current signal; the first analog control signal and the second analog control signal , An output clock signal that oscillates according to the magnitude of the output of the adder, and the VCO adjustment mode that adjusts the gain of the VCO. The selecting means and the second selecting means respectively select the maximum frequency control current signal and the maximum phase control current signal, and in the normal mode in which the gain of the VCO means is not adjusted, PLL circuit, characterized in that and a selection control means acting so that the respective one of the selection means and the second selecting means for selecting a said frequency control current signal and the phase control current signal.
するＡ／Ｄ変換手段と、 上記デジタル信号とＰＬＬ回路が外部へ出力するクロッ
ク信号との位相を比較し、上記出力クロック信号の周波
数を制御するために用いる周波数制御用電圧信号を生成
する位相比較手段と、 外部から入力される固定クロック信号と上記出力クロッ
ク信号との位相若しくは周波数を比較して最大周波数制
御用電圧信号を発生する最大周波数制御信号用電圧発生
手段と、 上記周波数制御用電圧信号と上記最大周波数制御用電圧
信号とのうちの一方を選択する選択手段と、 前記選択手段が選択した信号を上記最大周波数制御用電
圧信号の示す周波数の範囲内でアナログ制御信号に変換
するＤ／Ａ変換手段と、 上記アナログ制御信号の大きさに対応して発振して上記
出力クロック信号を発生するＶＣＯ手段と、 前記ＶＣＯ手段のゲインを調整するＶＣＯ調整モードの
ときには、前記選択手段は上記最大周波数制御用電圧信
号を選択し、前記ＶＣＯ手段のゲインを調整しない通常
モードのときには、前記選択手段は上記周波数制御用電
圧信号を選択するよう作用する選択制御手段とを備えて
いることを特徴とするＰＬＬ回路。3. An A / D converter for converting an analog reproduction signal into a digital signal, and comparing the phase of the digital signal with the phase of a clock signal output to the outside by a PLL circuit to control the frequency of the output clock signal. Phase comparison means for generating a frequency control voltage signal used for the maximum clock control, and a maximum frequency control for generating a maximum frequency control voltage signal by comparing the phase or frequency of the fixed clock signal input from the outside with the output clock signal. Signal voltage generating means, selecting means for selecting one of the frequency control voltage signal and the maximum frequency control voltage signal, and indicating the signal selected by the selecting means by the maximum frequency control voltage signal. D / A conversion means for converting an analog control signal within a frequency range, and oscillating in accordance with the magnitude of the analog control signal. VCO means for generating a clock signal; and in a VCO adjustment mode for adjusting the gain of the VCO means, the selection means selects the maximum frequency control voltage signal and in a normal mode in which the gain of the VCO means is not adjusted. And a selection control means operative to select the frequency control voltage signal.
するＡ／Ｄ変換手段と、 上記デジタル信号とＰＬＬ回路が外部へ出力するクロッ
ク信号との位相を比較し、上記出力クロック信号の周波
数を制御するために用いる周波数制御用電圧信号と位相
を制御するために用いる位相制御用電圧信号とを生成す
る位相比較手段と、 外部から入力される固定クロック信号と上記出力クロッ
ク信号との位相若しくは周波数を比較して最大周波数制
御用電圧信号と最大位相制御用電圧信号とを発生する最
大周波数位相制御用電圧信号発生手段と、 上記周波数制御用電圧信号と上記最大周波数制御用電圧
信号とのうちの一方を選択する第１の選択手段と、 上記位相制御用電圧信号と最大位相制御用電圧信号との
うちの一方を選択する第２の選択手段と、 前記第１の選択手段が選択した信号を上記最大周波数制
御用電圧信号の示す周波数の範囲内で第１のアナログ制
御信号に変換する第１のＤ／Ａ変換手段と、 前記第２の選択手段が選択した信号を上記最大位相制御
用電圧信号の示す位相の範囲内で第２のアナログ信号に
変換する第２のＤ／Ａ変換手段と、 上記第１アナログ制御信号と第２のアナログ制御信号を
加算する加算手段と、 前記加算手段の出力の大きさに対応して発振して上記出
力クロック信号を発生するＶＣＯ手段と、 前記ＶＣＯ手段のゲインを調整するＶＣＯ調整モードの
ときには、前記第１の選択手段と第２の選択手段はそれ
ぞれ上記最大周波数制御用電圧信号と上記最大位相制御
用電圧信号とを選択し、前記ＶＣＯ手段のゲイン調整を
しない通常モードのときには、前記第１の選択手段と第
２の選択手段はそれぞれ上記周波数制御用電圧信号と上
記位相制御用電圧信号とを選択するよう作用する選択制
御手段とを備えていることを特徴とするＰＬＬ回路。4. An A / D converter for converting an analog reproduction signal into a digital signal, and comparing the phase of the digital signal with the phase of a clock signal output to the outside by a PLL circuit to control the frequency of the output clock signal. Phase comparing means for generating a frequency control voltage signal used for controlling the phase and a phase control voltage signal used for controlling the phase, and comparing the phase or frequency of the fixed clock signal input from outside with the output clock signal Maximum frequency phase control voltage signal generating means for generating a maximum frequency control voltage signal and a maximum phase control voltage signal, and one of the frequency control voltage signal and the maximum frequency control voltage signal First selecting means for selecting; second selecting means for selecting one of the phase control voltage signal and the maximum phase control voltage signal; A first D / A converter for converting a signal selected by the first selector into a first analog control signal within a frequency range indicated by the maximum frequency control voltage signal; A second D / A converter for converting the selected signal into a second analog signal within the range of the phase indicated by the maximum phase control voltage signal, and converting the first analog control signal and the second analog control signal Adding means for adding; VCO means for oscillating according to the magnitude of the output of the adding means to generate the output clock signal; and in a VCO adjustment mode for adjusting the gain of the VCO means, the first The selection means and the second selection means select the maximum frequency control voltage signal and the maximum phase control voltage signal, respectively, and in the normal mode in which the gain of the VCO means is not adjusted, the first mode is selected. PLL circuit, wherein the selection means and the second selecting means are respectively a selection control means acting to select a said frequency control voltage signal and the phase control voltage signal.
項４記載のＰＬＬ回路において、 ＶＣＯ手段に入力される信号の高域成分を除去するロー
パスフィルタを備えていることを特徴とするＰＬＬ回
路。5. The PLL circuit according to claim 1, further comprising a low-pass filter for removing a high-frequency component of a signal input to the VCO means. PLL circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26039699A JP2001084709A (en) | 1999-09-14 | 1999-09-14 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26039699A JP2001084709A (en) | 1999-09-14 | 1999-09-14 | Pll circuit |
Publications (1)
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
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1999
- 1999-09-14 JP JP26039699A patent/JP2001084709A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |