JP2001084172A - Semiconductor storage device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に情報処理装置が予め用意した配設数を超える
数の増設を容易に行う半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device which can easily add more information than the number of information processing devices prepared in advance.
【０００２】[0002]
【従来の技術】接続した情報処理装置から選択信号が入
力され読み出し有効、或いは書き込み有効となった後
に、その情報処理装置からコマンド、アドレス、及びデ
ータが伝達され、その伝達されたコマンド、アドレス、
及びデータを制御信号を用いて区別する半導体記憶装置
の一例として、ＮＡＮＤ型フラッシュメモリは、書き換
え速度が速くファイルメモリ用途として広く用いられて
いるが、１つのＮＡＮＤ型フラッシュメモリの記憶容量
には限りがあるので、しばしば、前記情報処理装置に対
して複数接続して使用されていた。図３は、従来のＮＡ
ＮＤ型フラッシュメモリを情報処理装置に複数配設した
状態の一部を示す説明図である。2. Description of the Related Art After a selection signal is input from a connected information processing device to enable reading or writing, commands, addresses, and data are transmitted from the information processing device, and the transmitted commands, addresses,
As an example of a semiconductor memory device that distinguishes data by using a control signal, a NAND flash memory has a wide rewriting speed and is widely used as a file memory, but the storage capacity of one NAND flash memory is limited. Therefore, a plurality of information processing apparatuses are often used by connecting them. FIG. 3 shows a conventional NA.
FIG. 2 is an explanatory diagram showing a part of a state in which a plurality of ND flash memories are provided in an information processing apparatus.
【０００３】従来のＮＡＮＤ型フラッシュメモリ３０
は、図３に示すように、情報処理装置２０のメモリ制御
部２１に図示しないインターフェースを介して複数接続
されている。A conventional NAND flash memory 30
Are connected to the memory control unit 21 of the information processing apparatus 20 via an interface (not shown), as shown in FIG.
【０００４】データバス２３は、情報処理装置２０のメ
モリ制御部２１からＮＡＮＤ型フラッシュメモリ３０に
コマンド、アドレス、及び書き込むデータを伝達し、或
いは前記ＮＡＮＤ型フラッシュメモリ３０から前記メモ
リ制御部２１に読み出したデータを伝達する。制御信号
２２は、コマンド制御信号２２Ｃ、ライト制御信号２２
Ｗ、アドレス制御信号２２Ａ、及びリード制御信号２２
Ｒを備え、情報処理装置２０のメモリ制御部２１からＮ
ＡＮＤ型フラッシュメモリ３０に入力して、前記データ
バス２３を介してコマンド、アドレス、及びデータが伝
達される際に、各々を区別して入出力の制御を行う。チ
ップセレクト信号２４は、前記制御信号２２の一部であ
って、情報処理装置２０のメモリ制御部２１からの一出
力が１つのＮＡＮＤ型フラッシュメモリ３０に入力する
ようになされており、前記チップセレクト信号２４の入
力を受けた前記ＮＡＮＤ型フラッシュメモリ３０は、前
記データバス２３を介するコマンド、アドレス、及びデ
ータの伝達が可能となり、データの読み出し、或いはデ
ータの書き込みが有効な動作可能状態となる。The data bus 23 transmits a command, an address, and data to be written from the memory control unit 21 of the information processing device 20 to the NAND flash memory 30 or reads out data from the NAND flash memory 30 to the memory control unit 21. To communicate the data. The control signal 22 includes a command control signal 22C and a write control signal 22.
W, address control signal 22A, and read control signal 22
R from the memory control unit 21 of the information processing device 20 to N
When a command, an address, and data are input to the AND-type flash memory 30 and transmitted via the data bus 23, input / output control is performed for each of them. The chip select signal 24 is a part of the control signal 22, and one output from the memory control unit 21 of the information processing device 20 is input to one NAND flash memory 30. The NAND flash memory 30 that has received the signal 24 can transmit commands, addresses, and data via the data bus 23, and enters an operable state in which data reading or data writing is effective.
【０００５】次に、前記情報処理装置２０による、前記
ＮＡＮＤ型フラッシュメモリ３０の任意の１つからのデ
ータの読み出し及びデータの書き込み動作について、図
３を参照して説明する。Next, an operation of reading and writing data from any one of the NAND flash memories 30 by the information processing device 20 will be described with reference to FIG.
【０００６】ＮＡＮＤ型フラッシュメモリ３０を複数配
設した情報処理装置２０からのデータの読み出しとし
て、ＮＡＮＤ型フラッシュメモリ３０ｂからのデータの
読み出しは、初めにチップセレクト信号２４ｂを情報処
理装置２０のメモリ制御部２１から前記ＮＡＮＤ型フラ
ッシュメモリ３０ｂに入力し、そのＮＡＮＤ型フラッシ
ュメモリ３０ｂを読み出しが有効な動作可能状態とす
る。次に、前記ＮＡＮＤ型フラッシュメモリ３０ｂに
は、コマンド制御信号２２Ｃ、アドレス制御信号２２
Ａ、及びライト制御信号２２Ｗの入力に従って、データ
バス２３を介して前記メモリ制御部２１から送出された
読み出しコマンドとアドレスが入力される。次に、前記
ＮＡＮＤ型フラッシュメモリ３０は、リード制御信号２
２Ｒの入力を受け、指定された前記アドレスからデータ
を読み出してそのデータをデータバス２３を介して前記
メモリ制御部２１に送出する。As for reading data from the information processing device 20 in which a plurality of NAND flash memories 30 are arranged, data reading from the NAND flash memory 30b is performed by first applying the chip select signal 24b to the memory control of the information processing device 20. The data is input from the unit 21 to the NAND flash memory 30b, and the NAND flash memory 30b is brought into an operable state in which reading is effective. Next, the command control signal 22C and the address control signal 22 are stored in the NAND flash memory 30b.
In response to the input of A and the write control signal 22W, the read command and the address transmitted from the memory control unit 21 via the data bus 23 are input. Next, the NAND flash memory 30 reads the read control signal 2
2R, receives data from the specified address and sends the data to the memory controller 21 via the data bus 23.
【０００７】また、前記ＮＡＮＤ型フラッシュメモリ３
０ｂへのデータの書き込みは、初めにチップセレクト信
号２４ｂを情報処理装置２０のメモリ制御部２１から前
記ＮＡＮＤ型フラッシュメモリ３０ｂに入力し、そのＮ
ＡＮＤ型フラッシュメモリ３０ｂを書き込みが有効な動
作可能状態とする。次に、前記ＮＡＮＤ型フラッシュメ
モリ３０ｂには、コマンド制御信号２２Ｃ、アドレス制
御信号２２Ａ、及びライト制御信号２２Ｗの入力に従っ
て、データバス２３を介して前記メモリ制御部２１から
送出された書き込みコマンドとアドレスが入力される。
次に、前記ＮＡＮＤ型フラッシュメモリ３０は、ライト
制御信号２２Ｗの入力を受け、データバス２３を介して
前記メモリ制御部２１から送出された書き込みデータを
指定されたアドレスに書き込む。Further, the NAND flash memory 3
To write data into the NAND flash memory 30b, the chip select signal 24b is first input from the memory control unit 21 of the information processing device 20 to the NAND flash memory 30b.
The AND flash memory 30b is brought into an operable state in which writing is valid. Next, according to the command control signal 22C, the address control signal 22A, and the write control signal 22W, the NAND flash memory 30b receives a write command and an address transmitted from the memory control unit 21 via the data bus 23. Is entered.
Next, the NAND flash memory 30 receives the input of the write control signal 22W, and writes the write data sent from the memory control unit 21 via the data bus 23 to a specified address.
【０００８】このように、情報処理装置２０に複数接続
された従来のＮＡＮＤ型フラッシュメモリ３０の任意の
１つは、前記情報処理装置２０のメモリ制御部２１から
チップセレクト信号２４の入力を受けて読み出し、或い
は書き込みが有効な動作可能状態になった後に、コマン
ド制御信号２２Ｃ、アドレス制御信号２２Ａ、及びライ
ト制御信号２２Ｗの入力に従って、データバス２３を介
して前記メモリ制御部２１から送出されたコマンドとア
ドレスが入力され、さらにリード制御信号２２Ｒ、或い
はライト制御信号２２Ｗの入力を受け、データの読み出
し、或いはデータの書き込みが実行されていた。As described above, any one of the conventional NAND flash memories 30 connected to the information processing apparatus 20 receives the chip select signal 24 from the memory control unit 21 of the information processing apparatus 20. After the read or write operation is enabled, a command transmitted from the memory control unit 21 via the data bus 23 according to the input of the command control signal 22C, the address control signal 22A, and the write control signal 22W. And an address are input, and further, a read control signal 22R or a write control signal 22W is input, and data reading or data writing is executed.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、従来の
ＮＡＮＤ型フラッシュメモリ３０には、次のような課題
があった。すなわち、情報処理装置２０に接続されたＮ
ＡＮＤ型フラッシュメモリ３０は、前記情報処理装置２
０のメモリ制御部２１からチップセレクト信号２４の入
力を受けて読み出し、或いは書き込みが有効な動作可能
状態になった後に、データの読み出し、或いはデータ書
き込みを行うことで、誤ってデータが読み出されたり、
或いはデータが書き込まれることを防いでいたが、前記
ＮＡＮＤ型フラッシュメモリ３０を読み出し、或いは書
き込みが有効な動作可能な状態とするためには、前記情
報処理装置２０のメモリ制御部２１からの一出力に対し
て１つのＮＡＮＤ型フラッシュメモリ３０に対応するチ
ップセレクト信号２４を必要としていた。このため、前
記情報処理装置２０への前記ＮＡＮＤ型フラッシュメモ
リ３０の増設は、前記情報処理装置２０のメモリ制御部
２１からのチップセレクト信号２４の出力数の範囲内で
あれば支障はないが、この出力数を超えて増設を行う場
合には、前記情報処理装置２０のメモリ制御部２０から
前記ＮＡＮＤ型フラッシュメモリ３０を接続する図示し
ないインターフェースまでの配線パターンにチップセレ
クト信号２４を付加するように改造を行う必要があっ
た。However, the conventional NAND flash memory 30 has the following problems. That is, the N connected to the information processing device 20
The AND type flash memory 30 is provided in the information processing device 2.
After receiving a chip select signal 24 from the memory control unit 21 of 0, the read or write operation is enabled and the data is read or written. Or
Alternatively, data is prevented from being written. However, in order to read or write the NAND flash memory 30 to an operable state in which writing is effective, one output from the memory control unit 21 of the information processing apparatus 20 is output. However, the chip select signal 24 corresponding to one NAND flash memory 30 is required. For this reason, the addition of the NAND flash memory 30 to the information processing device 20 does not cause any problem if the number of outputs of the chip select signal 24 from the memory control unit 21 of the information processing device 20 is within the range. When the number of outputs is increased to exceed the number of outputs, the chip select signal 24 is added to the wiring pattern from the memory control unit 20 of the information processing device 20 to the interface (not shown) for connecting the NAND flash memory 30. Modifications had to be made.
【００１０】そこで、本発明の目的は、情報処理装置の
メモリ制御部からの一出力に対して１つのＮＡＮＤ型フ
ラッシュメモリに対応するチップセレクト信号が用意さ
れていない場合であっても、前記情報処理装置の配線パ
ターンを改造する必要がなく、前記ＮＡＮＤ型フラッシ
ュメモリの増設を容易に行う半導体記憶装置を提供する
ことにある。[0010] Therefore, an object of the present invention is to provide a method for controlling the above information even when a chip select signal corresponding to one NAND flash memory is not prepared for one output from the memory control unit of the information processing apparatus. It is an object of the present invention to provide a semiconductor memory device which does not require modification of a wiring pattern of a processing device and can easily add the NAND flash memory.
【００１１】[0011]
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の半導体記憶装置は、情報処理装置が接続
されるデータ入出力端と、前記情報処理装置に接続され
る前段の半導体記憶装置から接続信号が入力される接続
信号入力端と、前記情報処理装置に接続される後段の半
導体記憶装置へ接続信号を出力する接続信号出力端と、
選択信号が入力され読み出し有効、或いは書き込み有効
となった後に、前記データ入出力端を介してデータが読
み出され、或いはデータが書き込まれる記憶装置本体
と、前記接続信号入力端への前記接続信号の入力に応答
して前段の半導体記憶装置からの接続信号とは異なる固
有の識別情報を生成して格納するとともに、その識別情
報を前記接続信号出力端から出力する制御部であって、
前記データ入出力端から入力された記憶装置選択信号と
格納された前記識別情報とが一致したときに前記記憶装
置本体に前記選択信号を出力する制御部とを備えること
を特徴とする。さらに、前記制御部は、識別情報を格納
する識別情報格納部と、記憶装置選択信号と前記識別情
報格納部に格納された識別情報とが一致したときに前記
記憶装置本体に選択信号を出力する選択信号発生部と、
前記識別情報格納部に格納された識別情報を前記情報処
理装置の起動時に消去する識別制御部であって、前記接
続信号入力端への接続信号の入力に応答して前段の半導
体記憶装置からの接続信号とは異なる固有の識別情報を
生成して前記識別情報格納部に格納するとともに、その
識別情報を前記接続信号出力端から出力する識別制御部
とを備えることを特徴とする。さらに、前記識別制御部
は、識別情報を前記識別情報格納部に格納した後に、前
記データ入出力端を介する前記情報処理装置からの最初
の入力に応答して、記憶装置の種別を示すデータを前記
データ入出力端から出力することを特徴とする。In order to solve the above-mentioned problems, a semiconductor memory device according to the present invention comprises: a data input / output terminal to which an information processing device is connected; A connection signal input terminal for receiving a connection signal from the storage device, a connection signal output terminal for outputting a connection signal to a subsequent semiconductor storage device connected to the information processing device,
After the selection signal is input and the reading is enabled or the writing is enabled, data is read through the data input / output terminal or the storage device main body into which the data is written, and the connection signal to the connection signal input terminal A control unit that generates and stores unique identification information different from the connection signal from the preceding semiconductor memory device in response to the input of the connection signal, and outputs the identification information from the connection signal output terminal,
A control unit that outputs the selection signal to the storage device main body when the storage device selection signal input from the data input / output terminal matches the stored identification information. Further, the control unit outputs an identification information storage unit for storing identification information, and a selection signal to the storage device body when a storage device selection signal matches the identification information stored in the identification information storage unit. A selection signal generator,
An identification control unit for erasing the identification information stored in the identification information storage unit when the information processing apparatus is started, wherein the identification control unit responds to an input of a connection signal to the connection signal input terminal from the preceding semiconductor storage device. An identification control unit that generates unique identification information different from the connection signal, stores the generated identification information in the identification information storage unit, and outputs the identification information from the connection signal output terminal. Further, the identification control unit, after storing the identification information in the identification information storage unit, responds to the first input from the information processing device through the data input / output terminal, and stores data indicating the type of the storage device. The data is output from the data input / output terminal.
【００１２】[0012]
【発明の実施の形態】次に、本発明の一実施の形態によ
る半導体記憶装置の一例として、ＮＡＮＤ型フラッシュ
メモリを図面を参照して説明する。Next, a NAND flash memory will be described as an example of a semiconductor memory device according to an embodiment of the present invention with reference to the drawings.
【００１３】図１は、本発明の一実施の形態によるＮＡ
ＮＤ型フラッシュメモリを情報処理装置に複数配設した
状態の一部を示す説明図である。図２は、本発明の一実
施の形態によるＮＡＮＤ型フラッシュメモリの構成を示
すブロック図である。FIG. 1 shows an NA according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram showing a part of a state in which a plurality of ND flash memories are provided in an information processing apparatus. FIG. 2 is a block diagram showing a configuration of the NAND flash memory according to one embodiment of the present invention.
【００１４】本発明の一実施の形態によるＮＡＮＤ型フ
ラッシュメモリ１０は、図１に示すように、情報報処理
装置１００のメモリ制御部１に図示しないインターフェ
ースを介して複数接続されている。As shown in FIG. 1, a plurality of NAND flash memories 10 according to an embodiment of the present invention are connected to a memory control unit 1 of an information processing unit 100 via an interface (not shown).
【００１５】データバス３は、情報処理装置１００のメ
モリ制御部１からＮＡＮＤ型フラッシュメモリ１０にコ
マンド、アドレス、及び書き込むデータを伝達し、或い
は前記ＮＡＮＤ型フラッシュメモリ１０から前記メモリ
制御部１に読み出したデータを伝達する。制御信号２
は、コマンド制御信号２Ｃ、ライト制御信号２Ｗ、アド
レス制御信号２Ａ、及びリード制御信号２Ｒを備え、情
報処理装置１００のメモリ制御部１からＮＡＮＤ型フラ
ッシュメモリ１０に入力して、前記データバス３を介し
てコマンド、アドレス、及びデータが伝達される際に、
各々を区別して入出力の制御を行う。The data bus 3 transmits a command, an address, and data to be written from the memory control unit 1 of the information processing apparatus 100 to the NAND flash memory 10, or reads data from the NAND flash memory 10 to the memory control unit 1. To communicate the data. Control signal 2
Comprises a command control signal 2C, a write control signal 2W, an address control signal 2A, and a read control signal 2R, and is input from the memory control unit 1 of the information processing apparatus 100 to the NAND flash memory 10, and the data bus 3 When commands, addresses, and data are transmitted via
Input / output control is performed for each of them.
【００１６】また、前記情報処理装置１００に接続され
た最前段及び最後段のＮＡＮＤ型フラッシュメモリ１０
を除く任意の１つは、前段及び後段のＮＡＮＤ型フラッ
シュメモリ１０と電気的に接続されており、前段のＮＡ
ＮＤ型フラッシュメモリ１０からは接続信号として、例
えばＩＤ設定信号４を入力し、後段のＮＡＮＤ型フラッ
シュメモリ１０にＩＤ設定信号４を出力するようになさ
れている。また、最前段のＮＡＮＤ型フラッシュメモリ
１０ａは、配線パターンの一部をコネクタにより短絡す
ることで、ＩＤ設定信号４の入力に代えてそのＩＤ設定
信号４と等価なＩＤ設定初期値信号４ａを生成して入力
させるようになされている。The first and last NAND flash memories 10 connected to the information processing apparatus 100
Are electrically connected to the preceding and succeeding NAND flash memories 10,
For example, an ID setting signal 4 is input from the ND type flash memory 10 as a connection signal, and the ID setting signal 4 is output to the subsequent NAND type flash memory 10. In addition, the NAND flash memory 10a at the forefront generates an ID setting initial value signal 4a equivalent to the ID setting signal 4 instead of inputting the ID setting signal 4 by short-circuiting a part of the wiring pattern by the connector. And input it.
【００１７】さらに、本発明の一実施の形態によるＮＡ
ＮＤ型フラッシュメモリ１０は、図２により詳細に説明
すると、情報処理装置１００が接続されるデータ入出力
端３ａと、前記情報処理装置１００に接続される前段の
ＮＡＮＤ型フラッシュメモリ１０からＩＤ設定信号４が
入力される接続信号入力端４ｂと、前記情報処理装置１
００に接続される後段のＮＡＮＤ型フラッシュメモリ１
０へＩＤ設定信号４を出力する接続信号出力端４ｃとを
備えている。さらに、その内部には、選択信号として、
例えばチップセレクト信号５２の入力を受けて読み出
し、或いは書き込みが有効な動作可能状態となった後
に、コマンド制御信号２Ｃ、アドレス制御信号２Ａ、及
びライト制御信号２Ｗの入力に従って、データ入出力端
３ａを介して情報処理装置１００のメモリ制御部１から
送出されたコマンドとアドレスが入力され、さらにリー
ド制御信号２Ｒ、或いはライト制御信号２Ｗの入力を受
け、データの読み出し、或いはデータの書き込みが行わ
れるＮＡＮＤ型フラッシュメモリ本体５１と制御部５０
とを備えている。Further, according to one embodiment of the present invention, the NA
The ND type flash memory 10 will be described in more detail with reference to FIG. 2. The data input / output terminal 3a to which the information processing device 100 is connected and the ID setting signal from the preceding NAND type flash memory 10 connected to the information processing device 100 And a connection signal input terminal 4b to which the information processing device 1 is input.
00-stage NAND flash memory 1 connected to
And a connection signal output terminal 4c for outputting the ID setting signal 4 to 0. Furthermore, inside it, as a selection signal,
For example, after receiving an input of the chip select signal 52 and entering an operable state in which reading or writing is valid, the data input / output terminal 3a is connected to the command control signal 2C, the address control signal 2A and the write control signal 2W. A command and an address sent from the memory control unit 1 of the information processing apparatus 100 are input through the NAND, and a NAND which receives a read control signal 2R or a write control signal 2W to read data or write data is input. Flash memory body 51 and control unit 50
And
【００１８】さらに、前記制御部５０は、前記接続信号
入力端４ｂへのＩＤ設定信号４の入力に応答して固有の
識別情報として、例えば前段のＮＡＮＤ型フラッシュメ
モリ１０からの連続的に異なった数字をＩＤとして生成
し、その生成されたＩＤを前記接続信号出力端４ｃから
出力する識別制御部として、例えばＩＤ制御部５４と、
前記生成されたＩＤを格納する識別情報格納部として、
例えばＩＤレジスタ５５と、前記データ入出力端３ａか
ら入力された記憶装置選択信号と前記ＩＤレジスタ５５
に格納されたＩＤとが一致したときに前記ＮＡＮＤ型フ
ラッシュメモリ本体５１にチップセレクト信号５２を出
力する選択信号発生部として、例えばチップセレクト発
生部５３とを備えている。Further, in response to the input of the ID setting signal 4 to the connection signal input terminal 4b, the control unit 50 continuously outputs different unique identification information from, for example, the NAND flash memory 10 at the preceding stage. As an identification control unit that generates a number as an ID and outputs the generated ID from the connection signal output terminal 4c, for example, an ID control unit 54;
As an identification information storage unit for storing the generated ID,
For example, an ID register 55, a storage device selection signal input from the data input / output terminal 3a, and the ID register 55
For example, a chip select generation unit 53 is provided as a selection signal generation unit that outputs a chip select signal 52 to the NAND flash memory main body 51 when the ID stored in.
【００１９】次に、本発明の一実施の形態によるＮＡＮ
Ｄ型フラッシュメモリ１０のＩＤ消去及びＩＤ設定動作
について、図２を参照して説明するNext, the NAN according to an embodiment of the present invention will be described.
An ID erasing and ID setting operation of the D-type flash memory 10 will be described with reference to FIG.
【００２０】本発明の一実施の形態によるＮＡＮＤ型フ
ラッシュメモリ１０のＩＤ制御部５４は、情報処理装置
１００の起動時に、制御信号入力端２ａを介するコマン
ド制御信号２Ｃ及びライト制御信号２Ｗの入力に従っ
て、データ入出力端３ａを介して前記情報処理装置１０
０のメモリ制御部１から送出されたＩＤ消去コマンドが
入力され、前記ＩＤ消去コマンドを入力した前記ＩＤ制
御部５４は、ＩＤレジスタ５５に格納されたデータの消
去を行う。The ID control unit 54 of the NAND flash memory 10 according to the embodiment of the present invention, when starting up the information processing apparatus 100, responds to the input of the command control signal 2C and the write control signal 2W via the control signal input terminal 2a. , The information processing device 10 through the data input / output terminal 3a.
When the ID erase command sent from the 0 memory control unit 1 is input, the ID control unit 54 that has received the ID erase command erases the data stored in the ID register 55.
【００２１】次に、最前段ＮＡＮＤ型フラッシュメモリ
１０ａのＩＤ制御部５４には、制御信号入力端２ａを介
するコマンド制御信号２Ｃ及びライト制御信号２Ｗの入
力に従って、データ入出力端３ａを介して前記情報処理
装置１００のメモリ制御部から送出されたＩＤ設定コマ
ンドが入力される。Next, the ID control unit 54 of the first-stage NAND flash memory 10a receives the command control signal 2C and the write control signal 2W via the control signal input terminal 2a and receives the data via the data input / output terminal 3a. The ID setting command sent from the memory control unit of the information processing device 100 is input.
【００２２】前記最前段のＮＡＮＤ型フラッシュメモリ
１０ａは、接続信号入力端４ｂに、その接続信号入力端
４ｂに接続された配線パターンの一部をコネクタにより
短絡することでＩＤ設定信号４と等価なＩＤ設定初期値
信号４ａを生成、入力するようになされており、前記Ｉ
Ｄ設定コマンドの入力を受けたＮＡＮＤ型フラッシュメ
モリ１０ａのＩＤ制御部５４は、固有のＩＤを設定し、
そのＩＤをＩＤレジスタ５５に格納するとともに接続信
号出力端４ｃを介して後段のＮＡＮＤ型フラッシュメモ
リ１０ｂにＩＤ設定信号４として出力する。The foremost stage NAND type flash memory 10a is equivalent to the ID setting signal 4 by short-circuiting a part of the wiring pattern connected to the connection signal input terminal 4b with the connector. An ID setting initial value signal 4a is generated and input.
Upon receiving the D setting command, the ID control unit 54 of the NAND flash memory 10a sets a unique ID,
The ID is stored in the ID register 55 and output as the ID setting signal 4 to the subsequent NAND flash memory 10b via the connection signal output terminal 4c.
【００２３】次に、接続信号入力端４ｂを介して前段の
ＮＡＮＤ型フラッシュメモリ１０ａからＩＤ設定信号４
が入力されるＮＡＮＤ型フラッシュメモリ１０ｂのＩＤ
制御部５４は、前記ＩＤ設定コマンドの入力を受けて固
有のＩＤを設定し、そのＩＤをＩＤレジスタ５５に格納
するとともに接続信号出力端４ｃを介して後段のＮＡＮ
Ｄ型フラッシュメモリ１０ｃにＩＤ設定信号４として出
力する。さらに、前記情報処理装置１００に接続された
ＮＡＮＤ型フラッシュメモリ１０ｃ以降についても、同
様に固有のＩＤの設定が行われる。Next, the ID setting signal 4 is output from the preceding NAND flash memory 10a via the connection signal input terminal 4b.
Of the NAND flash memory 10b to which is input
The control section 54 sets the unique ID in response to the input of the ID setting command, stores the ID in the ID register 55, and outputs the ID to the NAN at the subsequent stage through the connection signal output terminal 4c.
The ID setting signal 4 is output to the D-type flash memory 10c. Further, the unique ID is similarly set for the NAND flash memory 10c and thereafter connected to the information processing apparatus 100.
【００２４】また、前記ＩＤ制御部５４により設定され
る前記固有のＩＤは、例えば、ＩＤレジスタ５５の容量
が８ビットの場合、最前段のＮＡＮＤ型フラッシュメモ
リ１０ａには“０”、次のＮＡＮＤ型フラッシュメモリ
１０ｂには“１”がＩＤとして設定されてＩＤレジスタ
５５に格納され、以降、最大“２５５”までの連続した
番号が情報処理装置１００に接続されたＮＡＮＤ型フラ
ッシュメモリ１０のＩＤレジスタ５５に順次与えらる。
また、接続信号入力端４ｂを介してＩＤ設定信号４が入
力されていない場合には、ＮＡＮＤ型フラッシュメモリ
１０のＩＤ制御部５４は、前記ＩＤ設定コマンドの入力
を受けてもＩＤの設定は行わない。For example, when the ID register 55 has a capacity of 8 bits, the unique ID set by the ID control unit 54 is “0” in the first-stage NAND flash memory 10a, and In the flash memory 10b, “1” is set as an ID and stored in the ID register 55, and thereafter, consecutive numbers up to a maximum of “255” are stored in the ID register of the NAND flash memory 10 connected to the information processing apparatus 100. 55 sequentially.
When the ID setting signal 4 is not input via the connection signal input terminal 4b, the ID control unit 54 of the NAND flash memory 10 sets the ID even when receiving the input of the ID setting command. Absent.
【００２５】次に、前記情報処理装置１００は、実際に
接続されたＮＡＮＤ型フラッシュメモリ１０の個数に係
らず、ＩＤレジスタ５５のビット容量分のＮＡＮＤ型フ
ラッシュメモリ１０が接続されているものとして、接続
された最前段のＮＡＮＤ型フラッシュメモリ１０ａか
ら、そのＩＤ制御部５４に対してデバイスの種別を確認
するコマンドを入力し、応答があったＮＡＮＤ型フラッ
シュメモリ１０について実際に接続されているものとし
て認識する。すなわち、前記ＮＡＮＤ型フラッシュメモ
リ１０のＩＤ制御部５４は、制御信号入力端２ａを介す
るコマンド制御信号２Ｃ、アドレス制御信号２Ａ、及び
ライト制御信号２Ｗの入力に従って、データ入出力端３
ａを介して情報処理装置１００のメモリ制御部１から送
出されたデバイス確認コマンドとアドレスが入力され、
さらにリード制御信号２Ｒの入力を受け、デバイスの種
類を示すデータを前記データ入出力端３ａを介して前記
メモリ制御部１に送出する。さらに前記デバイスの種類
を示すデータの入力を受けた前記情報処理装置１００
は、記憶装置選択信号として、固有の番号の設定を行
う。すなわち、実際に認識した最前段のＮＡＮＤ型フラ
ッシュメモリ１０ａから、例えば記憶装置番号として
“０”からの連続した番号が付与されており、情報処理
装置１００は、ＮＡＮＤ型フラッシュメモリ１０からの
データの読み出し、或いはデータの書き込みに際して前
記記憶装置番号により複数接続された前記ＮＡＮＤ型フ
ラッシュメモリ１０を個別に選択制御する。Next, the information processing apparatus 100 is assumed to be connected to the NAND flash memory 10 for the bit capacity of the ID register 55 regardless of the number of NAND flash memories 10 actually connected. A command for confirming the type of the device is input to the ID control unit 54 from the connected front-end NAND flash memory 10a, and it is assumed that the NAND flash memory 10 to which a response has been received is actually connected. recognize. That is, the ID control unit 54 of the NAND flash memory 10 controls the data input / output terminal 3 according to the input of the command control signal 2C, the address control signal 2A, and the write control signal 2W via the control signal input terminal 2a.
a, a device confirmation command and an address sent from the memory control unit 1 of the information processing apparatus 100 via
Further, it receives the input of the read control signal 2R and sends out data indicating the type of device to the memory control unit 1 via the data input / output terminal 3a. Further, the information processing apparatus 100 receiving input of data indicating the type of the device
Sets a unique number as a storage device selection signal. That is, for example, a continuous number from “0” is assigned as the storage device number from the first-stage NAND flash memory 10 a actually recognized, and the information processing apparatus 100 stores the data of the data from the NAND flash memory 10. At the time of reading or writing data, the plurality of NAND flash memories 10 connected by the storage device number are individually selected and controlled.
【００２６】次に、本発明の一実施の形態によるＮＡＮ
Ｄ型フラッシュメモリ１０を複数配設した情報処理装置
１００によるデータの読み出しとして、ＮＡＮＤ型フラ
ッシュメモリ１０ｂからのデータの読み出し動作につい
て説明する。ＮＡＮＤ型フラッシュメモリ１０ｂのチッ
プセレクト発生部５３は、コマンド制御信号２Ｃ、アド
レス制御信号２Ａ、及びライト制御信号２Ｗの入力に従
って、データ入出力端３ａを介して前記情報処理装置１
００のメモリ制御部１から送出されたＩＤ確認コマンド
とアドレスの入力を受け、さらにライト制御信号２Ｗの
入力を受けてデータ入出力端３ａを介して前記メモリ制
御部１から送出された記憶装置選択信号として、“１”
を入力する。次に、前記ＮＡＮＤ型フラッシュメモリ１
０ｂのチップセレクト発生部５３は、前記記憶装置選択
信号“１”と前記情報処理装置１００の起動時にＩＤ制
御部５４によって生成され、ＩＤレジスタ５５に格納さ
れたＮＡＮＤ型フラッシュメモリ１０ｂのＩＤ“１”と
の比較を行い、両者が一致したときにはＮＡＮＤ型フラ
ッシュメモリ本体５１にチップセレクト信号５２を出力
して、前記ＮＡＮＤ型フラッシュメモリ本体５１を読み
出しが有効な動作可能状態とする。読み出しが有効とな
った前記ＮＡＮＤ型フラッシュメモリ本体５１は、コマ
ンド制御信号２Ｃ、アドレス制御信号２Ａ、及びライト
制御信号２Ｗの入力に従って、データバス３を介して前
記メモリ制御部１から送出された読み出しコマンドとア
ドレスが入力され、さらにリード制御信号２Ｒの入力を
受け、指定された前記アドレスからデータを読み出して
そのデータをデータ入出力端３ａを介して前記メモリ制
御部１に送出する。Next, the NAN according to an embodiment of the present invention will be described.
An operation of reading data from the NAND flash memory 10b as data reading by the information processing apparatus 100 in which a plurality of D-type flash memories 10 are arranged will be described. The chip select generation unit 53 of the NAND flash memory 10b receives the command control signal 2C, the address control signal 2A, and the write control signal 2W, and inputs the information processing device 1 via the data input / output terminal 3a.
00, the input of the ID confirmation command and the address sent from the memory control unit 1 and the input of the write control signal 2W, the selection of the storage device sent from the memory control unit 1 via the data input / output terminal 3a. "1" as a signal
Enter Next, the NAND flash memory 1
The 0b chip select generation unit 53 outputs the storage device selection signal “1” and the ID “1” of the NAND flash memory 10b generated by the ID control unit 54 when the information processing device 100 is started and stored in the ID register 55. And if they match, a chip select signal 52 is output to the NAND flash memory main body 51 to put the NAND flash memory main body 51 into an operable state in which reading is valid. The NAND flash memory main body 51 in which the reading has become valid reads the data sent from the memory control unit 1 via the data bus 3 according to the input of the command control signal 2C, the address control signal 2A, and the write control signal 2W. A command and an address are input, and further, a read control signal 2R is input, data is read from the specified address, and the data is transmitted to the memory control unit 1 via a data input / output terminal 3a.
【００２７】次に、本発明の一実施の形態によるＮＡＮ
Ｄ型フラッシュメモリ１０を複数配設した情報処理装置
１００によるデータの書き込みとして、ＮＡＮＤ型フラ
ッシュメモリ１０ｂへのデータの書き込み動作について
説明する。ＮＡＮＤ型フラッシュメモリ１０ｂのチップ
セレクト発生部５３は、コマンド制御信号２Ｃ、アドレ
ス制御信号２Ａ、及びライト制御信号２Ｗの入力に従っ
て、データ入出力端３ａを介して前記情報処理装置１０
０のメモリ制御部１から送出されたＩＤ確認コマンドと
アドレスの入力を受け、さらにライト制御信号２Ｗの入
力を受けてデータ入出力端３ａを介して前記メモリ制御
部１から送出された記憶装置選択信号として、“１”を
入力する。次に、前記ＮＡＮＤ型フラッシュメモリ１０
ｂのチップセレクト発生部５３は、前記記憶装置選択信
号“１”と前記情報処理装置１００の起動時にＩＤ制御
部５４によって生成され、ＩＤレジスタ５５に格納され
たＮＡＮＤ型フラッシュメモリ１０ｂのＩＤ“１”との
比較を行い、両者が一致したときにはＮＡＮＤ型フラッ
シュメモリ本体５１にチップセレクト信号５２を出力し
て、前記ＮＡＮＤ型フラッシュメモリ本体５１を書き込
みが有効な動作可能状態にする。書き込みが有効となっ
た前記ＮＡＮＤ型フラッシュメモリ本体５１は、コマン
ド制御信号２Ｃ、アドレス制御信号２Ａ、及びライト制
御信号２Ｗの入力に従って、データバス３を介して前記
メモリ制御部１から送出された書き込みコマンドとアド
レスが入力され、さらにリード制御信号２Ｒの入力を受
け、データ入出力端３ａを介して前記メモリ制御部１か
ら送出された書き込みデータを指定された前記アドレス
に書き込む。Next, the NAN according to the embodiment of the present invention will be described.
An operation of writing data to the NAND flash memory 10b as data writing by the information processing apparatus 100 in which a plurality of D-type flash memories 10 are provided will be described. The chip select generator 53 of the NAND flash memory 10b receives the command control signal 2C, the address control signal 2A, and the write control signal 2W, and inputs the information processing device 10 via the data input / output terminal 3a.
0, the input of the ID confirmation command and the address sent from the memory control unit 1 and the input of the write control signal 2W, and the selection of the storage device sent from the memory control unit 1 via the data input / output terminal 3a. "1" is input as a signal. Next, the NAND flash memory 10
The chip select generation unit 53 b outputs the storage device selection signal “1” and the ID “1” of the NAND flash memory 10 b generated by the ID control unit 54 when the information processing device 100 is started and stored in the ID register 55. And if they match, a chip select signal 52 is output to the NAND flash memory main body 51 to put the NAND flash memory main body 51 into an operable state in which writing is valid. The NAND-type flash memory main body 51 in which the writing has been enabled, receives the command control signal 2C, the address control signal 2A, and the write control signal 2W according to the input, and outputs the write sent from the memory control unit 1 via the data bus 3. A command and an address are input, and further, a read control signal 2R is input, and the write data transmitted from the memory control unit 1 via the data input / output terminal 3a is written to the specified address.
【００２８】このように、本発明の一実施の形態による
ＮＡＮＤ型フラッシュメモリ１０によれば、情報処理装
置１００の起動時に、その情報処理装置１００に接続さ
れたＮＡＮＤ型フラッシュメモリ１０のＩＤ制御部５４
は、制御信号入力端２ａを介するコマンド制御信号２Ｃ
及びライト制御信号２Ｗの入力に従って、データ入出力
端３ａを介して前記情報処理装置１００のメモリ制御部
１からＩＤ消去コマンドが入力され、そのＩＤ消去コマ
ンドを入力したＩＤ制御部５４は、ＩＤレジスタ５５に
格納されたデータの消去を行う。さらに制御信号入力端
２ａを介するコマンド制御信号２Ｃ及びライト制御信号
２Ｗの入力に従って、データ入出力端３ａを介してＩＤ
設定コマンドが入力され、そのＩＤ設定コマンドの入力
を受けた前記ＩＤ制御部５４は、接続信号入力端４ｂを
介して前段のＮＡＮＤ型フラッシュメモリ１０からＩＤ
設定信号４が入力されているときにはＩＤレジスタ５５
の容量分までの固有のＩＤを生成するので、複数接続さ
れたＮＡＮＤ型フラッシュメモリ１０の各々に対してＩ
Ｄレジスタ５５の容量分の異なったＩＤを付加すること
ができ、このＩＤを情報処理装置１００が認識すること
で、前記情報処理装置１００に複数接続された各々のＮ
ＡＮＤ型フラッシュメモリ１０を個別に選択制御するこ
とができる。As described above, according to the NAND flash memory 10 according to the embodiment of the present invention, when the information processing apparatus 100 is started, the ID control unit of the NAND flash memory 10 connected to the information processing apparatus 100 54
Is a command control signal 2C via the control signal input terminal 2a.
In response to the input of the write control signal 2W, an ID erasure command is input from the memory control unit 1 of the information processing apparatus 100 via the data input / output terminal 3a. The data stored in 55 is erased. Further, according to the input of the command control signal 2C and the write control signal 2W through the control signal input terminal 2a, the ID is transmitted through the data input / output terminal 3a.
Upon receiving the setting command and receiving the ID setting command, the ID control unit 54 outputs the ID from the NAND flash memory 10 of the preceding stage through the connection signal input terminal 4b.
When the setting signal 4 is input, the ID register 55
, A unique ID up to the capacity of the NAND flash memory 10 is generated.
A different ID corresponding to the capacity of the D register 55 can be added, and the information processing device 100 recognizes this ID, so that each of the N connected to the information processing device 100 can be added.
The AND flash memories 10 can be individually selected and controlled.
【００２９】また、前記情報処理装置１００に複数接続
された前記ＮＡＮＤ型フラッシュメモリ１０に対する選
択は、データ入出力端３ａを介するコマンドの入力によ
ってすべて行われるので、前記情報処理装置１００のメ
モリ制御部１からの一出力に対して１つのＮＡＮＤ型フ
ラッシュメモリ１０に対応するチップセレクト信号は必
要なく、前記ＮＡＮＤ型フラッシュメモリ１０の増設を
容易に行うことができる。また、データの読み出し、或
いはデータの書き込み動作は、コマンド制御信号２Ｃ、
アドレス制御信号２Ａ、及びライト制御信号２Ｗの入力
に従って、データ入出力端３ａを介して前記情報処理装
置１００のメモリ制御部１から送出されたＩＤ確認コマ
ンドとアドレスの入力を受け、さらにライト制御信号２
Ｗの入力を受けてデータ入出力端３ａを介して前記メモ
リ制御部１から送出された記憶装置選択信号と、前記情
報処理装置１００の起動時にＩＤ制御部５４によって生
成され、ＩＤレジスタ５５に格納されたＩＤとの比較を
行い、両者が一致したときにＮＡＮＤ型フラッシュメモ
リ本体５１にチップセレクト信号５２を出力して、前記
ＮＡＮＤ型フラッシュメモリ本体５１をデータの読み出
し、或いはデータの書き込みが有効な動作可能状態とな
った後に行われる。従って、前記情報処理装置１００が
接続するＮＡＮＤ型フラッシュメモリ１０を選択制御す
る際に、誤って別のＮＡＮＤ型フラッシュメモリからデ
ータを読み出す、或いは書き込むといった誤動作を防止
することができる。The selection of the plurality of NAND flash memories 10 connected to the information processing apparatus 100 is all performed by inputting a command through the data input / output terminal 3a. A chip select signal corresponding to one NAND flash memory 10 is not required for one output from one, and the NAND flash memory 10 can be easily added. The data reading or data writing operation is performed by the command control signal 2C,
In response to the input of the address control signal 2A and the write control signal 2W, an ID confirmation command and an address sent from the memory control unit 1 of the information processing device 100 are received via the data input / output terminal 3a. 2
The storage device selection signal sent from the memory control unit 1 via the data input / output terminal 3a in response to the input of W, and the storage device selection signal generated by the ID control unit 54 when the information processing device 100 is started and stored in the ID register 55 The ID is compared with the received ID, and when they match, a chip select signal 52 is output to the NAND flash memory main body 51 to read data from or write data to the NAND flash memory main body 51. This is performed after the operation is enabled. Therefore, when selecting and controlling the NAND flash memory 10 to which the information processing apparatus 100 is connected, it is possible to prevent an erroneous operation of reading or writing data from another NAND flash memory by mistake.
【００３０】以上、本発明の一実施の形態について説明
したが、本発明は様々な変更が可能である。例えば、半
導体記憶装置は、情報処理装置からデータバスを介して
コマンド、アドレス、及びデータが伝達され、その伝達
されたコマンド、アドレス、及びデータを制御信号を用
いて区別するものであればＩＤに関するコマンドの追加
により同等の効果を得ることができるので、ＮＡＮＤ型
フラッシュメモリ以外の半導体記憶装置であっても良
く、また半導体記憶装置以外の記憶装置であっても良
い。また、情報処理装置１００に配設されたＮＡＮＤ型
フラッシュメモリ１０は、個別のパッケージとして前段
及び後段のＮＡＮＤ型フラッシュメモリと電気的に接続
されているだけではなく、一つのパッケージ上に複数の
ＮＡＮＤ型フラッシュメモリ本体５１、チップセレクト
発生部５３、ＩＤ制御部５４、及びＩＤレジスタ５５が
複数配設される構成であっても良い。Although the embodiment of the present invention has been described above, the present invention can be variously modified. For example, a semiconductor memory device is related to an ID if a command, an address, and data are transmitted from an information processing device via a data bus, and the transmitted command, address, and data are distinguished by using a control signal. Since the same effect can be obtained by adding a command, a semiconductor storage device other than the NAND flash memory may be used, or a storage device other than the semiconductor storage device may be used. The NAND flash memory 10 provided in the information processing apparatus 100 is not only electrically connected to the preceding and succeeding NAND flash memories as individual packages, but also includes a plurality of NAND flashes on one package. The flash memory main body 51, the chip select generation unit 53, the ID control unit 54, and a plurality of ID registers 55 may be provided.
【００３１】[0031]
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、情報処理装置が接続されるデータ入出力端
と、前記情報処理装置に接続される前段の半導体記憶装
置から接続信号が入力される接続信号入力端と、前記情
報処理装置に接続される後段の半導体記憶装置へ接続信
号を出力する接続信号出力端と、選択信号が入力され読
み出し有効、或いは書き込み有効となった後に、前記デ
ータ入出力端を介してデータが読み出され、或いはデー
タが書き込まれる記憶装置本体と、前記接続信号入力端
への前記接続信号の入力に応答して前段の半導体記憶装
置からの前記接続信号とは異なる固有の識別情報を生成
して格納するとともに、その識別情報を前記接続信号出
力端から出力する制御部とを備え、前記制御部は、前記
データ入出力端から入力された記憶装置選択信号と格納
された前記識別情報とが一致したときに前記記憶装置本
体に前記選択信号を出力して、前記記憶装置本体を読み
出し有効、或いは書き込み有効とするので、情報処理装
置が接続した半導体記憶装置を選択制御するために、前
記情報処理装置からの一出力に対して１つの半導体記憶
装置が対応する制御信号を用意する必要はなく、前記情
報処理装置内のデータ伝送共用路及びそのデータ伝送共
用路に接続するデータ入出力端を介する命令により制御
を行うことができるので、情報処理装置への前記半導体
記憶装置の増設を容易に行うことができるといった効果
を奏する。また、前記半導体記憶装置は、識別情報の制
御を行う回路及びその識別情報に関するコマンド命令を
従来の半導体装置に付加するだけの簡易な構成であるの
で、情報処理装置のパターン配線に改造等を加えて仕様
を変更することなく前記半導体記憶装置を制御できると
いった効果を奏する。さらに、前記制御部は、識別情報
を格納する識別情報格納部と、記憶装置選択信号と前記
識別情報格納部に格納された識別情報とが一致したとき
に前記記憶装置本体に選択信号を出力する選択信号発生
部と、前記識別情報格納部に格納された識別情報を前記
情報処理装置の起動時に消去する識別制御部とを備え、
前記識別制御部は、接続信号入力端への接続信号の入力
に応答して前段の半導体記憶装置からの接続信号とは異
なる固有の識別情報を生成して格納するので、前記識別
情報の消去及び設定を接続する情報処理装置の起動の度
に行うことができ、前記情報処理装置への半導体記憶装
置の増設、或いは取り外しによる前記情報処理装置によ
る半導体記憶装置の制御の変更も容易に対応することが
できるといった効果を奏する。さらに、前記識別制御部
は、識別情報を前記識別情報格納部に格納した後に、前
記データ入出力端を介する前記情報処理装置からの最初
の入力に応答して、記憶装置の種別を示すデータを前記
データ入出力端から出力するので、前記情報処理装置
は、前記記憶装置の種別を示すデータを出力した半導体
記憶装置が実際に接続されているものとして認識し、情
報処理装置に接続された半導体記憶装置を個別に選択制
御することができるといった効果を奏する。As described above, in the semiconductor memory device of the present invention, a data input / output terminal to which an information processing device is connected, and a connection signal input from a preceding semiconductor memory device connected to the information processing device. A connection signal input terminal, a connection signal output terminal for outputting a connection signal to a subsequent semiconductor memory device connected to the information processing device, and after a selection signal is input and read-enabled or write-enabled, the A storage device main body from which data is read or data is written via a data input / output end, and the connection signal from the preceding semiconductor storage device in response to the input of the connection signal to the connection signal input end; And a controller that generates and stores different unique identification information, and outputs the identification information from the connection signal output terminal. When the input storage device selection signal matches the stored identification information, the selection signal is output to the storage device main body, and the storage device main body is read-enabled or write-enabled. In order to selectively control the semiconductor memory device connected to the device, it is not necessary to prepare a control signal corresponding to one output from the information processing device by one semiconductor memory device. Since control can be performed by a command through a shared path and a data input / output terminal connected to the shared data transmission path, an effect is obtained that the semiconductor memory device can be easily added to an information processing device. Further, since the semiconductor memory device has a simple configuration in which a circuit for controlling the identification information and a command command related to the identification information are simply added to the conventional semiconductor device, the pattern wiring of the information processing device is modified or modified. Thus, the semiconductor memory device can be controlled without changing specifications. Further, the control unit outputs an identification information storage unit for storing identification information, and a selection signal to the storage device body when a storage device selection signal matches the identification information stored in the identification information storage unit. A selection signal generating unit, and an identification control unit that deletes the identification information stored in the identification information storage unit when the information processing device is started,
The identification control unit generates and stores unique identification information different from the connection signal from the preceding semiconductor memory device in response to the input of the connection signal to the connection signal input terminal. The setting can be performed every time the information processing apparatus to be connected is started, and the control of the semiconductor storage device by the information processing apparatus can be easily changed by adding or removing the semiconductor storage device to or from the information processing apparatus. It has the effect that it can be done. Further, after storing the identification information in the identification information storage unit, the identification control unit responds to the first input from the information processing device via the data input / output terminal, and stores data indicating the type of the storage device. Since the data is output from the data input / output terminal, the information processing device recognizes that the semiconductor storage device that has output the data indicating the type of the storage device is actually connected, and the semiconductor device connected to the information processing device. There is an effect that the storage devices can be selectively controlled individually.
【図１】本発明の一実施の形態によるＮＡＮＤ型フラッ
シュメモリを情報処理装置に複数配設した状態の一部を
示す説明図である。FIG. 1 is an explanatory diagram showing a part of a state in which a plurality of NAND flash memories according to an embodiment of the present invention are provided in an information processing apparatus.
【図２】本発明の一実施の形態によるＮＡＮＤ型フラッ
シュメモリの構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a NAND flash memory according to one embodiment of the present invention;
【図３】従来のＮＡＮＤ型フラッシュメモリを情報処理
装置に複数配設した状態の一部を示す説明図である。FIG. 3 is an explanatory diagram showing a part of a state in which a plurality of conventional NAND flash memories are provided in an information processing apparatus.
１ メモリ制御部 ２ 制御信号 ２ａ 制御信号入力端 ３ データバス ３ａ データ入出力端 ４ ＩＤ設定信号 ４ａ ＩＤ設定初期値信号 ４ｂ 接続信号入力端 ４ｃ 接続信号出力端 １０ ＮＡＮＤ型フラッシュメモリ ５０ 制御部 ５１ ＮＡＮＤ型フラッシュメモリ本体 ５２ チップセレクト信号 ５３ チップセレクト発生部 ５４ ＩＤ制御部 ５５ ＩＤレジスタ １００ 情報処理装置 Reference Signs List 1 memory control unit 2 control signal 2a control signal input terminal 3 data bus 3a data input / output terminal 4 ID setting signal 4a ID setting initial value signal 4b connection signal input terminal 4c connection signal output terminal 10 NAND flash memory 50 control unit 51 NAND Type flash memory main body 52 Chip select signal 53 Chip select generator 54 ID controller 55 ID register 100 Information processing device
Claims (3)
端と、前記情報処理装置に接続される前段の半導体記憶
装置から接続信号が入力される接続信号入力端と、前記
情報処理装置に接続される後段の半導体記憶装置へ接続
信号を出力する接続信号出力端と、選択信号が入力され
読み出し有効、或いは書き込み有効となった後に、前記
データ入出力端を介してデータが読み出され、或いはデ
ータが書き込まれる記憶装置本体と、前記接続信号入力
端への前記接続信号の入力に応答して前段の半導体記憶
装置からの接続信号とは異なる固有の識別情報を生成し
て格納するとともに、その識別情報を前記接続信号出力
端から出力する制御部であって、前記データ入出力端か
ら入力された記憶装置選択信号と格納された前記識別情
報とが一致したときに前記記憶装置本体に前記選択信号
を出力する制御部とを備えることを特徴とする半導体記
憶装置。1. A data input / output terminal to which an information processing device is connected, a connection signal input terminal to which a connection signal is input from a preceding semiconductor memory device connected to the information processing device, and a connection to the information processing device. A connection signal output terminal for outputting a connection signal to a semiconductor memory device of a subsequent stage, and after a selection signal is input and read-enabled or write-enabled, data is read via the data input / output terminal; or A storage device main body into which data is written, and generating and storing unique identification information different from the connection signal from the preceding semiconductor storage device in response to the input of the connection signal to the connection signal input terminal, and storing the same. A control unit that outputs identification information from the connection signal output terminal, wherein the storage device selection signal input from the data input / output terminal matches the stored identification information. And a control unit for outputting the selection signal to the storage device body.
情報格納部と、記憶装置選択信号と前記識別情報格納部
に格納された識別情報とが一致したときに前記記憶装置
本体に選択信号を出力する選択信号発生部と、前記識別
情報格納部に格納された識別情報を前記情報処理装置の
起動時に消去する識別制御部であって、前記接続信号入
力端への接続信号の入力に応答して前段の半導体記憶装
置からの接続信号とは異なる固有の識別情報を生成して
前記識別情報格納部に格納するとともに、その識別情報
を前記接続信号出力端から出力する識別制御部とを備え
ることを特徴とする請求項１記載の半導体記憶装置。2. The control unit, comprising: an identification information storage unit for storing identification information; and a selection signal transmitted to the storage device main body when a storage device selection signal matches the identification information stored in the identification information storage unit. A selection signal generator that outputs a connection signal input to the connection signal input terminal, and a selection signal generator that outputs a connection signal to the connection signal input terminal. An identification control unit that generates unique identification information different from the connection signal from the preceding semiconductor memory device, stores the generated identification information in the identification information storage unit, and outputs the identification information from the connection signal output terminal. 2. The semiconductor memory device according to claim 1, wherein:
情報格納部に格納した後に、前記データ入出力端を介す
る前記情報処理装置からの最初の入力に応答して、記憶
装置の種別を示すデータを前記データ入出力端から出力
することを特徴とする請求項１または請求項２記載の半
導体記憶装置。3. The identification control unit, after storing identification information in the identification information storage unit, responds to a first input from the information processing device via the data input / output terminal to change a type of the storage device. 3. The semiconductor memory device according to claim 1, wherein data indicated is output from said data input / output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25715399A JP2001084172A (en) | 1999-09-10 | 1999-09-10 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25715399A JP2001084172A (en) | 1999-09-10 | 1999-09-10 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001084172A true JP2001084172A (en) | 2001-03-30 |
Family
ID=17302459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25715399A Pending JP2001084172A (en) | 1999-09-10 | 1999-09-10 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001084172A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843193B1 (en) * | 2002-02-19 | 2008-07-02 | 삼성전자주식회사 | System and method for Detecting unit for detecting specification of flash memory device |
| JP2013050996A (en) * | 2006-10-04 | 2013-03-14 | Marvell World Trade Ltd | Integrated circuit which designates flash memory device |
| JP2015001994A (en) * | 2013-06-14 | 2015-01-05 | キヤノン株式会社 | Semiconductor device and method for setting chip identifier |
| JP2015043244A (en) * | 2006-05-23 | 2015-03-05 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | Device and method for establishing device identifier for serially interconnected device |
-
1999
- 1999-09-10 JP JP25715399A patent/JP2001084172A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843193B1 (en) * | 2002-02-19 | 2008-07-02 | 삼성전자주식회사 | System and method for Detecting unit for detecting specification of flash memory device |
| JP2015043244A (en) * | 2006-05-23 | 2015-03-05 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | Device and method for establishing device identifier for serially interconnected device |
| JP2013050996A (en) * | 2006-10-04 | 2013-03-14 | Marvell World Trade Ltd | Integrated circuit which designates flash memory device |
| JP2015001994A (en) * | 2013-06-14 | 2015-01-05 | キヤノン株式会社 | Semiconductor device and method for setting chip identifier |
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