JP2001079752A - Chemical machine polishing device and method for manufacturing semiconductor integrated circuit device using it - Google Patents
Chemical machine polishing device and method for manufacturing semiconductor integrated circuit device using itInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、半導体ウエハ上に堆積され
た絶縁膜または金属膜の表面の凹凸を平坦に加工する化
学的機械研磨(Chemical Mechanical Polishing ;CM
P)装置に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor integrated circuit device, and more particularly to a chemical mechanical polishing (Chemical Mechanical Polishing) method for flattening irregularities on a surface of an insulating film or a metal film deposited on a semiconductor wafer. Polishing; CM
P) The present invention relates to a technique which is effective when applied to an apparatus.
【0002】[0002]
【従来の技術】CMP技術に用いられる研磨パッドは、
その表面の微細孔に加工層、反応生成物などの目づまり
が生じやすく、半導体ウエハの処理枚数が多くなると研
磨速度にばらつきが生じるという問題を有している。そ
こで、研磨速度を一定に保つために、ドレッサと呼ばれ
るダイヤモンドホイール(砥石)を基材に電着したもの
を研磨パッドに押しつけて、研磨パッドの表面を削り取
ることにより研磨パッドの機能を再生している。2. Description of the Related Art Polishing pads used in CMP technology are:
There is a problem that clogging of a processing layer, a reaction product, or the like is apt to occur in the fine pores on the surface, and there is a problem that the polishing rate varies as the number of processed semiconductor wafers increases. In order to keep the polishing rate constant, a diamond wheel (grinding stone) called a dresser is electrodeposited on a substrate and pressed against the polishing pad, and the surface of the polishing pad is scraped off to regenerate the function of the polishing pad. I have.
【0003】なお、研磨パッドのドレッシングに関して
は、例えば株式会社工業調査会発行「半導体平坦化CM
P技術」1998年7月15日発行、土肥俊郎、河西敏
雄、中川威雄著、P80〜P82などに記載されてい
る。[0003] Regarding dressing of the polishing pad, for example, "Semiconductor Flattening CM" issued by Industrial Research Institute, Inc.
P Technology ", published on July 15, 1998, by Toshio Dohi, Toshio Kawanishi, and Takeo Nakagawa, pages P80 to P82.
【0004】[0004]
【発明が解決しようとする課題】ところで、ドレッサの
寿命は、使用累積時間、研磨パッドの切削速度の推移ま
たは被研磨物の研磨速度などで管理されるが、ドレッサ
の管理を定常的に行うことができず、ドレッサの管理が
不充分であることによる研磨速度のばらつきが、なおも
課題として残されている。The life of the dresser is controlled by the accumulated use time, the transition of the cutting speed of the polishing pad, or the polishing speed of the object to be polished. However, variations in the polishing rate due to insufficient dresser management still remain as a problem.
【0005】本発明の目的は、CMP工程において、研
磨速度の安定性を向上することのできる技術を提供する
ことにある。An object of the present invention is to provide a technique capable of improving the stability of a polishing rate in a CMP process.
【0006】本発明の他の目的は、ドレッサの長寿命化
を図ることのできる技術を提供することにある。Another object of the present invention is to provide a technique capable of extending the life of a dresser.
【0007】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。[0007] The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0008】[0008]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 (1)本発明の化学的機械研磨装置は、ドレッサ機構に
検知器を設置して、その出力値を計測し、前記出力値か
ら、ドレス荷重が所定の値となるように前記ドレス荷重
を制御するものである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. That is, (1) The chemical mechanical polishing apparatus of the present invention installs a detector on the dresser mechanism, measures the output value, and determines the dress load from the output value so that the dress load becomes a predetermined value. Is controlled.
【0009】(2)本発明の化学的機械研磨装置は、光
センサを用いて研磨パッドの厚さを計測し、前記研磨パ
ッドが所定の形状となるようにドレッサの動きを制御す
るものである。(2) The chemical mechanical polishing apparatus of the present invention measures the thickness of a polishing pad using an optical sensor and controls the movement of a dresser so that the polishing pad has a predetermined shape. .
【0010】(3)本発明の化学的機械研磨装置は、ド
レッサ機構に設置された検知器および光センサを用い
て、前記検知器の出力値および研磨パッドの厚さをそれ
ぞれ計測し、ドレス荷重が所定の値となるように前記ド
レス荷重を調整すると同時に、前記研磨パッドが所定の
形状となるようにドレッサの動きを制御するものであ
る。(3) The chemical mechanical polishing apparatus according to the present invention measures the output value of the detector and the thickness of the polishing pad by using a detector and an optical sensor installed in a dresser mechanism, respectively, and applies a dress load. The dress load is adjusted so as to have a predetermined value, and at the same time, the movement of the dresser is controlled so that the polishing pad has a predetermined shape.
【0011】(4)本発明の化学的機械研磨装置は、前
記(1)または(3)の化学的機械研磨装置において、
前記検知器を圧力センサまたはドレッサの駆動モータの
電流計とするものである。(4) The chemical mechanical polishing apparatus according to the above (1) or (3),
The detector may be a pressure sensor or an ammeter for a drive motor of a dresser.
【0012】(5)本発明の化学的機械研磨装置は、前
記(1)の化学的機械研磨装置において、前記検知器の
出力値と任意に定められた基準値とを比較し、ドレッサ
の良否を判定するものである。(5) In the chemical mechanical polishing apparatus according to the present invention, in the chemical mechanical polishing apparatus according to (1), the output value of the detector is compared with an arbitrarily determined reference value to determine whether the dresser is good or bad. Is determined.
【0013】(6)本発明の化学的機械研磨装置は、前
記(5)の化学的機械研磨装置において、前記ドレッサ
の良否の最終判定が、研磨時のドレス荷重よりも低いド
レス荷重を掛けて行われるものである。(6) In the chemical mechanical polishing apparatus according to the present invention, in the chemical mechanical polishing apparatus according to (5), the final judgment of the quality of the dresser is performed by applying a dress load lower than a dress load at the time of polishing. Is what is done.
【0014】(7)本発明の化学的機械研磨装置は、前
記(2)の化学的機械研磨装置において、前記光センサ
が、研磨定盤の半径方向に複数個一列に並んでいるもの
である。(7) In the chemical mechanical polishing apparatus according to the present invention, in the chemical mechanical polishing apparatus according to (2), a plurality of the optical sensors are arranged in a line in a radial direction of the polishing platen. .
【0015】(8)本発明の化学的機械研磨装置は、前
記(3)の化学的機械研磨装置において、前記検知器お
よび前記光センサが、研磨定盤の半径方向に複数個一列
に並んでいるものである。(8) In the chemical mechanical polishing apparatus of the present invention, in the chemical mechanical polishing apparatus of (3), a plurality of the detectors and the optical sensors are arranged in a line in a radial direction of the polishing platen. Is what it is.
【0016】(9)本発明の半導体集積回路装置の製造
方法は、ドレッサ機構に検知器を設置して、その出力値
を計測し、前記出力値から、ドレス荷重が所定の値とな
るように前記ドレス荷重を制御しながら、半導体ウエハ
上に形成された各種膜の表面を研磨するものである。(9) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, a detector is installed in a dresser mechanism, an output value thereof is measured, and a dress load becomes a predetermined value based on the output value. The surface of various films formed on the semiconductor wafer is polished while controlling the dress load.
【0017】(10)本発明の半導体集積回路装置の製
造方法は、光センサを用いて研磨パッドの厚さを計測
し、前記研磨パッドが所定の形状となるようにドレッサ
の動きを制御しながら、半導体ウエハ上に形成された各
種膜の表面を研磨するものである。(10) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the thickness of the polishing pad is measured using an optical sensor, and the movement of the dresser is controlled so that the polishing pad has a predetermined shape. And polishing the surface of various films formed on a semiconductor wafer.
【0018】(11)本発明の半導体集積回路装置の製
造方法は、ドレッサ機構に設置された検知器および光セ
ンサを用いて、前記検知器の出力値および研磨パッドの
厚さをそれぞれ計測し、ドレス荷重が所定の値となるよ
うに前記ドレス荷重を調整すると同時に、前記研磨パッ
ドが所定の形状となるようにドレッサの動きを制御しな
がら、半導体ウエハ上に形成された各種膜の表面を研磨
するものである。(11) In a method of manufacturing a semiconductor integrated circuit device according to the present invention, an output value of the detector and a thickness of a polishing pad are measured using a detector and an optical sensor installed in a dresser mechanism, respectively. At the same time as adjusting the dress load so that the dress load has a predetermined value, while controlling the movement of the dresser so that the polishing pad has a predetermined shape, polishing the surfaces of various films formed on the semiconductor wafer. Is what you do.
【0019】上記した手段によれば、ドレッサの寿命を
定量的に判定することができ、さらに、ドレッサの圧力
センサの出力値または研磨パッドの厚さをモニタする機
能を備えることで、ドレッサの所定のドレス荷重と研磨
パッドの所定の形状とを維持することが可能となり、C
MPにおける研磨速度の安定性を向上することができ
る。また、その使用限界までドレッサを有効に用いるこ
とが可能となるので、ドレッサの交換頻度が低減でき
て、コストを低減することができる。According to the above-described means, the life of the dresser can be quantitatively determined, and furthermore, a function of monitoring the output value of the pressure sensor of the dresser or the thickness of the polishing pad is provided, so that the dresser can be operated in a predetermined manner. And the predetermined shape of the polishing pad can be maintained.
The stability of the polishing rate in MP can be improved. Further, since the dresser can be used effectively up to its use limit, the frequency of changing the dresser can be reduced, and the cost can be reduced.
【0020】[0020]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【0021】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。In all the drawings for describing the embodiments, components having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【0022】(実施の形態1)図1に、本発明の一実施
の形態であるCMP装置M1 の模式図を示す。1は半導
体ウエハ、2は加圧ヘッド、3は研磨定盤、4は研磨パ
ッド、5はドレッサ、6は供給ノズル、7は研磨砥粒溶
液(スラリー)、8は回転軸、9はモータ、10は揺動
軸、11a,11bは圧力センサである。[0022] FIG. 1 (Embodiment 1) shows a schematic view of a CMP apparatus M 1 according to an embodiment of the present invention. 1 is a semiconductor wafer, 2 is a pressure head, 3 is a polishing platen, 4 is a polishing pad, 5 is a dresser, 6 is a supply nozzle, 7 is a polishing abrasive solution (slurry), 8 is a rotating shaft, 9 is a motor, Reference numeral 10 denotes a swing shaft, and reference numerals 11a and 11b denote pressure sensors.
【0023】被研磨材料である半導体ウエハ1は加圧ヘ
ッド2に装着され、回転する研磨定盤3上に張り付けら
れた研磨パッド4の表面に加圧ヘッド2を介して押さえ
付けられて、その表面は研磨される。上記加圧ヘッド2
は半導体ウエハ1の加圧が可能であり、さらに自転機能
を有する。研磨中は、研磨パッド4の上方に設置された
供給ノズル6からスラリー7が供給される。A semiconductor wafer 1 as a material to be polished is mounted on a pressing head 2, and is pressed onto a surface of a polishing pad 4 attached on a rotating polishing platen 3 via the pressing head 2. The surface is polished. The pressure head 2
Can pressurize the semiconductor wafer 1 and have a rotation function. During polishing, a slurry 7 is supplied from a supply nozzle 6 provided above the polishing pad 4.
【0024】研磨パッド4の表面は、その機能を再生さ
せるためにドレッサ5を用いて切削される。ドレッサ5
にはダイヤモンド砥石が電着されており、さらにドレッ
サ5を回転させる回転軸8と、この回転軸8を回転させ
るためのモータ9と、ドレッサ5を揺動させるための揺
動軸10と、摩擦抵抗の変動を計測することのできる検
知器、例えば圧力センサ11a,11bとが装備されて
いる。なお、図示はしないが、上記検知器には制御部が
設けられている。The surface of the polishing pad 4 is cut using a dresser 5 to regenerate its function. Dresser 5
Is further electrodeposited with a diamond grindstone. Further, a rotating shaft 8 for rotating the dresser 5, a motor 9 for rotating the rotating shaft 8, a swing shaft 10 for swinging the dresser 5, A detector capable of measuring a change in resistance, for example, pressure sensors 11a and 11b is provided. Although not shown, the detector is provided with a control unit.
【0025】次に、ドレッサ5の劣化の程度を判定する
方法を図2に示す工程100〜工程104を用いて説明
する。まず、半導体ウエハ1上に堆積された絶縁膜また
は金属膜等を研磨すると同時に、研磨中の回転軸8また
は揺動軸10に設置された圧力センサ11a,11bの
第1出力値を計測する(工程100)。第1出力値に対
して第1基準値が設けられており、圧力センサ11a,
11bの第1出力値とこの第1基準値とを比較し(工程
101)、圧力センサ11a,11bの第1出力値が第
1基準値よりも高い場合は、引き続き半導体ウエハ1上
の絶縁膜または金属膜等の研磨が行われる。ここで、検
知結果を制御部でフィードバックして、上記第1出力値
が所定の値を満たすように、ドレッサ5のドレス荷重を
調整してもよい。Next, a method of determining the degree of deterioration of the dresser 5 will be described with reference to steps 100 to 104 shown in FIG. First, the insulating film or the metal film deposited on the semiconductor wafer 1 is polished, and at the same time, the first output values of the pressure sensors 11a and 11b installed on the rotating shaft 8 or the oscillating shaft 10 during polishing are measured ( Step 100). A first reference value is provided for the first output value, and the pressure sensor 11a,
The first output value of the pressure sensor 11b is compared with the first reference value (Step 101). If the first output value of the pressure sensors 11a and 11b is higher than the first reference value, the insulating film on the semiconductor wafer 1 is continuously Alternatively, polishing of a metal film or the like is performed. Here, the detection result may be fed back by the control unit to adjust the dress load of the dresser 5 so that the first output value satisfies a predetermined value.
【0026】一方、圧力センサ11a,11bの第1出
力値が第1基準値よりも低い場合は、任意のドレス荷重
を掛けて圧力センサ11a,11bの第2出力値を計測
する(工程102)。任意のドレス荷重は、圧力センサ
11a,11bの出力の感度をあげるために研磨中のド
レス荷重よりも低く設定される。ここで、前記第1出力
値と同様に、圧力センサ11a,11bの第2出力値に
対しても第2基準値が設けられており、圧力センサ11
a,11bの第2出力値と第2基準値とが比較される
(工程103)。圧力センサ11a,11bの第2出力
値が第2基準値よりも高い場合は、引き続き半導体ウエ
ハ1上の絶縁膜または金属膜等の研磨が行われる。一
方、圧力センサ11a,11bの第2出力値が第2基準
値よりも低い場合は、ドレッサ5が交換される(工程1
04)。On the other hand, when the first output values of the pressure sensors 11a and 11b are lower than the first reference value, an arbitrary dress load is applied to measure the second output values of the pressure sensors 11a and 11b (step 102). . The arbitrary dress load is set lower than the dress load during polishing in order to increase the sensitivity of the output of the pressure sensors 11a and 11b. Here, similarly to the first output value, a second reference value is provided for the second output values of the pressure sensors 11a and 11b.
The second output values of a and 11b are compared with a second reference value (step 103). When the second output values of the pressure sensors 11a and 11b are higher than the second reference value, polishing of the insulating film or the metal film on the semiconductor wafer 1 is continuously performed. On the other hand, when the second output values of the pressure sensors 11a and 11b are lower than the second reference value, the dresser 5 is replaced (step 1).
04).
【0027】図3に、本実施の形態1の概念を説明する
ための圧力センサの出力(トルク)とドレス荷重との関
係を簡単に示す。新規ドレッサは、ダイヤモンド砥石の
角が鋭利であり、低加圧でも摩擦抵抗が高く、圧力セン
サの出力値は高い。しかし、研磨パッドを切削している
間に、ダイヤモンド砥石の磨耗によってドレッサの摩擦
抵抗が小さくなる。また、圧力センサの出力値は、ドレ
ス荷重が軽荷重の際により顕著となるので、ドレッサの
交換の最終判定は、ドレス荷重を軽荷重として行う。FIG. 3 briefly shows the relationship between the output (torque) of the pressure sensor and the dress load for explaining the concept of the first embodiment. The new dresser has a sharp diamond grinding wheel, high frictional resistance even at low pressure, and a high output value of the pressure sensor. However, while cutting the polishing pad, the frictional resistance of the dresser decreases due to wear of the diamond grindstone. Further, since the output value of the pressure sensor becomes more remarkable when the dress load is a light load, the final determination of dresser replacement is performed with the dress load being a light load.
【0028】なお、本実施の形態1では、検知器とし
て、圧力センサ11a,11bを設けたが、ドレッサの
駆動モータの電流計を検知器として用いてもよく、これ
によって摩擦抵抗の変動を感知することができる。In the first embodiment, the pressure sensors 11a and 11b are provided as detectors. However, an ammeter for the drive motor of the dresser may be used as the detector, thereby detecting a change in frictional resistance. can do.
【0029】このように、本実施の形態1によれば、ド
レッサ5の寿命を定量的に判定することができ、さら
に、ドレッサ5に圧力センサ11a,11bの出力値を
モニタする機能を備えることで、ドレッサ5の所定のド
レス荷重を維持することができるので、CMPにおける
研磨速度の安定性を向上することが可能となる。また、
ドレッサ5をその使用限界まで有効に用いることができ
るので、ドレッサ5の交換頻度を低減することができ
る。As described above, according to the first embodiment, the life of the dresser 5 can be quantitatively determined, and the dresser 5 has a function of monitoring the output values of the pressure sensors 11a and 11b. Thus, a predetermined dress load of the dresser 5 can be maintained, so that the stability of the polishing rate in the CMP can be improved. Also,
Since the dresser 5 can be used effectively up to its use limit, the frequency of changing the dresser 5 can be reduced.
【0030】次に、本実施の形態1の前記CMP装置M
1 を用いたバイポーラCMOS(Complementary Metal
Oxide Semiconductor )デバイスの多層配線の製造方法
を図4〜図11を用いて簡単に説明する。図において、
Q1 はnpn型バイポーラトランジスタ、Q2 はpチャ
ネル型MISFET(Metal Insulator Semiconductor
Field Effect Transistor )、Q3 はnチャネル型MI
SFETである。Next, the CMP apparatus M according to the first embodiment will be described.
Bipolar CMOS using 1 (Complementary Metal
Oxide Semiconductor) A method of manufacturing a multilayer wiring of a device will be briefly described with reference to FIGS. In the figure,
Q 1 is an npn-type bipolar transistor, and Q 2 is a p-channel MISFET (Metal Insulator Semiconductor).
Field Effect Transistor), Q 3 is an n-channel type MI
SFET.
【0031】まず、図4に示すように、比抵抗10Ωc
m程度のp型シリコン単結晶で構成された半導体基板2
1にn+ 型埋め込み層22とp+ 型埋め込み層23とを
形成する。次に、半導体基板21上にn型のエピタキシ
ャル層を形成した後、n+ 型埋め込み層22の上にn型
ウエル24を、p+ 型埋め込み層23の上にp型ウエル
25をそれぞれ形成する。First, as shown in FIG.
Semiconductor substrate 2 made of p-type silicon single crystal of about m
1, an n + -type buried layer 22 and a p + -type buried layer 23 are formed. Next, after forming an n-type epitaxial layer on the semiconductor substrate 21, an n-type well 24 is formed on the n + -type buried layer 22 and a p-type well 25 is formed on the p + -type buried layer 23. .
【0032】次に、n型ウエル24およびp型ウエル2
5の表面に素子分離用絶縁膜26を形成する。このと
き、寄生nチャネル型MISFETの動作を防ぐため、
p型ウエル25の素子分離用絶縁膜26の下にp型のチ
ャネルストッパ領域27を形成する。Next, the n-type well 24 and the p-type well 2
5, an isolation insulating film 26 is formed. At this time, in order to prevent the operation of the parasitic n-channel MISFET,
A p-type channel stopper region 27 is formed below the element isolation insulating film 26 in the p-type well 25.
【0033】次に、図5に示すように、npn型バイポ
ーラトランジスタQ1 を形成する領域のn型ウエル24
の一部にコレクタ取出し領域28となるn型半導体領域
を形成した後、pチャネル型MISFETQ2 を形成す
る領域のn型ウエル24にp型不純物、例えばボロン
(B)をイオン注入してしきい値電圧制御層29を形成
する。また、nチャネル型MISFETQ3 を形成する
領域のp型ウエル25にn型不純物、例えばリン(P)
をイオン注入してしきい値電圧制御層30を形成する。Next, as shown in FIG. 5, n-type well region forming the npn type bipolar transistor Q 1 24
After forming the n-type semiconductor region serving as a collector taking-out region 28 in a part, p-type impurity into the n-type well 24 in the region for forming the p-channel type MISFET Q 2, for example, boron (B) is ion-implanted sills The value voltage control layer 29 is formed. Further, n-type impurities into the p-type well 25 in the region for forming the n-channel type MISFET Q 3, for example, phosphorus (P)
Is ion-implanted to form the threshold voltage control layer 30.
【0034】次に、図6に示すように、n型ウエル24
およびp型ウエル25のそれぞれの表面に膜厚8nm程
度のゲート絶縁膜31を形成した後、その上に膜厚50
〜200nm程度の多結晶シリコン膜(図示せず)を堆
積する。続いて、pチャネル型MISFETQ2 を形成
する領域の多結晶シリコン膜にp型不純物、例えばBを
イオン注入し、nチャネル型MISFETQ3 を形成す
る領域の多結晶シリコン膜にn型不純物、例えばPをイ
オン注入する。次いで、この多結晶シリコン膜の上層に
窒化シリコン膜32を堆積した後、窒化シリコン膜32
および多結晶シリコン膜を順次エッチングしてp型のゲ
ート電極33aおよびn型のゲート電極33bを形成す
る。Next, as shown in FIG.
After forming a gate insulating film 31 having a thickness of about 8 nm on each surface of the p-type well 25 and the
A polycrystalline silicon film (not shown) of about 200 nm is deposited. Then, p-channel-type p-type impurity MISFET Q 2 to the polycrystalline silicon film in the region for forming, for example the B ions are implanted, n-type impurity into the polycrystalline silicon film in the region for forming the n-channel type MISFET Q 3, for example, P Is ion-implanted. Next, after depositing a silicon nitride film 32 on the polycrystalline silicon film,
Then, the p-type gate electrode 33a and the n-type gate electrode 33b are formed by sequentially etching the polycrystalline silicon film.
【0035】次に、ゲート電極33aをマスクとしてp
チャネル型MISFETQ2 を形成する領域のn型ウエ
ル24にp型不純物、例えばBをイオン注入し、ソー
ス、ドレインの一部を構成するp- 型半導体領域34を
形成する。また、ゲート電極33bをマスクとしてnチ
ャネル型MISFETQ3 を形成する領域のp型ウエル
25にn型不純物、例えば砒素(As)をイオン注入
し、ソース、ドレインの一部を構成するn- 型半導体領
域35を形成する。Next, p is set using the gate electrode 33a as a mask.
P-type impurity such as B is ion-implanted into the n-type well 24 in the region for forming a channel type MISFET Q 2, p constituting the source, a portion of the drain - -type semiconductor region 34. Further, n-type impurities into the p-type well 25 in the region for forming the n-channel type MISFET Q 3 the gate electrode 33b as a mask, arsenic (As) is ion-implanted, forming a source, a portion of the drain n - -type semiconductor An area 35 is formed.
【0036】次に、図7に示すように、半導体基板21
上に堆積した窒化シリコン膜を異方性エッチングにより
加工し、ゲート電極33a,33bの側壁に窒化シリコ
ン膜からなるサイドウォールスペーサ36を形成する。
次いで、ゲート電極33aとサイドウォールスペーサ3
6とをマスクとしてpチャネル型MISFETQ2 を形
成する領域のn型ウエル24にp型不純物、例えばBを
イオン注入し、ソース、ドレインの他の一部を構成する
p+ 型半導体領域37を形成する。また、ゲート電極3
3bおよびサイドウォールスペーサ36をマスクとして
nチャネル型MISFETQ3 を形成する領域のp型ウ
エル25にp型不純物、例えばPをイオン注入し、ソー
ス、ドレインの他の一部を構成するn+ 型半導体領域3
8を形成する。さらに、npn型バイポーラトランジス
タQ1 を形成する領域のn型ウエル24にp型不純物、
例えばBをイオン注入してベース領域39と外部ベース
領域40とを形成する。Next, as shown in FIG.
The silicon nitride film deposited thereon is processed by anisotropic etching to form sidewall spacers 36 made of the silicon nitride film on the side walls of the gate electrodes 33a and 33b.
Next, the gate electrode 33a and the sidewall spacer 3
P-type impurity such as B ions are implanted and 6 to n-type well 24 in the region for forming the p-channel type MISFET Q 2 as a mask, forming a p + -type semiconductor region 37 constituting the source, the other part of the drain I do. In addition, the gate electrode 3
P-type impurity such as P is ion-implanted 3b and the sidewall spacers 36 on the p-type well 25 in the region for forming the n-channel type MISFET Q 3 as a mask, source, n + -type semiconductor constituting the other part of the drain Area 3
8 is formed. Further, p-type impurity into the n-type well 24 in the region for forming the npn type bipolar transistors Q 1,
For example, B is ion-implanted to form the base region 39 and the external base region 40.
【0037】次に、図8に示すように、半導体基板21
上に、例えば酸化シリコン膜からなる絶縁膜41を堆積
した後、ベース領域39上の絶縁膜41およびゲート絶
縁膜31と同一層の絶縁膜を開孔してコンタクトホール
42を形成する。次いで、半導体基板21上に多結晶シ
リコン膜(図示せず)を堆積した後、この多結晶シリコ
ン膜にn型不純物、例えばAsをイオン注入し、熱処理
によってこのn型不純物をベース領域39に拡散させて
エミッタ領域43を形成する。次に、この多結晶シリコ
ン膜をエッチングしてエミッタ引き出し電極44を形成
する。Next, as shown in FIG.
After an insulating film 41 made of, for example, a silicon oxide film is deposited thereon, a contact hole 42 is formed by opening an insulating film in the same layer as the insulating film 41 and the gate insulating film 31 on the base region 39. Next, after depositing a polycrystalline silicon film (not shown) on the semiconductor substrate 21, an n-type impurity, for example, As is ion-implanted into the polycrystalline silicon film, and the n-type impurity is diffused into the base region 39 by heat treatment. Thus, an emitter region 43 is formed. Next, the polycrystalline silicon film is etched to form an emitter extraction electrode 44.
【0038】次いで、絶縁膜41の上層に第1層間絶縁
膜45を形成した後、第1層間絶縁膜45、絶縁膜41
およびゲート絶縁膜31と同一層の絶縁膜にコンタクト
ホール46を開孔し、次いで第1層間絶縁膜45の上層
に堆積した金属膜をエッチングして第1層配線47を形
成する。Next, after forming a first interlayer insulating film 45 on the insulating film 41, the first interlayer insulating film 45 and the insulating film 41 are formed.
Then, a contact hole 46 is formed in the insulating film in the same layer as the gate insulating film 31, and then a metal film deposited on the first interlayer insulating film 45 is etched to form a first layer wiring 47.
【0039】次に、図9に示すように、第1層配線47
の上層に形成した第2層間絶縁膜48にスルーホール4
9を開孔した後、第2層間絶縁膜48の上層に金属膜、
例えばタングステン膜50を化学的気相成長(Chemical
Vapor Deposition :CVD)法によって堆積する。Next, as shown in FIG.
The second interlayer insulating film 48 formed in the upper layer
9, a metal film is formed on the second interlayer insulating film 48,
For example, the tungsten film 50 is formed by chemical vapor deposition (Chemical
Vapor deposition (CVD) is deposited.
【0040】次いで、タングステン膜50の表面を本実
施の形態である前記図1に示したCMP装置M1 を用い
て研磨することによって、図10に示すように、その表
面が平坦化され、スルーホール49に埋め込まれたタン
グステン膜50からなるプラグ51が形成される。[0040] Then, by polishing using a CMP apparatus M 1 shown in FIG 1 in the form of this embodiment the surface of the tungsten film 50, as shown in FIG. 10, its surface planarized, through A plug 51 made of a tungsten film 50 buried in the hole 49 is formed.
【0041】次に、図11に示すように、半導体基板2
1上に堆積した金属膜、例えばアルミニウム膜をエッチ
ングして第2層配線52を形成する。その後は、図示は
しないが、第2層配線52よりも上層の配線が層間絶縁
膜を介して形成されてバイポーラCMOSデバイスが完
成する。なお、上下層の配線を絶縁するために設けられ
る第2層間絶縁膜48、または第2層間配線52の表面
の平坦化などに前記図1に示したCMP装置M1 を用い
てもよい。Next, as shown in FIG.
The second layer wiring 52 is formed by etching a metal film, for example, an aluminum film deposited on the first layer 52. Thereafter, although not shown, a wiring above the second-layer wiring 52 is formed via an interlayer insulating film, thereby completing a bipolar CMOS device. It is also possible to use a CMP device M 1 shown in FIG. 1, such as the planarization of the second interlayer insulating film 48 or the surface of the second interlayer wiring 52 is provided to insulate the wiring of the upper and lower layers.
【0042】(実施の形態2)図12(a)は、本発明
の実施の形態2のCMP装置M2 の上面図であり、同図
(b)は、CMP装置M2 の側面図である。[0042] (Embodiment 2) FIG. 12 (a) is a top view of a CMP apparatus M 2 of the second embodiment of the present invention, FIG. (B) is a side view of a CMP apparatus M 2 .
【0043】53は、研磨定盤3の上方および研磨定盤
3の表面に設置した光センサであり、研磨定盤3の半径
方向に複数個一列に設置してある。この光センサ53に
よって研磨パッド4の厚さを計測し、研磨パッド4の半
径方向の断面形状が所定の形状となっているか否かを判
定する。断面形状が異常と判定された場合は、研磨パッ
ド4が所定の形状となるようにドレッサ5の位置を揺動
軸10で制御して、ドレッサ5で研磨パッド4の表面を
切削する。なお、研磨パッド4が所定の厚さになると、
アラームで知らせる機能を設けてもよい。Reference numerals 53 denote optical sensors installed above the polishing platen 3 and on the surface of the polishing platen 3, and are arranged in a plurality in a row in the radial direction of the polishing platen 3. The thickness of the polishing pad 4 is measured by the optical sensor 53, and it is determined whether or not the radial cross section of the polishing pad 4 has a predetermined shape. When it is determined that the cross-sectional shape is abnormal, the position of the dresser 5 is controlled by the swing shaft 10 so that the polishing pad 4 has a predetermined shape, and the surface of the polishing pad 4 is cut by the dresser 5. When the polishing pad 4 has a predetermined thickness,
A function to notify by an alarm may be provided.
【0044】さらに、光センサ53によって計測された
研磨パッド4の厚さから研磨パッド4の磨耗の分布また
は切削速度などを求めて、研磨パッド4が常に最適な形
状を有するようにドレッサ5の最適なドレス荷重などを
調整してもよい。Further, the distribution of the wear of the polishing pad 4 or the cutting speed is determined from the thickness of the polishing pad 4 measured by the optical sensor 53, and the dresser 5 is optimized so that the polishing pad 4 always has the optimum shape. It may be possible to adjust a dress load or the like.
【0045】このように、本実施の形態2によれば、研
磨パッド4の厚さの分布をモニタすることによって、所
定の形状を有する研磨パッド4を維持することが可能と
なる。As described above, according to the second embodiment, it is possible to maintain the polishing pad 4 having a predetermined shape by monitoring the distribution of the thickness of the polishing pad 4.
【0046】(実施の形態3)図13は、本発明の実施
の形態3のCMP装置M3 に備え付けられたドレッサ5
4を示す。図13(a)はドレッサ54の上面図、同図
(b)は同図(a)に記載のA方向から見たドレッサ5
4の側面図、同図(c)は同図(a)に記載のB方向か
ら見たドレッサ54の側面図である。[0046] (Embodiment 3) FIG. 13 is a dresser 5 which is installed in the CMP apparatus M 3 of Embodiment 3 of the present invention
4 is shown. FIG. 13A is a top view of the dresser 54, and FIG. 13B is a dresser 5 viewed from the direction A shown in FIG.
FIG. 4C is a side view of the dresser 54 viewed from the direction B shown in FIG.
【0047】ドレッサ54は、研磨定盤3の半径方向に
設置してあり、複数個のチップ55に分割されている。
各々のチップ55には、ダイヤモンド砥石が電着で付け
られており、これらチップ55の上方には圧力センサ5
6が備わっている。なお、57は、チップ55を取付け
るための台座であり、58は、チップ55を加圧するた
めの圧電素子である。さらに、ドレッサ54には、光セ
ンサ59が研磨定盤3の半径方向に複数個一列に設置さ
れており、この光センサ59によって研磨パッド4の厚
さ分布が計測される。The dresser 54 is provided in the radial direction of the polishing table 3, and is divided into a plurality of chips 55.
A diamond grindstone is electrodeposited on each of the chips 55, and a pressure sensor 5
6 is provided. Reference numeral 57 denotes a pedestal for mounting the chip 55, and reference numeral 58 denotes a piezoelectric element for pressing the chip 55. Further, the dresser 54 is provided with a plurality of optical sensors 59 arranged in a row in the radial direction of the polishing platen 3, and the optical sensors 59 measure the thickness distribution of the polishing pad 4.
【0048】まず、各々の圧力センサ56の出力が一定
となるように、個々の圧電素子58を駆動させて研磨パ
ッド4を切削する。定期的に光センサ59で研磨パッド
4の厚さを測定し、研磨パッド4が所定の厚さとなるよ
うにドレッサ54の個々の圧電素子58を制御する。First, the individual piezoelectric elements 58 are driven so that the polishing pad 4 is cut so that the output of each pressure sensor 56 is constant. The thickness of the polishing pad 4 is periodically measured by the optical sensor 59, and the individual piezoelectric elements 58 of the dresser 54 are controlled so that the polishing pad 4 has a predetermined thickness.
【0049】なお、各々の圧力センサ56の検知結果を
制御部でフィードバックして、出力値が所定の値を満た
すようにドレッサ54のドレス荷重を調整し、さらに光
センサ59によって計測された研磨パッド4の厚さか
ら、研磨パッド4が所定の厚さを有するように、ドレッ
サ54のドレス荷重を制御してもよい。The detection result of each pressure sensor 56 is fed back by the control unit, the dress load of the dresser 54 is adjusted so that the output value satisfies a predetermined value, and the polishing pad measured by the optical sensor 59 is further adjusted. 4, the dress load of the dresser 54 may be controlled so that the polishing pad 4 has a predetermined thickness.
【0050】このように、本実施の形態3によれば、ド
レッサ54の所定のドレス荷重と研磨パッド4の所定の
形状を維持することで、半導体ウエハ1上の絶縁膜また
は金属膜の安定した研磨を行うことができる。As described above, according to the third embodiment, by maintaining the predetermined dress load of the dresser 54 and the predetermined shape of the polishing pad 4, the insulating film or the metal film on the semiconductor wafer 1 is stabilized. Polishing can be performed.
【0051】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【0052】たとえば、前記実施の形態では、バイポー
ラCMOSデバイスの製造方法に適用した場合について
説明したが、CMP技術が用いられるいかなる半導体集
積回路装置の製造方法にも適用可能である。For example, in the above embodiment, the case where the present invention is applied to a method of manufacturing a bipolar CMOS device has been described. However, the present invention can be applied to any method of manufacturing a semiconductor integrated circuit device using the CMP technique.
【0053】[0053]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【0054】本発明によれば、CMP工程において、ド
レッサの所定のドレス荷重と研磨パッドの所定の形状と
を維持することが可能となるので、研磨速度の安定性を
向上することができる。According to the present invention, a predetermined dress load of the dresser and a predetermined shape of the polishing pad can be maintained in the CMP process, so that the stability of the polishing rate can be improved.
【0055】また、本発明によれば、その使用限界まで
ドレッサを有効に用いることが可能となるので、ドレッ
サの交換頻度が低減できて、ドレッサの長寿命化を図る
ことができる。Further, according to the present invention, the dresser can be used effectively up to its use limit. Therefore, the frequency of dresser replacement can be reduced, and the life of the dresser can be extended.
【図1】本発明の実施の形態1であるCMP装置の模式
図である。FIG. 1 is a schematic diagram of a CMP apparatus according to a first embodiment of the present invention.
【図2】本発明の実施の形態1を説明するための工程図
である。FIG. 2 is a process chart for describing Embodiment 1 of the present invention.
【図3】圧力センサの出力(トルク)とドレス荷重との
関係を示すグラフ図である。FIG. 3 is a graph showing a relationship between an output (torque) of a pressure sensor and a dress load.
【図4】本発明の実施の形態であるCMP装置を用いた
バイポーラCMOSデバイスの製造方法を示す半導体基
板の要部断面図である。FIG. 4 is a cross-sectional view of a principal part of a semiconductor substrate showing a method for manufacturing a bipolar CMOS device using a CMP apparatus according to an embodiment of the present invention.
【図5】本発明の実施の形態であるCMP装置を用いた
バイポーラCMOSデバイスの製造方法を示す半導体基
板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a bipolar CMOS device using the CMP apparatus according to the embodiment of the present invention;
【図6】本発明の実施の形態であるCMP装置を用いた
バイポーラCMOSデバイスの製造方法を示す半導体基
板の要部断面図である。FIG. 6 is a cross-sectional view of a principal part of a semiconductor substrate showing a method for manufacturing a bipolar CMOS device using a CMP apparatus according to an embodiment of the present invention.
【図7】本発明の実施の形態であるCMP装置を用いた
バイポーラCMOSデバイスの製造方法を示す半導体基
板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a bipolar CMOS device using a CMP apparatus according to an embodiment of the present invention.
【図8】本発明の実施の形態であるCMP装置を用いた
バイポーラCMOSデバイスの製造方法を示す半導体基
板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a bipolar CMOS device using a CMP apparatus according to an embodiment of the present invention.
【図9】本発明の実施の形態であるCMP装置を用いた
バイポーラCMOSデバイスの製造方法を示す半導体基
板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a bipolar CMOS device using the CMP apparatus according to the embodiment of the present invention;
【図10】本発明の実施の形態であるCMP装置を用い
たバイポーラCMOSデバイスの製造方法を示す半導体
基板の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a bipolar CMOS device using the CMP apparatus according to the embodiment of the present invention;
【図11】本発明の実施の形態であるCMP装置を用い
たバイポーラCMOSデバイスの製造方法を示す半導体
基板の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing a bipolar CMOS device using the CMP apparatus according to the embodiment of the present invention;
【図12】本発明の実施の形態2であるCMP装置の模
式図である。FIG. 12 is a schematic diagram of a CMP apparatus according to a second embodiment of the present invention.
【図13】本発明の実施の形態3であるCMP装置の模
式図である。FIG. 13 is a schematic diagram of a CMP apparatus according to a third embodiment of the present invention.
1 半導体ウエハ 2 加圧ヘッド 3 研磨定盤 4 研磨パッド 5 ドレッサ 6 供給ノズル 7 研磨砥粒溶液(スラリー) 8 回転軸 9 モータ 10 揺動軸 11a 圧力センサ 11b 圧力センサ 21 半導体基板 22 n+ 型埋め込み層 23 p+ 型埋め込み層 24 n型ウエル 25 p型ウエル 26 素子分離用絶縁膜 27 チャネルストッパ領域 28 コレクタ引き出し領域 29 しきい値電圧制御層 30 しきい値電圧制御層 31 ゲート絶縁膜 32 窒化シリコン膜 33a ゲート電極 33b ゲート電極 34 p- 型半導体領域 35 n- 型半導体領域 36 サイドウォールスペーサ 37 p+ 型半導体領域 38 n+ 型半導体領域 39 ベース領域 40 外部ベース領域 41 絶縁膜 42 コンタクトホール 43 エミッタ領域 44 エミッタ引き出し電極 45 第1層間絶縁膜 46 コンタクトホール 47 第1層配線 48 第2層間絶縁膜 49 スルーホール 50 タングステン膜 51 プラグ 52 第2層配線 53 光センサ 54 ドレッサ 55 チップ 56 圧力センサ 57 台座 58 圧電素子 59 光センサ M1 CMP装置 M2 CMP装置 M3 CMP装置 Q1 npn型バイポーラドランジスタ Q2 pチャネル型MISFET Q3 nチャネル型MISFETDESCRIPTION OF SYMBOLS 1 Semiconductor wafer 2 Pressure head 3 Polishing platen 4 Polishing pad 5 Dresser 6 Supply nozzle 7 Polishing abrasive solution (slurry) 8 Rotating shaft 9 Motor 10 Oscillating shaft 11a Pressure sensor 11b Pressure sensor 21 Semiconductor substrate 22 n + type embedding Layer 23 p + -type buried layer 24 n-type well 25 p-type well 26 isolation insulating film 27 channel stopper region 28 collector lead-out region 29 threshold voltage control layer 30 threshold voltage control layer 31 gate insulating film 32 silicon nitride Film 33a gate electrode 33b gate electrode 34 p - type semiconductor region 35 n - type semiconductor region 36 sidewall spacer 37 p + type semiconductor region 38 n + type semiconductor region 39 base region 40 external base region 41 insulating film 42 contact hole 43 emitter Region 44 Emitter extraction electrode 45 first interlayer insulating film 46 contact hole 47 first layer wiring 48 second interlayer insulating film 49 through hole 50 tungsten film 51 plug 52 second layer wiring 53 optical sensor 54 dresser 55 chip 56 pressure sensor 57 pedestal 58 piezoelectric element 59 light Sensor M 1 CMP device M 2 CMP device M 3 CMP device Q 1 npn-type bipolar transistor Q 2 p-channel MISFET Q 3 n-channel MISFET
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 3C047 AA05 AA08 AA34 FF08 FF11 3C058 AA07 AA09 AA19 AC02 BA05 BA07 BB09 BC02 CB03 DA12 DA17 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 3C047 AA05 AA08 AA34 FF08 FF11 3C058 AA07 AA09 AA19 AC02 BA05 BA07 BB09 BC02 CB03 DA12 DA17
Claims (10)
出力値を計測し、前記出力値から、ドレス荷重が所定の
値となるように前記ドレス荷重を制御することを特徴と
する化学的機械研磨装置。1. A chemical detector, comprising: installing a detector in a dresser mechanism; measuring an output value thereof; and controlling the dress load based on the output value so that the dress load becomes a predetermined value. Mechanical polishing equipment.
測し、前記研磨パッドが所定の形状となるようにドレッ
サの動きを制御することを特徴とする化学的機械研磨装
置。2. A chemical mechanical polishing apparatus comprising: measuring a thickness of a polishing pad using an optical sensor; and controlling a movement of a dresser such that the polishing pad has a predetermined shape.
光センサを用いて、前記検知器の出力値および研磨パッ
ドの厚さをそれぞれ計測し、ドレス荷重が所定の値とな
るように前記ドレス荷重を調整すると同時に、前記研磨
パッドが所定の形状となるようにドレッサの動きを制御
することを特徴とする化学的機械研磨装置。3. An output value of the detector and a thickness of the polishing pad are respectively measured using a detector and an optical sensor installed in a dresser mechanism, and the dress load is set to a predetermined value. Controlling the movement of the dresser so that the polishing pad has a predetermined shape.
装置において、前記検知器は、圧力センサまたはドレッ
サの駆動モータの電流計であることを特徴とする化学的
機械研磨装置。4. The chemical mechanical polishing apparatus according to claim 1, wherein the detector is a pressure sensor or an ammeter for a drive motor of a dresser.
いて、前記検知器の出力値と任意に定められた基準値と
を比較し、ドレッサの良否を判定することを特徴とする
化学的機械研磨装置。5. A chemical mechanical polishing apparatus according to claim 1, wherein an output value of said detector is compared with an arbitrarily determined reference value to judge the quality of the dresser. Polishing equipment.
いて、前記ドレッサの良否の最終判定は、研磨時のドレ
ス荷重よりも低いドレス荷重を掛けて行われることを特
徴とする化学的機械研磨装置。6. The chemical mechanical polishing apparatus according to claim 5, wherein the final determination of the quality of the dresser is performed by applying a dress load lower than a dress load at the time of polishing. apparatus.
いて、前記光センサが、研磨定盤の半径方向に複数個一
列に並んでいることを特徴とする化学的機械研磨装置。7. The chemical mechanical polishing apparatus according to claim 2, wherein a plurality of said optical sensors are arranged in a line in a radial direction of a polishing platen.
いて、前記検知器および前記光センサが、研磨定盤の半
径方向に複数個一列に並んでいることを特徴とする化学
的機械研磨装置。8. The chemical mechanical polishing apparatus according to claim 3, wherein a plurality of said detectors and said optical sensors are arranged in a line in a radial direction of a polishing platen. .
出力値を計測し、前記出力値から、ドレス荷重が所定の
値となるように前記ドレス荷重を制御しながら、半導体
ウエハ上に形成された各種膜の表面を研磨することを特
徴とする半導体集積回路装置の製造方法。9. A dresser mechanism is provided with a detector, an output value of the detector is measured, and a dress load is controlled on the semiconductor wafer based on the output value so that the dress load becomes a predetermined value. A method of manufacturing a semiconductor integrated circuit device, wherein the surface of each of the various films is polished.
計測し、前記研磨パッドが所定の形状となるようにドレ
ッサの動きを制御しながら、半導体ウエハ上に形成され
た各種膜の表面を研磨することを特徴とする半導体集積
回路装置の製造方法。10. A method for measuring the thickness of a polishing pad using an optical sensor, and controlling the movement of a dresser so that the polishing pad has a predetermined shape, while controlling the surface of various films formed on a semiconductor wafer. A method for manufacturing a semiconductor integrated circuit device, comprising polishing.
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JP25401599A JP2001079752A (en) | 1999-09-08 | 1999-09-08 | Chemical machine polishing device and method for manufacturing semiconductor integrated circuit device using it |
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