JP2001078096A - Buffer circuit of source follower type - Google Patents
Buffer circuit of source follower typeInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、特に低電源電圧動
作のため内部昇圧電源が用いられる固体撮像素子のリニ
アセンサ出力回路に使用されるソースフォロア型バッフ
ァ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a source follower type buffer circuit used for a linear sensor output circuit of a solid-state image pickup device in which an internal boosted power supply is used for low power supply voltage operation.
【０００２】[0002]
【従来の技術】図２は、従来の低電源電圧に対応した固
体撮像素子のリニアセンサ出力回路構成を示す回路図で
ある。駆動用のＭＯＳトランジスタ回路を構成するＤＲ
ＩＶＥＭＯＳと、負荷用のＭＯＳトランジスタ回路を構
成するＬＯＡＤ ＭＯＳが示されている。2. Description of the Related Art FIG. 2 is a circuit diagram showing a configuration of a conventional linear sensor output circuit of a solid-state imaging device corresponding to a low power supply voltage. DR constituting a MOS transistor circuit for driving
IVEMOS and LOAD MOS forming a MOS transistor circuit for load are shown.
【０００３】初段のソースフォロア回路は、Ｎチャネル
ＭＯＳトランジスタＱ１０１、Ｑ１０２からなる。トラ
ンジスタＱ１０１は、ドレイン，ソース間が電源電圧Ｖ
ＰＰと次段出力ノードＮ１の間に接続されている。電源
電圧ＶＰＰは昇圧電源回路ＢＣＲＴから出力される内部
昇圧電圧である。トランジスタＱ１０１のゲートには電
荷検出部からの検出信号ＣＣＤ−ＯＵＴが供給される。
トランジスタＱ１０２は、ドレイン，ソース間が次段出
力ノードＮ１と接地電位の間に接続されている。トラン
ジスタＱ１０２のゲートには基準の固定電圧ＶＧＧが供
給される。The source follower circuit at the first stage includes N-channel MOS transistors Q101 and Q102. The transistor Q101 has a power supply voltage V between the drain and the source.
It is connected between PP and the next stage output node N1. Power supply voltage VPP is an internal boosted voltage output from boosted power supply circuit BCRT. The detection signal CCD-OUT from the charge detection unit is supplied to the gate of the transistor Q101.
The transistor Q102 has a drain and a source connected between the next-stage output node N1 and the ground potential. A reference fixed voltage VGG is supplied to the gate of the transistor Q102.
【０００４】次段のソースフォロア回路は、Ｎチャネル
ＭＯＳトランジスタＱ２０１、Ｑ２０２からなる。トラ
ンジスタＱ２０１は、ドレイン，ソース間が電源電圧Ｖ
ＰＰと出力ノードＮ２の間に接続されている。トランジ
スタＱ２０１のゲートには初段の出力信号であるノード
Ｎ１の信号が供給される。トランジスタＱ２０２は、ド
レイン，ソース間が出力ノードＮ２と接地電位の間に接
続されている。トランジスタＱ２０２のゲートには基準
の固定電圧ＶＧＧが供給される。A source follower circuit at the next stage comprises N-channel MOS transistors Q201 and Q202. The transistor Q201 has a power supply voltage V between the drain and the source.
It is connected between PP and output node N2. The gate of the transistor Q201 is supplied with the signal of the node N1, which is the output signal of the first stage. The transistor Q202 has a drain and a source connected between the output node N2 and the ground potential. A reference fixed voltage VGG is supplied to the gate of the transistor Q202.
【０００５】なお、電源電圧ＶＰＰの供給路には昇圧電
源安定化容量Ｃが設けられている。また、出力ノードＮ
２は、後段の出力回路ＯＢＦに供給される。後段の出力
回路ＯＢＦは電源電圧ＶＰＰより低い電源電圧ＶＤＤ
（例えば５Ｖ）で動作する。A supply path for the power supply voltage VPP is provided with a step-up power supply stabilizing capacitor C. Also, the output node N
2 is supplied to a subsequent output circuit OBF. The output circuit OBF at the subsequent stage has a power supply voltage VDD lower than the power supply voltage VPP.
(For example, 5 V).
【０００６】駆動用の回路ＤＲＩＶＥ ＭＯＳにおける
トランジスタＱ１０１，Ｑ２０１及び負荷用の回路ＬＯ
ＡＤ ＭＯＳにおけるトランジスタＱ１０２，Ｑ２０２
は、通常のしきい値電圧、例えばＶｔｈ＝０．５Ｖのエ
ンハンスメント型のＭＯＳＦＥＴが使用されている。リ
セットドレインに図示しない昇圧電源を使用（目的は、
変換効率のアップ等）しているため、初段のソースフォ
ロア回路（Ｑ１０１，Ｑ１０２）の入力レベルは、電源
電圧ＶＤＤより高い値となる。このため、初段のソース
フォロア回路の電源には、昇圧電源回路ＢＣＲＴからの
電源電圧ＶＰＰを使用している。Driving Circuit DRIVE MOS Transistors Q101 and Q201 and Load Circuit LO
Transistors Q102 and Q202 in AD MOS
Uses an enhancement-type MOSFET having a normal threshold voltage, for example, Vth = 0.5V. Use a boost power supply (not shown) for the reset drain.
Since the conversion efficiency is increased), the input level of the first-stage source follower circuits (Q101, Q102) becomes higher than the power supply voltage VDD. For this reason, the power supply voltage VPP from the boosted power supply circuit BCRT is used as the power supply for the first source follower circuit.
【０００７】上記構成では、初段のソースフォロア回路
出力（ノードＮ１）のＤＣレベル（直流出力レベル）も
電源電圧ＶＤＤより高い値となる。このため、次段のソ
ースフォロア回路の電源も昇圧電源回路ＢＣＲＴからの
電源電圧ＶＰＰを使用せざるを得ない回路構成となって
いる。電源電圧ＶＰＰを使う箇所が多いほど、昇圧電源
回路ＢＣＲＴの負荷電流は大きくなる。これにより、昇
圧電源安定化容量Ｃも大きくなり、高密度集積化を妨げ
る。In the above configuration, the DC level (DC output level) of the output (node N1) of the source follower circuit of the first stage also becomes a value higher than the power supply voltage VDD. For this reason, the power supply of the next source follower circuit has a circuit configuration in which the power supply voltage VPP from the boosted power supply circuit BCRT must be used. The more the power supply voltage VPP is used, the greater the load current of the boost power supply circuit BCRT. As a result, the step-up power supply stabilizing capacitance C also becomes large, which prevents high-density integration.
【０００８】初段のソースフォロア回路出力（ノードＮ
１）のＤＣレベル（直流出力レベル）を電源電圧ＶＤＤ
以下にする方法として、初段のソースフォロア回路の電
流を増やすことが考えられる。しかし、この場合、昇圧
電源回路ＢＣＲＴの負荷電流が大幅に増加する。このた
め、巨大な昇圧電源安定化容量Ｃが必要となり、現実的
でない。The output of the source follower circuit of the first stage (node N
1) The DC level (DC output level) is changed to the power supply voltage VDD.
As a method described below, it is conceivable to increase the current of the first-stage source follower circuit. However, in this case, the load current of the boost power supply circuit BCRT greatly increases. For this reason, a large boosted power supply stabilizing capacitance C is required, which is not practical.
【０００９】[0009]
【発明が解決しようとする課題】このように従来では、
低電源電圧で動作する固体撮像素子のリニアセンサに関
し、通常、リセット・ドレイン及び初段、次段のソース
フォロア回路には昇圧電源電圧が使用される。このた
め、昇圧電源回路の負荷電流は大きくなり、昇圧電源安
定化容量Ｃも大きくなって昇圧電源回路の占有面積が増
大する。これにより、高密度集積化を妨げるという問題
があった。As described above, conventionally,
Regarding a linear sensor of a solid-state imaging device that operates at a low power supply voltage, a boosted power supply voltage is usually used for a reset / drain and a source follower circuit of a first stage and a next stage. Therefore, the load current of the boosted power supply circuit increases, the boosted power supply stabilizing capacitance C also increases, and the area occupied by the boosted power supply circuit increases. As a result, there is a problem that high-density integration is hindered.
【００１０】本発明は、上記事情を考慮してなされたも
のであり、その課題は、固体撮像素子のリニアセンサ部
分で、昇圧電源電圧が使用される箇所を減らし、昇圧電
源安定化容量を小さくし、もって昇圧電源回路の占有面
積が縮小できるソースフォロア型バッファ回路を提供す
ることにある。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above circumstances, and has as its object to reduce the number of locations where a boosted power supply voltage is used in a linear sensor portion of a solid-state image sensor and to reduce the boosted power supply stabilizing capacity. It is another object of the present invention to provide a source follower type buffer circuit in which the area occupied by the boost power supply circuit can be reduced.
【００１１】[0011]
【課題を解決するための手段】本発明のソースフォロア
型バッファ回路は、駆動用のＭＯＳトランジスタ回路と
負荷用のＭＯＳトランジスタ回路を構成するソースフォ
ロア回路であって、ドレイン，ソース間が第１の電圧源
と第１出力ノードとの間に接続され、ゲートに電荷検出
信号が供給される第１導電型の第１ＭＯＳトランジスタ
と、ドレイン，ソース間が前記第１出力ノードと接地電
位の間に接続され、ゲートに基準の固定電圧が供給され
る第１導電型の第２ＭＯＳトランジスタとを含む初段の
ソースフォロア回路と、ドレイン，ソース間が前記第１
の電圧源より低電圧の第２の電圧源と第２出力ノードと
の間に接続され、ゲートに前記第１出力ノードの信号が
供給される前記第１ＭＯＳトランジスタよりしきい値電
圧の高い第１導電型の第３ＭＯＳトランジスタと、ドレ
イン，ソース間が前記第２出力ノードと接地電位の間に
接続され、ゲートに基準の固定電圧が供給される第１導
電型の第４ＭＯＳトランジスタを含む次段のソースフォ
ロア回路とを具備したことを特徴とする。A source-follower type buffer circuit according to the present invention is a source-follower circuit for forming a driving MOS transistor circuit and a load MOS transistor circuit. A first conductivity type first MOS transistor connected between the voltage source and the first output node and supplied with a charge detection signal to the gate; and a drain and source connected between the first output node and the ground potential A first source follower circuit including a first conductivity type second MOS transistor having a gate supplied with a reference fixed voltage, and a first follower circuit between the drain and the source.
A first threshold voltage higher than that of the first MOS transistor, which is connected between a second voltage source lower in voltage than the first voltage source and a second output node, and whose gate is supplied with the signal of the first output node. A third MOS transistor of a conductivity type, and a next stage including a fourth MOS transistor of the first conductivity type having a drain and a source connected between the second output node and the ground potential and having a gate supplied with a fixed reference voltage. And a source follower circuit.
【００１２】本発明によれば、ソースフォロアの駆動用
ＭＯＳトランジスタ回路としてしきい値電圧の高い第３
ＭＯＳトランジスタを使用する。これにより、前記次段
のソースフォロア回路に入力可能なＤＣレベルを上げる
と共に、この次段のソースフォロア回路の電源電圧を低
電圧の第２の電圧源とすることができる。According to the present invention, as the source follower driving MOS transistor circuit, the third MOS transistor having a high threshold voltage can be used.
MOS transistors are used. Thereby, the DC level that can be input to the next-stage source follower circuit can be increased, and the power supply voltage of the next-stage source follower circuit can be used as the low-voltage second voltage source.
【００１３】[0013]
【発明の実施の形態】図１は、本発明に係る低電源電圧
に対応した固体撮像素子のリニアセンサ出力回路構成を
示す回路図である。駆動用のＭＯＳトランジスタ回路を
構成するＤＲＩＶＥ ＭＯＳと、負荷用のＭＯＳトラン
ジスタ回路を構成するＬＯＡＤ ＭＯＳが示されてい
る。本発明では、適所に通常のＭＯＳトランジスタより
しきい値電圧の高いハイエンハンスメントＭＯＳトラン
ジスタを使用することが特徴である。以下、説明する。FIG. 1 is a circuit diagram showing a configuration of a linear sensor output circuit of a solid-state image sensor corresponding to a low power supply voltage according to the present invention. A DRIVE MOS forming a driving MOS transistor circuit and a LOAD MOS forming a load MOS transistor circuit are shown. The present invention is characterized in that a high-enhancement MOS transistor having a higher threshold voltage than a normal MOS transistor is used in an appropriate place. This will be described below.
【００１４】初段のソースフォロア回路ＳＦ１は、Ｎチ
ャネルＭＯＳトランジスタＱ１１、Ｑ１２からなる。ト
ランジスタＱ１１は、ドレイン，ソース間が電源電圧Ｖ
ＰＰと次段出力ノードＮ１の間に接続されている。電源
電圧ＶＰＰは昇圧電源回路ＢＣＲＴから出力される内部
昇圧電圧である。トランジスタＱ１１のゲートには電荷
検出部からの検出信号ＣＣＤ−ＯＵＴが供給される。ト
ランジスタＱ１２は、ドレイン，ソース間が次段出力ノ
ードＮ１と接地電位の間に接続されている。トランジス
タＱ１２のゲートには基準の固定電圧ＶＧＧが供給され
る。The source follower circuit SF1 at the first stage comprises N-channel MOS transistors Q11 and Q12. The transistor Q11 has a power supply voltage V between the drain and the source.
It is connected between PP and the next stage output node N1. Power supply voltage VPP is an internal boosted voltage output from boosted power supply circuit BCRT. The detection signal CCD-OUT from the charge detection unit is supplied to the gate of the transistor Q11. The transistor Q12 has a drain and a source connected between the next-stage output node N1 and the ground potential. A reference fixed voltage VGG is supplied to the gate of the transistor Q12.
【００１５】次段のソースフォロア回路ＳＦ２は、Ｎチ
ャネルＭＯＳトランジスタＱ２１ｈ、Ｑ２２からなる。
ここで、トランジスタＱ２１ｈは、他の通常のＭＯＳト
ランジスタ（しきい値電圧０．５Ｖ程度）よりしきい値
電圧の高いハイエンハンスメントＭＯＳトランジスタで
あり、そのしきい値電圧は２Ｖ程度である。The next-stage source follower circuit SF2 includes N-channel MOS transistors Q21h and Q22.
Here, the transistor Q21h is a high-enhancement MOS transistor having a higher threshold voltage than other normal MOS transistors (threshold voltage is about 0.5V), and its threshold voltage is about 2V.
【００１６】トランジスタＱ２１ｈは、ドレイン，ソー
ス間が電源電圧ＶＰＰより低電圧の電源電圧ＶＤＤと出
力ノードＮ２の間に接続されている。トランジスタＱ２
１ｈのゲートには初段の出力信号であるノードＮ１の信
号が供給される。トランジスタＱ２２は、ドレイン，ソ
ース間が出力ノードＮ２と接地電位の間に接続されてい
る。トランジスタＱ２２のゲートには基準の固定電圧Ｖ
ＧＧが供給される。The transistor Q21h has a drain and a source connected between the power supply voltage VDD lower than the power supply voltage VPP and the output node N2. Transistor Q2
The signal of the node N1, which is the output signal of the first stage, is supplied to the gate of 1h. The transistor Q22 has a drain and a source connected between the output node N2 and the ground potential. The reference fixed voltage V is applied to the gate of the transistor Q22.
GG is supplied.
【００１７】なお、電源電圧ＶＰＰの供給路には昇圧電
源安定化容量Ｃが設けられている。また、出力ノードＮ
２は、後段の出力回路ＯＢＦに供給される。後段の出力
回路ＯＢＦは、低い電源電圧ＶＤＤ（例えば５Ｖ）で動
作する。Note that a boosted power supply stabilizing capacitance C is provided on the supply path of the power supply voltage VPP. Also, the output node N
2 is supplied to a subsequent output circuit OBF. The output circuit OBF at the subsequent stage operates at a low power supply voltage VDD (for example, 5 V).
【００１８】上記構成によれば、負荷用の回路ＬＯＡＤ
ＭＯＳにおけるトランジスタＱ１２，Ｑ２２は、それ
ぞれ通常のしきい値電圧、例えばＶｔｈ＝０．５Ｖのエ
ンハンスメント型のＭＯＳＦＥＴが使用されている。ま
た、負荷用回路駆動用回路ＤＲＩＶＥ ＭＯＳに関し
て、トランジスタＱ１１は、通常のしきい値電圧、例え
ばＶｔｈ＝０．５Ｖのエンハンスメント型のＭＯＳＦＥ
Ｔが使用されているのに対し、トランジスタＱ２１ｈ
は、Ｖｔｈ＝２Ｖというような、しきい値電圧の高いハ
イエンハンスメントＭＯＳトランジスタが使用されてい
る。According to the above configuration, the load circuit LOAD
As the transistors Q12 and Q22 in the MOS, enhancement-type MOSFETs each having a normal threshold voltage, for example, Vth = 0.5V are used. Further, with respect to the load driving circuit DRIVE MOS, the transistor Q11 is an enhancement type MOSFE having a normal threshold voltage, for example, Vth = 0.5V.
T is used, whereas the transistor Q21h
Uses a high enhancement MOS transistor having a high threshold voltage such as Vth = 2V.
【００１９】リセットドレインに図示しない昇圧電源を
使用（目的は、変換効率のアップ等）しているため、初
段のソースフォロア回路ＳＦ１の入力レベルは、電源電
圧ＶＤＤより高い値となる。このため、初段のソースフ
ォロア回路ＳＦ１の電源には、昇圧電源回路からの電源
電圧ＶＰＰが使用されるのである。Since a boost power supply (not shown) is used for the reset drain (the purpose is to increase the conversion efficiency, etc.), the input level of the first-stage source follower circuit SF1 is higher than the power supply voltage VDD. Therefore, the power supply voltage VPP from the boost power supply circuit is used as the power supply for the source follower circuit SF1 in the first stage.
【００２０】上記構成では、初段のソースフォロア回路
ＳＦ１における出力ノードＮ１のＤＣレベルも電源電圧
ＶＤＤより高い値となる。しかし、次段のソースフォロ
ア回路ＳＦ２の電源は通常の低い電源電圧ＶＤＤが使用
可能である。これはトランジスタＱ２１ｈとして、しき
い値電圧Ｖｔｈ＝２Ｖというような、ハイエンハンスメ
ントＭＯＳトランジスタを用いているからである。In the above configuration, the DC level of the output node N1 in the first-stage source follower circuit SF1 also becomes higher than the power supply voltage VDD. However, the power supply of the next-stage source follower circuit SF2 can use the normal low power supply voltage VDD. This is because a high-enhancement MOS transistor having a threshold voltage Vth = 2 V is used as the transistor Q21h.
【００２１】すなわち、トランジスタＱ２１ｈのゲート
に電源電圧ＶＰＰレベルが印加されてもこの次段のソー
スフォロア回路ＳＦ２のＶｔｈによるロスが大きい。こ
のため、次段のソースフォロア回路ＳＦ２はその電源電
圧が低いＶＤＤであってもリニアリティの良い領域を使
用することができる。That is, even if the power supply voltage VPP level is applied to the gate of the transistor Q21h, the loss due to Vth of the source follower circuit SF2 at the next stage is large. For this reason, the source follower circuit SF2 at the next stage can use a region with good linearity even if the power supply voltage is low VDD.
【００２２】上記構成によれば、次段のソースフォロア
回路ＳＦ２に入力可能なＤＣレベルはＶＰＰと高いま
ま、その電源電圧は低電源圧ＶＤＤとすることができ
る。よって昇圧電源回路ＢＣＲＴの負荷は、初段ソース
フォロア回路ＳＦ１のみであり、従来に比べて負荷電流
を小さくできる。この結果、昇圧電源安定化容量Ｃを従
来に比べて小さくすることができ、もって昇圧電源回路
ＢＣＲＴの占有面積が縮小できる。これは、特に出力回
路の系統の多いリニアセンサにおいては有用である。す
なわち、固体撮像素子デバイス自体の面積の縮小化が図
れる。According to the above configuration, the power supply voltage can be set to the low power supply voltage VDD while the DC level that can be input to the source follower circuit SF2 at the next stage remains as high as VPP. Therefore, the load of the boost power supply circuit BCRT is only the first-stage source follower circuit SF1, and the load current can be reduced as compared with the related art. As a result, the boosted power stabilizing capacitance C can be made smaller than before, and the occupied area of the boosted power circuit BCRT can be reduced. This is particularly useful for a linear sensor having many output circuit systems. That is, the area of the solid-state imaging device itself can be reduced.
【００２３】なお、上記ハイエンハンスメントＭＯＳト
ランジスタ（Ｑ２１ｈ）のしきい値電圧は２Ｖ程度とし
たが、電源電圧ＶＰＰ及びＶＤＤに従って決められるべ
きであり、上記２Ｖに限らない。前段の高電圧ＶＰＰレ
ベルの信号入力に対して次段のソースフォロア回路ＳＦ
２の電源が下げられればよい。すなわち、昇圧電圧を必
要としなければ、昇圧電源安定化容量Ｃも小さくでき、
高密度集積化に寄与する。Although the threshold voltage of the high-enhancement MOS transistor (Q21h) is about 2 V, it should be determined according to the power supply voltages VPP and VDD, and is not limited to 2 V. The source follower circuit SF of the next stage responds to the signal input of the high voltage VPP level of the previous stage.
It is only necessary that the power supply of the second is reduced. That is, if the boost voltage is not required, the boost power stabilizing capacitance C can be reduced,
Contributes to high density integration.
【００２４】[0024]
【発明の効果】以上説明したように本発明によれば、ソ
ースフォロア回路の次段の駆動に、しきい値電圧の高い
ハイエンハンスメントＭＯＳトランジスタを用いること
により、初段のソースフォロア回路のみ昇圧電源を用
い、次段には低電源電圧を用いることができる。このた
め、従来の回路と比較して消費電流の低減が可能とな
る。従来のソースフォロア回路では、かなり大きな昇圧
電源安定化容量が必要であった。しかし、ハイエンハン
スメントＭＯＳトランジスタを用いたソースフォロア回
路を用いることにより、昇圧電源回路の負荷電流及び安
定化容量を大幅に低減できる。この結果、昇圧電源回路
の安定化容量を低減できるため、固体撮像素子デバイス
の縮小化に寄与するソースフォロア型バッファ回路が提
供できる。As described above, according to the present invention, by using a high-enhancement MOS transistor having a high threshold voltage for driving the next stage of the source follower circuit, only the first-stage source follower circuit can use the boost power supply. In the next stage, a low power supply voltage can be used. Therefore, the current consumption can be reduced as compared with the conventional circuit. In the conventional source follower circuit, a considerably large boosted power supply stabilizing capacitance was required. However, by using a source follower circuit using a high-enhancement MOS transistor, the load current and the stabilization capacity of the boost power supply circuit can be significantly reduced. As a result, since the stabilizing capacitance of the boost power supply circuit can be reduced, a source follower type buffer circuit that contributes to downsizing of the solid-state imaging device device can be provided.
【図１】本発明に係る低電源電圧に対応した固体撮像素
子のリニアセンサ出力回路構成を示す回路図である。FIG. 1 is a circuit diagram showing a linear sensor output circuit configuration of a solid-state imaging device corresponding to a low power supply voltage according to the present invention.
【図２】従来の低電源電圧に対応した固体撮像素子のリ
ニアセンサ出力回路構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a conventional linear sensor output circuit of a solid-state imaging device corresponding to a low power supply voltage.
ＳＦ１，ＳＦ２…ソースフォロア回路、Ｑ１１，Ｑ１
２，Ｑ２２…ＮチャネルＭＯＳトランジスタ、Ｑ２１ｈ
…ＮチャネルのハイエンハンスメントＭＯＳトランジス
タ、ＢＣＲＴ…昇圧電源回路、Ｃ…昇圧電源安定化容
量、ＯＢＦ…後段の出力回路、Ｎ１，Ｎ２…出力ノードSF1, SF2: Source follower circuit, Q11, Q1
2, Q22 ... N-channel MOS transistor, Q21h
... N-channel high-enhancement MOS transistor, BCRT ... Boost power supply circuit, C ... Boost power supply stabilizing capacitance, OBF ... Post-stage output circuit, N1, N2 ... Output nodes
Claims (2)
用のＭＯＳトランジスタ回路を構成するソースフォロア
回路であって、 ドレイン，ソース間が第１の電圧源と第１出力ノードと
の間に接続され、ゲートに電荷検出信号が供給される第
１導電型の第１ＭＯＳトランジスタと、ドレイン，ソー
ス間が前記第１出力ノードと接地電位の間に接続され、
ゲートに基準の固定電圧が供給される第１導電型の第２
ＭＯＳトランジスタとを含む初段のソースフォロア回路
と、 ドレイン，ソース間が前記第１の電圧源より低電圧の第
２の電圧源と第２出力ノードとの間に接続され、ゲート
に前記第１出力ノードの信号が供給される前記第１ＭＯ
Ｓトランジスタよりしきい値電圧の高い第１導電型の第
３ＭＯＳトランジスタと、ドレイン，ソース間が前記第
２出力ノードと接地電位の間に接続され、ゲートに基準
の固定電圧が供給される第１導電型の第４ＭＯＳトラン
ジスタを含む次段のソースフォロア回路と、を具備した
ことを特徴とするソースフォロア型バッファ回路。1. A source follower circuit comprising a driving MOS transistor circuit and a load MOS transistor circuit, wherein a source and a drain are connected between a first voltage source and a first output node, A first conductivity type first MOS transistor having a gate supplied with a charge detection signal, a drain and a source connected between the first output node and a ground potential,
The second of the first conductivity type in which the reference fixed voltage is supplied to the gate
A first-stage source follower circuit including a MOS transistor; a drain and a source connected between a second voltage source lower than the first voltage source and a second output node; The first MO to which the signal of the node is supplied
A third MOS transistor of a first conductivity type having a higher threshold voltage than the S transistor, a drain and a source are connected between the second output node and a ground potential, and a first fixed voltage is supplied to a gate. A source-follower circuit including a next-stage source follower circuit including a conductive type fourth MOS transistor.
源電圧に変換する昇圧電源回路の出力電圧であり、前記
低電源電圧は前記第２の電圧源と同等であることを特徴
とする請求項１記載のソースフォロア型バッファ回路。2. The power supply according to claim 1, wherein the first voltage source is an output voltage of a boosting power supply circuit that converts a low power supply voltage into a high power supply voltage, and the low power supply voltage is equivalent to the second voltage source. The source follower type buffer circuit according to claim 1, wherein
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|---|---|---|---|
| JP25192099A JP2001078096A (en) | 1999-09-06 | 1999-09-06 | Buffer circuit of source follower type |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7985993B2 (en) | 2006-11-13 | 2011-07-26 | Samsung Electronics Co., Ltd. | CMOS image sensor and image signal detecting method thereof |
| US8432471B2 (en) | 2009-08-24 | 2013-04-30 | Samsung Electronics Co., Ltd. | CMOS image sensor and image signal detecting method |
-
1999
- 1999-09-06 JP JP25192099A patent/JP2001078096A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7985993B2 (en) | 2006-11-13 | 2011-07-26 | Samsung Electronics Co., Ltd. | CMOS image sensor and image signal detecting method thereof |
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