JP2001077326A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電極材料にＡＢＯ
3 型導電性ペロブスカイト酸化物を用いたキャパシタを
有する半導体装置およびその製造方法に関する。TECHNICAL FIELD The present invention relates to an electrode material comprising ABO
The present invention relates to a semiconductor device having a capacitor using a three- type conductive perovskite oxide and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】ＤＲＡＭに代表される半導体集積回路の
高集積化・微細化に伴い、素子面積は世代毎に縮小され
ている。メモリセルが１つのトランジスタと１つのキャ
パシタで構成されたＤＲＡＭにおいては、素子面積の縮
小化は情報を記憶するキャパシタの面積の縮小を招き、
情報の記憶機能を損なうことになる。2. Description of the Related Art As semiconductor integrated circuits typified by DRAMs become highly integrated and miniaturized, the element area is reduced with each generation. In a DRAM in which a memory cell is composed of one transistor and one capacitor, reduction in element area leads to reduction in the area of a capacitor for storing information.
This impairs the information storage function.
【０００３】そのため、高集積化・微細化によって情報
記憶機能が損なわれないように、十分なキャパシタ容量
を確保するための様々な工夫がなされている。例えば、
Ｇ−ｂｉｔ級ＤＲＡＭキャパシタにおいては、キャパシ
タ絶縁膜としてシリコン酸化膜よりも高い誘電率を発現
するＢａx Ｓｒ1-x ＴｉＯ3 （ＢＳＴ）膜を用いること
が検討されている。For this reason, various measures have been taken to ensure a sufficient capacitance of the capacitor so that the information storage function is not impaired by high integration and miniaturization. For example,
In G-bit class DRAM capacitor, the use of Ba x Sr 1-x TiO 3 (BST) membranes expressing a higher dielectric constant than the silicon oxide film has been studied as a capacitor insulating film.
【０００４】最近、ＢＳＴ膜を用いたキャパシタにおい
て、酸化物電極を用いると電気特性および信頼性が向上
するとの実験結果が多数報告されている（例えば、M.Iz
uhaet al. Jpn.J.Appl.Phys.36(1997)5866）。[0004] Recently, many experimental results have been reported that the use of an oxide electrode in a capacitor using a BST film improves the electrical characteristics and reliability (for example, M.Iz
uhaet al. Jpn. J. Appl. Phys. 36 (1997) 5866).
【０００５】酸化物電極としては、Ｒｕ０2 ，ＩｒＯ2
などの貴金属酸化物からなる電極、あるいはＳｒＲｕＯ
3 （ＳＲＯ）などのＡＢＯ3 型導電性ぺロブスカイト酸
化物からなる電極があげられる。As oxide electrodes, RuO 2 , IrO 2
Electrodes made of noble metal oxides such as SrRuO
An electrode made of an ABO 3 type conductive perovskite oxide such as 3 (SRO) can be used.
【０００６】この種の電極の中でもＳＲＯ電極は、ＳＲ
ＯがＢＳＴと同じぺロブスカイト構造を持ち、かつ格子
定数がＢＳＴと近いので、電気特性に影響の大きい誘電
体／電極界面に良好な整合性を与えることが期待されて
いる。[0006] Among the electrodes of this type, the SRO electrode is an SR electrode.
Since O has the same perovskite structure as BST and a lattice constant close to that of BST, it is expected to provide good matching to the dielectric / electrode interface that greatly affects the electrical characteristics.
【０００７】一方、Ｐｂ（Ｚｒ，Ｔｉ）０3 （ＰＺＴ）
などを用いた強誘電体キャパシタにおいても、ＳＲＯ電
極に用いることにより、電気特性、特に強誘電性を大幅
に改善できることが知られている。On the other hand, Pb (Zr, Ti) O 3 (PZT)
It has been known that, even in a ferroelectric capacitor using such a material, electric characteristics, particularly ferroelectricity, can be significantly improved by using the SRO electrode.
【０００８】このようにＳＲＯ電極はキャパシタ電極と
して有望視されているが、以下のような問題がある。す
なわち、ＳＲＯ電極を下部キャパシタ電極に用いた場
合、下部キャパシタ電極と、Ｗプラグ電極またはＴｉＮ
バリアメタル膜などの下地との界面に絶縁性の界面層が
形成されるため、下部キャパシタ電極とＷプラグ電極等
の下地との間のコンタクト抵抗が増大する。一方、ＳＲ
Ｏ電極を上部キャパシタ電極に用いた場合には、配線と
の間のコンタクト抵抗が増加する。ただし、下部キャパ
シタ電極の場合ほどではない。As described above, the SRO electrode is considered to be promising as a capacitor electrode, but has the following problems. That is, when the SRO electrode is used as the lower capacitor electrode, the lower capacitor electrode and the W plug electrode or TiN
Since an insulating interface layer is formed at the interface with the base such as a barrier metal film, the contact resistance between the lower capacitor electrode and the base such as the W plug electrode increases. On the other hand, SR
When the O electrode is used as the upper capacitor electrode, the contact resistance between the O electrode and the wiring increases. However, this is not as large as that of the lower capacitor electrode.
【０００９】このようなコンタクト抵抗の増加は、特に
Ｇ−ｂｉｔ級のＤＲＡＭにおいてはそのデザインルール
が０．１３μｍと非常に面積的にも小さくなるため、大
きな問題となる。[0009] Such an increase in contact resistance is a serious problem, especially in a G-bit class DRAM because its design rule is as small as 0.13 μm even in area.
【００１０】[0010]
【発明が解決しようとする課題】上述の如く、キャパシ
タの電極材料として、ＳＲＯなどのＡＢＯ3 型導電性ぺ
ロブスカイト酸化物を用いた場合、特に下部キャパシタ
電極とその下地（プラグ電極、バリアメタル膜）との界
面に絶縁性の界面層が形成され、下部キャパシタ電極・
下地間のコンタクト抵抗が増大するという問題があっ
た。As described above, when an ABO 3 type conductive perovskite oxide such as SRO is used as an electrode material of a capacitor, particularly, a lower capacitor electrode and an underlayer (plug electrode, barrier metal film) are used. ), An insulating interface layer is formed at the interface with the lower capacitor electrode
There is a problem that the contact resistance between the bases increases.
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、キャパシタの電極材料
としてＡＢＯ3 型導電性ぺロブスカイト酸化物を用いて
も、上述したようなコンタクト抵抗の増加を抑制できる
キャパシタを有する半導体装置およびその製造方法を提
供することにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a contact resistance as described above even when an ABO 3 type conductive perovskite oxide is used as an electrode material of a capacitor. It is an object of the present invention to provide a semiconductor device having a capacitor capable of suppressing an increase in the number and a method of manufacturing the same.
【００１２】[0012]
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明に係る半導体装置は、半導体基板上
に形成され、接続孔を有する層間絶縁膜と、前記接続孔
内に形成された導電性部材と、前記層間絶縁膜上に形成
され、前記導電性部材と電気的に接続されたキャパシタ
とを備えたものであって、前記キャパシタが、前記導電
性部材とコンタクトする側の部分が０．９５以下のＡ／
Ｂ組成比を有するＡＢＯ3 型導電性ペロブスカイト酸化
物で形成された下部キャパシタ電極と、この下部キャパ
シタ電極上に形成されたキャパシタ絶縁膜と、このキャ
パシタ絶縁膜上に形成された上部キャパシタ電極とから
なることを特徴とする。Means for Solving the Problems To achieve the above object, a semiconductor device according to the present invention has an interlayer insulating film formed on a semiconductor substrate and having a connection hole, and an insulating film formed in the connection hole. And a capacitor formed on the interlayer insulating film and electrically connected to the conductive member, wherein the capacitor contacts the conductive member. A / is less than 0.95
A lower capacitor electrode formed of an ABO 3 type conductive perovskite oxide having a B composition ratio; a capacitor insulating film formed on the lower capacitor electrode; and an upper capacitor electrode formed on the capacitor insulating film. It is characterized by becoming.
【００１３】本半導体装置の好ましい形態は以下の通り
である。A preferred embodiment of the semiconductor device is as follows.
【００１４】（１）下部キャパシタ電極のうち、導電性
部材とコンタクトする部分を除いた部分が０．９５より
も大きいＡ／Ｂ組成比を有するＡＢＯ3 型導電性ペロブ
スカイト酸化物で形成されている。(1) A portion of the lower capacitor electrode other than a portion in contact with the conductive member is formed of an ABO 3 type conductive perovskite oxide having an A / B composition ratio larger than 0.95. .
【００１５】（２）ＡＢＯ3 型導電性ペロブスカイト酸
化物は、ＡＲｕＯ3 （ＡはＳｒ，Ｂａ，Ｃａ，Ｌａおよ
びＮｄから選ばれる少なくとも１種の元素を示す）、ま
たは（Ｓｒ，ＲＥ）ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，Ｓｍ
およびＮｄから選ばれる少なくとも１種の元素を示す）
である。(2) ABO 3 type conductive perovskite oxide is ARuO 3 (A represents at least one element selected from Sr, Ba, Ca, La and Nd), or (Sr, RE) CoO 3 (RE is La, Pr, Sm
And at least one element selected from Nd)
It is.
【００１６】（３）上記（２）において、ＡＢＯ3 型導
電性ペロブスカイト酸化物は、ＳｒＲｕＯ3 である。(3) In the above (2), the ABO 3 type conductive perovskite oxide is SrRuO 3 .
【００１７】（４）キャパシタ絶縁膜は、Ｂａx Ｓｒ
1-x ＴｉＯ3 またはＰｂ（Ｚｒ1-x Ｔｉ x ）Ｏ3 からな
る絶縁膜である。(4) The capacitor insulating film is made of BaxSr
1-xTiOThreeOr Pb (Zr1-xTi x) OThreeFrom
Insulating film.
【００１８】（５）導電性部材の下部キャパシタ電極と
接続する部分は、Ｔｉ、ＴｉＮまたはＴｉＡｌＮを含
む。(5) The portion of the conductive member connected to the lower capacitor electrode contains Ti, TiN or TiAlN.
【００１９】（６）上記（５）において、導電性部材
は、プラグと、このプラグ上に形成されたバリアメタル
膜とからなり、このバリアメタル膜が導電性部材の下部
キャパシタ電極と接続する部分である。(6) In the above (5), the conductive member comprises a plug and a barrier metal film formed on the plug, and the barrier metal film is connected to the lower capacitor electrode of the conductive member. It is.
【００２０】（７）キャパシタの構造が内堀型トレンチ
構造（コンケイブ構造）である。(7) The structure of the capacitor is an inner trench type trench structure (a concave structure).
【００２１】（８）下部キャパシタは、導電性部材と電
気的に接続する側の部分のＡ／Ｂ組成比が０．９５以下
である。(8) The lower capacitor has an A / B composition ratio of 0.95 or less at a portion electrically connected to the conductive member.
【００２２】本発明に係る半導体装置の製造方法は、半
導体基板上に層間絶縁膜を形成する工程と、前記層間絶
縁膜に接続孔を開口した後、前記接続孔の内部を導電性
部材で埋め込む工程と、前記層間絶縁膜上に前記導電性
部材と電気的に接続するキャパシタを形成する工程とを
有し、前記キャパシタを形成する工程が、ＡＢＯ3 型導
電性ペロブスカイト酸化物のＡサイト原料およびＢサイ
ト原料の供給速度を制御することによって、前記導電性
部材とコンタクトする側の部分が０．９５以下のＡ／Ｂ
組成比を有するＡＢＯ3 型導電性ペロブスカイト酸化物
からなる、下部キャパシタ電極としての導電性膜を成膜
する工程を含んでいることを特徴とする半導体装置。In the method of manufacturing a semiconductor device according to the present invention, a step of forming an interlayer insulating film on a semiconductor substrate, a step of opening a connection hole in the interlayer insulating film, and filling the inside of the connection hole with a conductive member. And a step of forming a capacitor electrically connected to the conductive member on the interlayer insulating film, wherein the step of forming the capacitor comprises an ABO 3 type conductive perovskite oxide A-site raw material and By controlling the supply rate of the B-site raw material, the portion on the side in contact with the conductive member has an A / B of 0.95 or less.
A semiconductor device comprising a step of forming a conductive film as a lower capacitor electrode, made of an ABO 3 type conductive perovskite oxide having a composition ratio.
【００２３】ここで、導電性膜の成膜工程の前半の成膜
温度を、導電性膜の成膜工程の後半の成膜温度よりも高
くすることが好ましい。Here, it is preferable that the film forming temperature in the first half of the conductive film forming step is higher than the film forming temperature in the second half of the conductive film forming step.
【００２４】また、本発明に係る他の半導体装置の製造
方法は、半導体基板上に第１層間絶縁膜を形成する工程
と、前記第１層間絶縁膜に接続孔を開口した後、前記接
続孔の内部を導電性部材で埋め込む工程と、前記第１層
間絶縁膜上に前記導電性部材と電気的に接続するキャパ
シタを形成する工程とを有し、前記キャパシタを形成す
る工程が、前記第１層間絶縁膜上に第２層間絶縁膜を形
成する工程と、この第２層間絶縁膜に前記接続部材に繋
がる開口部を形成する工程と、前記開口部の側面および
底面上に、前記開口部を閉塞しないように、前記導電性
部材と接続する側の部分が０．９５以下のＡ／Ｂ組成比
を有するＡＢＯ3 型導電性ペロブスカイト酸化物からな
る、下部キャパシタ電極としての導電性膜を前記半導体
基板を加熱しながら成膜する工程とを含んでいることを
特徴とする。According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a first interlayer insulating film on a semiconductor substrate; opening a connection hole in the first interlayer insulating film; Burying the inside with a conductive member, and forming a capacitor electrically connected to the conductive member on the first interlayer insulating film, wherein the step of forming the capacitor comprises: Forming a second interlayer insulating film on the interlayer insulating film, forming an opening in the second interlayer insulating film to connect to the connection member, and forming the opening on a side surface and a bottom surface of the opening. A conductive film as a lower capacitor electrode, which is made of an ABO 3 type conductive perovskite oxide having an A / B composition ratio of 0.95 or less so that the portion connected to the conductive member is not closed so as not to be blocked. While heating the substrate Characterized in that it includes a step of forming.
【００２５】［作用］本発明では、ＡＢＯ3 型導電性ペ
ロブスカイト酸化物のＡ／Ｂ組成比を０．９５以下にし
ている。すなわち、本発明では、Ａサイトの元素の割合
を従来よりも小さくしている。これにより、製造過程に
おいて、導電性部材と下部キャパシタ電極との界面に形
成される界面層中のＡサイト元素の酸化物の量を減らす
ことができる。[Operation] In the present invention, the A / B composition ratio of the ABO 3 type conductive perovskite oxide is set to 0.95 or less. That is, in the present invention, the ratio of the element at the A site is made smaller than that in the related art. Thereby, in the manufacturing process, the amount of the oxide of the A-site element in the interface layer formed at the interface between the conductive member and the lower capacitor electrode can be reduced.
【００２６】ここで、Ａサイトの元素（例えばＳｒ）の
酸化物は絶縁性を有している。したがって、本発明によ
れば、上述したように、界面層中のＡサイトの元素の酸
化物の量を減らすことができるので、界面層の抵抗を下
げることができ、その結果としてコンタクト抵抗の増加
を抑制できる。Here, the oxide of the element at the A site (for example, Sr) has an insulating property. Therefore, according to the present invention, as described above, the amount of the oxide of the element at the A site in the interface layer can be reduced, so that the resistance of the interface layer can be reduced, and as a result, the contact resistance increases. Can be suppressed.
【００２７】Ｂサイトの元素（例えばＲｕ）の酸化物は
導電性を有しているので、界面層中のＢサイトの元素の
量を減らす必要はない。ただし、本発明者の研究によれ
ば、Ｒｕは界面層中に混入しないことが分かっている。Since the oxide of the element at the B site (for example, Ru) has conductivity, it is not necessary to reduce the amount of the element at the B site in the interface layer. However, according to the study of the present inventor, it is known that Ru does not enter the interface layer.
【００２８】Ａ／Ｂ組成比を小さくする方法としては、
ＡＢＯ3 型導電性ペロブスカイト酸化物のＡサイト原料
の供給速度を制御方法（請求項８）や、下地形状に合わ
せてプロセス条件を工夫する方法（請求項９，１０）が
あげられる。この点については、さらに発明の実施の形
態の項で詳述する。As a method of reducing the A / B composition ratio,
There are a method of controlling the supply rate of the A-site raw material of the ABO 3 type conductive perovskite oxide (claim 8) and a method of devising the process conditions according to the shape of the base (claims 9 and 10). This point will be described in detail in the embodiments of the invention.
【００２９】[0029]
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。Embodiments of the present invention (hereinafter, referred to as embodiments) will be described below with reference to the drawings.
【００３０】（第１の実施形態）図１は、本発明の第１
の実施形態に係る平面構造のＤＲＡＭ用ぺロブスカイト
酸化物キャパシタの製造方法を示す工程断面図である。(First Embodiment) FIG. 1 shows a first embodiment of the present invention.
FIG. 6 is a process cross-sectional view showing the method for manufacturing the perovskite oxide capacitor for the DRAM having the planar structure according to the embodiment of the present invention.
【００３１】まず、図１（ａ）に示すように、ＭＯＳト
ランジスタ等の素子が形成されたシリコン基板（不図
示）上に層間絶縁膜１を堆積した後、層間絶縁膜１に接
続孔を開口し、その内部をＷプラグ２で埋め込む。Ｗプ
ラグ２はメモリセルを構成するＭＯＳトランジスタのソ
ース／ドレイン拡散層と接続する。なお、接続孔の側壁
にＴｉＮ／Ｔｉの積層膜を形成してから接続孔の内部を
Ｗプラグ２で埋め込んでも良い。First, as shown in FIG. 1A, after an interlayer insulating film 1 is deposited on a silicon substrate (not shown) on which elements such as MOS transistors are formed, a connection hole is opened in the interlayer insulating film 1. Then, the inside thereof is embedded with the W plug 2. W plug 2 is connected to a source / drain diffusion layer of a MOS transistor forming a memory cell. Note that a TiN / Ti laminated film may be formed on the side wall of the connection hole, and then the inside of the connection hole may be filled with the W plug 2.
【００３２】次に図１（ｂ）に示すように、Ｗプラグ２
の上面をリセスにより３０ｎｍ程後退させた後、Ｗプラ
グ２を後退させて生じた溝を充填するように、全面にバ
リアメタル膜としての厚さ３０ｎｍ程度のＴｉＮ膜３を
形成する。Next, as shown in FIG.
Is recessed by about 30 nm by a recess, and a TiN film 3 having a thickness of about 30 nm as a barrier metal film is formed on the entire surface so as to fill a groove formed by retracting the W plug 2.
【００３３】ＴｉＮ膜３の具体的な形成方法は以下の通
りである。すなわち、基板温度を５０Ｏ℃に設定し、Ｎ
2 ／（Ａｒ＋Ｎ2 ）＝６Ｏ％のガス雰囲気でＤＣスパッ
タ法により形成する。ここで、耐酸化性を高めるため
に、ＴｉＮ膜３の代わりにＴｉＡＩＮ膜を用いることも
有効である。The specific method of forming the TiN film 3 is as follows. That is, the substrate temperature is set to 50 ° C.
It is formed by DC sputtering in a gas atmosphere of 2 / (Ar + N 2 ) = 60%. Here, it is also effective to use a TiAIN film instead of the TiN film 3 in order to increase the oxidation resistance.
【００３４】次に図１（ｃ）に示すように、接続孔の外
部のＴｉＮ膜３をＣＭＰにより除去して表面を平坦化し
た後、下部キャパシタ電極としてのＳＲＯ膜４を全面に
スパッタ法により形成する。Next, as shown in FIG. 1C, after the TiN film 3 outside the connection hole is removed by CMP to flatten the surface, an SRO film 4 as a lower capacitor electrode is formed on the entire surface by sputtering. Form.
【００３５】ここで、ＳＲＯ膜４は２段階に分けて形成
する。具体的には、基板温度を５００℃に設定し、Ａｒ
＝１０Ｏ％のガス雰囲気で、パワ−２ｋＷのＤＣスパッ
タ法により、厚さ２０ｎｍの第１ＳＲＯ膜を形成する。
次にパワーを０．５ｋＷと変えた以外は同じ条件でＤＣ
スパッタ法により、第１ＳＲＯ膜上に厚さ３０ｎｍの第
２ＳＲＯ膜を形成する。なお、第１および第２ＳＲＯ膜
のスパッタ成膜において、スパッタターゲットとしては
Ｓｒ／Ｒｕ組成比＝１．０のＳＲＯ焼結品を用いる。Here, the SRO film 4 is formed in two stages. Specifically, the substrate temperature is set to 500 ° C., and Ar
A first SRO film having a thickness of 20 nm is formed by a DC sputtering method with a power of -2 kW in a gas atmosphere of = 100%.
Next, DC was changed under the same conditions except that the power was changed to 0.5 kW.
A second SRO film having a thickness of 30 nm is formed on the first SRO film by a sputtering method. In the sputter deposition of the first and second SRO films, an SRO sintered product having an Sr / Ru composition ratio = 1.0 is used as a sputter target.
【００３６】これらの第１および第２ＳＲＯ膜のＳｒ／
Ｒｕ組成比をｎａｎｏ−ＥＤＸにより調べたところ、第
１ＳＲＯ膜のＳｒ／Ｒｕ組成比は０．９１、第２ＳＲＯ
膜のＳｒ／Ｒｕ組成比は０．９９であった。すなわち、
下部側（ＴｉＮ膜３側）が上部側に比べてＳｒプアーな
ＳＲＯ膜（下部キャパシタ電極）４を形成できる。な
お、下地が本実施形態のようにべた膜（平面構造）の場
合には、ＸＲＦまたはＩＣＰによっても組成分析は可能
である。The first and second SRO films have Sr /
When the Ru composition ratio was examined by nano-EDX, the Sr / Ru composition ratio of the first SRO film was 0.91, and the second SRO film was
The Sr / Ru composition ratio of the film was 0.99. That is,
An SRO film (lower capacitor electrode) 4 in which the lower side (TiN film 3 side) is Sr-poor compared to the upper side can be formed. When the base is a solid film (planar structure) as in the present embodiment, the composition analysis can be performed by XRF or ICP.
【００３７】このような組成比のＳＲＯ膜４が得られた
理由としては、パワーの大きいＤＣスパッタの場合、ス
パッタリング収率がＳｒよりもＲｕの方が速くなり、そ
の結果としてＳＲＯの結晶化が起こる速度よりもＲｕの
基板への供給到達速度が速くなるからだと考えられる。
より正確には、パワーによりＳｒ（Ａサイト元素）およ
びＲｕ（Ｂサイト元素）の供給量を制御することによっ
て、単位時間に結晶化されるＳＲＯ量よりも、短時間当
たりに基板に供給されるＳｒ量の方が多くなるからであ
る。パワーが小さいときは、ＳＲＯの結晶成長が速いの
でそれほど組成ずれは起こらず、ＳｒプアーなＳＲＯ膜
は形成されない。The reason why the SRO film 4 having such a composition ratio was obtained is that, in the case of DC sputtering with a large power, the sputtering yield of Ru is faster than that of Sr, and as a result, the crystallization of SRO is reduced. It is considered that the speed at which Ru is supplied to the substrate is higher than the speed at which it occurs.
More precisely, by controlling the supply amounts of Sr (A-site element) and Ru (B-site element) by the power, the SRO is supplied to the substrate in a shorter time than the SRO amount crystallized per unit time. This is because the amount of Sr increases. When the power is small, the SRO crystal growth is fast, so there is not much compositional deviation, and no Sr poor SRO film is formed.
【００３８】電極（ＳＲＯ膜）・バリアメタル膜（Ｔｉ
Ｎ膜）のコンタクト構造について、コンタクト抵抗を測
定するためにコンタクトチェーンを作成した。その結
果、Ｓｒ／Ｒｕ組成比が１．０に近い従来のＳＲＯ膜を
用いた場合には、コンタクト抵抗は１５ｋΩであった。
これに対し、本発明のＳｒプアーなＳＲＯ膜４を用い場
合には、コンタクト抵抗は５ｋΩという小さいな値であ
った。Electrode (SRO film) / barrier metal film (Ti
For the contact structure of the (N film), a contact chain was created to measure the contact resistance. As a result, when a conventional SRO film having an Sr / Ru composition ratio close to 1.0 was used, the contact resistance was 15 kΩ.
On the other hand, when the Sr-poor SRO film 4 of the present invention was used, the contact resistance was as small as 5 kΩ.
【００３９】従来と本発明とでコンタクト抵抗が大きく
異なった理由は以下のように考えられる。The reason why the contact resistance is largely different between the prior art and the present invention is considered as follows.
【００４０】すなわち、Ｓｒ／Ｒｕ組成比が１．０もし
くはそれ以上のＳｒリッチな従来のＳＲＯ膜の場合、製
造過程で、若干のＳｒが電極・バリアメタル膜の界面に
入り込み、絶縁体であるＴｉ，Ｏ，Ｓｒの化合物層（Ｓ
ｒの酸化物を含む界面層）が上記界面に形成され、コン
タクト抵抗が上昇したと考えられる。That is, in the case of an Sr-rich conventional SRO film having a Sr / Ru composition ratio of 1.0 or more, a small amount of Sr enters the interface between the electrode and the barrier metal film during the manufacturing process and becomes an insulator. Compound layer of Ti, O, Sr (S
It is considered that an interface layer containing an oxide of r) was formed at the interface, and the contact resistance increased.
【００４１】これに対して本発明の場合には、Ｓｒプア
ーな第１ＳＲＯ膜がバリアメタル膜と接するので、界面
層中のＳｒ酸化物の量が十分に減って、コンタクト抵抗
が低減したと考えられる。On the other hand, in the case of the present invention, since the first SRO film having Sr poor contacts with the barrier metal film, the amount of Sr oxide in the interface layer is sufficiently reduced, and it is considered that the contact resistance is reduced. Can be
【００４２】次に図１（ｄ）に示すように、キャパシタ
絶縁膜としての厚さ３０ｎｍのＢａ 0.5 Ｓｒ0.5 ＴｉＯ
3 （ＢＳＴ）膜５を４００℃でＲＦスパッタ法により全
面に形成した後、６００℃の減圧窒素雰囲気下で結晶化
アニールを行う。Next, as shown in FIG.
Ba with a thickness of 30 nm as an insulating film 0.5Sr0.5TiO
Three(BST) The entire film 5 was formed at 400 ° C.
After forming on the surface, crystallize under reduced pressure nitrogen atmosphere at 600 ° C
Annealing is performed.
【００４３】最後に、同図（ｄ）に示すように、ＢＳＴ
膜５上に上部キャパシタ電極としての厚さ５０ｎｍの所
定パターンのＳＲＯ膜６を形成し、ＤＲＡＭ用ぺロブス
カイト酸化物キャパシタが完成する。Finally, as shown in FIG.
An SRO film 6 having a predetermined pattern with a thickness of 50 nm as an upper capacitor electrode is formed on the film 5, and a perovskite oxide capacitor for DRAM is completed.
【００４４】ここで、ＳＲＯ膜６は、基板温度５００
℃、Ａｒ＝１００％のガス雰囲気、パワ−０．５ｋＷの
条件で、ＤＣスパッタ法により全面に形成したＳＲＯ膜
を、レジストをマスクに用いたウェットエッチングによ
り加工して形成する。Here, the SRO film 6 has a substrate temperature of 500
An SRO film formed on the entire surface by DC sputtering is formed by wet etching using a resist as a mask under the conditions of a temperature of ° C, a gas atmosphere of Ar = 100%, and a power of -0.5 kW.
【００４５】かくして本実施形態によれば、高パワーの
ＤＣスパッタ法にてＴｉＮ膜３とコンタクトする側の部
分のＳＲＯ膜４（第１ＳＲＯ膜）を形成することによ
り、ＳＲＯ膜４のＴｉＮ膜３とのコンタクト部分をＳｒ
プアーとすることができ、ＳＲＯ膜４とＴｉＮ膜３との
間のコンタクト抵抗、すなわち下部キャパシタ電極とバ
リアメタル膜との間のコンタクト抵抗を十分に低くでき
るようになる。Thus, according to the present embodiment, the SRO film 4 (first SRO film) on the side in contact with the TiN film 3 is formed by the high-power DC sputtering method, so that the TiN film 3 of the SRO film 4 is formed. Contact part with Sr
The contact resistance between the SRO film 4 and the TiN film 3, that is, the contact resistance between the lower capacitor electrode and the barrier metal film can be sufficiently reduced.
【００４６】なお、コンタクト抵抗を下げるためには、
バリアメタル膜とコンタクトする部分のＳＲＯ膜のＳｒ
／Ｒｕ組成比を小さくする必要があるが、１．０よりか
なり小さくすると、ＳｒＲｕ０3 以外にＲｕもしくはＲ
ｕ０2 が界面に析出し始める。したがって、Ｓｒ／Ｒｕ
組成比を小さく過ぎることは好ましくない。In order to reduce the contact resistance,
Sr of SRO film in contact with barrier metal film
/ It is necessary to reduce the Ru composition ratio, but when considerably less than 1.0, Ru or R other than SrRu0 3
u0 2 begins to precipitate at the interface. Therefore, Sr / Ru
It is not preferable that the composition ratio is too small.
【００４７】（第２の実施形態）図２は、本発明の第２
の実施形態に係る内堀型トレンチ構造（コンケーブ構
造）のＤＲＡＭ用ぺロブスカイト酸化物キャパシタの製
造方法を示す工程断面図である。(Second Embodiment) FIG. 2 shows a second embodiment of the present invention.
FIG. 8 is a process cross-sectional view showing a method for manufacturing a perovskite oxide capacitor for DRAM having an inner trench type trench structure (concave structure) according to the embodiment of FIG.
【００４８】まず、図２（ａ）に示すように、第１の実
施形態の図１（ａ）から図１（ｃ）にかけて説明したよ
うに、層間絶縁膜１１中にＷプラグ１２、ＴｉＮ膜（バ
リアメタル膜）１３を形成する。また、第１の実施形態
で述べたのと同様な変更が可能である。この後、同図
（ａ）に示すように、原料にＴＥＯＳを用いたＣＶＤ法
により厚さ５０ｎｍの層間絶縁膜１４を全面に形成す
る。First, as shown in FIG. 2A, the W plug 12 and the TiN film are formed in the interlayer insulating film 11 as described with reference to FIGS. 1A to 1C of the first embodiment. (Barrier metal film) 13 is formed. Further, the same changes as described in the first embodiment are possible. Thereafter, as shown in FIG. 3A, a 50 nm-thick interlayer insulating film 14 is formed on the entire surface by a CVD method using TEOS as a raw material.
【００４９】次に図２（ｂ）に示すように、フォトリソ
グラフィとＲＩＥを用い、Ｏ．１５μｍｍのデザインル
ールで、層間絶縁膜１４に内堀型トレンチを形成した
後、基板温度５００℃、Ａｒ＝１００％のガス雰囲気の
条件でロングスロースパッタ（ＬＴＳ）法により、下部
キャパシタ電極としてのＳＲＯ膜１５を内堀型トレンチ
の側面部での膜厚が２０ｎｍになるように形成する。Next, as shown in FIG. 2B, photolithography and RIE After forming an inner trench in the interlayer insulating film 14 according to a design rule of 15 μm, an SRO film as a lower capacitor electrode is formed by a long throw sputtering (LTS) method under the conditions of a substrate temperature of 500 ° C. and a gas atmosphere of Ar = 100%. 15 is formed so that the film thickness on the side surface of the inner trench is 20 nm.
【００５０】ここで、ロングスロースパッタ法を用いた
理由は、ＳＲＯ膜１５のステップカバレッジを良くする
ためである。ロングスロースパッタ法では、ターゲット
−基板間の距離（Ｔ−Ｓ間距離）を長くとったチャンバ
ーを用い、かつチャンバー内圧力を下げる。Here, the reason why the long throw sputtering method is used is to improve the step coverage of the SRO film 15. In the long throw sputtering method, a chamber having a long target-substrate distance (distance between TS) is used, and the pressure in the chamber is reduced.
【００５１】これにより、スパッタ粒子の基板垂直成分
が多くなり、通常のスパッタ法に比べてステップカバレ
ッジが良くなる。今回、用いた装置では、Ｔ−Ｓ間距離
はｌ７０ｍｍのものを使用し、またチャンバー内圧力は
雰囲気ガス（Ａｒ）の流量を調整することにより０．１
Ｐａとした。As a result, the component perpendicular to the substrate of the sputtered particles is increased, and the step coverage is improved as compared with the ordinary sputtering method. In this case, the apparatus used had a T-S distance of 170 mm, and the pressure in the chamber was adjusted to 0.1 by adjusting the flow rate of the atmosphere gas (Ar).
Pa.
【００５２】以下、スパッタ条件とステップカバレッジ
との関係について調べた結果を説明する。以下の結果は
基本的にはスパッタの種類に関係なく成り立つものであ
る。Hereinafter, results of an examination on the relationship between the sputtering conditions and the step coverage will be described. The following results basically hold regardless of the type of sputtering.
【００５３】まず、パワーに関しては、高パワーになる
ほど、内堀型トレンチの側面部でのステップカバレッジ
は改善される。その理由は、スパッ夕粒子のマイグレー
ションもしくは内堀型トレンチの開口面付近での再スパ
ッタが促進されるからだと考えられる。First, as for the power, as the power becomes higher, the step coverage at the side surface of the inner trench is improved. It is considered that the reason is that the migration of the sputtered particles or the resputtering near the opening surface of the inner trench is promoted.
【００５４】図６に、パワー（０．１ｋＷ，２．０ｋ
Ｗ）を変えてスパッタ形成した各ＳＲＯ膜の電子顕微鏡
写真を示す。図から、パワーを高くすることで、側面カ
バレッジ（側面下部膜厚／側面上部膜厚）が６８％から
９４％に上がり、改善できることが分かった。FIG. 6 shows the power (0.1 kW, 2.0 kW).
13 shows electron micrographs of each SRO film formed by sputtering with changing W). From the figure, it was found that by increasing the power, the side-surface coverage (side-side lower film thickness / side-surface upper film thickness) was increased from 68% to 94%, and could be improved.
【００５５】なお、下地は、シリコン基板上に厚さ５５
０ｎｍのＳｉ０2 膜を形成した後、０．２２μｍルール
でアスペクト比２．５のホール（穴）をフォトリソグラ
フィとＲＩＥを用いて上記ＳｉＯ2 膜に開口したもので
ある。The underlayer is formed on a silicon substrate with a thickness of 55 mm.
After forming the Si0 2 film of 0 nm, it is obtained by opening the above SiO 2 film holes (holes) of the aspect ratio of 2.5 at 0.22μm rule using photolithography and RIE.
【００５６】また、チャンバー内の圧力に関しては、Ｌ
ＴＳ法の場合のように低圧力の方がチャンバー内のプラ
ズマ粒子の数が減ってそれらの平均自由工程が長くな
り、その結果としてプラズマ粒子の基板到達時の指向性
が高くなるため、カパレッジは良くなる。As for the pressure in the chamber, L
As in the case of the TS method, when the pressure is low, the number of plasma particles in the chamber is reduced, and their mean free path is lengthened. As a result, the directivity of the plasma particles when reaching the substrate is increased. Get better.
【００５７】図７に、チャンバー内圧力（０．１Ｐａ，
１．０Ｐａ）を変えてスパッタ形成した各ＳＲＯ膜の電
子顕微鏡写真を示す。図から、チャンバー内圧力を高く
すると、ホールの開口面の付近でオーバーハングが生
じ、ステップカバレッジが劣化することが分かる。FIG. 7 shows the pressure in the chamber (0.1 Pa,
The electron micrograph of each SRO film formed by changing the pressure by 1.0 Pa) is shown. From the figure, it can be seen that when the pressure in the chamber is increased, overhang occurs near the opening surface of the hole, and the step coverage deteriorates.
【００５８】また、下地のアスペクト比依存に関して
は、アスペクト比が小さいほど内堀型トレンチの側面部
でのステップカバレッジが良くなる傾向がある。Regarding the aspect ratio dependence of the base, there is a tendency that the smaller the aspect ratio, the better the step coverage on the side surface of the inner trench.
【００５９】図８に、下地のアスペクト比（２．５，
１．４，０．７）を変えてスパッタ形成して各ＳＲＯ膜
の電子顕微鏡写真（断面ＳＥＭ写真）を示す。図から、
側面カバレッジはアスペクト比の高い順に９４％、１０
０％，１０６％であった。すなわち、アスペクト比が低
い下地の方が入射粒子がより底部まで入るが、その差は
それほど大きくないことが分かった。FIG. 8 shows the aspect ratio (2.5,
(1.4, 0.7) are shown, and electron micrographs (cross-sectional SEM photographs) of each SRO film formed by sputtering are shown. From the figure,
The side coverage is 94%, 10% in descending order of the aspect ratio.
0% and 106%. In other words, it was found that the incident particles enter the bottom more in the lower aspect ratio base, but the difference is not so large.
【００６０】図９に、ホール径（０．２２μｍ，０．１
５μｍ）を変えて形成して各ＳＲＯ膜の電子顕微鏡写真
（断面ＳＥＭ写真）を示す。ホール径についてより正確
に述べると、ホール底の形状は楕円になり、ここではそ
の楕円の短径をホール径といっている。図からホール径
の違いによる側面カバレッジの差はほとんど見られず
（ともに約９５％程度）、したがってステップカバレッ
ジはホール径にはあまり依存しないと考えられる。FIG. 9 shows the hole diameter (0.22 μm, 0.1
5 μm) is shown, and an electron micrograph (cross-sectional SEM photograph) of each SRO film is shown. To describe the hole diameter more accurately, the shape of the hole bottom is elliptical, and the minor diameter of the ellipse is referred to as the hole diameter here. From the figure, there is almost no difference in the side coverage due to the difference in the hole diameter (both about 95%), and it is considered that the step coverage does not depend much on the hole diameter.
【００６１】ＳＲＯ膜１４の内堀型トレンチ外部上部Ｐ
１、内堀型トレンチ外部下部Ｐ２、内堀型トレンチ側壁
上部Ｐ３、内堀型トレンチ側壁下部Ｐ４、内堀型トレン
チ底部Ｐ５の５個所について（図２（ｂ）参照）、ｎａ
ｎｏ−ＥＤＸによりＳｒ／Ｒｕ組成比を調べた。図３に
その結果を示す。図から、基板温度が上がるほど、内堀
型トレンチ底部Ｐ５でＳｒプアーの傾向が顕著になるこ
とが分かる。The upper part P outside the inner trench type trench of the SRO film 14
1. About the lower part P2 of the inner moat type trench, the upper part P3 of the inner moat type trench side wall, the lower part P4 of the inner moat type trench side wall, and the lower part P5 of the inner moat type trench (see FIG. 2B), na
The composition ratio of Sr / Ru was examined by no-EDX. FIG. 3 shows the result. From the figure, it can be seen that as the substrate temperature rises, the tendency of Sr poor at the bottom part P5 of the inner trench type trench becomes remarkable.
【００６２】このような組成比のＳＲＯ膜１４が得られ
た理由は以下のように考えられる。ＳＲＯを高温でスパ
ッタ形成するとき、最も温度の高い基板表面でＲｕＯ4
が形成され、蒸発する。下地が平面の場合、ＲｕＯ4 は
そのまま排気される。The reason why the SRO film 14 having such a composition ratio was obtained is considered as follows. When SRO is formed by sputtering at a high temperature, RuO 4
Are formed and evaporate. When the base is flat, RuO 4 is exhausted as it is.
【００６３】しかし、下地が内堀型トレンチのように立
体形状（特にホール）の場合、底部から蒸発したＲｕＯ
4 が十分に排気される前に、ＲｕＯ4 がＲｕＯ2 などに
分解され（ＲｕＯ４は非常に短寿命のラジカルであ
る）、底部ではＲｕＯ2 などの形でＲｕが再デポされ
る。その結果、底部付近のみでＲｕリッチ、言い換えれ
ばＳｒプアーのＳＲＯ膜が形成される。一方、内堀型ト
レンチの上部ではＲｕＯ4 が簡単に排気されてしまうの
で、特にＳｒプアー（Ｒｕリッチ）のＳＲＯ膜は形成さ
れない。その結果、内堀型トレンチの底部でのみ、Ｓｒ
プアーのＳＲＯ膜が形成される。However, when the base has a three-dimensional shape (especially a hole) such as an inner trench type trench, RuO evaporated from the bottom is used.
Before 4 is sufficiently evacuated, RuO 4 is broken down into RuO 2 and the like (RuO 4 is a very short-lived radical), and Ru is redeposited at the bottom in the form of RuO 2 and the like. As a result, a Ru-rich, in other words, Sr-poor SRO film is formed only near the bottom. On the other hand, since RuO 4 is easily exhausted above the inner trench type trench, an Sr poor (Ru-rich) SRO film is not particularly formed. As a result, only at the bottom of the inner trench type trench, Sr
A poor SRO film is formed.
【００６４】上記メカニズムと高温の方がＲｕＯ4 が生
成しやすいことから、本実施形態よりも高温のＳＲＯプ
ロセスでは、さらにＳｒプアー（Ｒｕリッチ）のＳＲＯ
膜を底部に形成できることになる。例えば、６ＯＯ℃で
は底部のＳｒ／Ｒｕ組成比は０．６１であった。ただ
し、６００℃の高温では、内堀型トレンチの側面での粒
成長が激しくなり、表面モフォロジー荒れが大きくなる
ので、それとの兼ね合いが必要となる。Since the mechanism and the higher temperature easily generate RuO 4 , in the SRO process at a higher temperature than in the present embodiment, the SRO of the Sr poor (Ru rich) is further increased.
A film can be formed on the bottom. For example, at 6OO ° C., the Sr / Ru composition ratio at the bottom was 0.61. However, at a high temperature of 600 ° C., the grain growth on the side surface of the inner moat trench becomes intense, and the surface morphology becomes rough, so that it is necessary to balance it.
【００６５】また、図３から、同じ温度（５００℃）で
も、雰囲気が変わるとＳｒ／Ｒｕ組成比も変わることが
分かる。したがって、雰囲気によってもＳｒ／Ｒｕ組成
比を制御することは可能である。。FIG. 3 shows that, even at the same temperature (500 ° C.), the Sr / Ru composition ratio changes when the atmosphere changes. Therefore, it is possible to control the Sr / Ru composition ratio depending on the atmosphere. .
【００６６】また、ＳＲＯ膜は、バリアメタル膜とのコ
ンタクト部分のみでＳｒプアーであれば十分なので、Ｓ
ＲＯ膜の成膜工程の前半の基板温度（成膜温度）を後半
のそれよりも高くしても良い。これにより、コンタクト
部分ではない部分は通常のＳｒ／Ｒｕ組成比を有するＳ
ＲＯ膜を形成することができる。Further, the SRO film is sufficient only if it is in contact with the barrier metal film and Sr poor.
The substrate temperature (film formation temperature) in the first half of the RO film formation process may be higher than that in the second half. As a result, the portion other than the contact portion has the Sr / Ru composition ratio of Sr / Ru.
An RO film can be formed.
【００６７】図２（ｂ）に示したように下地が立体形状
の場合について、電極（ＳＲＯ膜）・バリアメタル膜
（ＴｉＮ膜）のコンタクト抵抗を測定するために、コン
タクトチェーンを作成した。その結果、Ｏ．１５μｍの
デザインルールで３ｋΩであった。一方、下地形状が平
面の場合について、同様にコンタクトチェーンを作成し
たところ、そのコンタクト抵抗は１５ｋΩであった。As shown in FIG. 2 (b), a contact chain was prepared to measure the contact resistance of the electrode (SRO film) and the barrier metal film (TiN film) when the base had a three-dimensional shape. As a result, O.D. It was 3 kΩ under a design rule of 15 μm. On the other hand, when the contact chain was formed in the same manner when the underlying shape was flat, the contact resistance was 15 kΩ.
【００６８】コンタクト抵抗が下地形状の違いの影響を
受ける理由は以下のように考えられる。下地が平面の場
合、スパッタ時にＲｕＯ4 が排気され、その分Ｓｒリッ
チなＳＲＯ膜が形成される。化学量論比（Ｓｒ／Ｒｕ＝
１．０）もしくはそれ以上のＳｒリッチのＳＲＯ膜の場
合、下地のＴｉＮ膜との界面にＳｒＴｉＯ3 を含む界面
層が若干形成される。ＳｒＴｉＯ3 は絶縁体であるた
め、ＳｒＴｉＯ3 が形成された分だけコンタクト抵抗は
上昇することになる。The reason why the contact resistance is affected by the difference in the base shape is considered as follows. When the base is a flat surface, RuO 4 is exhausted during sputtering, and an Sr-rich SRO film is formed accordingly. Stoichiometric ratio (Sr / Ru =
1.0) or more, an Sr-rich SRO film slightly forms an interface layer containing SrTiO 3 at the interface with the underlying TiN film. Since SrTiO 3 is an insulator, the contact resistance increases by the amount of SrTiO 3 formed.
【００６９】これに対し、下地が内堀型トレンチの場
合、スパッタ時にＲｕＯ4 が排気されず、その分Ｓｒプ
アーなＳＲＯ膜が底部に形成される。その結果、ＳｒＴ
ｉＯ3を生成するＳｒが不足し、コンタクト抵抗が下が
ったと考えられる。On the other hand, when the base is an inner trench type trench, RuO 4 is not exhausted at the time of sputtering, and a Sr poor SRO film is formed at the bottom correspondingly. As a result, SrT
It is considered that Sr for generating iO 3 was insufficient and the contact resistance was lowered.
【００７０】次に図２（ｃ）に示すように、内堀型トレ
ンチの内部にレジスト（不図示）を埋め込み、レジスト
をマスクに用いてＣＭＰにより内堀型トレンチの外部の
不要なＳＲＯ膜１５除去し、その後レジストを０2 アッ
シャーにより剥離する。Next, as shown in FIG. 2C, a resist (not shown) is buried in the inner trench, and the unnecessary SRO film 15 outside the inner trench is removed by CMP using the resist as a mask. , then the resist is removed by 0 2 asher.
【００７１】次に同図（ｃ）に示すように、キャパシタ
絶縁膜としての厚さ３０ｎｍのＢＳＴ膜１６を５００℃
でＣＶＤ法で全面に形成した後、６０Ｏ℃、減圧窒素雰
囲気下で結晶化アニールを行う。Next, as shown in FIG. 3C, a BST film 16 having a thickness of 30 nm as a capacitor insulating film is formed at 500 ° C.
Then, crystallization annealing is performed at 60 ° C. under a reduced pressure nitrogen atmosphere.
【００７２】次に同図（ｃ）に示すように、ＢＳＴ膜１
６上に上部キャパシタ電極としての厚さ１００ｎｍのＳ
ＲＯ膜１７を形成する。Next, as shown in FIG.
6 on top of S having a thickness of 100 nm as an upper capacitor electrode.
An RO film 17 is formed.
【００７３】ここで、ＳＲＯ膜１７は、基板温度５００
℃、Ａｒ＝１００％のガス雰囲気、パワ−１ｋＷの条件
の条件で、ＤＣスパッタ法により全面に形成する。Here, the SRO film 17 has a substrate temperature of 500
C., a gas atmosphere of Ar = 100%, and a power of -1 kW.
【００７４】最後に、ＳＲＯ膜１７およびＢＳＴ膜１６
をレジストをマスクに用いたウェットエッチングにより
所定の形状にパターニングして、ＤＲＡＭ用ぺロブスカ
イト酸化物キャパシタが完成する。Finally, the SRO film 17 and the BST film 16
Is patterned into a predetermined shape by wet etching using a resist as a mask to complete a perovskite oxide capacitor for DRAM.
【００７５】かくして本実施形態によれば、下地を内堀
型トレンチ（立体形状）にし、かつ高パワーのＤＣスパ
ッタ法にてＳＲＯ膜１５を形成することにより、ＳＲＯ
膜１５のＴｉＮ膜１３とのコンタクト部分をＳｒプアー
とすることができ、ＳＲＯ膜１５とＴｉＮ膜１３との間
のコンタクト抵抗、すなわち下部キャパシタ電極とバリ
アメタル膜との間のコンタクト抵抗を十分に低くできる
ようになる。Thus, according to the present embodiment, the SRO film 15 is formed by a high-power DC sputtering method with the base being an inner trench type (three-dimensional shape) and the SRO film is formed.
The contact portion of the film 15 with the TiN film 13 can be made of Sr, and the contact resistance between the SRO film 15 and the TiN film 13, that is, the contact resistance between the lower capacitor electrode and the barrier metal film can be sufficiently increased. You can lower it.
【００７６】また、内堀型トレンチの内側上面に形成さ
れるＳＲＯ膜１５は層間絶縁膜（ＳｉＯ2 膜）１４と非
常に密着性が良く、図２（ｃ）のＣＭＰ工程においても
膜剥がれは生じない。The SRO film 15 formed on the inner upper surface of the inner trench has a very good adhesion to the interlayer insulating film (SiO 2 film) 14, and film peeling occurs even in the CMP step of FIG. 2C. Absent.
【００７７】（第３の実施形態）図４は、本発明の第３
の実施形態に係るスタック構造のＤＲＡＭ用ぺロブスカ
イト酸化物キャパシタの製造方法を示す工程断面図であ
る。(Third Embodiment) FIG. 4 shows a third embodiment of the present invention.
FIG. 7 is a process cross-sectional view showing the method for manufacturing the perovskite oxide capacitor for the DRAM having the stacked structure according to the embodiment.
【００７８】まず、図４（ａ）に示すように、第１の実
施形態の図１（ａ）から図１（ｃ）にかけて説明したよ
うに、層間絶縁膜２１中にＷプラグ２２、ＴｉＮ膜（バ
リアメタル）２３を形成する。また、第１の実施形態で
述べたのと同様な変更が可能である。この後、同図
（ａ）に示すように、原料にＴＥＯＳを用いたＣＶＤ法
により厚さ５０ｎｍの層間絶縁膜２４を全面に形成す
る。First, as shown in FIG. 4A, the W plug 22 and the TiN film are formed in the interlayer insulating film 21 as described with reference to FIGS. 1A to 1C of the first embodiment. (Barrier metal) 23 is formed. Further, the same changes as described in the first embodiment are possible. Thereafter, as shown in FIG. 1A, a 50 nm-thick interlayer insulating film 24 is formed on the entire surface by a CVD method using TEOS as a raw material.
【００７９】次に図４（ｂ）に示すように、フォトリソ
グラフィとＲＩＥを用い、Ｏ．１５μｍｍのデザインル
ールで、層間絶縁膜２４にＴｉＮ膜２３に対しての接続
孔を形成した後、接続孔の内部を充填するように下部キ
ャパシタ電極としてのＳＲＯ膜２５を全面にスパッタ法
により形成する。Next, as shown in FIG. 4 (b), O.O. After a connection hole for the TiN film 23 is formed in the interlayer insulating film 24 with a design rule of 15 μm, an SRO film 25 as a lower capacitor electrode is formed on the entire surface by a sputtering method so as to fill the inside of the connection hole. .
【００８０】ここで、ＳＲＯ膜２５は２段階に分けて形
成する。具体的には、基板温度を５００℃に設定し、Ａ
ｒ＝１０Ｏ％のガス雰囲気で、パワ−２ｋＷのＤＣスパ
ッタ法により、厚さ２０ｎｍの第１ＳＲＯ膜を形成す
る。次にパワーをＯ．５ｋＷと変えた以外は同じ条件で
ＤＣスパッタ法により、第１ＳＲＯ膜上に厚さ７０ｎｍ
の第２ＳＲＯ膜を形成する。なお、第１および第２ＳＲ
Ｏ膜のスパッタ成膜において、スパッタターゲットとし
てはＳｒ／Ｒｕ組成比＝１．０のＳＲＯ焼結品を用い
る。Here, the SRO film 25 is formed in two stages. Specifically, the substrate temperature was set to 500 ° C.
A first SRO film having a thickness of 20 nm is formed by a DC sputtering method with a power of −2 kW in a gas atmosphere of r = 100%. Next, the power is set to O. The thickness was 70 nm on the first SRO film by DC sputtering under the same conditions except that the power was changed to 5 kW.
Of the second SRO film is formed. The first and second SRs
In the sputter deposition of the O film, an SRO sintered product having an Sr / Ru composition ratio = 1.0 is used as a sputter target.
【００８１】この後、ＣＭＰにより接続孔の外部の不要
なＳＲＯ膜２５を除去した後、図４（ｃ）に示すよう
に、層間絶縁膜２４を除去する。図には、１つのプラグ
／バリアメタル膜しか示していないが、実際のデバイス
では、複数のプラグ／バリアメタル膜が存在し、図４
（ｃ）の工程で層間絶縁膜２４を除去することで、互い
に分離された複数の下部キャパシタ電極２５が各プラグ
／バリアメタル膜上に形成されることになる。Then, after the unnecessary SRO film 25 outside the connection hole is removed by CMP, as shown in FIG. 4C, the interlayer insulating film 24 is removed. Although only one plug / barrier metal film is shown in the figure, in an actual device, a plurality of plug / barrier metal films exist, and FIG.
By removing the interlayer insulating film 24 in the step (c), a plurality of lower capacitor electrodes 25 separated from each other are formed on each plug / barrier metal film.
【００８２】これらの第１および第２ＳＲＯ膜のＳｒ／
Ｒｕ組成比をｎａｎｏ−ＥＤＸにより調べたところ、第
１ＳＲＯ膜のＳｒ／Ｒｕ組成比はＯ．９１、第２ＳＲＯ
膜のＳｒ／Ｒｕ組成比は０．９９であった。このような
組成のＳＲＯ膜２５が得られた理由は、第１の実施形態
のＳＲＯ膜６のそれと同じである。The first and second SRO films have Sr /
When the Ru composition ratio was examined by nano-EDX, the Sr / Ru composition ratio of the first SRO film was O.D. 91, 2nd SRO
The Sr / Ru composition ratio of the film was 0.99. The reason why the SRO film 25 having such a composition was obtained is the same as that of the SRO film 6 of the first embodiment.
【００８３】電極にＳＲＯ膜を用いた電極・バリアメタ
ル膜のコンタクト構造について、そのコンタクト抵抗を
測定するためにコンタクトチェーンを作成した。その結
果、Ｓｒ／Ｒｕ組成比が１．Ｏに近い従来のＳＲＯ膜を
用いた場合には、コンタクト抵抗は１５ｋΩであった。
これに対し、本発明のＳｒプアーなＳＲＯ膜２５を用い
場合には、コンタクト抵抗は５ｋΩという小さいな値で
あった。従来と本発明とでコンタクト抵抗が大きく異な
った理由は第１の実施形態のそれと同じである。For a contact structure of an electrode / barrier metal film using an SRO film as an electrode, a contact chain was prepared to measure the contact resistance. As a result, the Sr / Ru composition ratio was 1. When a conventional SRO film close to O was used, the contact resistance was 15 kΩ.
On the other hand, when the Sr poor SRO film 25 of the present invention was used, the contact resistance was as small as 5 kΩ. The reason why the contact resistance is greatly different between the prior art and the present invention is the same as that of the first embodiment.
【００８４】次に図４（ｄ）に示すように、キャパシタ
絶縁膜としての厚さ３０ｎｍのＢａ 0.5 Ｓｒ0.5 ＴｉＯ
3 （ＢＳＴ）膜２６を４００℃でＲＦスパッタ法により
全面に形成した後、６００℃の減圧窒素雰囲気下で結晶
化アニールを行う。Next, as shown in FIG.
Ba with a thickness of 30 nm as an insulating film 0.5Sr0.5TiO
Three(BST) film 26 is formed by RF sputtering at 400 ° C.
After forming on the entire surface, crystallize under reduced pressure nitrogen atmosphere at 600 ° C.
Annealing annealing is performed.
【００８５】次に同図（ｄ）に示すように、ＢＳＴ膜２
６上に上部キャパシタ電極としての厚さ１００ｎｍのＳ
ＲＯ膜２７を基板温度５００℃、パワ−０．５ｋＷの条
件でＤＣスパッタ法により形成する。Next, as shown in FIG.
6 on top of S having a thickness of 100 nm as an upper capacitor electrode.
An RO film 27 is formed by DC sputtering at a substrate temperature of 500 ° C. and a power of −0.5 kW.
【００８６】最後に、ＳＲＯ膜２７およびＢＳＴ膜２６
をレジストマスクを用いたウェットエッチングにより所
定の形状にパターニングして、ＤＲＡＭ用ぺロブスカイ
ト酸化物キャパシタが完成する。Finally, the SRO film 27 and the BST film 26
Is patterned into a predetermined shape by wet etching using a resist mask to complete a perovskite oxide capacitor for DRAM.
【００８７】かくして本実施形態によれば、高パワーの
ＤＣスパッタ法にてＳＲＯ膜２５を形成することによ
り、ＳＲＯ膜２５のＴｉＮ膜２３とのコンタクト部分を
Ｓｒプアーとすることができ、ＳＲＯ膜２５とＴｉＮ膜
２３との間のコンタクト抵抗を十分に低くできるように
なる。Thus, according to the present embodiment, the SRO film 25 is formed by the high-power DC sputtering method, so that the contact portion of the SRO film 25 with the TiN film 23 can be Sr-poor, Thus, the contact resistance between the TiN film 25 and the TiN film 23 can be sufficiently reduced.
【００８８】（第４の実施形態）図５は、本発明の第４
の実施形態に係る強誘電体メモリ（Ferroelectric Rand
om Access Memory）用の平面構造キャパシタの製造方法
を示す工程断面図である。(Fourth Embodiment) FIG. 5 shows a fourth embodiment of the present invention.
Ferroelectric Memory (Ferroelectric Rand)
FIG. 4 is a process cross-sectional view illustrating a method of manufacturing a planar structure capacitor for an om Access Memory).
【００８９】まず、図５（ａ）に示すように、、第１の
実施形態の図１（ａ）から図１（ｃ）にかけて説明した
ように、層間絶縁膜３１中にＷプラグ３２、ＴｉＮ膜
（バリアメタル）３３を形成する。また、第１の実施形
態で述べたのと同様な変更が可能である。この後、同図
（ａ）に示すように、原料にＴＥＯＳを用いたＣＶＤ法
により厚さ５０ｎｍの層間絶縁膜３４を全面に形成す
る。First, as shown in FIG. 5A, as described from FIGS. 1A to 1C of the first embodiment, the W plug 32 and the TiN A film (barrier metal) 33 is formed. Further, the same changes as described in the first embodiment are possible. Thereafter, as shown in FIG. 3A, a 50 nm-thick interlayer insulating film 34 is formed on the entire surface by a CVD method using TEOS as a raw material.
【００９０】次に図５（ｂ）に示すように、フォトリソ
グラフィとＲＩＥを用い、Ｏ．１５μｍｍのデザインル
ールで、層間絶縁膜３４にＴｉＮ膜３３に対しての接続
孔を形成した後、接続孔の内部を充填するように下部キ
ャパシタ電極としてのＳＲＯ膜３５をスパッタ法により
全面に形成する。Next, as shown in FIG. 5B, photolithography and RIE After a connection hole for the TiN film 33 is formed in the interlayer insulating film 34 with a design rule of 15 μm, an SRO film 35 as a lower capacitor electrode is formed on the entire surface by a sputtering method so as to fill the inside of the connection hole. .
【００９１】ここで、ＳＲＯ膜３５は２段階に分けて形
成する。具体的には、基板温度を５００℃に設定し、Ａ
ｒ＝１０Ｏ％のガス雰囲気で、パワ−２ｋＷのＤＣスパ
ッタ法により、厚さ２０ｎｍの第１ＳＲＯ膜を形成す
る。次にパワーをＯ．５ｋＷと変えた以外は同じ条件で
ＤＣスパッタ法により、第１ＳＲＯ膜上に厚さ７０ｎｍ
の第２ＳＲＯ膜を形成する。なお、第１および第２ＳＲ
Ｏ膜のスパッタ成膜において、スパッタターゲットとし
てはＳｒ／Ｒｕ組成比＝１．０のＳＲＯ焼結品を用い
る。Here, the SRO film 35 is formed in two stages. Specifically, the substrate temperature was set to 500 ° C.
A first SRO film having a thickness of 20 nm is formed by a DC sputtering method with a power of −2 kW in a gas atmosphere of r = 100%. Next, the power is set to O. The thickness was 70 nm on the first SRO film by DC sputtering under the same conditions except that the power was changed to 5 kW.
Of the second SRO film is formed. The first and second SRs
In the sputter deposition of the O film, an SRO sintered product having an Sr / Ru composition ratio = 1.0 is used as a sputter target.
【００９２】これらの第１および第２ＳＲＯ膜のＳｒ／
Ｒｕ組成比をｎａｎｏ−ＥＤＸにより調べたところ、第
１ＳＲＯ膜のＳｒ／Ｒｕ組成比はＯ．９１、第２ＳＲＯ
膜のＳｒ／Ｒｕ組成比は０．９９であった。このような
組成のＳＲＯ膜２５が得られた理由は、第１の実施形態
のＳＲＯ膜６のそれと同じである。The first and second SRO films have Sr /
When the Ru composition ratio was examined by nano-EDX, the Sr / Ru composition ratio of the first SRO film was O.D. 91, 2nd SRO
The Sr / Ru composition ratio of the film was 0.99. The reason why the SRO film 25 having such a composition was obtained is the same as that of the SRO film 6 of the first embodiment.
【００９３】電極にＳＲＯ膜を用いた電極・バリアメタ
ル膜のコンタクト構造について、そのコンタクト抵抗を
測定するためにコンタクトチェーンを作成した。その結
果、Ｓｒ／Ｒｕ組成比が１．Ｏに近い従来のＳＲＯ膜を
用いた場合には、コンタクト抵抗は１５ｋΩであった。
これに対し、本発明のＳｒプアーなＳＲＯ膜３５を用い
場合には、コンタクト抵抗は５ｋΩという小さいな値で
あった。従来と本発明とでコンタクト抵抗が大きく異な
った理由は第１の実施形態のそれと同じである。A contact chain was prepared for measuring the contact resistance of the electrode / barrier metal film contact structure using an SRO film as the electrode. As a result, the Sr / Ru composition ratio was 1. When a conventional SRO film close to O was used, the contact resistance was 15 kΩ.
On the other hand, when the Sr-poor SRO film 35 of the present invention was used, the contact resistance was as small as 5 kΩ. The reason why the contact resistance is greatly different between the prior art and the present invention is the same as that of the first embodiment.
【００９４】次に図５（ｃ）に示すように、ＣＭＰによ
り接続孔の外部の不要なＳＲＯ膜３５を除去した後、層
間絶縁膜３４を除去する。ここで、図には、１つのプラ
グ／バリアメタル膜しか示していないが、実際のデバイ
スでは、複数のプラグ／バリアメタル膜が存在し、図５
（ｃ）の工程で層間絶縁膜３４を除去することで、互い
に分離された複数の下部キャパシタ電極３５が各プラグ
／バリアメタル膜上に形成されることになる。Next, as shown in FIG. 5C, after the unnecessary SRO film 35 outside the connection hole is removed by CMP, the interlayer insulating film 34 is removed. Here, although only one plug / barrier metal film is shown in the figure, in an actual device, a plurality of plug / barrier metal films exist, and FIG.
By removing the interlayer insulating film 34 in the step (c), a plurality of lower capacitor electrodes 35 separated from each other are formed on each plug / barrier metal film.
【００９５】最後に図５（ｄ）に示すように、ＢＳＴ膜
３５上にキャパシタ絶縁膜としての所定パターンの厚さ
３０ｎｍのＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜３６を形成した
後、上部キャパシタ電極としての厚さ１００ｎｍの所定
パターンのＳＲＯ膜３７を形成して、強誘電体メモリ用
のぺロブスカイト酸化物キャパシタが完成する。Finally, as shown in FIG. 5D, a 30 nm thick Pb (Zr, Ti) O 3 film 36 having a predetermined pattern as a capacitor insulating film is formed on the BST film 35, and then the upper capacitor electrode is formed. An SRO film 37 having a predetermined pattern with a thickness of 100 nm is formed, and a perovskite oxide capacitor for a ferroelectric memory is completed.
【００９６】ここで、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜３６の
成膜は基板温度４ＯＯ℃でＲＦスパッタ法で行い、ＳＲ
Ｏ膜３７の成膜は基板温度５００℃、Ａｒ＝１００％の
ガス雰囲気、パワーＯ．５ｋＷでＤＣスパッタ法により
行う。また、これらの膜３６，３７のパターニングはウ
エットエッチングにより行う。Here, the Pb (Zr, Ti) O 3 film 36 is formed by RF sputtering at a substrate temperature of 4OO ° C.
The O film 37 is formed at a substrate temperature of 500 ° C., a gas atmosphere of Ar = 100%, and a power O.D. This is performed by a DC sputtering method at 5 kW. The patterning of these films 36 and 37 is performed by wet etching.
【００９７】かくして本実施形態によれば、高パワーの
ＤＣスパッタ法にてＳＲＯ膜３５を形成することによ
り、ＳＲＯ膜３５のＴｉＮ膜３３とのコンタクト部分を
Ｓｒプアーとすることができ、ＳＲＯ膜３５とＴｉＮ膜
３３との間のコンタクト抵抗を十分に低くできるように
なる。Thus, according to the present embodiment, the SRO film 35 is formed by the high-power DC sputtering method, so that the contact portion of the SRO film 35 with the TiN film 33 can be Sr-poor, Thus, the contact resistance between the TiN film 35 and the TiN film 33 can be sufficiently reduced.
【００９８】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、ＳＲＯ膜
（下部および上部キャパシタ電極をスパッタ法により形
成したが、組成制御が容易な成膜方法であるＣＶＤ法で
形成しても同様な効果を得ることが可能である。The present invention is not limited to the above embodiment. For example, in the above-described embodiment, the SRO film (the lower and upper capacitor electrodes are formed by the sputtering method. However, the same effect can be obtained by forming the SRO film by the CVD method which is a film forming method in which the composition is easily controlled. .
【００９９】また、キャパシタ構造がペデスタル（pede
stal）の立体形状の場合、ダマシン法を用いることによ
って、同様のＳｒ／Ｒｕ組成比を持った下部キャパシタ
電極を形成することが可能である。The capacitor structure has a pedestal
In the case of the three-dimensional shape, the lower capacitor electrode having the same Sr / Ru composition ratio can be formed by using the damascene method.
【０１００】また、上記実施形態では、ＡＢＯ3 型導電
性ペロブスカイト酸化物がＳＲＯの場合について説明し
たが、それ以外にも課題を解決するための手段の項で述
べた種々のＡＢＯ3 型導電性ペロブスカイト酸化物に対
しても本発明は有効である。具体的にはＢＲＯ（ＢａＲ
ｕＯ3 ）があげることができ、第３の実施形態において
ＳＲＯ膜の代わりにＢＲＯ膜を用いても良い。Further, in the above embodiment, the case where the ABO 3 type conductive perovskite oxide is SRO has been described, but other various ABO 3 type conductive perovskite oxides described in the section of the means for solving the problems may be used. The present invention is also effective for perovskite oxide. Specifically, BRO (BaR
uO 3 ), and in the third embodiment, a BRO film may be used instead of the SRO film.
【０１０１】また、上記実施形態では、バリアメタル膜
としてＴｉＮ膜を用いたがＴｉＡｌＮ膜等のＴｉを含む
他のバリアメタル膜を用いた場合にも本発明は有効であ
る。In the above embodiment, a TiN film is used as a barrier metal film. However, the present invention is also effective when another barrier metal film containing Ti such as a TiAlN film is used.
【０１０２】また、上記実施形態では、下部キャパシタ
電極とプラグとの間にバリアメタル膜を設けた構造の場
合について説明したが、バリアメタル膜が無い構造の場
合にも本発明は有効である。Further, in the above embodiment, the case where the barrier metal film is provided between the lower capacitor electrode and the plug has been described. However, the present invention is also effective in the case where there is no barrier metal film.
【０１０３】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。In addition, various modifications can be made without departing from the spirit of the present invention.
【０１０４】[0104]
【発明の効果】以上詳説したように本発明によれば、Ａ
ＢＯ3 型導電性ペロブスカイト酸化物のＡ／Ｂ組成比を
小さくすることによって、製造過程において、導電性部
材と下部キャパシタ電極との界面に形成される界面層中
のＡサイトの元素の酸化物の量を減らすことができるの
で、コンタクト抵抗の増加を抑制できる。As described above, according to the present invention, A
By reducing the A / B composition ratio of the BO 3 type conductive perovskite oxide, the oxide of the element at the A site in the interface layer formed at the interface between the conductive member and the lower capacitor electrode in the manufacturing process. Since the amount can be reduced, an increase in contact resistance can be suppressed.
【図１】本発明の第１の実施形態に係るＤＲＡＭ用キャ
パシタの製造方法を示す工程断面図FIG. 1 is a process sectional view showing a method for manufacturing a DRAM capacitor according to a first embodiment of the present invention;
【図２】本発明の第２の実施形態に係る内堀型トレンチ
構造のキャパシタの製造方法を示す工程断面図FIG. 2 is a process sectional view showing a method for manufacturing a capacitor having an inner trench type trench structure according to a second embodiment of the present invention.
【図３】ＳＲＯ膜の内堀型トレンチ外部上部、内堀型ト
レンチ外部下部、内堀型トレンチ側壁上部、内堀型トレ
ンチ側壁下部、内堀型トレンチ底部におけるＳｒ／Ｒｕ
組成比を調べた結果を示す図FIG. 3 shows Sr / Ru in the outer upper part of the inner moat trench, the outer lower part of the inner moat trench, the upper part of the inner moat trench side wall, the lower part of the inner moat trench side wall, and the inner moat trench bottom of the SRO film.
Diagram showing the result of examining the composition ratio
【図４】本発明の第３の実施形態に係るスタック構造の
ＤＲＡＭ用キャパシタの製造方法を示す工程断面図FIG. 4 is a process sectional view showing a method for manufacturing a DRAM capacitor having a stacked structure according to a third embodiment of the present invention.
【図５】本発明の第４の実施形態に係る強誘電体メモリ
用キャパシタの製造方法を示す工程断面図FIG. 5 is a process sectional view showing a method for manufacturing a capacitor for a ferroelectric memory according to a fourth embodiment of the present invention.
【図６】パワーを変えてスパッタ形成した各ＳＲＯ膜の
電子顕微鏡写真FIG. 6 is an electron micrograph of each SRO film formed by changing power.
【図７】チャンバー内圧力を変えてスパッタ形成した各
ＳＲＯ膜の電子顕微鏡写真FIG. 7 is an electron micrograph of each SRO film formed by changing the pressure in the chamber.
【図８】下地のアスペクト比を変えてスパッタ形成して
各ＳＲＯ膜の電子顕微鏡写真FIG. 8 is an electron micrograph of each SRO film formed by changing the aspect ratio of the underlayer by sputtering.
【図９】ホール径を変えて形成して各ＳＲＯ膜の電子顕
微鏡写真FIG. 9 is an electron micrograph of each SRO film formed by changing the hole diameter.
１…層間絶縁膜 ２…Ｗプラグ ３…ＴｉＮ膜（導電性部材） ４…ＳＲＯ膜（下部キャパシタ電極） ５…ＢＳＴ膜（キャパシタ絶縁膜） ６…ＳＲＯ膜（上部キャパシタ電極） １１…層間絶縁膜（第１層間絶縁膜） １２…Ｗプラグ（導電性部材） １３…ＴｉＮ膜（導電性部材） １４…層間絶縁膜（第２層間絶縁膜） １５…ＳＲＯ膜（下部キャパシタ電極） １６…ＢＳＴ膜（キャパシタ絶縁膜） １７…ＳＲＯ膜（上部キャパシタ電極） ２１…層間絶縁膜 ２２…Ｗプラグ（導電性部材） ２３…ＴｉＮ膜（導電性部材） ２４…層間絶縁膜 ２５…ＳＲＯ（下部キャパシタ電極） ２６…ＢＳＴ膜（キャパシタ絶縁膜） ２７…ＳＲＯ（上部キャパシタ電極） ３１…層間絶縁膜 ３２…Ｗプラグ（導電性部材） ３３…ＴｉＮ（導電性部材） ３４…層間絶縁膜 ３５…ＳＲＯ膜（下部キャパシタ電極） ３６…Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜（キャパシタ絶縁膜） ３７…ＳＲＯ（上部キャパシタ電極）DESCRIPTION OF SYMBOLS 1 ... Interlayer insulating film 2 ... W plug 3 ... TiN film (conductive member) 4 ... SRO film (lower capacitor electrode) 5 ... BST film (capacitor insulating film) 6 ... SRO film (upper capacitor electrode) 11 ... Interlayer insulating film (First interlayer insulating film) 12 ... W plug (conductive member) 13 ... TiN film (conductive member) 14 ... Interlayer insulating film (second interlayer insulating film) 15 ... SRO film (lower capacitor electrode) 16 ... BST film (Capacitor insulating film) 17 ... SRO film (upper capacitor electrode) 21 ... Interlayer insulating film 22 ... W plug (conductive member) 23 ... TiN film (conductive member) 24 ... Interlayer insulating film 25 ... SRO (lower capacitor electrode) 26 BST film (capacitor insulating film) 27 SRO (upper capacitor electrode) 31 interlayer insulating film 32 W plug (conductive member) 33 TiN (conductive member) 34 layer Insulating film 35 ... SRO film (lower capacitor electrode) 36 ... Pb (Zr, Ti ) O 3 film (capacitor insulating film) 37 ... SRO (upper capacitor electrode)
Claims (10)
層間絶縁膜と、 前記接続孔内に形成された導電性部材と、 前記層間絶縁膜上に形成され、前記導電性部材と電気的
に接続されたキャパシタとを具備してなり 前記キャパシタは、前記導電性部材とコンタクトする側
の部分が０．９５以下のＡ／Ｂ組成比を有するＡＢＯ3
型導電性ペロブスカイト酸化物で形成された下部キャパ
シタ電極と、この下部キャパシタ電極上に形成されたキ
ャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成され
た上部キャパシタ電極とからなることを特徴とする半導
体装置。An interlayer insulating film formed on the semiconductor substrate and having a connection hole; a conductive member formed in the connection hole; and an electrically conductive member formed on the interlayer insulating film and electrically connected to the conductive member. connected become comprises a capacitor in the capacitor, ABO 3 where the conductive member and the contact to the side portion has a 0.95 or less of a / B composition ratio
A semiconductor comprising: a lower capacitor electrode formed of a type conductive perovskite oxide; a capacitor insulating film formed on the lower capacitor electrode; and an upper capacitor electrode formed on the capacitor insulating film. apparatus.
とコンタクトする側の部分を除いた部分が、０．９５よ
りも大きいＡ／Ｂ組成比を有するＡＢＯ3 型導電性ペロ
ブスカイト酸化物で形成されていることを特徴とする請
求項１に記載の半導体装置。2. A portion of the lower capacitor electrode other than a portion in contact with the conductive member is formed of an ABO 3 type conductive perovskite oxide having an A / B composition ratio larger than 0.95. The semiconductor device according to claim 1, wherein
物は、ＡＲｕＯ3 （ＡはＳｒ，Ｂａ，Ｃａ，Ｌａおよび
Ｎｄから選ばれる少なくとも１種の元素を示す）、また
は（Ｓｒ，ＲＥ）ＣｏＯ3 （ＲＥはＬａ，Ｐｒ，Ｓｍお
よびＮｄから選ばれる少なくとも１種の元素を示す）で
あることを特徴とする請求項１に記載の半導体装置。3. The ABO 3 type conductive perovskite oxide is ARuO 3 (A represents at least one element selected from Sr, Ba, Ca, La and Nd) or (Sr, RE) CoO 3. 2. The semiconductor device according to claim 1, wherein RE represents at least one element selected from La, Pr, Sm, and Nd.
ＴｉＯ3 またはＰｂ（Ｚｒ1-x Ｔｉ x ）Ｏ3 からなる絶
縁膜であることを特徴とする請求項１に記載の半導体装
置。4. The capacitor insulating film according to claim 1, whereinxSr1-x
TiOThreeOr Pb (Zr1-xTi x) OThreeConsists of
2. The semiconductor device according to claim 1, wherein the semiconductor device is an edge film.
Place.
とコンタクトする部分は、Ｔｉ、ＴｉＮまたはＴｉＡｌ
Ｎを含むことを特徴とする請求項１に記載の半導体装
置。5. A portion of the conductive member that contacts the lower capacitor electrode is Ti, TiN or TiAl.
The semiconductor device according to claim 1, further comprising N.
上に形成されたバリアメタル膜とからなり、かつ前記バ
リアメタル膜は前記導電性部材の前記下部キャパシタ電
極とコンタクトする部分であることを特徴とする請求項
５に記載の半導体装置。6. The conductive member includes a plug and a barrier metal film formed on the plug, and the barrier metal film is a portion of the conductive member that contacts the lower capacitor electrode. The semiconductor device according to claim 5, wherein:
キャパシタであることを特徴とする請求項１に記載の半
導体装置。7. The semiconductor device according to claim 1, wherein said capacitor is a capacitor having an inner trench type trench structure.
と、 前記層間絶縁膜に接続孔を開口した後、前記接続孔の内
部を導電性部材で埋め込む工程と、 前記層間絶縁膜上に前記導電性部材と電気的に接続する
キャパシタを形成する工程とを有し、 前記キャパシタを形成する工程は、ＡＢＯ3 型導電性ペ
ロブスカイト酸化物のＡサイト元素およびＢサイト元素
の供給速度を制御することによって、前記導電性部材と
コンタクトする側の部分が０．９５以下のＡ／Ｂ組成比
を有するからなる、下部キャパシタ電極としての導電性
膜を成膜する工程を含むことを特徴とする半導体装置の
製造方法。8. A step of forming an interlayer insulating film on a semiconductor substrate; a step of opening a connection hole in the interlayer insulating film; and filling the inside of the connection hole with a conductive member. Forming a capacitor electrically connected to the conductive member, wherein the step of forming the capacitor controls the supply rates of the A-site element and the B-site element of the ABO 3 type conductive perovskite oxide. A step of forming a conductive film as a lower capacitor electrode, wherein the portion on the side in contact with the conductive member has an A / B composition ratio of 0.95 or less. Device manufacturing method.
工程と、 前記第１層間絶縁膜に接続孔を開口した後、前記接続孔
の内部を導電性部材で埋め込む工程と、 前記第１層間絶縁膜上に前記導電性部材と電気的に接続
するキャパシタを形成する工程とを有し、 前記キャパシタを形成する工程は、前記第１層間絶縁膜
上に第２層間絶縁膜を形成する工程と、この第２層間絶
縁膜に前記接続部材に繋がる開口部を形成する工程と、
前記開口部の側面および底面上に、前記開口部を閉塞し
ないように、前記導電性部材と接続する側の部分が０．
９５以下のＡ／Ｂ組成比を有するＡＢＯ 3 型導電性ペロ
ブスカイト酸化物からなる、下部キャパシタ電極として
の導電性膜を前記半導体基板を加熱しながら成膜する工
程とを含むことを特徴とする半導体装置の製造方法。9. A first interlayer insulating film is formed on a semiconductor substrate.
Forming a connection hole in the first interlayer insulating film;
Burying the inside of the substrate with a conductive member, and electrically connecting to the conductive member on the first interlayer insulating film
Forming a capacitor to be formed, wherein the step of forming the capacitor comprises:
Forming a second interlayer insulating film thereon;
Forming an opening in the rim connecting to the connection member;
On the side and bottom of the opening, close the opening
So that the part on the side connected to the conductive member is 0.1 mm.
ABO having an A / B composition ratio of 95 or less ThreeType conductive pillow
As a lower capacitor electrode made of buskite oxide
Forming a conductive film while heating the semiconductor substrate.
And a method of manufacturing a semiconductor device.
度を、前記導電性膜の成膜工程の後半の成膜温度よりも
高くすることを特徴とする請求項８に記載の半導体装置
の製造方法。10. The method according to claim 8, wherein a film forming temperature in a first half of the conductive film forming step is higher than a film forming temperature in a second half of the conductive film forming step. A method for manufacturing a semiconductor device.
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| JP (1) | JP2001077326A (en) |
Cited By (3)
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| KR100408742B1 (en) * | 2001-05-10 | 2003-12-11 | 삼성전자주식회사 | Capacitor in integrated circuits device and method therefor |
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| A762 | Written abandonment of application |
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